JP2023031964A - フィルタ装置 - Google Patents

Abstract

【課題】サイズを小さくしながら、フィルタ特性の劣化を抑制する。【解決手段】フィルタ装置は、第１誘電体層と、基準電位が供給される基準電極を含む第１配線層と、前記第１誘電体層と前記第１配線層との間に位置し、前記第１誘電体層の厚さと異なる厚さを有する第２誘電体層と、を含む積層基板と、第１端子と第２端子とを電気的に接続する直列配線に設けられた直列受動素子と、前記直列配線と前記基準電極とを電気的に接続する第１並列配線と、前記第１並列配線に設けられた第１並列受動素子と、を備え、前記第１並列配線は、前記第１誘電体層を貫通し、かつ、前記第１並列受動素子に電気的に接続される第１ビアと、前記第２誘電体層を貫通し、かつ、前記第１ビアと前記基準電極とを電気的に接続する第２ビアと、を含み、前記第１並列受動素子と前記第２誘電体層との間に前記第１誘電体層が位置し、前記第１ビアの断面積と前記第２ビアの断面積とは異なる。【選択図】図２

Description

本発明は、フィルタ装置に関する。

回路基板上に複数の部品が実装されたフィルタがある（例えば、特許文献１参照）。

特開２０２０―１１５６１６号公報

特許文献１に記載のフィルタでは、インダクタ、共振回路及び弾性波共振器の各々を搭載する部品が回路基板の上面に実装される。回路基板の下面には、端子が設けられる。端子は、回路基板を貫通するビアを通じて部品と電気的に接続される。

ところで、フィルタのサイズを小さくするために部品同士を近づけて配置した場合、部品間の電磁界的な結合によって、信号の電力ロスが増加したり、減衰特性が劣化したりすることがある。

本発明はこのような事情に鑑みてなされたものであり、サイズを小さくしながら、フィルタ特性の劣化を抑制することが可能なフィルタ装置を提供することを目的とする。

本発明の一側面に係るフィルタ装置は、積層基板であって、第１誘電体層と、基準電位が供給される基準電極を含む第１配線層と、前記第１誘電体層と前記第１配線層との間に位置し、前記第１誘電体層の厚さと異なる厚さを有する第２誘電体層と、を含む積層基板と、第１端子と第２端子とを電気的に接続する直列配線に設けられた直列受動素子と、前記直列配線と前記基準電極とを電気的に接続する第１並列配線と、前記第１並列配線に設けられた第１並列受動素子と、を備え、前記第１並列配線は、前記第１誘電体層を貫通し、かつ、前記第１並列受動素子に電気的に接続される第１ビアと、前記第２誘電体層を貫通し、かつ、前記第１ビアと前記基準電極とを電気的に接続する第２ビアと、を含み、前記第１並列受動素子と前記第２誘電体層との間に前記第１誘電体層が位置しており、前記第１ビアの断面積と前記第２ビアの断面積とは異なる。

本発明によれば、サイズを小さくしながら、フィルタ特性の劣化を抑制することが可能なフィルタ装置を提供することが可能となる。

図１は、フィルタ回路２１の回路図である。 図２は、フィルタ回路２１が形成されたフィルタ装置１１のｚｘ面に平行な断面を模式的に示す図である。 図３は、フィルタ回路２１が形成されたフィルタ装置１１のｘｙ面に平行な各断面を模式的に示す図である。 図４は、フィルタ装置１１の等価回路２２の回路図である。 図５は、フィルタ回路２１が形成されたフィルタ装置１２のｚｘ面に平行な断面を模式的に示す図である。 図６は、フィルタ回路２１が形成されたフィルタ装置１３のｚｘ面に平行な断面を模式的に示す図である。 図７は、フィルタ回路２１が形成されたフィルタ装置１４のｚｘ面に平行な断面を模式的に示す図である。 図８は、フィルタ回路２１が形成されたフィルタ装置１４のｘｙ面に平行な各断面を模式的に示す図である。 図９は、フィルタ装置１４の等価回路２４の回路図である。 図１０は、Ｌ型のフィルタ回路が形成されたフィルタ装置１５のｚｘ面に平行な断面を模式的に示す図である。 図１１は、フィルタ装置１５の等価回路２５の回路図である。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を極力省略する。

［第１実施形態］
第１実施形態に係るフィルタ装置１１及びフィルタ回路２１について説明する。図１は、フィルタ回路２１の回路図である。図１に示すように、フィルタ回路２１は、インダクタＬ１と、キャパシタＣ１及びＣ２と、を備える。

フィルタ回路２１は、π型のローパスフィルタである。フィルタ回路２１では、直列配線Ｓ１は、例えばパワーアンプからのＲＦ（Radio Frequency）信号が供給される入力端子３１（第１端子）と、出力端子３２（第２端子）と、を電気的に接続する。並列配線Ｐ１は、直列配線Ｓ１に設けられたノードＮ１と接地とを電気的に接続する。並列配線Ｐ２は、直列配線Ｓ１に設けられたノードＮ２と接地とを電気的に接続する。なお、並列配線Ｐ１が「第１並列配線」に相当し、並列配線Ｐ２が「第２並列配線」または「分岐配線」に相当する。

インダクタＬ１は、直列配線Ｓ１に設けられ、ノードＮ１を通じて入力端子３１に接続された第１端と、ノードＮ２を通じて出力端子３２に接続された第２端と、を有する。

キャパシタＣ１は、並列配線Ｐ１に設けられ、ノードＮ１を通じてインダクタＬ１の第１端に接続された第１端と、接地に接続された第２端と、を有する。キャパシタＣ２は、並列配線Ｐ２に設けられ、ノードＮ２を通じてインダクタＬ１の第２端に接続された第１端と、接地に接続された第２端と、を有する。

なお、フィルタ回路２１がπ型のフィルタである構成について説明したが、これに限定するものではない。フィルタ回路２１は、Ｌ型またはＴ型などの他の接続形態のフィルタであってもよい。

また、フィルタ回路２１がローパスフィルタであるである構成について説明したが、これに限定するものではない。例えば、インダクタＬ１をキャパシタに入れ替えるとともに、キャパシタＣ１及びＣ２の各々をインダクタに入れ替えることにより、フィルタ回路２１をハイパスフィルタとすることも可能である。また、フィルタ回路２１は、バンドパスフィルタまたはバンドエリミネーションフィルタなどとすることも可能である。

また、フィルタ回路２１では、入力端子３１に信号が供給される構成について説明したが、これに限定するものではない。出力端子３２に信号が供給される構成であってもよい。

各図面には、ｘ軸、ｙ軸およびｚ軸を示すことがある。ｘ軸、ｙ軸およびｚ軸は、右手系の３次元の直交座標を形成する。以下、ｘ軸の矢印方向をｘ軸＋側、矢印とは逆方向をｘ軸－側と呼ぶことがあり、その他の軸についても同様である。なお、ｚ軸＋側及びｚ軸－側を、それぞれ「上側」及び「下側」と呼ぶこともある。また、ｚ軸方向を「厚さ方向」と呼ぶこともある。また、ｘ軸、ｙ軸またはｚ軸にそれぞれ直交する面を、ｙｚ面、ｚｘ面またはｘｙ面と呼ぶことがある。ここで、上側から下側を見て時計回りに回転する方向を時計方向ｃｗと定義する。また、上側から下側を見て反時計回りに回転する方向を反時計方向ｃｃｗと定義する。

図２は、フィルタ回路２１が形成されたフィルタ装置１１のｚｘ面に平行な断面を模式的に示す図である。図３は、フィルタ回路２１が形成されたフィルタ装置１１のｘｙ面に平行な各断面を模式的に示す図である。

図２及び図３に示すように、フィルタ装置１１は、直列受動素子６０と、並列受動素子６１（第１並列受動素子）及び６２（第２並列受動素子）と、積層基板１１１と、直列配線Ｓ１と、並列配線Ｐ１及びＰ２と、を備える。並列配線Ｐ２は、並列配線Ｐ１とは独立した配線である。並列配線Ｐ１は、ビア４１ａ（第１ビア）、４１ｂ及び４２（第２ビア）ならびに電極５１を含む。並列配線Ｐ２は、４３ａ（第３ビア）、４３ｂ及び４４（第４ビア）ならびに電極５２を含む。本実施形態では、各ビアは、導電材料によって形成され、厚さ方向に延びる円柱形状を有する。なお、各ビアの形状は、任意の形状であってもよい。

積層基板１１１は、誘電体層１２１ａ（第１誘電体層）、１２１ｂ、１２２（第２誘電体層）、１２３及び１２４と、配線層１３１（第１配線層）、１３２（第２配線層）、１３３及び１３４と、を含む。

誘電体層１２１ｂ、１２１ａ、１２２、１２３及び１２４は、上側から下側に向かってこの順に設けられる。誘電体層１２２は、例えばコア層である。誘電体層１２１ｂ、１２１ａ、１２３及び１２４は、例えばプレプリグによって形成される。

誘電体層１２１ｂ、１２１ａ、１２２、１２３及び１２４の各々は、ｘｙ面と略平行な面であって上側に向いた面（以下、上側面と称することがある。）と、ｘｙ面と略平行な面であって下側に向いた面（以下、下側面と称することがある。）と、を有する。誘電体層１２２の上側面は、誘電体層１２２の上側に位置する誘電体層１２１ａの下側面と対向する。他の誘電体層においても同様である。なお、上側面及び下側面には、製造時に発生する凹凸、または配線層を設けるための凹みなどがあってもよい。

誘電体層１２２と誘電体層１２３との間には、配線層１３１が設けられる。配線層１３１は、基準電位が供給される基準電極５０を含む。基準電極５０は、例えば、誘電体層１２２の下側面の全域にわたって形成され、かつ接地に接続された電極である。なお、基準電極５０は必ずしも誘電体層１２２の下側面の全域にわたって形成される必要はなく、誘電体層１２２の下側面の少なくとも一部の領域に形成されていればよい。

誘電体層１２３と誘電体層１２４との間には、例えば配線層１３４が設けられる。誘電体層１２１ａと誘電体層１２１ｂとの間には、例えば配線層１３３が設けられる。誘電体層１２３及び１２４には、誘電体層１２３及び１２４を貫通する複数のビア４０が設けられる。ビア４０の上側端部は、基準電極５０と電気的に接続される。

誘電体層１２２は、誘電体層１２１ａと配線層１３１との間に位置し、誘電体層１２１ａの厚さＴ１と異なる厚さＴ２を有する。ここでいう「厚さ」とは、積層基板１１１において誘電体層１２１ｂ～１２４が積層される方向における当該誘電体層の大きさ、すなわち当該誘電体層の上側面と下側面との間の距離を指す。本実施形態では、厚さＴ１は、厚さＴ２より小さい。なお、厚さＴ１は、厚さＴ２より大きくてもよい。

並列受動素子６１及び６２ならびに直列受動素子６０と誘電体層１２２との間に誘電体層１２１ａが位置する。本実施形態では、並列受動素子６１及び６２ならびに直列受動素子６０は、誘電体層１２１ｂの上側面に設けられる。

以下、図２及び図３を参照して、各受動素子、各ビア及び各電極のレイアウトについて説明する。図３には、誘電体層１２１ｂ及び各受動素子を上側から見た図と、誘電体層１２１ａを上側から見た図と、誘電体層１２２及び配線層１３２を上側から見た図と、配線層１３１を上側から見た図と、が示される。

本実施形態では、フィルタ装置１１は、誘電体層１２１ｂの上側面をｚ軸方向に沿って平面視したときに、積層基板１１１のｘ軸＋側であってｙ軸－側の隅に設けられる。並列受動素子６１、直列受動素子６０及び並列受動素子６２は、それぞれキャパシタＣ１、インダクタＬ１及びキャパシタＣ２として機能する表面実装デバイス（Surface Mount Device : SMD）である。並列受動素子６１、直列受動素子６０及び並列受動素子６２は、ｘ軸＋側からｘ軸－側に向かってこの順に設けられる。

直列配線Ｓ１は、例えば、電極Ｅｓ１、Ｅｓ２及びＥｓ３と、ビアＶｓ１及びＶｓ２と、を含む。電極Ｅｓ１及びＥｓ２は、誘電体層１２１ｂの上側面に形成される。電極Ｅｓ３は、配線層１３２に形成される。ビアＶｓ１及びＶｓ２は、それぞれｚ軸と略平行に誘電体層１２１ｂ及び１２１ａを貫通する。

電極Ｅｓ１は、入力端子３１（図示しない）に接続された第１端と、第２端と、を有する。直列受動素子６０は、パッド６０ａを通じて電極Ｅｓ１の第２端に接続された第１端と、第２端と、を有する。電極Ｅｓ２は、パッド６０ｂを通じて直列受動素子６０の第２端に接続された第１端と、第２端と、を有する。

ビアＶｓ１の上側端部は、パッド６２ａを通じて電極Ｅｓ２の第２端に接続される。ビアＶｓ２の上側端部は、ビアＶｓ１の下側端部に接続される。電極Ｅｓ３は、ビアＶｓ２の下側端部に接続された第１端と、出力端子３２（図示しない）に接続された第２端と、を有する。

本実施形態では、並列配線Ｐ１は、ビア４１ｂ、４１ａ及び４２ならびに電極５１を含む。並列配線Ｐ２は、ビア４３ｂ、４３ａ及び４４ならびに電極５２を含む。

ビア４１ｂ及び４３ｂは、誘電体層１２１ｂをｚ軸と略平行に貫通する。誘電体層１２１ｂの上側面をｚ軸方向に沿って平面視したときに、ビア４１ｂ及び４３ｂは、並列受動素子６１及び６２とそれぞれ重なる。ビア４１ｂの径は、例えば、ビア４３ｂの径と略同じである。

並列受動素子６１は、直列配線Ｓ１とビア４１ｂとを電気的に接続する。詳細には、並列受動素子６１は、パッド６１ａを通じて電極Ｅｓ１に接続された第１端と、パッド６１ｂを通じてビア４１ｂの上側端部に接続された第２端と、を有する。

並列受動素子６２は、直列配線Ｓ１とビア４３ｂとを電気的に接続する。詳細には、並列受動素子６２は、パッド６２ａを通じて電極Ｅｓ２の第２端に接続された第１端と、パッド６２ｂを通じてビア４３ｂの上側端部に接続された第２端と、を有する。

ビア４１ａ及び４３ａは、誘電体層１２１ａをｚ軸と略平行に貫通する。本実施形態では、ビア４１ａ及び４３ａは、それぞれビア４１ｂの径及びビア４３ｂの径と略同じ径を有する。誘電体層１２１ａの上側面をｚ軸方向に沿って平面視したときに、ビア４１ａ及び４３ａは、それぞれビア４１ｂ及び４３ｂと略完全に重なる。ビア４１ａの上側端部及びビア４３ａの上側端部は、それぞれビア４１ｂの下側端部及びビア４３ｂの下側端部に接続される。

配線層１３２は、誘電体層１２２を基準として配線層１３１の反対側に位置する。本実施形態では、配線層１３２は、誘電体層１２１ａと誘電体層１２２との間に位置する。

配線層１３２は、電極５１（第１電極）と、電極５２（第２電極）と、を含む。電極５１は、ビア４１ａから引き回され、かつビア４１ａとビア４２とを電気的に接続する。電極５２は、ビア４３ａから引き回され、かつビア４３ａとビア４４とを電気的に接続する。なお、ここで「引き回される」とは、「一定の長さを有するように延ばされる」ことを指す。

なお、配線層１３２は、誘電体層１２１ａと誘電体層１２１ｂとの間に位置してもよい。この場合、誘電体層１２１ａの上側面をｚ軸方向に沿って平面視したときに、ビア４１ａ及び４３ａは、例えば、それぞれビア４１ｂ及び４３ｂと重ならないように設けられる。電極５１は、ビア４１ａの上側端部とビア４１ｂの下側端部とを電気的に接続する。電極５２は、ビア４３ａの上側端部とビア４３ｂの下側端部とを電気的に接続する。

また、配線層１３２は、誘電体層１２１ｂの上側面に設けられてもよい。この場合、誘電体層１２１ｂの上側面をｚ軸方向に沿って平面視したときに、ビア４１ｂ及び４３ｂは、それぞれ並列受動素子６１及び６２と重ならないように設けられる。電極５１は、ビア４１ｂの上側端部と並列受動素子６１の第２端とを電気的に接続する。電極５２は、ビア４３ｂの上側端部と並列受動素子６２の第２端とを電気的に接続する。

電極５１及び５２の各々は、配線層１３２が延在する面内において巻回される。また、電極５１が巻回される向きと、電極５２が巻回される向きとは、互いに逆である。詳細には、電極５１は、ビア４１ａの下側端部に接続された第１端と、当該第１端のｘ軸－側に位置する第２端と、を有する。電極５１は、第１端から第２端まで、ｘｙ面内において反時計方向ｃｃｗへ１／４回転以上３／４回転未満巻き回される。

電極５２は、ビア４３ａの下側端部に接続された第１端と、当該第１端のｘ軸＋側に位置する第２端と、を有する。電極５２は、第１端から第２端まで、ｘｙ面内において時計方向ｃｗへ１／４回転以上３／４回転未満巻き回される。

ビア４２は、誘電体層１２２をｚ軸と略平行に貫通し、ビア４１ａの断面積と異なる断面積を有する。また、ビア４２は、電極５１と基準電極５０とを電気的に接続する。詳細には、ビア４２は、ビア４１ａの径より大きい径を有する。つまり、ここでいう「断面積」とは、誘電体層１２１～１２４の積層方向に直交する方向にビアを断面視した場合の面積のことであり、ビアの径は、その一具体例である。

なお、ある誘電体層を貫通するビアの径が製造ばらつきなどによりその誘電体層中で変化していた場合には、当該ビアの径のうち最も太い径を有する箇所の断面積を、当該ビアの断面積としてもよい。また、ビアの断面の形状は円形に限らず、三角形または四角形などの多角形であってもよい。この場合において、ビアの断面積が誘電体層中で変化していた場合には、当該ビアの断面積のうち最も大きい断面積を、当該ビアの断面積としてもよい。

誘電体層１２２の上側面をｚ軸方向に沿って平面視したときに、ビア４２は、ビア４１ａのｘ軸－側に位置し、ビア４１ａとは重ならない。ビア４２の上側端部及び下側端部は、電極５１の第２端及び基準電極５０にそれぞれ接続される。

ビア４４は、誘電体層１２２をｚ軸と略平行に貫通し、ビア４３ａの断面積と異なる断面積を有する。また、ビア４４は、電極５２と基準電極５０とを電気的に接続する。詳細には、ビア４４は、ビア４３ａの径より大きい径、例えばビア４２の径と略同じ径を有する。誘電体層１２２の上側面をｚ軸方向に沿って平面視したときに、ビア４４は、ビア４３ａのｘ軸＋側に位置し、ビア４３ａとは重ならない。ビア４４の上側端部及び下側端部は、電極５２の第２端及び基準電極５０にそれぞれ接続される。

ビア４２とビア４４との間の距離Ｄ２は、ビア４１ａとビア４３ａとの間の距離Ｄ１より短い。詳細には、距離Ｄ２は、例えば、ビア４２の中心軸とビア４４の中心軸とを結ぶ最短の直線の長さである。距離Ｄ１は、例えば、ビア４１ａの中心軸とビア４３ａの中心軸とを結ぶ最短の直線の長さである。これによれば、受動素子６０～６２に相対的に近いビア同士の距離に比べて、受動素子６０～６２から相対的に遠いビア同士の距離が小さくなっている。そのため、フィルタ装置１１をｚ軸方向に沿って平面視したときに、ビア４２及び４４を受動素子６１、６２、及び６３が設けられた領域の内側に形成しやすくなる。従って、ビア４１ａ及び４３ａにより占領される積層基板１１１のスペースを最小限とできるため、フィルタ装置１１の小型化を実現しやすくなる。

図４は、フィルタ装置１１の等価回路２２の回路図である。図４に示すように、各ビア及び各電極は、インダクタとして機能する。また、各電極は、キャパシタとしても機能する。

詳細には、並列配線Ｐ１に含まれるビア４１ｂ、４１ａ及び４２は、それぞれインダクタＬ１１、Ｌ１２及びＬ１４として機能する。並列配線Ｐ２に含まれるビア４３ｂ、４３ａ及び４４は、それぞれインダクタＬ２１、Ｌ２２及びＬ２４として機能する。

ビア４１ｂ、４１ａ、４２、４３ｂ、４３ａ及び４４のインダクタンスは、当該ビアの形状に応じた値を有する。具体的には、ビアの径が大きいほど、当該ビアのインダクタンスが小さくなる。また、ビアの長さすなわち当該ビアが設けられた誘電体層の厚さが大きいほど、当該ビアのインダクタンスが大きくなる。

したがって、ビアの径及び当該ビアが設けられる誘電体層の厚さを調整することで、当該ビアのインダクタンスを調整することができる。

また、並列配線Ｐ１に含まれる電極５１は、インダクタＬ１３として機能するとともに、基準電極５０との間でキャパシタＣ１１を形成する。同様に、並列配線Ｐ２に含まれる電極５２は、インダクタＬ２３として機能するとともに、基準電極５０との間でキャパシタＣ２１を形成する。

電極５１及び５２のインダクタンスは、当該電極の巻回数、幅及び長さなどに応じた値を有する。また、電極５１または５２と基準電極５０との間で形成されるキャパシタの容量は、当該電極と基準電極５０との間の距離、及び当該電極の面積などに応じた値を有する。

したがって、電極５１の形状及び配置を調整することで、電極５１のインダクタンスを調整することができるとともに、電極５１と基準電極５０との間で形成されるキャパシタＣ１１の容量を調整することができる。電極５２についても、電極５１と同様である。

以上のように、等価回路２２では、キャパシタＣ１と接地すなわち基準電極５０との間には、インダクタＬ１１、Ｌ１２、Ｌ１３及びＬ１４が直列に接続される。インダクタＬ１３の中点と接地との間には、キャパシタＣ１１が接続される。

キャパシタＣ２と接地との間には、インダクタＬ２１、Ｌ２２、Ｌ２３及びＬ２４が直列に接続される。インダクタＬ２３の中点と接地との間には、キャパシタＣ２１が接続される。

［第２実施形態］
第２実施形態に係るフィルタ装置１２について説明する。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

図５は、フィルタ回路２１が形成されたフィルタ装置１２のｚｘ面に平行な断面を模式的に示す図である。図５に示すように、第２実施形態に係るフィルタ装置１２は、ビア４２とビア４４との間の距離Ｄ２が、ビア４１ａとビア４３ａとの間の距離Ｄ１より長くなっている点で第１実施形態に係るフィルタ装置１１と異なる。

フィルタ装置１２では、ビア４１ａの径及びビア４３ａの径は、それぞれビア４２の径及びビア４４の径より小さい。ビア４１ａの中心軸とビア４３ａの中心軸との間の距離Ｄ１は、ビア４２の中心軸とビア４４の中心軸との間の距離Ｄ２より短い。

一般に、平行に設けられた２つのビアに信号が流れるときに、２つのビア間の電磁界的な結合は、当該ビアの径が大きいほど大きくなる。フィルタ装置１２のように、径の大きいビア４２及び４４間の距離Ｄ２を、径の小さいビア４１ａ及び４３ａ間の距離Ｄ１より長くする構成により、ビア４２及び４４間の電磁界的な結合を小さくし、フィルタ特性の劣化を効果的に抑制することができる。

［第３実施形態］
第３実施形態に係るフィルタ装置１３について説明する。図６は、フィルタ回路２１が形成されたフィルタ装置１３のｚｘ面に平行な断面を模式的に示す図である。図６に示すように、第３実施形態に係るフィルタ装置１３は、ビア４１ａの径及びビア４３ａの径が、それぞれビア４２の径及びビア４４の径より大きくなっている点で第１実施形態に係るフィルタ装置１１と異なる。

フィルタ装置１３では、ビア４１ａの中心軸とビア４３ａの中心軸との間の距離Ｄ１は、ビア４２の中心軸とビア４４の中心軸との間の距離Ｄ２より長い。

フィルタ装置１３のように、径の大きいビア４１ａ及び４３ａ間の距離Ｄ１を、径の小さいビア４２及び４４間の距離Ｄ２より長くする構成により、ビア４１ａ及び４３ａ間の電磁界的な結合を小さくし、フィルタ特性の劣化を効果的に抑制することができる。

［第４実施形態］
第４実施形態に係るフィルタ装置１４について説明する。図７は、フィルタ回路２１が形成されたフィルタ装置１４のｚｘ面に平行な断面を模式的に示す図である。図７に示すように、第４実施形態に係るフィルタ装置１４は、ビア４２及び４４が１つのビア４２にまとめられた点で第１実施形態に係るフィルタ装置１１と異なる。

図８は、フィルタ回路２１が形成されたフィルタ装置１４のｘｙ面に平行な各断面を模式的に示す図である。なお、図８の見方は、図３と同様である。

図７及び図８に示すように、並列配線Ｐ１は、ビア４１ｂ、４１ａ及び４２ならびに電極５１を含む。並列配線Ｐ２は、図２に示す並列配線Ｐ２と比べて、ビア４４を含まない。すなわち、並列配線Ｐ２は、ビア４３ｂ及び４３ａならびに電極５２を含む。並列配線Ｐ２は、並列配線Ｐ１から分岐する分岐配線でもある。具体的には、並列配線Ｐ２は、並列配線Ｐ１と配線層１３２において共通接続されており、並列配線Ｐ１に対して独立していない配線（分岐配線）である。

配線層１３２は、電極５１（第１電極）と、電極５２（第２電極）と、を含む。電極５１は、ビア４１ａから引き回され、かつビア４１ａとビア４２とを電気的に接続する。電極５２は、ビア４３ａから引き回され、かつビア４３ａとビア４２とを電気的に接続する。

詳細には、電極５１は、ビア４１ａの下側端部に接続された第１端と、ビア４１ａの下側端部及びビア４３ａの下端端部の間に位置する第２端と、を有する。電極５１は、第１端から第２端まで、ｘｙ面内において反時計方向ｃｃｗへ１／４回転以上３／４回転未満巻き回される。

電極５２は、ビア４３ａの下側端部に接続された第１端と、電極５１の第２端の位置と同じ位置に位置する第２端と、を有する。電極５２は、第１端から第２端まで、ｘｙ面内において時計方向ｃｗへ１／４回転以上３／４回転未満巻き回される。なお、電極５１及び５２の接続部５１ａと、電極５１の第２端との間は、電極５１及び５２が共用している。

ビア４２は、ビア４１ａの径より大きく、かつビア４３ａの径より大きい径を有する。誘電体層１２２の上側面をｚ軸方向に沿って平面視したときに、ビア４２は、ビア４１ａとビア４３ａとの間に位置し、ビア４１ａ及び４３ａのいずれとも重ならない。ビア４２の上側端部は、電極５１の第２端及び電極５２の第２端に接続される。ビア４２の下側端部は、基準電極５０に接続される。

図９は、フィルタ装置１４の等価回路２４の回路図である。図９に示すように、等価回路２４では、キャパシタＣ１と接地との間には、インダクタＬ１１、Ｌ１２、Ｌ１３及びＬ１４が直列に接続される。インダクタＬ１３の中点と接地との間には、キャパシタＣ１１が接続される。

インダクタＬ１３及びＬ１４の間に位置するノードＮ１１と、キャパシタＣ２と、の間には、インダクタＬ２１、Ｌ２２及びＬ２３が直列に接続される。インダクタＬ２３の中点と接地との間には、キャパシタＣ２１が接続される。

［第５実施形態］
第５実施形態に係るフィルタ装置１５について説明する。図１０は、Ｌ型のフィルタ回路が形成されたフィルタ装置１５のｚｘ面に平行な断面を模式的に示す図である。図１０に示すように、第５実施形態に係るフィルタ装置１５は、並列受動素子６２が設けられない点で第４実施形態に係るフィルタ装置１４と異なる。

図１０に示すように、並列配線Ｐ１は、図７に示す並列配線Ｐ１と同様である。分岐配線Ｂ１は、ビア４３ｂ及び４３ａならびに電極５２を含む。図１０に示すビア４３ｂ及び４３ａならびに電極５２は、図７に示すビア４３ｂ及び４３ａならびに電極５２とそれぞれ同様である。なお、分岐配線Ｂ１では、ビア４３ｂの上側端部が開放となっている。

図１１は、フィルタ装置１５の等価回路２５の回路図である。図１１に示すように、等価回路２５は、図９に示す等価回路２４と比べて、キャパシタＣ２が設けられない。このため、インダクタＬ１の第２端及び出力端子３２と、インダクタＬ２１とは、電気的に絶縁されている。

詳細には、等価回路２５では、キャパシタＣ１と接地との間には、インダクタＬ１１、Ｌ１２、Ｌ１３及びＬ１４が直列に接続される。インダクタＬ１３の中点との間には、キャパシタＣ１１が接続される。

インダクタＬ１３とインダクタＬ１４との間に位置するノードＮ１１からは、分岐配線Ｂ１が分岐する。分岐配線Ｂ１では、インダクタＬ２３は、ノードＮ１１に接続された第１端と、第２端と、を有する。インダクタＬ２１は、インダクタＬ２２を通じてインダクタＬ２３の第２端に接続された第１端と、開放端となっている第２端と、を有する。インダクタＬ２３の中点と接地との間には、キャパシタＣ２１が接続される。

このように、インダクタＬ２１の第２端が開放端となっているので、分岐配線Ｂ１は、オープンスタブ回路として機能する。

なお、フィルタ装置１１～１３では、並列配線Ｐ１及びＰ２が設けられる構成について説明したが、これに限定するものではない。並列配線Ｐ１及びＰ２のいずれか一方が設けられる構成であってもよい。このような構成であっても、本願の目的を達成することができる。

また、フィルタ装置１１～１４では、並列配線Ｐ１が、入力端子３１とインダクタＬ１の第１端との間から分岐し、かつ並列配線Ｐ２が、出力端子３２とインダクタＬ１の第２端との間から分岐する構成について説明したが、これに限定するものではない。並列配線Ｐ１及びＰ２が、入力端子３１とインダクタＬ１の第１端との間から分岐する構成であってもよいし、並列配線Ｐ１及びＰ２が、出力端子３２とインダクタＬ１の第２端との間から分岐する構成であってもよい。

また、フィルタ装置１１～１５では、直列受動素子６０ならびに並列受動素子６１及び６２と、誘電体層１２１ａとの間には、誘電体層１２１ｂが設けられる構成について説明したが、これに限定するものではない。誘電体層１２１ｂが設けられず、誘電体層１２１ａの上側面に直列受動素子６０ならびに並列受動素子６１及び６２が位置する構成であってもよい。

また、フィルタ装置１１～１５では、誘電体層１２１ａと誘電体層１２２との間には、配線層１３２が設けられる構成について説明したが、これに限定するものではない。誘電体層１２１ａと誘電体層１２２との間には、１または複数の誘電体層が設けられる構成であってもよい。

また、フィルタ装置１１～１５では、基準電極５０が接地に接続される構成について説明したが、これに限定するものではない。基準電極５０は、例えば、パワーアンプの電源となる定電圧源に接続される構成であってもよい。

また、フィルタ装置１１～１５では、受動素子６０、６１及び６２がそれぞれＳＭＤで形成される構成について説明したが、これに限定するものではない。受動素子６０、６１及び６２のうちの少なくとも１つは、積層基板１１１に設けられた配線のパターンにより形成されていてもよい。

また、フィルタ装置１１～１４では、電極５１及び５２が巻回される構成について説明したが、これに限定するものではない。電極５１及び５２は、例えば直線形状を有することで巻回されない構成であってもよい。

また、フィルタ装置１２では、ビア４１ａの径及びビア４３ａの径が、それぞれビア４２の径及びビア４４の径より小さい構成について説明したが、これに限定するものではない。ビア４１ａの径及びビア４３ａの径が、それぞれビア４２の径及びビア４４の径より大きい構成であってもよい。

以上、本発明の例示的な実施形態について説明した。フィルタ装置１１、１２、１３、１４及び１５では、積層基板１１１は、誘電体層１２１ａと、基準電位が供給される基準電極５０を含む配線層１３１と、誘電体層１２１ａと配線層１３１との間に位置し、誘電体層１２１ａの厚さＴ１と異なる厚さＴ２を有する誘電体層１２２と、を含む。直列受動素子６０は、入力端子３１と出力端子３２とを電気的に接続する直列配線Ｓ１に設けられる。並列配線Ｐ１は、直列配線Ｓ１と基準電極５０とを電気的に接続する。並列受動素子６１は、並列配線Ｐ１に設けられる。並列配線Ｐ１は、誘電体層１２１ａを貫通し、かつ、並列受動素子６１に電気的に接続されるビア４１ａと、誘電体層１２２を貫通し、かつ、ビア４１ａと基準電極５０とを電気的に接続するビア４２と、を含む。誘電体層１２１ａは、並列受動素子６１と誘電体層１２２との間に位置している。そして、ビア４１ａの断面積とビア４２の断面積とは異なる。

このように、厚さＴ１と厚さＴ２とが異なるとともに、ビア４１ａの断面積とビア４２の断面積とが異なる構成により、ビア４１ａ及びビア４２の各々について、その長さ及び断面積を互いに異ならせることができる。すなわち、ビア４１ａの寄生インダクタンス及びビア４２の寄生インダクタンスを互いに異ならせることができる。つまり、適切に設計された厚さＴ１及びＴ２ならびにビア４１ａの断面積及びビア４２の断面積で形成した積層基板１１１では、ビア４１ａの寄生インダクタンス及びビア４２の寄生インダクタンスを、フィルタ回路２１における調整可能な回路素子とすることができるので、フィルタ特性の調整の自由度を高めることができる。これにより、例えば、フィルタ装置のサイズを小さくするために直列受動素子６０と並列受動素子６１とを近づけて配置し、これら受動素子間の電磁界的な結合によって、信号の電力ロスが増加したり、減衰特性が劣化したりする場合においても、フィルタ特性を適切に調整することで、信号の電力ロスの増加及び減衰特性の劣化を抑制することができる。したがって、サイズを小さくしながら、フィルタ特性の劣化を抑制することが可能なフィルタ装置を提供することができる。

また、フィルタ装置１１、１２、１３、１４及び１５では、積層基板１１１は、誘電体層１２２を基準として配線層１３１の反対側に位置する配線層１３２をさらに含む。並列配線Ｐ１は、配線層１３２において、ビア４１ａから引き回され、かつビア４１ａとビア４２または並列受動素子６１とを電気的に接続する電極５１をさらに含む。

このような構成により、フィルタ回路２１において調整可能な回路素子として、ビア４１ａから引き回された電極５１と基準電極５０との間に寄生容量を有するキャパシタをさらに形成することができる。これにより、フィルタ特性の調整の自由度をより高めることができるので、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１１、１２、１３、１４及び１５では、電極５１は、配線層１３２において巻回される。

このような構成により、フィルタ回路２１において調整可能な回路素子として、巻回された電極５１による、寄生インダクタンスを有するインダクタＬ１３をさらに形成することができる。これにより、フィルタ特性の調整の自由度をより高めることができるので、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１１、１２及び１３では、並列配線Ｐ２は、直列配線Ｓ１と基準電極５０とを電気的に接続し、かつ、並列配線Ｐ１とは独立する。並列受動素子６２は、並列配線Ｐ２に設けられる。並列配線Ｐ２は、誘電体層１２１ａを貫通し、かつ、並列受動素子６２に電気的に接続されるビア４３ａと、誘電体層１２２を貫通し、かつ、ビア４３ａと基準電極５０とを電気的に接続するビア４４と、を含む。誘電体層１２１ａは、並列受動素子６２と誘電体層１２２との間に位置している。そして、ビア４３ａの断面積とビア４４の断面積とは異なる。

このような構成により、適切に設計された厚さＴ１及びＴ２ならびにビア４３ａの断面積及びビア４４の断面積で形成した積層基板１１１では、ビア４３ａの寄生インダクタンス及びビア４４の寄生インダクタンスを、フィルタ回路２１における調整可能な回路素子とすることができる。これにより、フィルタ特性の調整の自由度をより高めることができるので、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１１では、ビア４２とビア４４との間の距離Ｄ２は、ビア４１ａとビア４３ａとの間の距離Ｄ１より短い。

このような構成により、誘電体層１２１ａの上側面をｚ軸方向に沿って平面視したときに、ビア４２及び４４をビア４１ａとビア４３ａとの間に配置することができるので、フィルタ装置１１をコンパクトに形成することができる。これにより、積層基板１１１において、活用することが可能なスペースをより多く確保することができる。

また、フィルタ装置１２のように、ビア４１ａの断面積及びビア４３ａの断面積がそれぞれビア４２の断面積及びビア４４の断面積より小さい場合、ビア４１ａとビア４３ａとの間の距離Ｄ１は、ビア４２とビア４４との間の距離Ｄ２より短い。また、フィルタ装置１３のように、ビア４１ａの断面積及びビア４３ａの断面積がそれぞれビア４２の断面積及びビア４４の断面積より大きい場合、ビア４１ａとビア４３ａとの間の距離Ｄ１は、ビア４２とビア４４との間の距離Ｄ２より長い。

一般に、平行に設けられた２つのビアに信号が流れるときに、２つのビア間の電磁界的な結合は、当該ビアの径が大きいほど大きくなる。フィルタ装置１２及び１３のように、径の大きいビア間の距離を、径の小さいビア間の距離より長くする構成により、径の大きいビア間の電磁界的な結合を小さくすることができるので、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１５では、分岐配線Ｂ１は、並列配線Ｐ１から分岐する。分岐配線Ｂ１は、誘電体層１２１ａを貫通するビア４３ａを含む。そして、ビア４２は、ビア４３ａと基準電極５０とを電気的にさらに接続する。

このように、ビア４３ａをオープンスタブ回路として機能させることができるので、フィルタの減衰量及び周波数帯域といったフィルタ特性の調整の自由度をより高めることができる。これにより、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１４では、分岐配線（並列配線Ｐ２）は、並列配線Ｐ１から分岐する。分岐配線（並列配線Ｐ２）は、誘電体層１２１ａを貫通するビア４３ａを含む。ビア４２は、ビア４３ａと基準電極５０とを電気的にさらに接続する。分岐配線（並列配線Ｐ２）は、直列配線Ｓ１と並列配線Ｐ１とを電気的に接続する。並列受動素子６２は、分岐配線（並列配線Ｐ２）に設けられ、直列配線Ｓ１とビア４３ａとを電気的に接続する。誘電体層１２１ａは、並列受動素子６２と誘電体層１２２との間に位置する。そして、ビア４３ａの断面積は、ビア４２の断面積と異なる。

このように、並列受動素子６１から基準電極５０への経路と並列受動素子６２から基準電極５０への経路とにおいてビア４２を共用する構成により、各径路に伝送される信号を意図的に干渉させることができる。これにより、各径路が独立の場合におけるフィルタ特性と異なるフィルタ特性例えばブロードな周波数特性を実現することができる。これにより、フィルタ特性の調整の自由度を高めることができるので、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１１、１２及び１３では、積層基板１１１は、誘電体層１２２を基準として配線層１３１の反対側に位置する配線層１３２をさらに含む。並列配線Ｐ１は、配線層１３２において、ビア４１ａから引き回され、かつビア４１ａとビア４２または並列受動素子６１とを電気的に接続する電極５１をさらに含む。並列配線Ｐ２は、配線層１３２において、ビア４３ａから引き回され、かつビア４３ａとビア４４または並列受動素子６２とを電気的に接続する電極５２をさらに含む。

このような構成により、フィルタ回路２１において調整可能な回路素子として、ビア４１ａから引き回された電極５１と基準電極５０との間に寄生容量を有するキャパシタ、及びビア４３ａから引き回された電極５２と基準電極５０との間に寄生容量を有するキャパシタをさらに形成することができる。これにより、フィルタ特性の調整の自由度をより高めることができるので、例えば、各寄生容量の自己共振周波数に応じたピークを有する周波数特性などを実現することができる。これにより、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１４では、積層基板１１１は、誘電体層１２２を基準として配線層１３１の反対側に位置する配線層１３２をさらに含む。並列配線Ｐ１は、配線層１３２において、ビア４１ａから引き回され、かつビア４１ａとビア４２または並列受動素子６１とを電気的に接続する電極５１をさらに含む。分岐配線（並列配線Ｐ２）は、ビア４３ａから引き回され、かつビア４３ａとビア４２または並列受動素子６２とを電気的に接続する電極５２をさらに含む。

このような構成により、フィルタ回路２１において調整可能な回路素子として、ビア４１ａから引き回された電極５１と基準電極５０との間に寄生容量を有するキャパシタ、及びビア４３ａから引き回された電極５２と基準電極５０との間に寄生容量を有するキャパシタをさらに形成することができる。これにより、フィルタ特性の調整の自由度をより高めることができるので、例えば、ブロードな周波数特性などを実現することができる。これにより、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１５では、積層基板１１１は、誘電体層１２１ａと誘電体層１２２との間に位置する配線層１３２をさらに含む。並列配線Ｐ１は、配線層１３２において、ビア４１ａから引き回され、かつビア４１ａとビア４２とを電気的に接続する電極５１をさらに含む。分岐配線Ｂ１は、ビア４３ａから引き回され、かつビア４３ａとビア４２とを電気的に接続する電極５２をさらに含む。

このような構成により、フィルタ回路２１において調整可能な回路素子として、ビア４１ａから引き回された電極５１と基準電極５０との間に寄生容量を有するキャパシタ、及びビア４３ａから引き回された電極５２と基準電極５０との間に寄生容量を有するキャパシタをさらに形成することができるので、フィルタ特性の調整の自由度をより高めることができる。これにより、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１１、１２、１３、１４及び１５では、電極５１及び５２の各々は、配線層１３２において巻回される。

このような構成により、フィルタ回路２１において調整可能な回路素子として、巻回された電極５１及び５２による、寄生インダクタンスをそれぞれ有するインダクタＬ１３及びＬ２４をさらに形成することができる。これにより、フィルタ特性の調整の自由度をより高めることができるので、サイズを小さくしながら、フィルタ特性の劣化を効果的に抑制することができる。

また、フィルタ装置１１、１２、１３、１４及び１５では、電極５１が巻回される向きと、電極５２が巻回される向きとは、互いに逆である。

このように、並列受動素子６１から電極５１を通じて基準電極５０へ至る経路に流れる電流によって生ずる磁界の向きと、並列受動素子６２から電極５２を通じて基準電極５０へ至る経路に流れる電流によって生ずる磁界の向きと、を互いに逆向きにすることができる。これにより、各径路に伝送される信号同士の干渉を抑制することができるので、フィルタ特性の劣化を効果的に抑制することができる。

なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。

１１、１２、１３、１４、１５…フィルタ装置
２１…フィルタ回路
２２、２４、２５…等価回路
３１…入力端子
３２…出力端子
４０、４１ａ、４１ｂ、４２、４３ａ、４３ｂ、４４…ビア
５０…基準電極
５１、５２…電極
６０…直列受動素子
６１、６２…並列受動素子
１１１…積層基板
１２１ａ、１２１ｂ、１２２、１２３、１２４…誘電体層
１３１、１３２、１３３、１３４…配線層
Ｌ１…インダクタ
Ｃ１、Ｃ２…キャパシタ
Ｓ１…直列配線
Ｅｓ１、Ｅｓ２、Ｅｓ３…電極
Ｖｓ１、Ｖｓ２…ビア
Ｐ１、Ｐ２…並列配線
Ｂ１…分岐配線
Ｎ１、Ｎ２、Ｎ１１…ノード

Claims (13)

1. 積層基板であって、
   第１誘電体層と、
   基準電位が供給される基準電極を含む第１配線層と、
   前記第１誘電体層と前記第１配線層との間に位置し、前記第１誘電体層の厚さと異なる厚さを有する第２誘電体層と、
   を含む積層基板と、
   第１端子と第２端子とを電気的に接続する直列配線に設けられた直列受動素子と、
   前記直列配線と前記基準電極とを電気的に接続する第１並列配線と、
   前記第１並列配線に設けられた第１並列受動素子と、
   を備え、
   前記第１並列配線は、
   前記第１誘電体層を貫通し、かつ、前記第１並列受動素子に電気的に接続される第１ビアと、
   前記第２誘電体層を貫通し、かつ、前記第１ビアと前記基準電極とを電気的に接続する第２ビアと、
   を含み、
   前記第１並列受動素子と前記第２誘電体層との間に前記第１誘電体層が位置しており、
   前記第１ビアの断面積と前記第２ビアの断面積とは異なる、
   フィルタ装置。
2. 請求項１に記載のフィルタ装置であって、
   前記積層基板は、前記第２誘電体層を基準として前記第１配線層の反対側に位置する第２配線層をさらに含み、
   前記第１並列配線は、
   前記第２配線層において、前記第１ビアから引き回され、かつ前記第１ビアと前記第２ビアまたは前記第１並列受動素子とを電気的に接続する第１電極をさらに含む、
   フィルタ装置。
3. 請求項２に記載のフィルタ装置であって、
   前記第１電極は、前記第２配線層において巻回される、
   フィルタ装置。
4. 請求項１から請求項３のいずれか一項に記載のフィルタ装置であって、
   前記フィルタ装置は、
   前記直列配線と前記基準電極とを電気的に接続し、かつ、前記第１並列配線とは独立する第２並列配線と、
   前記第２並列配線に設けられた第２並列受動素子と、をさらに備え、
   前記第２並列配線は、
   前記第１誘電体層を貫通し、かつ、前記第２並列受動素子に電気的に接続される第３ビアと、
   前記第２誘電体層を貫通し、かつ、前記第３ビアと前記基準電極とを電気的に接続する第４ビアと、
   を含み、
   前記第２並列受動素子と前記第２誘電体層との間に前記第１誘電体層が位置しており、
   前記第３ビアの断面積と前記第４ビアの断面積とは異なる、
   フィルタ装置。
5. 請求項４に記載のフィルタ装置であって、
   前記第２ビアと前記第４ビアとの間の距離は、前記第１ビアと前記第３ビアとの間の距離より短い、
   フィルタ装置。
6. 請求項４に記載のフィルタ装置であって、
   前記第１ビアの断面積及び前記第３ビアの断面積がそれぞれ前記第２ビアの断面積及び前記第４ビアの断面積より小さい場合、前記第１ビアと前記第３ビアとの間の距離は、前記第２ビアと前記第４ビアとの間の距離より短く、
   前記第１ビアの断面積及び前記第３ビアの断面積がそれぞれ前記第２ビアの断面積及び前記第４ビアの断面積より大きい場合、前記第１ビアと前記第３ビアとの間の距離は、前記第２ビアと前記第４ビアとの間の距離より長い、
   フィルタ装置。
7. 請求項１から請求項３のいずれか一項に記載のフィルタ装置であって、
   前記フィルタ装置は、
   前記第１並列配線から分岐する分岐配線をさらに備え、
   前記分岐配線は、
   前記第１誘電体層を貫通する第３ビアを含み、
   前記第２ビアは、前記第３ビアと前記基準電極とを電気的にさらに接続する、
   フィルタ装置。
8. 請求項７に記載のフィルタ装置であって、
   前記分岐配線は、前記直列配線と前記第１並列配線とを電気的に接続し、
   前記フィルタ装置は、
   前記分岐配線に設けられ、前記直列配線と前記第３ビアとを電気的に接続する第２並列受動素子をさらに備え、
   前記第２並列受動素子と前記第２誘電体層との間には、前記第１誘電体層が位置しており、
   前記第３ビアの断面積は、前記第２ビアの断面積と異なる、
   フィルタ装置。
9. 請求項４から請求項６のいずれか一項に記載のフィルタ装置であって、
   前記積層基板は、
   前記第２誘電体層を基準として前記第１配線層の反対側に位置する第２配線層をさらに含み、
   前記第１並列配線は、
   前記第２配線層において、前記第１ビアから引き回され、かつ前記第１ビアと前記第２ビアまたは前記第１並列受動素子とを電気的に接続する第１電極をさらに含み、
   前記第２並列配線は、
   前記第２配線層において、前記第３ビアから引き回され、かつ前記第３ビアと前記第４ビアまたは前記第２並列受動素子とを電気的に接続する第２電極をさらに含む、
   フィルタ装置。
10. 請求項８に記載のフィルタ装置であって、
    前記積層基板は、
    前記第２誘電体層を基準として前記第１配線層の反対側に位置する第２配線層をさらに含み、
    前記第１並列配線は、
    前記第２配線層において、前記第１ビアから引き回され、かつ前記第１ビアと前記第２ビアまたは前記第１並列受動素子とを電気的に接続する第１電極をさらに含み、
    前記分岐配線は、
    前記第２配線層において、前記第３ビアから引き回され、かつ前記第３ビアと前記第２ビアまたは前記第２並列受動素子とを電気的に接続する第２電極をさらに含む、
    フィルタ装置。
11. 請求項７に記載のフィルタ装置であって、
    前記積層基板は、
    前記第１誘電体層と前記第２誘電体層との間に位置する第２配線層をさらに含み、
    前記第１並列配線は、
    前記第２配線層において、前記第１ビアから引き回され、かつ前記第１ビアと前記第２ビアとを電気的に接続する第１電極をさらに含み、
    前記分岐配線は、
    前記第２配線層において、前記第３ビアから引き回され、かつ前記第３ビアと前記第２ビアとを電気的に接続する第２電極をさらに含む、
    フィルタ装置。
12. 請求項９から請求項１１のいずれか一項に記載のフィルタ装置であって、
    前記第１電極及び前記第２電極の各々は、前記第２配線層において巻回される、
    フィルタ装置。
13. 請求項１２に記載のフィルタ装置であって、
    前記第１電極が巻回される向きと、前記第２電極が巻回される向きとは、互いに逆である、
    フィルタ装置。

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