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JP2022112561A - 磁気メモリ装置、及びその動作方法 - Google Patents

磁気メモリ装置、及びその動作方法 Download PDF

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Abstract

【課題】簡素な構造で多値記憶することができる磁気メモリ装置、及びその動作方法を提供すること。【解決手段】磁気メモリ装置１０００は、第１磁気メモリ素子１０１ａと第２磁気メモリ素子１０１ｂと、第１磁気メモリ素子１０１ａ及び第２磁気メモリ素子１０１ｂに電流パルスを供給するパルス電源３０１と、パルス電源３０１に対する第１磁気メモリ素子１０１ａ及び第２磁気メモリ素子１０１ｂの接続を切替えるスイッチと、を備えている。第１固定層１１１ａ，第１非磁性層１１２ａ及び自由層１１３ａで構成されるＭＴＪ素子の抵抗値は，第２固定層１１５ａ，第２非磁性層１１４ａ及び自由層１１３ａで構成されるＭＴＪ素子の抵抗値と異なっている。【選択図】図１６

Description

本発明は磁気メモリ装置、及びその動作方法に関する。
垂直磁化を有し磁気抵抗効果によって読み出しを行う磁気抵抗素子は、微細化に対する熱擾乱耐性が高く、次世代のメモリ等として期待されている。その構造は磁化方向が可変な自由層と、所定の磁化方向を維持する固定層と、前記自由層と固定層との間に設けられた絶縁体層を有する磁気トンネル接合(Magnetic tunnel junction: MTJ)層を備えた磁気抵抗(Magnetic resistance: MR)素子から構成される。このようなＭＴＪ素子を基本とするＳＴＴ―ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）の実用化が行われている。ＳＴＴ―ＭＲＡＭは２端子構造から成り立ち、書き込み電流と読み出し電流の経路が同じである。
特許文献１には、３端子構造の磁気メモリを応用したアナログメモリ素子が開示されている。特許文献１のアナログメモリ素子では、磁気駆動層中の磁壁の位置を移動させることで、多値的な抵抗値を出力することができる。
国際公開第２０１７／１８３５７３号
従来のＳＴＴ―ＭＲＡＭやＳＯＴ―ＭＲＡＭ(SOT: Spin-orbit torque)においては，書き込みトルクが自由層の表面の磁化だけに影響していたため，厚膜やシリンダ構造など基板に対して垂直方向に長い強磁性金属の磁化の向きを制御できない。つまり厚膜やシリンダ構造を自由層の構造として用いることはできない問題があった。しかし，自由層の熱安定性向上・アナログビット化・多ビット化，素子構造の単純化，素子の高密度化をすべて改善できる点から基板に対して垂直方向に長い強磁性金属を自由層に用いた２端子構造から成る素子ＭＲＡＭの開発が望まれる。
一実施形態の磁気メモリ装置は、第１磁気メモリ素子と、前記第１磁気メモリ素子に接続された第２磁気メモリ素子と、前記第１磁気メモリ素子及び前記第２磁気メモリ素子に駆動パルスを供給するパルス電源と、前記パルス電源に対する前記第１磁気メモリ素子及び前記第２磁気メモリ素子の接続を切替えるスイッチと、を備え、前記第１磁気メモリ素子及び前記第２磁気メモリ素子のそれぞれは、所定の磁化方向を維持する第１固定層と，第１非磁性層と，垂直磁気異方性を有する、磁化方向が可変な自由層と，第２非磁性層と，前記第１固定層と逆向きの磁化方向を維持する第２固定層を，順に積層し，前記第１固定層，前記第１非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値は，前記第２固定層，前記第２非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値と異なる。この構成により、簡素な構成で多値データの読み出しが可能となる。
上記の磁気メモリ装置は、前記パルス電源から供給された電流パルスのパルス数をカウントするパルスカウンタをさらに備えていてもよい。パルスカウンタのカウント値により多値データを読み出すことができる。
上記の磁気メモリ装置において、前記第１磁気メモリ素子の前記第２固定層と前記第２磁気メモリ素子の前記第２固定層とが接続されており、前記パルス電源の２つの出力の一方が前記第１磁気メモリ素子の前記第１固定層に接続されており、前記パルス電源の２つの出力の他方が前記第１磁気メモリ素子の前記第２固定層又は前記第２磁気メモリ素子の前記第１固定層に接続するように、前記スイッチが接続を切替えるようにしてもよい。これにより、接続構成を簡素化することができる。
上記の磁気メモリ装置において、データの読み出し時には、前記パルス電源の２つの出力の他方が前記第２磁気メモリ素子の前記第１固定層に接続されるように、前記スイッチが接続を切替え、第１読み出し動作と、第２読み出し動作とを交互に行い、前記第１読み出し動作と前記第２読み出し動作では、前記パルス電源が電流パルスを反対方向に流すようにしてもよい。これにより、データを繰り返し読み出すことができる。
上記の磁気メモリ装置において、データの消去時には、前記パルス電源の２つの出力の他方が前記第２磁気メモリ素子の前記第１固定層に接続されるように、前記スイッチが接続を切替え、データの書き込み時には、前記パルス電源の２つの出力の他方が前記第２磁気メモリ素子の前記第１固定層に接続されるように、前記スイッチが接続を切替えているようにしてもよい。これにより、簡便な構成で多値データを書き込むことができる。
上記の磁気メモリ装置において、前記第１磁気メモリ素子、及び前記第２磁気メモリ素子のそれぞれでは、２以上のメモリ素子が直列に接続されていてもよい。これにより、素子の記録容量を増加することができる。
上記の磁気メモリ装置において、ニューラルネットワークの結合荷重値を記録していてもよい。これにより、ニューラルネットワークにおける演算を簡便かつ高速に行うことができる。
上記の磁気メモリ装置において、リザバー計算モデルの重みを記録していてもよい。これにより、リザバー計算モデルにおける演算を簡便かつ高速に行うことができる。
一実施形態にかかる磁気メモリ装置の動作方法は、第１磁気メモリ素子と、前記第１磁気メモリ素子に接続された第２磁気メモリ素子と、を備え、前記第１磁気メモリ素子及び前記第２磁気メモリ素子のそれぞれは、所定の磁化方向を維持する第１固定層と，第１非磁性層と，垂直磁気異方性を有する、磁化方向が可変な自由層と，第２非磁性層と，前記第１固定層と逆向きの磁化方向を維持する第２固定層を，順に積層し，前記第１固定層，前記第１非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値は，前記第２固定層，前記第２非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値と異なる磁気メモリ装置の動作方法であって、前記動作方法は、前記第１磁気メモリ素子の前記自由層に記録されているデータ値を前記第２磁気メモリ素子の前記自由層に転送するように、前記第１磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなるまで、前記第１磁気メモリ素子及び前記第２磁気メモリ素子に駆動パルスを供給する第１読み出しステップと、前記第２磁気メモリ素子の前記自由層に記録されているデータ値を前記第１磁気メモリ素子の前記自由層に転送するように、前記第２磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなるまで、前記第１磁気メモリ素子及び前記第２磁気メモリ素子に駆動パルスを供給する第２読み出しステップと、を備えている。これにより、簡素な構成で多値データの読み出しが可能となる。
上記の動作方法において、前記第１読み出しステップと前記第２読み出しステップの前に、前記第１磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなり、かつ、前記第２磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなるように、前記第１磁気メモリ素子、及び前記第２磁気メモリ素子に駆動パルスを供給する消去ステップと、記録するデータ値に応じたパルス数の電流パルスを前記第１磁気メモリ素子に供給して、前記第１磁気メモリ素子の前記自由層の磁化方向を変化させる書き込みステップと、をさらに備えていてもよい。これにより、簡素な構成で多値データを書き込みすることができる。
上記の動作方法において、前記第１読み出しステップと前記第２読み出しステップとを交互に行うようにしてもよい。これにより、記録されているデータ値を繰り返し読み出すことが可能となる。
本発明によれば、簡素な構成でアナログ値（もしくは多値データ）の読み出しが可能な磁気メモリ素子、及びその動作方法を提供することができる。
磁気メモリ装置の図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置の動作を説明する図である。 磁気メモリ装置におけるＭＴＪ素子の構造と熱安定の関係を示すグラフである。 実施の形態１にかかる磁気メモリ装置における磁壁の移動を説明するための図である。 実施の形態１にかかる磁気メモリ装置における消去時の構成を示す図である。 実施の形態１にかかる磁気メモリ装置における書き込み時の構成を示す図である。 実施の形態１にかかる磁気メモリ装置における第１読み出し動作時の構成を示す図である。 実施の形態１にかかる磁気メモリ装置における第２読み出し動作時の構成を示す図である。 実施の形態１にかかる磁気メモリ装置の動作方法を示すフローチャートである。 変形例にかかる磁気メモリ装置を示す図である。 磁気メモリ装置をニューロンに適用したモデルを示す図である。 ２つの磁気メモリ素子を直列に接続した構成を示す図ある。 磁気メモリ装置をニューロンに適用したリザバー計算モデルを示す図である。
（磁気メモリ素子の基本構成）
以下，図面を参照して本発明の実施の形態について説明する。図１は，実施の形態にかかる磁気メモリ装置の図である。図１では，磁気メモリ素子の構造を斜視図，磁気メモリ素子と接続する回路を略図で記載している。
図１において，磁気メモリ装置１００は，磁気メモリ素子１０１と，コントローラ１０２とを備える。磁気メモリ素子１０１は，第１固定層１１１と，第１非磁性層１１２と，自由層１１３と，第２非磁性層１１４と，第２固定層１１５を備える。図１に示すように，第１固定層１１１，第１非磁性層１１２，自由層１１３，第２非磁性層１１４，及び第２固定層１１５は，順に積層されている。
第１固定層１１１及び第２固定層１１５は，磁化方向を所定の方向に維持する層である。第１固定層１１１及び第２固定層１１５としては，容易に磁化方向が変化しない材料を選択することが好ましい。すなわち，第１固定層１１１及び第２固定層１１５は，実効的な磁気異方性Ｋｕｅｆｆ及び飽和磁化Ｍｓが大きく，また，磁気緩和定数αが大きい材料を選択することが好ましい。しかしながら，第１固定層１１１及び第２固定層１１５を構成する材料は，特に限定されるものではなく，諸条件により任意の材料から選択することができる。
例えば，第１固定層１１１及び第２固定層１１５は，ＣｏＦｅＢを主成分とする層と，Ｃｏ／Ｐｔ多層膜とから構成される。また，第１固定層１１１及び第２固定層１１５は，ホイスラー合金膜で主成分とする層と，Ｃｏ／Ｐｔ多層膜とから構成されてもよい。好ましくはホイスラー合金膜を主成分とする層は，Ｃｏ基フルホイスラー（Co-based full-Heusler）合金を主成分とする層である。具体的には，Ｃｏ基フルホイスラー合金は，Ｃｏ２ＦｅＳｉ，Ｃｏ２ＭｎＳｉ，Ｃｏ２ＦｅＭｎＳｉ，Ｃｏ２ＦｅＡｌ，またはＣｏ２ＣｒＡｌとすることができる。また，Ｃｏ／Ｐｔ多層膜は，大きな垂直磁気異方性を持たせるために備えられている。垂直とは積層面に垂直であり第１固定層１１１から第２固定層１１５への方向である。第１固定層１１１は，第１非磁性層１１２と接続している。第２固定層１１５は、第２非磁性層１１４と接合している。また，ホイスラー合金膜を主成分とする層は，反対側の面でＣｏ／Ｐｔ多層膜と接合している。第１固定層１１１及び第２固定層１１５を上述のいずれかの構成とすることにより，第１固定層１１１及び第２固定層１１５は，単一の層で磁化方向を所定の方向に維持する層とすることができる。また、第１固定層１１１及び第２固定層１１５は、Ｌ１０型のＦｅＰｄ、ＦｅＰｔ、ＭｎＧａ合金、Ｄ０２２型のＭｎＧａ、ＭｎＧｅ合金、Ｃｏ／Ｐｄ多層膜、Ｌ１１型のＣｏＰｄ合金、又は、ＣｏＰｔ合金を有し、磁化容易軸が膜面垂直方向を向く強磁性体から構成されてもよい。
また，第１固定層１１１及び第２固定層１１５は，参照層とも呼ばれる。そして，第１固定層１１１及び第２固定層１１５の磁化の向きは，互いに反対方向を向いている。
第１非磁性層１１２及び第２非磁性層１１４は，絶縁物質を主成分とする層である。第１非磁性層１１２は，強磁性を有する第１固定層１１１及び自由層１１３の間に備えられる。また，第２非磁性層１１４は，強磁性を有する第２固定層１１５及び自由層１１３の間に備えられる。例えば，第１非磁性層１１２及び第２非磁性層１１４は，ＭｇＯ等の絶縁膜から構成されている。
なお，第１非磁性層１１２及び第２非磁性層１１４を構成する材料としては，ＮａＣｌ構造を有する酸化物が好ましく，前述したＭｇＯの他，ＣａＯ，ＳｒＯ，ＴｉＯ，ＶＯ，ＮｂＯ等が挙げられるが，第１非磁性層１１２及び第２非磁性層１１４としての機能に支障をきたさない限り，特に限定されるものではない。例えば，第１非磁性層１１２及び第２非磁性層１１４は，スピネル型ＭｇＡｌ２Ｏ４なども用いることが可能である。また例えば，第１非磁性層１１２及び第２非磁性層１１４は，Cu，Cr, Ruなどの金属から構成されてもよい。
そして，第１固定層１１１及び自由層１１３との接合面に対して垂直に電圧が印加されることにより，トンネル効果によってＭＴＪ素子（第１固定層１１１，第１非磁性層１１２，及び自由層１１３）に電流が流れる。同様に第２固定層１１５及び自由層１１３との接合面に対して垂直に電圧が印加されることにより，トンネル効果によってＭＴＪ素子（自由層１１３，第２非磁性層１１４，及び第２固定層１１５）に電流が流れる。
自由層１１３は，膜面に垂直な方向に磁化容易軸を有し，磁化回転と磁壁移動により，磁化方向が可変である層である。自由層１１３は，例えば，膜面に対して垂直に磁化されており，磁壁は上方又は下方に向く。自由層１１３を構成する材料は，特に限定されるものではなく，諸条件により任意の材料から選択することができる。例えば，ＣｏＦｅＢを主成分から構成される。また，Ｃｏ基フルホイスラー合金からなる層であってもよい。具体的には，Ｃｏ基フルホイスラー合金は，Ｃｏ２ＦｅＳｉ，Ｃｏ２ＭｎＳｉ，Ｃｏ２（Ｆｅ－Ｍｎ）Ｓｉ，Ｃｏ２ＦｅＡｌ，またはＣｏ２ＣｒＡｌとすることができる。また，低飽和磁化（低Ｍｓ）のMnGaGe系材料，内因性の結晶磁気異方性Kuが比較的小さいFeNi系材料も利用可能である。
コントローラ１０２は自由層１１３の磁化を制御するために自由層１１３にスピン流を発生させるための電圧を印加する。また，コントローラ１０２は，磁気メモリ素子１０１の第１固定層１１１と第２固定層１１５間に磁壁移動のための電圧を印加する。また，コントローラ１０２は，自由層１１３の磁化の向き（すなわち書き込まれた情報）を読み出すために，磁気メモリ素子１０１の第１固定層１１１と第２固定層１１５間の電流、もしくは電圧、電気抵抗を測定する。
以上の構成により，磁気メモリ装置１００はデータを書き込み及び読み出す。次に，コントローラ１０２が磁気メモリ素子１０１に情報の書き込みを行う動作，及びコントローラ１０２が自由層１１３中の磁壁の移動を行う動作について説明する。図２～図９は実施の形態にかかる磁気メモリ装置の動作を説明する図である。
まず，図２～図５を用いて，自由層１１３に上向きの磁化を書き込む例について説明する。ここで上向きとはＺ軸正の向きである。
図２は，情報を書き込む前の磁気メモリ装置１００を表している。図２において，記録部である自由層１１３は，下向きの磁化となっている。また，第１固定層１１１の磁化の向きは，下向きである。そして，第２固定層１１５の磁化の向きは，上向きである。この状態において，自由層１１３に上向きの磁化を書き込む場合，コントローラ１０２は，第１固定層１１１から第２固定層１１５に電流Ｊ１を流す。
図２から電流Ｊ１を流した後の状態を図３に示す。図３では，磁気メモリ素子１０１に電流Ｊ１が流れることにより，電子の流れは電流の向きと逆なので、第２固定層１１５から自由層１１３に上向きの磁気モーメントを持ったスピンが注入され，自由層１１３の第２非磁性層１１４側に上向きの磁化領域が出現する。さらに、磁気メモリ素子１０１に電流Ｊ１を流すことで，上向きの磁化領域と下向きの磁化領域の境界にある磁壁が，第２非磁性層１１４側から第１非磁性層１１２側に移動する。便宜上，上向きの磁気モーメントを持ったスピンを上向きスピン，下向きの磁気モーメントを持ったスピンを下向きスピンと呼ぶ。
図３から電流Ｊ１を流した後の状態を図４に示す。図４では，磁気メモリ素子１０１に電流Ｊ１が流れることにより，磁壁がさらに第１非磁性層１１２側に移動する。
図４から電流Ｊ１を流した後の状態を図５に示す。図５では，磁気メモリ素子１０１に電流Ｊ１が流れることにより，磁壁が第１非磁性層１１２に到達し，自由層１１３全体が，上向きの磁化となる。
このようにして，自由層１１３に上向きの磁化を書き込むことができる。次に，図６～図９を用いて，自由層１１３に下向きの磁化を書き込む例について説明する。
図６は，情報を書き込む前の磁気メモリ装置１００を表している。図６において，自由層１１３は，上向きの磁化となっている。また，第１固定層１１１の磁化の向きは，下向きである。そして，第２固定層１１５の磁化の向きは，上向きである。この状態において，自由層１１３に下向きの磁化を書き込む場合，コントローラ１０２は，第２固定層１１５から第１固定層１１１に電流Ｊ２を流す。
図６から電流Ｊ２を流した後の状態を図７に示す。図７では，磁気メモリ素子１０１に電流Ｊ２が流れることにより，第１固定層１１１から自由層１１３に下向きのスピンが注入され，自由層１１３の第１非磁性層１１２側に下向きの磁化領域が出現する。さらに，磁気メモリ素子１０１に電流Ｊ２が流れることにより，上向きの磁化領域と下向きの磁化領域の境界にある磁壁が，第１非磁性層１１２側から第２非磁性層１１４側に移動する。
図７から電流Ｊ２を流した後の状態を図８に示す。図８では，磁気メモリ素子１０１に電流Ｊ２が流れることにより，磁壁がさらに第２非磁性層１１４側に移動する。
図８から電流Ｊ２を流した後の状態を図９に示す。図９では，磁気メモリ素子１０１に電流Ｊ２が流れることにより，磁壁が第２非磁性層１１４に到達し，自由層１１３全体が，下向きの磁化となる。このようにして，自由層１１３に下向きの磁化を書き込むことができる。
次にコントローラ１０２が磁気メモリ素子１０１に情報を読み出す動作について説明する。コントローラ１０２は磁気メモリ素子１０１に流れる電流の大きさにより，磁気メモリ素子１０１が上向きの磁化，下向きの磁化いずれの状態であるかを検出する。図１０及び図１１は，実施の形態にかかる磁気メモリ装置の動作を説明する図である。
コントローラ１０２は，読み出し電流Ｊ３の値を計測する。この読み出し電流Ｊ３は書き込み電流Ｊ１，Ｊ２の両方より小さい値である。なお，読み出し電流Ｊ３の向きは，いずれであっても良い。
まず，図１０を用いて，下向きの磁化を読み出す例について説明する。自由層１１３，第２非磁性層１１４及び第２固定層１１５はＴＭＲ素子を形成する。図１０において，第２固定層１１５の磁化の向きと，自由層１１３の磁化の向きは反対であるので，上側のＴＭＲ素子（後述するＭＲ１）は反並行の磁気抵抗Ｒ１ＡＰとなる。また，第１固定層１１１，第１非磁性層１１２及び自由層１１３はＴＭＲ素子を形成する。図１０において，第１固定層１１１の磁化の向きと，自由層１１３の磁化の向きは同じなので，下側のＴＭＲ素子（後述するＭＲ２）は、並行の磁気抵抗Ｒ２Ｐとなる。ここで，下向きの磁化を有する自由層１１３の抵抗値Ｒｄｏｗｎは，Ｒ１ＡＰ＋Ｒ２Ｐにほぼ等しい。
図１１を用いて，上向きの磁化を読み出す例について説明する。図１１において，第２固定層１１５の磁化の向きと，自由層１１３の磁化の向きは同じなので，上側のＴＭＲ素子（後述するＭＲ１）は、並行の磁気抵抗Ｒ１Ｐとなる。また，図１１において，第１固定層１１１の磁化の向きと，自由層１１３の磁化の向きは反対であるので，下側のＴＭＲ素子（後述するＭＲ２）は、反並行の磁気抵抗Ｒ２ＡＰとなる。ここで，自由層１１３が上向きの磁化を有するときの磁気メモリ素子１０１の抵抗値ＲＵＰは，Ｒ１Ｐ＋Ｒ２ＡＰにほぼ等しい。
磁気メモリ素子１０１では，自由層１１３が下向きの磁化を有するときの抵抗値Ｒｄｏｗｎと上向きの磁化を有するときの抵抗値ＲＵＰが異なるので，コントローラ１０２は磁気メモリ素子１０１に固定の電圧を印加したときに流れる電流の大きさにより，磁気メモリ素子１０１が上向きの磁化，下向きの磁化いずれの状態であるかを検出することができる。
次に，下向きの磁化を有する自由層１１３の抵抗値Ｒｄｏｗｎと上向きの磁化を有する自由層１１３の抵抗値ＲＵＰが異なるようにするための構成について説明する。
ＭＲ１とＭＲ２で磁気抵抗比（ＭＲ比）が同じと仮定すると以下の関係式が成り立つ。
ここで，ＭＲ１≡（Ｒ１ＡＰ－Ｒ１Ｐ）／Ｒ１Ｐ，ＭＲ２≡（Ｒ２ＡＰ－Ｒ２Ｐ）／Ｒ２Ｐとする。
αＲ１Ｐ＝Ｒ１ＡＰ
αＲ２Ｐ＝Ｒ２ＡＰ
α：ＭＲ比に相当する量
また，
Ｒ２ＰがＲ１Ｐのβ倍つまりβＲ１Ｐ＝Ｒ２Ｐと仮定する。
β：Ｒ１ＰとＲ２Ｐの抵抗値の比
αβＲ１Ｐ＝Ｒ２ＡＰが成り立つ。そして，上向きの磁化を有する自由層１１３の抵抗値ＲＵＰと下向きの磁化を有する自由層１１３の抵抗値Ｒｄｏｗｎの比は，以下のようになる。
ＲＵＰ／Ｒｄｏｗｎ＝（１＋αβ）／（α＋β）
ここで，β≠１のときＲＵＰ／Ｒｄｏｗｎ≠１となる。
すなわち，Ｒ１Ｐの抵抗値とＲ２Ｐの抵抗値が異なれば，上向きの磁化を有する自由層１１３の抵抗値ＲＵＰと下向きの磁化を有する自由層１１３の抵抗値Ｒｄｏｗｎが異なることになる。その結果，コントローラ１０２は磁気メモリ素子１０１に流れる電流の大きさにより，磁気メモリ素子１０１が上向きの磁化，下向きの磁化いずれの状態であるかを検出することができる。
例えば，自由層１１３，第２非磁性層１１４及び第２固定層１１５からなるＭＲ１をＧＭＲ素子，第１固定層１１１，第１非磁性層１１２及び自由層１１３からなるＭＲ２をＴＭＲ素子としてもよい。この場合，ＭＲ２の抵抗値が大きく，磁気抵抗値も大きい。
図１２は、実施の形態の磁気メモリ装置におけるＭＴＪ素子の構造と熱安定の関係を示すグラフである。図１２において、縦軸は自由層１１３の厚みｔを示し、横軸は素子の直径Ｄを示す。
図１２において、熱安定因子Δが大きい厚みと直径の組み合わせが自由層の構造に適している。すなわち図１２において、Δが４０以上である厚みと直径の組合せが望ましい。特にΔが８０以上である厚みと直径の組合せが望ましい。そして、Δが１２０以上である厚みと直径の組合せがもっとも望ましい。
具体的には自由層１１３の高さを，前記自由層の直径で除算した比が１以上であることが望ましい。また，自由層１１３の高さが２０ｎｍ以上であることが望ましい。であることが望ましい。また，自由層１１３の直径が１０ｎｍ以下であることが望ましい。
このように，実施の形態の磁気メモリ装置によれば，磁壁移動現象を用いることで,２端子構造素子で、高信頼性、たとえば－４０℃～＋１５０℃の広範囲の動作温度でも熱安定性の劣化がない磁気トンネル接合素子デバイス、ひいてはＭＲＡＭ製品、ＤＲＡＭ代替え製品を提供することができる。実施の形態の磁気メモリ装置によれば，さらに自由層材料の低Ｍｓ(低飽和磁化)化を行うことにより、高速書き込み（数ns）、低消費電流も可能になる。また，実施の形態の磁気メモリ装置によれば，自由層（自由層）を縦長形状にすることにより形状磁気異方性を用いて、従来技術で困難であった熱安定性を確保し、素子サイズが１０ｎｍ以下の高密度化が可能になる。特に－４０℃～＋１５０℃の広範囲の動作温度でも熱安定性の劣化がない磁気トンネル接合素子デバイスが実現できる。
なお，本発明は上記実施の形態に限られたものではなく，趣旨を逸脱しない範囲で適宜変更することが可能である。例えば，上記実施の形態では，第１固定層１１１，第１非磁性層１１２及び自由層１１３はＴＭＲ素子を構成する例について説明したが，第１非磁性層１１２として絶縁層の代わりに非磁性金属層を積層し，ＧＭＲ素子としてもよい。同様に自由層１１３，第２非磁性層１１４及び第２固定層１１５をＧＭＲ素子としてもよい。
また，上記実施の形態では，図１において，第１固定層１１１，第１非磁性層１１２，自由層１１３，第２非磁性層１１４及び第２固定層１１５が円柱形状で表されているが，積層される形状であればいずれであってもよい。例えば，直方体形状が積層されたものであってもよい。
実施の形態１
上記のように磁気メモリ素子１０１では、素子を流れる電流に応じて磁壁（ドメインウォールともいう）が移動する。本実施の形態では磁気メモリ素子１０１に電流パルスを与えることで、磁気メモリ素子１０１を多値的な記録再生が可能なアナログメモリ素子として利用している。この点について、図１３を用いて説明する。図１３は、磁気メモリ素子１０１の自由層１１３における磁壁移動のシミュレーション結果を示す図である。
ｘｙ平面視において、磁気メモリ素子１０１のサイズは１０ｎｍ×１０ｎｍの正方形となっている。また、Ｚ方向における自由層１１３の長さは８０ｎｍとなっている。図１３では、自由層１３において、時間とともに磁壁１１６が移動していく様子が示されている。
電流を流す前の初期状態における自由層１３の磁化方向は、上向きとなっている。電流密度Ｊ＝１．０×１０１２Ａ／ｍ２の電流が磁気メモリ素子１０１に流れている。電流が流れる方向は、下方向（－ｚ方向）となっている。したがって、磁壁１１６が徐々に下（第１非磁性層１１２側）から上（第２非磁性層１１４側）に移動していく。１３ｎｓｅｃ後に、磁壁１１６が第２非磁性層１１４まで移動して、自由層１１３の磁化方向が下向きに入れ替わる。
磁気メモリ素子１０１に電流パルスを流す場合、パルス数に応じて磁壁１１６の位置が変わる。図１３に示す例では、パルス数が増えて行くにつれて、磁壁１１６が上に移動している。磁気メモリ素子１０１に供給する電流パルスのパルス数をカウントすることで、磁気メモリ素子１０１をアナログメモリ素子として利用することができる。例えば、２５６パルスで自由層１１３の磁化方向が切替わるとすると、磁気メモリ素子１０１が８ビットのアナログメモリ素子とみなせる。
実施の形態１に係る磁気メモリ装置１０００及びその動作について、図１４～図１７を用いて説明する。図１４～図１７は、磁気メモリ装置１０００の構成を示す図である。図１４は、データ記録前の消去時（初期化時）を示しており、図１５はデータ記録時（書き込み時）を示している。図１６，図１７は、読み出し時を示している。なお、読み出し時には、図１６に示す第１読み出し動作と、図１７に示す第２読み出し動作を交互に行うようにしてもよい。
磁気メモリ装置１０００は、上記した磁気メモリ素子１０１を２つ備えている。以下、２つの磁気メモリ素子１０１を第１磁気メモリ素子１０１ａ、第２磁気メモリ素子１０１ｂとして説明する。図１４、及び図１５の磁気メモリ装置１０００は、パルス電源３０１とスイッチ３０２とを備えている。パルス電源３０１とスイッチ３０２はコントローラ１０２に対応していてもよい。
上記の通り、第１磁気メモリ素子１０１ａは、第１固定層１１１ａ，第１非磁性層１１２ａ，自由層１１３ａ，第２非磁性層１１４ａ及び第２固定層１１５ａが順次積層された積層構造を有している。同様に第２磁気メモリ素子１０１ｂは、第１固定層１１１ｂ，第１非磁性層１１２ｂ，自由層１１３ｂ。第２非磁性層１１４ｂ及び第２固定層１１５ｂが順次積層された積層構造を有している。第１磁気メモリ素子１０１ａと第２磁気メモリ素子１０１ｂとは同じ素子構成を有している。例えば、第１磁気メモリ素子１０１ａの各層は、第２磁気メモリ素子１０１ｂの各層と同じ材料及び同じ厚さで形成されており、磁気抵抗等の特性は同じとなっている
第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂが並んで配置されている。第１磁気メモリ素子１０１ａの第２固定層１１５ａは、第２磁気メモリ素子１０１ｂの第２固定層１１５ｂと接続されている。第１磁気メモリ素子１０１ａの第１固定層１１１ａは、パルス電源３０１に接続されている。第２磁気メモリ素子１０１ｂの第１固定層１１１ｂは、スイッチ３０２に接続されている。また、第２固定層１１５ａ、及び第２固定層１１５ｂはスイッチ３０２に接続されている。
パルス電源３０１は、電流パルス（駆動パルスともいう）を発生して、第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂに供給する。具体的には、パルス電源３０１は、２つの出力３０１ａ、３０１ｂを有しており、電流パルスの電流方向を反転させることができる。例えば、図においてパルス電源３０１内に示された矢印及び配線に沿って示された矢印が電流方向を示している。パルス電源３０１の一方の出力３０１ａが第１磁気メモリ素子１０１ａの第１固定層１１１ａに接続されている。パルス電源３０１の他方の出力３０１ｂは、スイッチ３０２に接続されている。
スイッチ３０２は、パルス電源３０１に対する第１磁気メモリ素子１０１ａ及び第２磁気メモリ素子１０１ｂの接続を切替える。スイッチ３０２は、パルス電源３０１の出力３０１ｂが第１磁気メモリ素子１０１ａの第２固定層１１５ａ又は第２磁気メモリ素子１０１ｂの第１固定層１１１ｂに接続するように、接続の切替を行う。例えば、図１４、図１６，図１７では、パルス電源３０１の出力３０１ｂが、スイッチ３０２を介して、第１固定層１１１ｂに接続されている。図１５では、パルス電源３０１の出力３０１ｂが、スイッチ３０２を介して、第２固定層１１５ａ、及び第２固定層１１５ｂに接続される。以下、消去動作、書き込み動作、読み出し動作について説明する。
（消去動作）
図１４に示す消去時（初期化時）では、パルス電源３０１の出力３０１ｂが、スイッチ３０２を介して、第２磁気メモリ素子１０１ｂの第１固定層１１１ｂに接続されている。そして、パルス電源３０１が第１磁気メモリ素子１０１ａの第１固定層１１１ａに電流パルスを出力する。つまり、パルス電源３０１の出力３０１ａから電流パルスが供給される。
したがって、電流パルスは、第１磁気メモリ素子１０１ａにおいて第１固定層１１１ａから第２固定層１１５ａに電流パルスが流れる。さらに、電流パルスは、第１磁気メモリ素子１０１ａの第２固定層１１５ａから第２磁気メモリ素子１０１ｂの第２固定層１１５ｂに流れる。第２磁気メモリ素子１０１ｂにおいて第２固定層１１５ｂから第１固定層１１１ｂに電流パルスが流れる。
ここで、第１磁気メモリ素子１０１ａが８ビットのアナログメモリで有り、２５６パルスで磁化方向が完全に反対向きになるとする。第２磁気メモリ素子１０１ｂも第１磁気メモリ素子１０１ａと同様に、８ビットのアナログメモリで有り、２５６パルスで磁化方向が完全に反対向きになるとする。つまり、第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂのそれぞれでは２５６パルスがフルスケールとなっている。第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂにおいて、フルスケールとなるパルス数は同じとなっている。もちろん、フルスケールとなるパルス数は２５６パルスに限られるものではない。フルスケールとなるパルス数は予め決めておけば良い。
消去時には、パルス電源３０１が、フルスケールの２倍以上の電流パルスを供給する。これにより、自由層１１３ａの磁化方向は、第１非磁性層１１２ａから第２非磁性層１１４ａに向かう方向（以下、上方向又は上向きという）になる。つまり、自由層１１３ａは、全て上向きの磁化方向となる。第２磁気メモリ素子１０１ｂの磁化方向は、第２非磁性層１１４ｂから第１非磁性層１１２ｂに向かう方向（以下、下方向又は下向きという）となる。つまり、自由層１１３ｂは、全て下向きの磁化方向となる。
第１磁気メモリ素子１０１ａでは磁壁が第１非磁性層１１２ａまで移動し、第２磁気メモリ素子１０１ｂでは磁壁が第２非磁性層１１４ｂまで移動することで消去が完了する。図１４の自由層１１３ａ，１１３ｂの状態は消去完了時の磁化状態である。なお、図１４等では、自由層１１３ａ、１１３ｂ中に示す白抜き矢印が磁化方向を示している。また、図１４では、第１磁気メモリ素子１０１ａ、第２磁気メモリ素子１０１ｂの右側にある矢印は、スピンの流れの方向を示している。なお、スピンの流れの方向は電流方向と反対方向になるため、図１５以降では図示を省略する。
（書き込み動作）
図１５に示す書き込み時では、パルス電源３０１の出力３０１ｂが、スイッチ３０２を介して、第１磁気メモリ素子１０１ａの第２固定層１１５ａに接続されている。そして、パルス電源３０１が第１磁気メモリ素子１０１ａの第２固定層１１５ａに電流パルスを出力する。つまり、パルス電源３０１の出力３０１ｂから電流パルスが供給される。図１４に示す初期化時と、図１５に示す書き込み時では、スイッチ３０２の接続が反対で、かつ、電流方向が反対となっている。
第１磁気メモリ素子１０１ａでは、第２固定層１１５ａから第１固定層１１１ａに電流パルスが流れる。なお、第２磁気メモリ素子１０１ｂの第１固定層１１１ｂは開放されているため、第２磁気メモリ素子１０１ｂには電流パルスが流れない。
書き込み時には、パルス電源３０１は、記録するデータ値に応じたパルス数だけ電流パルスを供給する。パルス電源３０１は、１～２５６個の電流パルスを供給する。第１磁気メモリ素子１０１ａにおいて、磁壁が第２非磁性層１１４ａ側から第１非磁性層１１２ａ側に移動する。そして、自由層１１３ａ中において、パルス数に応じた位置まで磁壁が移動する。なお、第２磁気メモリ素子１０１ｂには電流パルスが流れないため、自由層１１３ｂの磁化方向は全て下向きのままとなっている。
（第１読み出し動作）
図１６に示す第１読み出し時では、パルス電源３０１の出力３０１ｂが、スイッチ３０２を介して、第２磁気メモリ素子１０１ｂの第１固定層１１１ｂに接続されている。そして、パルス電源３０１が第２磁気メモリ素子１０１ｂの第１固定層１１１ｂに電流パルスを出力する。つまり、パルス電源３０１の出力３０１ｂから電流パルスが供給される。図１４に示す消去時と、図１６に示す第１読み出し時では、スイッチ３０２の接続が同じで、電流方向が反対となっている。
したがって、第２磁気メモリ素子１０１ｂにおいて第１固定層１１１ｂから第２固定層１１５ｂに電流パルスが流れる。さらに、電流パルスは、第２磁気メモリ素子１０１ｂの第２固定層１１５ｂから第１磁気メモリ素子１０１ａの第２固定層１１５ａに流れる。第１磁気メモリ素子１０１ａにおいて第２固定層１１５ａから第１固定層１１１ａに電流パルスが流れる。
第１読み出し時には、第１磁気メモリ素子１０１ａにおいて、自由層１１３ａの磁化方向が全て下方向を向くまでパルス電源３０１が電流パルスを供給する。つまり、自由層１１３ａでは、磁壁が徐々に上側に移動していくとともに、自由層１１３ｂでは磁壁が下側に移動していく。そして、第１磁気メモリ素子１０１ａにおいて、磁壁が第２非磁性層１１４ａまで移動して、磁化方向が全て下向きとなると読み出しが完了する。
読み出し開始時と、読み出し完了時とを比較すると、自由層１１３ａと自由層１１３ｂとで磁化の状態が入れ替わる。つまり、図１５に示す記録時における自由層１１３ａでの磁壁と、図１５に示す第１読み出し完了時における自由層１１３ｂでの磁壁は、同じパルス数での位置に対応している。これにより、自由層１１３ａに記録されていた情報が、自由層１１３ｂに転送される。
上記のように、自由層１１３ａが下向きの磁化を有するときの抵抗値Ｒｄｏｗｎと上向きの磁化を有するときの抵抗値ＲＵＰが異なるため、第１磁気メモリ素子１０１ａの磁化方向が下向きとなったことを検出することができる。すなわち，Ｒ１Ｐの抵抗値とＲ２Ｐの抵抗値が異なっている。そして，上向きの磁化を有する自由層１１３の抵抗値ＲＵＰと下向きの磁化を有する自由層１１３の抵抗値Ｒｄｏｗｎが異なることになる。その結果，コントローラ１０２は磁気メモリ素子１０１に流れる電流の大きさにより，磁気メモリ素子１０１が上向きの磁化，下向きの磁化いずれの状態であるかを検出することができる。
そして、磁気メモリ装置１０００は、自由層１１３ａの磁化方向が全て下向きとなるまでに加えたパルス数をカウントする。そして、磁気メモリ装置１００は、フルスケールのパルス数から、加えたパルス数を引くことで、アナログ値（もしくは多値データ）を再生することができる。
例えば、フルスケールのパルス数が２５６パルスとする。第１読み出し時において、第１磁気メモリ素子１０１ａの自由層１１３ａの磁化方向を下向きにするまでに加えたパルス数を１００パルスとする。この場合、磁気メモリ装置１０００に書き込まれていたデータ値は、１５６（＝２５６－１００）となる。
（第２読み出し動作）
図１７に示す第２読み出し時では、パルス電源３０１の出力３０１ｂが、スイッチ３０２を介して、第２磁気メモリ素子１０１ｂの第１固定層１１１ｂに接続されている。そして、パルス電源３０１が第１磁気メモリ素子１０１ａの第１固定層１１１ａに電流パルスを出力する。つまり、パルス電源３０１の出力３０１ａから電流パルスが供給される。図１７に示す第２読み出し時と、図１６に示す第１読み出し時では、スイッチ３０２の接続が同じで、電流方向が反対となっている。
第２読み出し時には、第２磁気メモリ素子１０１ｂにおいて、自由層１１３ｂの磁化方向が全て下方向を向くまでパルス電源３０１が電流パルスを供給する。つまり、自由層１１３ｂでは、磁壁が徐々に上側に移動していくとともに、自由層１１３ａでは磁壁が下側に移動していく。そして、第２磁気メモリ素子１０１ｂにおいて、自由層１１３ｂの磁壁が第１非磁性層１１２ｂまで移動して、磁化方向が全て下向きとなると読み出しが完了する。
読み出し開始時と、読み出し完了時とを比較すると、自由層１１３ａと自由層１１３ｂとで磁化の状態が入れ替わる。つまり、図１５に示す記録時における状態と図１７に示す第２読み出し完了時における状態は同じとなっている、これにより、自由層１１３ｂに記録されていた情報が、自由層１１３ａに転送される。
上記のように、自由層１１３ｂが下向きの磁化を有するときの抵抗値Ｒｄｏｗｎと上向きの磁化を有するときの抵抗値ＲＵＰが異なるため、第２磁気メモリ素子１０１ｂの磁化方向が下向きとなったことを検出することができる。そして、磁気メモリ装置１０００は、自由層１１３ｂの磁化方向が下向きとなるまでに加えたパルス数をカウントする。そして、磁気メモリ装置１００は、フルスケールのパルス数から、加えたパルス数を引くことで、アナログ値（もしくは多値データ）を再生することができる。
そして、図１６に示す第１読み出しと図１７に示す第２読み出しを交互に行うことで、データ読み出しを繰り返し行うことができる。つまり、第１読み出し時には、第１磁気メモリ素子１０１ａに記録されたアナログ値（もしくは多値データ）が、第２磁気メモリ素子１０１ｂに転送される。第２読み出し時には、第２磁気メモリ素子１０１ｂに記録されたアナログ値（もしくは多値データ）が、第１磁気メモリ素子１０１ａに転送される。このようにすることで、データロス無く、データを繰り返し読み出すことができる。よって、高速読み出し可能で不揮発なメモリ装置を実現することができる。また、スイッチ３０２の接続切替と、パルス電源３０１の電流方向の切替で、初期化、書き込み、読み出しを制御することができる。よって、簡素な構成で多値データを読み出すことができる。
第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂの磁化全体が反転するフルスケール駆動パルス数（最大パルス数：例えば２５６パルス）を決めておく。第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂのフルスケール駆動パルス数を同じにする。第１磁気メモリ素子１０１ａに記録情報に対応する駆動パルス数を印加することによりアナログ値（もしくは多値データ）を記録する。読み出しは記録された磁気メモリ素子の磁化が全て反転するまで駆動パルス（電流パルス）を加える。フルスケール駆動パルスから加えたパルス数を引くことによりアナログ値（もしくは多値データ）が再生される。したがって、記録状態（アナログ状態）をデジタル（パルス数）に変換でき、ＳＮ比が大きいアナログメモリ素子が実現できる。
本実施形態によれば、簡素な構成でアナログ値（もしくは多値データ）のデータが読み出し可能な磁気メモリ装置１０００を実現することができる。磁気メモリ装置１０００は、アナログＣＭＯＳ（Complementary Metal Oxide Semiconductor）のような製造偏差によるトランジスタの特性ばらつきなどは発生しない。さらに、磁気メモリ装置１０００は、アスピン流磁化反転素子による反転制御のような複雑な構造を必要とせず、駆動バルスの制御のみで情報の消去、記録、読み出しが出来る。また、磁気メモリ装置１０００は、各磁気メモリ素子が垂直方向（Ｚ方向）に沿って形成されているため、Ｖ－ＮＡＮＤの製造技術を用いることで高集積化が容易である。よって、小型で大容量の不揮発メモリを実現することができる。
以下、磁気メモリ装置１０００の動作方法について、説明する。図１８は、磁気メモリ装置１０００の動作方法を示すフローチャートである。
まず、磁気メモリ装置１０００が情報の記録か読み出しであるかを判定する（Ｓ１０１）。情報の記録である場合（Ｓ１０１の記録）、第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂが共に初期化されているか否かが判定される（Ｓ１０２）。
第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂが初期化されていない場合（Ｓ１０２のＮＯ）、第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂを初期化する（Ｓ１０３）。ここでは、図１４で示したように、フルスケールの２倍のパルス数の電流パルスを第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂに印加する。よって、第１磁気メモリ素子１０１ａの磁化方向と第２磁気メモリ素子１０１ｂの磁化方向が反対向きになる。自由層１１３ａの磁化方向が全て上向きとなり、自由層１１３ｂの磁化方向が全て下向きとなる。
もちろん、初期化時の磁化方向は図１４に示す状態に限られるものではない。例えば、自由層１１３ａの磁化方向が全て下向きとなり、自由層１１３ｂの磁化方向が全て上向きとなっていてもよい。この場合、書き込みと読み出し動作における電流パルスの方向を変えればよい。つまり、初期化により、自由層１１３ａの磁化方向が全て同じ向きとなっており、かつ、自由層１１３ｂの磁化方向が自由層１１３ａとは逆向きで全て同じ向きとすればよい。
２つの第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂが初期化されている場合（Ｓ１０２のＹＥＳ）、第１磁気メモリ素子１０１ａに記録情報に対応するパルス数の電流パルスを印加する（Ｓ１０４）。これにより、フルスケール以下のアナログ値（もしくは多値）書き込みが完了する。これにより、自由層１１３ａにおいて、磁壁が記録するアナログ値（もしくは多値）に応じた位置に移動する。
一方、情報の読み出しである場合（Ｓ１０１の読み出し）、第２磁気メモリ素子１０１ｂの磁化方向が初期化後と同じ向きであるか否かを判定する（Ｓ１１１）。第２磁気メモリ素子１０１ｂの磁化方向が初期化後と同じ向きである場合（Ｓ１１１のＹＥＳ）、第１磁気メモリ素子１０１ａの磁化が全て反転するまで、駆動パルスを第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂに印加する（Ｓ１１２）。図１６に示した第１読み出し動作のように、第１磁気メモリ素子１０１ａの情報が読み出され、第２磁気メモリ素子１０１ｂに記録情報が転送される。
第２磁気メモリ素子１０１ｂの磁化方向が初期化後と同じ向きでない場合（Ｓ１１１のＮＯ）、第２磁気メモリ素子１０１ｂの磁化が全て反転するまで、駆動パルスを第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂに印加する（Ｓ１１３）。図１７に示した第２読み出し動作のように、第２磁気メモリ素子１０１ｂの情報が読み出され、第１磁気メモリ素子１０１ａに記録情報が転送される。
図１９は、変形例の構成を示す図である。実施例１では、パルス電源３０１と第１磁気メモリ素子１０１ａの第１固定層１１１ａとの間に、パルスカウンタ３０３が接続されている。パルスカウンタ３０３は、パルス電源３０１から出力された電流パルスのパルス数をカウントする。パルスカウンタ３０３がカウントとした電流パルスのカウント値に応じて、データの読み出しなどを行うことができる。よって、簡易な構成で、アナログ値（もしくは多値）のデータ書き込み及び読み出しが可能となる。
個々の磁気メモリ装置１００は、アナログニューロンの結合荷重や閾値の記憶素子、積算器として利用できることからニューラルネットワークやリザバー（Reservoir）コンピューティングモデルを構築できる。高集積のアナログメモリを実用化することにより、ＡＩ計算研究分野編成に貢献することができる。これにより、ニューラルネットワークの演算やリザバー計算モデルの演算を簡便かつ高速に行うことができる。
実施例１
実施例１の構成について、図２０を用いて説明する。実施例１では、ＡＩ（Artificial Intelligence）モデルのニューラルネットワーク４００に磁気メモリ装置１０００を適用した例を模式的に示す図である。具体的には、ニューロン構造の結合荷重４０１の結合荷重値を磁気メモリ装置１０００がそれぞれ保持する。図１９に示すパルスカウンタ３０３で書き込みと読み出しを制御する。
積算器４０２は、前のレイヤーの出力に対して、結合荷重４０１の重みを掛けた積の総和を算出する。積算器４０２にも磁気メモリ装置１０００を適用することができる。つまり、積算器４０２が算出した積和を磁気メモリ装置１０００が記録する。さらに積算器４０２が求めた総和と比較される閾値を磁気メモリ装置１０００が保持していてもよい。
通常のニューラルネットワークの場合は、電圧レベルのLowまたはHighの２値のディジタルスパイクパルスでニューロン間の通信を行う。これに対して、本実施例では複数の磁気メモリ装置１０００を集積化して用いることで、ニューロン間の通信を連続的なアナログ値アナログ値（もしくは多値）で通信することが可能となる。従って、アナログスパイキングニューラルネットワーク集積回路を構成できる。複数の磁気メモリ装置１０００をアナログニューロンとして利用することで、多層のニューラルネットワークへの適用が可能である。これにより、ニューラルネットワークの演算を簡便かつ高速に行うことができる。
結合荷重値や閾値を例えば２５６階調で表した場合、ディジタルメモリでは８ビットの幅の素子が必要とするが、本実施形態にかかる磁気メモリ装置１０００を用いれば、１対の磁気メモリ素子１０１だけで記憶することができる。また、積算器４０２においても、各素子からの値をアナログ値（もしくは多値）としてそのままパルスカウントした値を磁気メモリ装置１０００に保持することが可能である。
結合荷重値は、初期値はランダムデータとして、予め準備したトレーニングパターンの理想的な出力値とニューラルネットワーク出力の誤差が小さくなるように結合荷重値（Ｗ１～Ｗｎ）をバックプロパゲーション等のアルゴリズムで学習する。そして、最適な結合荷重値を本実施形態にかかる磁気メモリ装置１０００に保持する。トレーニング用の回路は、磁気メモリ装置１０００を集積した回路上で構成してもよく、別のトレーニング専用回路を用いて、導出してもよい。バックプロパゲーション等のアルゴリズムがそのまま使用できる。
また、１つの磁気メモリ素子１０１のフルスケールよりも大きい値を記録する場合、２以上の磁気メモリ素子１０１を直列に接続すれば良い。この構成について、図２１を用いて説明する。
図２１では、２つの磁気メモリ素子１０１ａ１、１０１ａ２を接続することで、第１磁気メモリ素子１０１ａを構成している。磁気メモリ素子１０１ａ１の第１固定層１１１ａ１と磁気メモリ素子１０１ａ２の第２固定層１１５ａ２が接続されている。同様に、磁気メモリ素子１０１ｂ１、１０１ｂ２を接続することで、第２磁気メモリ素子１０１ｂを構成している。磁気メモリ素子１０１ｂ１の第１固定層１１１ｂ１と磁気メモリ素子１０１ｂ２の第２固定層１１５ｂ２が接続されている。
このようにすることで、磁気メモリ装置１０００の記録容量を増やすことができる。例えば、磁気メモリ素子１０１ａ１、１０１ａ２のフルスケールが２５６である場合、第１磁気メモリ素子１０１ａのフルスケールは５１２となる。このように、第１磁気メモリ素子１０１ａが複数の磁気メモリ素子で構成することで記録できる。図２１では、第１磁気メモリ素子１０１ａ、及び第２磁気メモリ素子１０１ｂのそれぞれにおいて、２つのメモリ素子が直列に接続されているが、３以上のメモリ素子が直列に接続されていてもよい。
素子構成が同じ複数の磁気メモリ素子を直列接続することで、記録可能な値を大きくすることができる。同じ素子構成の磁気メモリ素子を接続するのみでよいため、簡易な構成とすることができる。また、同じ素子構成で良いため、製造ばらつきを抑制することが可能である。例えば、積算器４０２の階調が第１磁気メモリ素子１０１ａ、第２磁気メモリ素子１０１ｂのフルスケールを越える場合、２以上の磁気メモリ素子１０１を直列に接続すれば良い。
実施例２
磁気メモリ装置１０００は、リザバー計算モデルに適用可能である。図２２に、磁気メモリ装置１０００をリザバー計算モデル５００に適用した例を示す。入力層５０１のノード５１１、リザバー５０２内のノード５１２、出力層５０３のノード５１３の一部又は全てを磁気メモリ装置１０００で構成することができる。
上記の磁気メモリ装置１０００がリザバー計算モデル５００の重みを保持している。重みの計算に関しては、実施例１のニューロン構造で示したバックプロパゲーション等のアルゴリズムがそのまま使用できる。重みＷｉｎ、Ｗｒｅｓ、Ｗｏｕｔに関しても、予め準備したトレーニングパターンの(理想的な)出力値とリザバー計算モデル出力の誤差が小さくなるようにバックプロパゲーション等のアルゴリズムにより求める。そして、それぞれの値を磁気メモリ装置１０００に保持する。これにより、リザザー計算モデルの演算を簡便かつ高速に行うことができる。
アナログスパイキングニューラルネットワーク集積回路をリザバーとして用いることで、ＳＴＴ－ＭＲＡＭ（Spin Transfer Torque Magnetic Random Access Memory)）やSTO（spin-torque oscillator）を用いたリザバー計算より、高集積で精度の高いアナログ値（もしくは多値）を用いた高速な計算が可能となる。磁気メモリ装置１０００はＡＤ変換器やＤＡ変換器としても用いることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１００ 磁気メモリ装置
１０１ 磁気メモリ素子
１０１ａ 第１磁気メモリ素子
１０１ｂ 第２磁気メモリ素子
１０２ コントローラ
１１１ 第１固定層
１１２ 第１非磁性層
１１３ 自由層
１１４ 第２非磁性層
１１５ 第２固定層
３０１ パルス電源
３０２ スイッチ
３０３ パルスカウンタ
１０００ 磁気メモリ装置

Claims (11)

  1. 第１磁気メモリ素子と
    前記第１磁気メモリ素子に接続された第２磁気メモリ素子と、
    前記第１磁気メモリ素子及び前記第２磁気メモリ素子に駆動パルスを供給するパルス電源と、
    前記パルス電源に対する前記第１磁気メモリ素子及び前記第２磁気メモリ素子の接続を切替えるスイッチと、を備え、
    前記第１磁気メモリ素子及び前記第２磁気メモリ素子のそれぞれは、
    所定の磁化方向を維持する第１固定層と，
    第１非磁性層と，
    垂直磁気異方性を有する、磁化方向が可変な自由層と，
    第２非磁性層と，
    前記第１固定層と逆向きの磁化方向を維持する第２固定層を，順に積層し，
    前記第１固定層，前記第１非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値は，前記第２固定層，前記第２非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値と異なる磁気メモリ装置。
  2. 前記パルス電源から供給された電流パルスのパルス数をカウントするパルスカウンタをさらに備える請求項１に記載の磁気メモリ装置。
  3. 前記第１磁気メモリ素子の前記第２固定層と前記第２磁気メモリ素子の前記第２固定層とが接続されており、
    前記パルス電源の２つの出力の一方が前記第１磁気メモリ素子の前記第１固定層に接続されており、
    前記パルス電源の２つの出力の他方が前記第１磁気メモリ素子の前記第２固定層又は前記第２磁気メモリ素子の前記第１固定層に接続するように、前記スイッチが接続を切替える請求項１、又は２に記載の磁気メモリ装置。
  4. データの読み出し時には、
    前記パルス電源の２つの出力の他方が前記第２磁気メモリ素子の前記第１固定層に接続されるように、前記スイッチが接続を切替え、
    第１読み出し動作と、第２読み出し動作とを交互に行い、
    前記第１読み出し動作と前記第２読み出し動作では、前記パルス電源が電流パルスを反対方向に流す請求項３に記載の磁気メモリ装置。
  5. データの消去時には、前記パルス電源の２つの出力の他方が前記第２磁気メモリ素子の前記第１固定層に接続されるように、前記スイッチが接続を切替え、
    データの書き込み時には、前記パルス電源の２つの出力の他方が前記第２磁気メモリ素子の前記第１固定層に接続されるように、前記スイッチが接続を切替えている請求項４に記載の磁気メモリ装置。
  6. 前記第１磁気メモリ素子、及び前記第２磁気メモリ素子のそれぞれでは、２以上のメモリ素子が直列に接続されている請求項１～５のいずれか１項に記載の磁気メモリ装置。
  7. ニューラルネットワークの結合荷重値を記録している請求項１～６のいずれか１項に記載の磁気メモリ装置。
  8. リザバー計算モデルの重みを記録している請求項１～６のいずれか１項に記載の磁気メモリ装置。
  9. 第１磁気メモリ素子と、
    前記第１磁気メモリ素子に接続された第２磁気メモリ素子と、を備え、
    前記第１磁気メモリ素子及び前記第２磁気メモリ素子のそれぞれは、
    所定の磁化方向を維持する第１固定層と，
    第１非磁性層と，
    垂直磁気異方性を有する、磁化方向が可変な自由層と，
    第２非磁性層と，
    前記第１固定層と逆向きの磁化方向を維持する第２固定層を，順に積層し，
    前記第１固定層，前記第１非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値は，前記第２固定層，前記第２非磁性層及び前記自由層で構成されるＭＴＪ素子の抵抗値と異なる磁気メモリ装置の動作方法であって、
    前記動作方法は、
    前記第１磁気メモリ素子の前記自由層に記録されているデータ値を前記第２磁気メモリ素子の前記自由層に転送するように、前記第１磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなるまで、前記第１磁気メモリ素子及び前記第２磁気メモリ素子に駆動パルスを供給する第１読み出しステップと、
    前記第２磁気メモリ素子の前記自由層に記録されているデータ値を前記第１磁気メモリ素子の前記自由層に転送するように、前記第２磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなるまで、前記第１磁気メモリ素子及び前記第２磁気メモリ素子に駆動パルスを供給する第２読み出しステップと、を備えた磁気メモリ装置の動作方法。
  10. 前記第１読み出しステップと前記第２読み出しステップの前に、
    前記第１磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなり、かつ、前記第２磁気メモリ素子の前記自由層の磁化方向が全て同じ向きとなるように、前記第１磁気メモリ素子、及び前記第２磁気メモリ素子に駆動パルスを供給する消去ステップと、
    記録するデータ値に応じたパルス数の電流パルスを前記第１磁気メモリ素子に供給して、前記第１磁気メモリ素子の前記自由層の磁化方向を変化させる書き込みステップと、
    をさらに備えた請求項９に記載の磁気メモリ装置の動作方法。
  11. 前記第１読み出しステップと前記第２読み出しステップとを交互に行う請求項９又は１０に記載の磁気メモリ装置の動作方法。
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