JP2022110730A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】容易な処理で高電流化及び高耐圧化を両立することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、基板と、前記基板の上方に設けられた窒化物半導体のチャネル層及びバリア層を含む半導体積層構造体と、前記バリア層の上方のゲート電極、ソース電極及びドレイン電極と、を有し、前記バリア層は、平面視で前記ゲート電極の前記ドレイン電極側の端部と重なる第１部分に、当該バリア層の前記基板側の面から離間したアモルファス領域を有する。
【選択図】図７

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮをチャネル層、ＡｌＧａＮをバリア層として用いたＡｌＧａＮ／ＧａＮ－ＨＥＭＴが注目されている。

ＧａＮ系ＨＥＭＴにおいて、高電流及び高耐圧を両立するために、二次元電子ガス（two-dimensional gas：２ＤＥＧ）の濃度を変調させる技術が提案されている。

特開２００９－１０２１６号公報 特開２００８－２３５３４７号公報

Influence of surface states on the two-dimensional electron gas in AlGaN/GaN heterojunction field-effect transistors, J. Appl. Phys., 93 No.12, 15 (2003)

しかしながら、従来の技術では、２ＤＥＧの濃度の変調のための処理が煩雑であり、簡便な処理で高電流化及び高耐圧化を両立することが困難である。

本開示の目的は、容易な処理で高電流化及び高耐圧化を両立することができる半導体装置及び半導体装置の製造方法を提供することにある。

本開示の一形態によれば、基板と、前記基板の上方に設けられた窒化物半導体のチャネル層及びバリア層を含む半導体積層構造体と、前記バリア層の上方のゲート電極、ソース電極及びドレイン電極と、を有し、前記バリア層は、平面視で前記ゲート電極の前記ドレイン電極側の端部と重なる第１部分に、当該バリア層の前記基板側の面から離間したアモルファス領域を有する半導体装置が提供される。

本開示によれば、容易な処理で高電流化及び高耐圧化を両立することができる。

第１実施形態に係る半導体装置を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第２実施形態に係る半導体装置を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図である。 第１参考例に係る半導体装置を示す断面図である。 第２参考例に係る半導体装置を示す断面図である。 電界強度の分布を示す図である。 ゲート電圧と電流との関係を示す図である。 第３実施形態に係るディスクリートパッケージを示す図である。 第４実施形態に係るＰＦＣ回路を示す結線図である。 第５実施形態に係る電源装置を示す結線図である。 第６実施形態に係る増幅器を示す結線図である。

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。

第１実施形態に係る半導体装置１００は、図１に示すように、基板１１０と、基板１１０の上に形成された窒化物半導体積層構造体１２０とを有する。窒化物半導体積層構造体１２０は、核形成層１２１と、バッファ層１２２と、チャネル層１２３と、スペーサ層１２４と、バリア層１２５と、キャップ層１２６とを含む。核形成層１２１は基板１１０の上に形成されている。バッファ層１２２は核形成層１２１の上に形成されている。チャネル層１２３はバッファ層１２２の上に形成されている。スペーサ層１２４はチャネル層１２３の上に形成されている。バリア層１２５はスペーサ層１２４の上に形成されている。キャップ層１２６はバリア層１２５層の上に形成されている。窒化物半導体積層構造体１２０は半導体積層構造体の一例である。

基板１１０は、例えばＳｉ基板である。核形成層１２１は、例えば厚さが１５０ｎｍ～１７０ｎｍのＡｌＮ層である。バッファ層１２２は、例えばＡｌ組成ｘが相違する複数のＡｌ_ｘＧａ_１－ｘＮ層（０．２０＜ｘ＜０．８０）を含む。Ａｌ組成ｘは核形成層１２１側で最も高く、チャネル層１２３側で最も低くてもよい。バッファ層１２２の厚さは、例えば４００ｎｍ～６００ｎｍである。チャネル層１２３は、例えば厚さが８００ｎｍ～１２００ｎｍで不純物の意図的なドーピングが行われていないＧａＮ層（ｉ－ＧａＮ層）である。スペーサ層１２４は、例えば厚さが４ｎｍ～６ｎｍで不純物の意図的なドーピングが行われていないＡｌ_０．２Ｇａ_０．８Ｎ層（ｉ－Ａｌ_０．２Ｇａ_０．８Ｎ層）である。バリア層１２５は、例えば厚さが１０ｎｍ～４０ｎｍのｎ型のＡｌ_０．２Ｇａ_０．８Ｎ層である。バリア層１２５の材料にＩｎＡｌＧａＮが用いられてもよい。キャップ層１２６は、例えば２ｎｍ～１５ｎｍのＩｎ_ｙＡｌ_ｚＧａ_{１－ｙ－ｚ}Ｎ層（０．０＜ｙ≦１．０、０．０≦ｚ＜１．０）である。

窒化物半導体積層構造体１２０に、素子領域を画定する素子分離領域が形成されており、素子領域内において、スペーサ層１２４、バリア層１２５及びキャップ層１２６にソース用の開口部１３２及びドレイン用の開口部１３３が形成されている。開口部１３２及び開口部１３３は、チャネル層１２３の表層部に入り込むように形成されていてもよい。開口部１３２内にソース電極１０２が形成され、開口部１３３内にドレイン電極１０３が形成されている。ソース電極１０２及びドレイン電極１０３は、例えば厚さが１０ｎｍ～５０ｎｍのＴａ膜及びその上の厚さが１００ｎｍ～５００ｎｍのＡｌ膜を含む。ソース電極１０２及びドレイン電極１０３は窒化物半導体積層構造体１２０にオーミック接触している。

窒化物半導体積層構造体１２０の上に、ソース電極１０２及びドレイン電極１０３を覆う絶縁膜１４１が形成されている。絶縁膜１４１は、例えばＳｉ窒化膜である。絶縁膜１４１には、平面視でソース電極１０２及びドレイン電極１０３の間に位置するゲート用の開口部１３１が形成されており、開口部１３１を通じて窒化物半導体積層構造体１２０に接するゲート電極１０１が絶縁膜１４１の上に形成されている。ゲート電極１０１は、例えば厚さが１０ｎｍ～５０ｎｍのＮｉ膜及びその上の厚さが３００ｎｍ～５００ｎｍのＡｕ膜を含み、窒化物半導体積層構造体１２０にショットキー接触している。ゲート電極１０１がＮｉ、Ｐｔ、Ａｕ、Ｍｏ、Ｗ、Ａｌ、Ｐｄ若しくはＴｉ又はこれらの２種以上を含有していてもよい。

ゲート電極１０１は、平面視で、開口部１３１と重なる部分と、開口部１３１よりもドレイン電極１０３側の部分と、ソース電極１０２側の部分とを有する。平面視で、開口部１３１よりもドレイン電極１０３側の部分と、ソース電極１０２側の部分とは絶縁膜１４１の上にある。

バリア層１２５は、平面視でゲート電極１０１のドレイン電極１０３側の端部と重なる第１部分に、バリア層１２５の下面（基板１１０側の面）から離間したアモルファス領域１２９を有する。アモルファス領域１２９はキャップ層１２６内にも形成されてよい。

半導体装置１００では、チャネル層１２３の上面近傍に二次元電子ガス（２ＤＥＧ）１０５が存在する。２ＤＥＧ１０５の濃度は、例えばバリア層１２５内の分極電荷の量に依存し、分極電荷が多い部分の下方ほど高くなる。バリア層１２５は、アモルファス領域１２９を除き、結晶化しており、アモルファス領域１２９には分極電荷が形成されず、分極電荷はバリア層１２５の結晶化している領域に形成される。また、本実施形態では、バリア層１２５の厚さが略均一である。従って、アモルファス領域１２９の直下において、２ＤＥＧ１０５の濃度が低くなる。このため、ゲート電極１０１のドレイン電極１０３側の端部の近傍における電界集中が抑制され、耐圧が向上する。

また、ゲート電極１０１よりもソース電極１０２側では、バリア層１２５が結晶化しているため、シート抵抗を低く抑えることができる。更に、ゲート電極１０１よりもドレイン電極１０３側でも、アモルファス領域１２９を除き、結晶化しているため、ドレイン電極１０３側においてもシート抵抗を低く抑えることができる。従って、十分なオン電流を得ることができる。

このように、本実施形態によれば、高電流化及び高耐圧化を両立することができる。更に、詳細は後述するが、アモルファス領域１２９は容易な処理によって形成することができる。

なお、スペーサ層１２４若しくはキャップ層１２６又はこれらの両方が設けられていなくてもよい。

次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図２～図６は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。

まず、図２に示すように、基板１１０の上に窒化物半導体積層構造体１２０を形成する。窒化物半導体積層構造体１２０の形成では、核形成層１２１と、バッファ層１２２と、チャネル層１２３と、バリア層１２５と、キャップ層１２６とを、例えば有機金属化学気相堆積（metal organic chemical vapor deposition：ＭＯＣＶＤ）法又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。ここでは、ＭＯＣＶＤ法により窒化物半導体積層構造体１２０を形成することとする。ＭＯＣＶＤ法により窒化物半導体積層構造体１２０を形成する場合、原料ガスとして、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガスと、Ｇａ源であるトリメチルガリウム（ＴＭＧａ）ガスと、Ｉｎ源であるトリメチルインジウム（ＴＭＩｎ）ガスと、Ｎ源であるアンモニア（ＮＨ_３）ガスとの混合ガスを用いる。キャリアガスとして水素（Ｈ_２）ガス又は窒素（Ｎ_２）ガスを用いる。成長させる窒化物半導体層の組成に応じて、ＴＭＡｌガス、ＴＭＧａガス及びＴＭＩｎガスの供給の有無及び流量を適宜設定する。ＮＨ_３ガスの流量は、例えば１００ｃｃｍ～１０Ｌｍ程度とする。

例えば、窒化物半導体積層構造体１２０を形成する際に、成長圧力は１ｋＰａ～１００ｋＰａ程度、好ましくは約７ｋＰａ（５０Ｔｏｒｒ）～約４０ｋＰａ（３００Ｔｏｒｒ）、成長温度は１０００℃～２０００℃程度とする。バリア層１２５の形成により、チャネル層１２３の上面近傍に２ＤＥＧ１０５が発生する。この時点では、２ＤＥＧ１０５の濃度は、面内で略均一である。

窒化物半導体積層構造体１２０の形成後、窒化物半導体積層構造体１２０に、素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造体１２０上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。

次いで、図３に示すように、イオン注入によりキャップ層１２６及びバリア層１２５にアモルファス領域１２９を形成する。イオン注入は、例えば集束イオンビーム（focused ion beam：ＦＩＢ）装置を用いて行うことができる。注入するイオンは、例えばＡｒイオンである。例えば、加速電圧は１０ｋｅＶ～１００ｋｅＶ程度とする。加速電圧を１０ｋｅＶとしてＡｒイオンを注入した場合、Ａｒイオンは表面から７μｍ程度の深さまで侵入し、深さが７μｍ程度のアモルファス領域１２９が形成される。イオン注入にＳｉイオン、Ｇｅイオン、Ｎイオン又はＮｅイオン等を用いてもよい。

その後、図４に示すように、スペーサ層１２４、バリア層１２５及びキャップ層１２６にソース用の開口部１３２及びドレイン用の開口部１３３を形成する。開口部１３２及び開口部１３３を、チャネル層１２３の表層部に入り込むように形成してもよい。開口部１３２及び開口部１３３の形成では、例えば、フォトリソグラフィにより開口部１３２及び開口部１３３を形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造体１２０上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。

続いて、開口部１３２内にソース電極１０２を形成し、開口部１３３内にドレイン電極１０３を形成する。ソース電極１０２及びドレイン電極１０３は、例えばリフトオフ法により形成することができる。すなわち、ソース電極１０２及びドレイン電極１０３を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔａ膜を形成し、その上にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃～１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。

次いで、図５に示すように、窒化物半導体積層構造体１２０の上に、ソース電極１０２及びドレイン電極１０３を覆う絶縁膜１４１を形成する。絶縁膜１４１は、例えばプラズマＣＶＤ法により形成することができる。絶縁膜１４１は、原子層堆積（atomic layer deposition：ＡＬＤ）法又はスパッタ法により形成してもよい。

その後、絶縁膜１４１にゲート用の開口部１３１を形成する。開口部１３１の形成では、例えば、フォトリソグラフィにより開口部１３１を形成する予定の領域を露出するフォトレジストのパターンを絶縁膜１４１の上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。

続いて、図６に示すように、開口部１３１を通じて窒化物半導体積層構造体１２０に接するゲート電極１０１を絶縁膜１４１の上に形成する。ゲート電極１０１は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１０１を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。

このようにして、第１実施形態に係る半導体装置１００を製造することができる。

本実施形態では、イオン注入によりアモルファス領域１２９を形成する。従って、容易に所望の位置にアモルファス領域１２９を形成することができる。また、ＦＩＢ装置を用いてイオン注入を行う場合には、マスクを形成及び除去等の処理が不要となる。

なお、ソース電極１０２及びドレイン電極１０３を形成した後にアモルファス領域１２９を形成してもよい。

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、主としてアモルファス領域の構成の点で第１実施形態と相違する。図７は、第２実施形態に係る半導体装置を示す断面図である。

第２実施形態に係る半導体装置２００では、図７に示すように、バリア層１２５がアモルファス領域１２９に代えてアモルファス領域２２９を有する。アモルファス領域２２９は、バリア層１２５の、平面視で開口部１３１のドレイン電極１０３側の壁面と重なる位置からドレイン電極１０３側の領域の全体にわたって形成されている。アモルファス領域２２９は、アモルファス領域１２９と同様に、バリア層１２５の下面から離間している。アモルファス領域２２９の深さは一定ではなく、アモルファス領域２２９は、ドレイン電極１０３側からゲート電極１０１側にかけて深くなっている。例えば、アモルファス領域２２９の深さは連続的に変化している。アモルファス領域２２９の深さが段階的に変化していてもよい。アモルファス領域２２９はキャップ層１２６内にも形成されてよい。

他の構成は第１実施形態と同様である。

第２実施形態によっても、第１実施形態と同様に、高電流化及び高耐圧化を両立することができる。また、ゲート電極１０１のドレイン電極１０３側において、２ＤＥＧ１０５の濃度を連続的に変化させることができる。更に、後述のように、アモルファス領域２２９は容易な処理によって形成することができる。

次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図８は、第２実施形態に係る半導体装置２００の製造方法を示す断面図である。

まず、第１実施形態と同様にして、窒化物半導体積層構造体１２０及び素子分離領域の形成までの処理を行う（図２参照）。次いで、図８に示すように、イオン注入によりキャップ層１２６及びバリア層１２５にアモルファス領域２２９を形成する。イオン注入は、例えばＦＩＢ装置を用いて行うことができる。注入するイオンは、例えばＡｒイオンである。例えば、加速電圧は１０ｋｅＶ～１００ｋｅＶ程度とする。第２実施形態では、例えば、ドレイン電極１０３を形成する予定の領域側からゲート電極１０１を形成する予定の領域側にかけて集束イオンビームを照射する位置を移動させながら、イオン注入を行う。また、照射位置の移動にあわせて、加速電圧を連続的に上昇させる。この結果、図８に示すように、ドレイン電極１０３を形成する予定の領域側からゲート電極１０１を形成する予定の領域側にかけて深くなるアモルファス領域２２９が形成される。イオン注入にＳｉイオン、Ｇｅイオン、Ｎイオン又はＮｅイオン等を用いてもよい。

その後、第１実施形態と同様にして、開口部１３２及び開口部１３３の形成以降の処理を行う。

このようにして、第２実施形態に係る半導体装置２００を製造することができる。

本実施形態では、イオン注入によりアモルファス領域２２９を形成する。従って、容易に所望の位置にアモルファス領域２２９を形成することができる。また、ＦＩＢ装置を用いてイオン注入を行うことで、２ＤＥＧ１０５の濃度を連続的に変化させることができる。

ここで、第２実施形態の特性のシミュレーションの結果について、２つの参考例（第１参考例、第２参考例）と比較しながら説明する。図９は、第１参考例に係る半導体装置を示す断面図であり、図１０は、第２参考例に係る半導体装置を示す断面図である。

第１参考例に係る半導体装置８００では、図９に示すように、キャップ層１２６及びバリア層１２５にアモルファス領域２２９が形成されておらず、２ＤＥＧ１０５の濃度がソース電極１０２近傍からドレイン電極１０３近傍にかけて略均一である。他の構成は第２実施形態と同様である。

第２参考例に係る半導体装置９００では、図１０に示すように、絶縁膜１４１がゲート電極１０１よりもソース電極１０２側のみに設けられ、ゲート電極１０１よりもドレイン電極１０３側では、絶縁膜１４１に代えて絶縁膜９４１が設けられている。絶縁膜９４１はバリア層１２５の歪を緩和させる作用を有しており、ゲート電極１０１よりもドレイン電極１０３側では、ソース電極１０２側よりも２ＤＥＧ１０５の濃度が低くなっている。他の構成は第２実施形態と同様である。

シミュレーションでは、ゲート電極１０１のドレイン電極１０３側の端部の下方における電界強度を計算した。また、ゲート電圧と、ソース電極１０２とドレイン電極１０３との間を流れる電流との関係も計算した。これらの結果を図１１及び図１２に示す。図１１は、電界強度の分布を示す図である。図１２は、ゲート電圧と電流との関係を示す図である。

図１１に示すように、第２実施形態及び第２参考例によれば、第１参考例よりも電界強度を緩和できる。従って、高耐圧化が可能である。なお、図１１中の横軸の０は、ドレイン電極１０３側の端部におけるゲート電極１０１と絶縁膜１４１との間の界面に相当する。また、図１２に示すように、第２実施形態によれば、ゲート電圧が０Ｖ超の範囲で第２参考例よりも高い電流が得られる。従って、高電流化が可能である。

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１３は、第３実施形態に係るディスクリートパッケージを示す図である。

第３実施形態では、図１３に示すように、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１０３が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１０２に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１０１に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。

（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１４は、第４実施形態に係るＰＦＣ回路を示す結線図である。

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。

（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図１５は、第５実施形態に係る電源装置を示す結線図である。

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。

一次側回路１２６１には、第４実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えた増幅器に関する。図１６は、第６実施形態に係る増幅器を示す結線図である。

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。

本開示において、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。

基板として、炭化シリコン（ＳｉＣ）基板、サファイヤ基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はダイヤモンド基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。

ゲート電極の構造として、上記の実施形態ではショットキー型ゲート構造が用いられているが、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が用いられてもよい。

半導体積層構造体に含まれる窒化物半導体の層の組成は、上記の実施形態に記載されたものに限定されない。例えば、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の窒化物半導体が用いられてもよい。

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。

以下、本開示の諸態様を付記としてまとめて記載する。

（付記１）
基板と、
前記基板の上方に設けられた窒化物半導体のチャネル層及びバリア層を含む半導体積層構造体と、
前記バリア層の上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記バリア層は、平面視で前記ゲート電極の前記ドレイン電極側の端部と重なる第１部分に、当該バリア層の前記基板側の面から離間したアモルファス領域を有することを特徴とする半導体装置。
（付記２）
前記アモルファス領域は、前記バリア層の前記第１部分よりも前記ドレイン電極側にも設けられていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記アモルファス領域は、前記ドレイン電極側から前記ゲート電極側にかけて深くなっていることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記アモルファス領域の深さは連続的に変化していることを特徴とする付記３に記載の半導体装置。
（付記５）
前記バリア層は、前記アモルファス領域を除き、結晶化していることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
基板の上方に窒化物半導体のチャネル層及びバリア層を含む半導体積層構造体を形成する工程と、
前記バリア層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記半導体積層構造体を形成する工程は、前記バリア層にイオン注入を行うことにより、平面視で前記ゲート電極の前記ドレイン電極側の端部と重なる第１部分に、当該バリア層の前記基板側の面から離間したアモルファス領域を形成する工程を有することを特徴とする半導体装置の製造方法。
（付記７）
前記アモルファス領域を、前記バリア層の前記第１部分よりも前記ドレイン電極側にも形成することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記アモルファス領域を、前記ドレイン電極側から前記ゲート電極側にかけて深く形成することを特徴とする付記６又は７に記載の半導体装置の製造方法。
（付記９）
前記イオン注入を、集束イオンビーム装置を用いて行うことを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。
（付記１０）
前記イオン注入を行う工程において、Ａｒイオン、Ｓｉイオン、Ｇｅイオン、Ｎイオン又はＮｅイオンのイオン注入を行うことを特徴とする付記６乃至９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）
付記１乃至５のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記１２）
付記１乃至５のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。

１００、２００：半導体装置
１０１：ゲート電極
１０２：ソース電極
１０３：ドレイン電極
１１０：基板
１２０：窒化物半導体積層構造体
１２３：チャネル層
１２５：バリア層
１２９、２２９：アモルファス領域

Claims (7)

1. 基板と、
   前記基板の上方に設けられた窒化物半導体のチャネル層及びバリア層を含む半導体積層構造体と、
   前記バリア層の上方のゲート電極、ソース電極及びドレイン電極と、
   を有し、
   前記バリア層は、平面視で前記ゲート電極の前記ドレイン電極側の端部と重なる第１部分に、当該バリア層の前記基板側の面から離間したアモルファス領域を有することを特徴とする半導体装置。
2. 前記アモルファス領域は、前記バリア層の前記第１部分よりも前記ドレイン電極側にも設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記アモルファス領域は、前記ドレイン電極側から前記ゲート電極側にかけて深くなっていることを特徴とする請求項１又は２に記載の半導体装置。
4. 基板の上方に窒化物半導体のチャネル層及びバリア層を含む半導体積層構造体を形成する工程と、
   前記バリア層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
   を有し、
   前記半導体積層構造体を形成する工程は、前記バリア層にイオン注入を行うことにより、平面視で前記ゲート電極の前記ドレイン電極側の端部と重なる第１部分に、当該バリア層の前記基板側の面から離間したアモルファス領域を形成する工程を有することを特徴とする半導体装置の製造方法。
5. 前記アモルファス領域を、前記バリア層の前記第１部分よりも前記ドレイン電極側にも形成することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記アモルファス領域を、前記ドレイン電極側から前記ゲート電極側にかけて深く形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
7. 前記イオン注入を、集束イオンビーム装置を用いて行うことを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。

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