JP2021531665A - 絶縁ゲートパワー半導体装置、およびそのような装置を製造するための方法 - Google Patents

Abstract

絶縁ゲートパワー半導体装置（１ａ）は、第１の主面（２０）から、第１の主面（２０）とは反対側の第２の主面（２７）に向かう順に、第１の導電型のソース層（３）と、第２の導電型のベース層（４）と、第１の導電型の強化層（６）と、第１の導電型のドリフト層（５）とを含む。絶縁ゲートパワー半導体装置（１ａ）はさらに、２つの隣り合うトレンチゲート電極（７）間に挟まれた縦型ＭＯＳセルを形成するために、２つの隣り合うトレンチゲート電極（７）を含む。第２の導電型の保護層（８ａ）の少なくとも一部が、２つの隣り合うトレンチゲート電極（７）間の区域に配置され、保護層（８ａ）は、ゲート絶縁層（７２）に沿って延在する第１の導電型のチャネル層（６０ａ；６０ｂ）によってゲート絶縁層（７２）から隔てられる。

Description

説明
発明の分野
この発明はパワーエレクトロニクスの分野に関し、より特定的には、請求項１の前文に記載の絶縁ゲートパワー半導体装置、およびそのような絶縁ゲートパワー半導体装置を製造するための方法に関する。

発明の背景
先行技術では、トレンチ絶縁ゲートバイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）、またはトレンチパワーＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor：金属酸化膜半導体電界効果トランジスタ）といった、縦型金属酸化膜半導体（metal oxide semiconductor：ＭＯＳ）セル設計を利用するいくつかの縦型パワー半導体装置が公知である。

ＥＰ ０ ７９５ ９１１ Ａ２からは、図１０に示すようなトレンチＩＧＢＴ１００が公知である。この公知のトレンチＩＧＢＴ１００はアクティブＭＯＳセルを含み、そこでは、（ｎ＋）ドープソース層３、ｐドープベース層４、ｎドープ強化層６、および（ｎ−）ドープドリフト層５が、第１の主面２０から、第１の主面２０とは反対側の第２の主面２７へと配置されている。２つのトレンチゲート電極７が第１の主面２０に隣接して配置され、各トレンチゲート電極７は導電ゲート層７０を含み、それは、ゲート絶縁層７２（たとえばゲート絶縁層）によってこれらのドープ層（すなわち、ドリフト層５、強化層６、ベース層４、およびソース層３）から隔てられる。第２の主面２７に向かって、トレンチＩＧＢＴ１００はさらに、（ｎ＋）ドープバッファ層５５と、ｐドープコレクタ層９とを含む。ドリフト層５からコレクタ層９を隔てるバッファ層５５により、図１０に示すようなトレンチＩＧＢＴ１００は、パンチスルー（punch-through：ＰＴ）構成を有する。明細書全体を通して、特定の装置における層が（ｎ＋）ドープされると記載される場合、それは、この特定の装置におけるｎドープされると記載される層よりも高いドーピング濃度を有すると考えられる。同様に、特定の装置における層が（ｎ−）ドープされると記載される場合、それは、この特定の装置におけるｎドープされると記載される層よりも低いドーピング濃度を有すると考えられる。

トレンチＩＧＢＴ１００のエミッタ電極を形成する第１の主電極２が、ソース層３およびベース層４の双方と電気的に接触するように第１の主面２０上に配置される。第２の主面２７上には、第２の主電極２５が配置され、それは、トレンチＩＧＢＴ１００のコレクタ電極を形成し、コレクタ層９と電気的に接触する。

上部ゲート絶縁層７４が、第１の主電極２からゲート層７０を電気的に絶縁するために、ゲート層７０と第１の主電極２との間に配置される。トレンチゲート電極７は、第１の主面２０から、トレンチゲート電極７の底部７６が配置されるトレンチ深さ７７へと延在する。トレンチゲート電極７は、底部７６から第１の主面２０へと延在する側面７５を有する。

ドリフト層５よりも高いドーピング濃度を有する強化層６は、プラズマ濃度を増加させることによってオン状態電圧の減少を可能にする。オン状態電圧を低下させることは、オン状態損失も低下させることを意味する。プラズマ濃度を増加させることによるオン状態電圧の減少は、より大きい強化層ドーピング濃度についてより顕著である。

しかしながら、反面、より大きい強化層ドーピング濃度については、安全動作区域（safe operating area：ＳＯＡ）、特にターンオフＳＯＡまたは逆阻止ＳＯＡ（reverse blocking SOA：ＲＢＳＯＡ）が悪化し、ＩＧＢＴが耐えることができるブレークダウン電圧が著しく減少する。加えて、強化層は、衝突イオン化効果、すなわち、キャリアのアバランシェ発生も悪化させている。アバランシェ発生というこの現象は、トレンチＩＧＢＴ１００のターンオフ中にさらにより深刻になり、その場合、それは動的アバランシェとして公知である。最大アバランシェエネルギーがターンオフの後に生成され、数マイクロ秒後に小さくなる。高い運動エネルギーを有するホットキャリアのアバランシェ発生は、トレンチゲート電極７の底部７６で、また、強化層６がゲート絶縁層７２に接触する場所で、特に非常に重要である。なぜなら、ホットキャリアがゲート絶縁層７２に注入され、ゲート絶縁層７２の損傷をもたらすためである。

阻止性能の減少およびＲＢＳＯＡの減少という欠点に悩まされることなく、高度にドープされた強化層のオン状態の利点を利用可能にするために、ｐドープ保護層領域８０（「保護ピロー」とも呼ばれる）が、図１０に示すように、ＥＰ ０ ７９５ ９１１ Ａ２において提案されている。ｐドープ保護層領域８０は、トレンチゲート電極７の底部７６で電界強度を減少させる効果を有しており、そのため、ＲＢＳＯＡおよびブレークダウン電圧が改良される。トレンチ底部でのｐドープ保護層領域８０の導入は、装置頑強性を向上させ、ブレークダウンメカニズムの始まりを延期することができるが、ｐドープ保護層領域８０は、２．５×１０^１６ｃｍ^−３を上回る増加した強化層ドーピング濃度によって衝突イオン化が引き起こされるトレンチＩＧＢＴ装置の固有の弱点を十分に補うことができない。

強化層６の適度なドーピングレベルについては、すなわち、約２．５×１０^１６ｃｍ^−３を下回る強化層６のドーピング濃度については、トレンチＩＧＢＴ１００の有害な劣化の原因となる衝突イオン化効果またはアバランシェ発生は、主としてトレンチゲート電極７の底部７６で起こっている。しかしながら、２．５×１０^１６ｃｍ^−３を上回る増加した強化ドーピング濃度を有する装置では、アバランシェ発生は、ゲート絶縁層７２に近いベース層４と強化層６との間の界面でもますます著しくなる。

強化層６とゲート絶縁層７２との間の界面近傍でのホットキャリアのアバランシェ発生は、結果として生じるしきい値電圧不安定性を伴うゲート絶縁層７２へのホットキャリア注入などの望ましくない欠点に変わる可能性がある。最終的に、これは動的アバランシェ頑強性の劣化をもたらし、そのような悪影響は、困難なスイッチング条件下でさらにより悪化する。

ＥＰ ３ ２５１ １５３ Ｂ１からは、図１１に示すようなトレンチＩＧＢＴ２００、およびそれを製造するための方法が公知である。トレンチＩＧＢＴ２００は、図１０に示すトレンチＩＧＢＴ１００に類似している。図１０に示すトレンチＩＧＢＴ１００と比較して、ＥＰ ３ ２５１ １５３ Ｂ１において開示されたトレンチＩＧＢＴ２００は、トレンチゲート電極７の底部７６でのｐドープされた第１の保護層領域８０に加えて、ｎドープされた第２の保護層領域８１を有し、それらは、ドリフト層５のドーピング濃度よりも高いドーピング濃度を有し、トレンチゲート電極７それぞれをその側面７５で、強化層６と第１の保護層領域８０との間の垂直位置で包囲する。ｎドープされた第２の保護層領域８１は一種の追加の強化層として作用し、強化層６のドーピング濃度が増加した、図１０に示すようなトレンチＩＧＢＴ１００において起こり得るような、早過ぎるアバランシェ発生およびゲート絶縁層７２へのホットキャリア注入という欠点なく、プラズマ強化の利点を提供するように作用する。ｐドープされた第１の保護層領域８０の役割は、到来電界から第２の保護層領域８１を保護することであり、それにより、衝突イオン化の始まりを遅らせ、装置の頑強性をこのように増加させる。追加の第２の保護層領域８１により、プラズマ濃度を増加させることができ、それは、強化層が増加したドーピング濃度を有するという欠点のない、オン状態損失の減少を意味する。

ＥＰ ３ ２５１ １５３ Ｂ１において開示されたトレンチＩＧＢＴ２００のための製造方法は、比較的複雑である。なぜなら、それは、トレンチゲート電極７のためのトレンチ凹部を２つの別々のプロセスステップで形成することを必要とするとともに、これら２つの別々のプロセスステップの間に、第２の保護層領域８１を作成するための別のプロセスステップを有するためである。さらに、先行技術のトレンチＩＧＢＴ２００では、第１の保護層領域８０および第２の保護層領域８１を使用するにもかかわらず、特にゲート絶縁層７２に近い強化層６とベース層４との間の界面でキャリアのアバランシェ発生が依然として比較的高く、したがって、ブレークダウン電圧は依然として比較的低い。一方、オン状態損失は、ｎドープされた第２の保護層領域８１がある程度しか補償できない限定された強化層ドーピング濃度に起因して、その最適状態ではない。

ＷＯ ２０１２／１１３８１８ Ａ２には、エミッタ側のエミッタ電極とコレクタ側のコレクタ電極との間に、第１の導電型のソース領域と、接触区域においてエミッタ電極と接触する第２の導電型のベース層と、第１の導電型の強化層と、補償層厚さｔｐを有する第２の導電型のフローティング補償層と、強化層よりも低いドーピング濃度を有する第１の導電型のドリフト層と、第２の導電型のコレクタ層という、異なる導電型の層をこの順で有する、絶縁ゲートバイポーラ装置が開示されている。強化層とドリフト層との間のチャネルが維持されるように、補償層は、強化層とドリフト層との間の接触区域の投影に配置される。強化層は強化層厚さｔｎを有し、それは補償層厚さと同じ平面で測定され、Ｎｐ×ｔｐ＝ｋ×Ｎｎ×ｔｎという規則があてはまる。ここで、ＮｎおよびＮｐはそれぞれ、強化層および補償層のドーピング濃度であり、ｋは、０．６７〜１．５の係数である。

ＪＰ ２００７ ２６６１３３ Ａには、ｎ型ドリフト領域と、ドリフト領域と接触するｎ^＋型キャリア蓄積領域と、キャリア蓄積領域と接触するｐ型ボディ領域と、ボディ領域と接触するｎ^＋型エミッタ領域と、ドリフト領域とエミッタ領域との間に位置付けられたボディ領域およびキャリア蓄積領域にゲート絶縁膜を介して対向するトレンチゲート電極とが設けられた、半導体装置が開示されている。半導体装置には、フローティングボディ領域がさらに設けられる。フローティングボディ領域は、キャリア蓄積領域の一部を含む領域に形成される。

ＵＳ ２０１７ ０１８６４２ Ａ１には、第２の導電型のコラム領域と、第２の導電型のコラム領域上に配置された第２の導電型層とのうちの少なくとも１つに設けられた第１の導電型領域を含む、半導体装置が記載されている。第１の電極と第２の電極との間の電圧が０Ｖである場合、第１の導電型領域は非空乏層領域を有する。第１の電極と第２の電極との間の電圧が予め定められた電圧である場合、第１の導電型のコラム領域と第２の導電型のコラム領域との間の界面および第１の導電型のコラム領域と第２の導電型層との間の界面上に形成された空乏層と、第１の導電型領域と第１の導電型領域に設けられた領域の界面との間に形成された空乏層とが、互いに接続する。

ＥＰ ２ ７６３ １７８ Ａ１には、エミッタ領域と、エミッタ領域より下に形成された上部ボディ領域と、上部ボディ領域より下に形成されたフローティング領域と、フローティング領域より下に形成された底部ボディ領域と、トレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチの内部に配置されたゲート電極とを含む、ＩＧＢＴが説明されている。エミッタ領域より下に位置する上部ボディ領域およびフローティング領域におけるｐ型不純物の濃度の分布を、半導体基板の厚さ方向に沿って見た場合、ｐ型不純物の濃度は、エミッタ領域より下に位置する上部ボディ領域の上端からの下向きの距離が増加するにつれて減少し、フローティング領域における予め定められた深さで局所的な最小値を呈する。

発明の概要
この発明の目的は、オン状態損失を増加させることなく、アバランシェ発生が減少され、および／またはゲート絶縁層から移動される、絶縁ゲートパワー半導体装置を提供することである。

この発明の目的は、請求項１に記載の絶縁ゲートパワー半導体装置によって達成される。この発明のさらなる展開は、従属請求項で特定される。

請求項１に記載の絶縁ゲートパワー半導体装置は、２つの隣り合うトレンチゲート電極間に配置された第２の導電型の保護層を有し、その保護層によって、電界線を、トレンチゲート電極の底部でのホットキャリアのアバランシェ発生を減少させるためにトレンチゲート電極から移動させることができるとともに、ゲート絶縁層に近い強化層とベース層との間の界面から移動させることができる。第２の導電型の保護層は、ゲート絶縁層を高電界から効率的に保護することができ、ゲート絶縁層から保護層を隔てる、第２の導電型とは異なる導電型のチャネル層が、強化層からドリフト層へのキャリア用の経路を提供することによってキャリアの速やかな除去を可能にする。この発明の絶縁ゲートパワー半導体装置では、高いアバランシェ発生がゲート絶縁層で生じない。

保護層は、２つの隣り合うトレンチゲート電極間の区域から、隣り合うトレンチゲート電極より下の領域へと延在しており、そのため、第１の主面と平行な平面上への直角投影において、保護層は２つの隣り合うトレンチゲート電極と重なる。ここで、「隣り合うトレンチゲート電極より下」とは、トレンチゲート電極の第２の主面に向かう側での位置（すなわち、トレンチ底部と第２の主面との間の位置）を意味し、そのため、第１の主面への直角投影において、保護層は、隣り合うトレンチゲート電極のうちの各１つと重なる。そのような特徴により、隣り合うトレンチゲート電極の底部は特にターンオフ中に高電界から保護され、このため、隣り合うトレンチゲート電極の底部でのアバランシェ発生が防止される。

例示的な一実施形態では、保護層の最大ドーピング濃度は、５×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３の範囲、例示的には５×１０^１５ｃｍ^−３〜５×１０^１６ｃｍ^−３の範囲にある。保護層のそのようなドーピング濃度は、オン状態電圧の著しい増加なく、ターンオフ中の高電界からのゲート絶縁層の効率的な保護を可能にする。

例示的な一実施形態では、強化層の最大ドーピング濃度は、保護層の最大ドーピング濃度よりも高い。強化層のより高いドーピング濃度は、より低いオン状態電圧およびより低いオン状態損失に変わる、オン状態におけるより高いプラズマ濃度を可能にする。

例示的な一実施形態では、第１の導電型はｎ型であり、第２の導電型はｐ型である。
例示的な一実施形態では、強化層の最大ドーピング濃度は、４×１０^１６ｃｍ^−３〜４×１０^１７ｃｍ^−３の範囲、より例示的には１×１０^１７ｃｍ^−３〜４×１０^１７ｃｍ^−３の範囲にある。この範囲における比較的高い最大ドーピング濃度により、阻止能力が高いまま、低いオン状態電圧を得ることが可能である。

例示的な一実施形態では、２つの隣り合うトレンチゲート電極間の区域は、第１の主面と平行であり、かつ２つの隣り合うトレンチゲート電極を横切る線に沿って、変化のある横方向ドーピングプロファイルを有しており、それは、２つの隣り合うトレンチゲート電極間の中央区域において第２の導電型ドーパントの最大濃度を有しており、２つの隣り合うトレンチゲート電極それぞれに向かって最大濃度から第２の導電型ドーパントの最小濃度まで減少している。第２の導電型ドーパントのそのような濃度プロファイルにより、ゲート絶縁層での電界強度の減少が最も効率的であり、一方、オン状態電圧およびオン状態損失を最小に保つことができる。さらに、第２の導電型ドーパントのそのような濃度プロファイルは、容易な態様で過補償によって第１の導電型のチャネル層を形成することを可能にする。

例示的な実施形態では、絶縁ゲートパワー半導体装置は、第２の主面上に第２の導電型のコレクタ層を有するＩＧＢＴ、または第２の主面上に第２の導電型のコレクタ層と第１の導電型の短絡とを交互に有する逆導通ＩＧＢＴ、または第２の主面上に第１の導電型のドレイン層を有するＭＯＳＦＥＴである。

例示的な一実施形態では、保護層は、第１の主面から第２の主面に向かう方向において、２つの隣り合うゲート電極のうちの各１つの底部の深さほど深くない第１の深さから、２つの隣り合うゲート電極のうちの各１つの底部の深さよりも深い第２の深さへと延在する。そのような例示的な実施形態では、保護層は、装置のターンオフ中にゲート絶縁層を高電界から最も効率的に保護することができる。

この発明の目的はまた、請求項１０に記載の方法によって達成される。
請求項１０に記載の絶縁ゲートパワー半導体装置を製造するための方法では、ゲート絶縁層から保護層を隔てるチャネル層は、ゲート絶縁層を形成するステップの間または後に、第２の導電型の第１のドーパントが基板に拡散されてゲート絶縁層に偏析されることに起因する過補償によって形成される。ここで、過補償とは、チャネル層の区域において、第２の導電率のドーパントの濃度が、第１の導電型のドーパントの濃度によって過補償される（すなわち、第１の導電型のドーパントの濃度が、第２の導電型のドーパントの濃度よりも高くなる）ことを意味する。絶縁ゲートパワー半導体装置を製造するためのそのような方法は、チャネル層を確実に、かつ少ない数のプロセスステップで形成することを可能にする。少ない数のプロセスステップは、たとえば、製造方法を行なうために必要とされる比較的短い時間と、より低い製造コストとをもたらす。

例示的な一実施形態では、基板はシリコンで作られ、ゲート絶縁層は酸化シリコンで作られる。（第２の導電型の）第１のドーパントの偏析は、シリコンと酸化シリコンとの間の界面で特に効率的に起こる。

例示的な一実施形態では、保護層を形成するために使用される第１のドーパントは、ホウ素である。ホウ素は高い偏析係数を有し、この発明の製造方法で採用された偏析プロセスにとって特に好適である。

例示的な一実施形態では、強化層を形成するために、およびチャネル層の区域において第１のドーパントを過補償するために使用される（第１の導電型の）第２のドーパントは、リンである。リンの使用は、この発明の製造方法の最中のチャネル層の区域における過補償を容易にする。

例示的な一実施形態では、トレンチ凹部は、２．５μｍ〜１０μｍの範囲の深さを有する。

例示的な一実施形態では、ゲート絶縁層を形成するステップの間および後に、少なくとも９００℃、例示的には少なくとも９７５℃、より例示的には少なくとも１０５０℃の温度が、少なくとも合計１時間適用される。そのような高温をそのような長い時間適用する場合、第１のドーパントの偏析は、ゲート絶縁層に沿った過補償によって第１の導電型のチャネル層を確実に形成するために最も効率的である。

図面の簡単な説明
この発明の主題は、添付図面を参照して実施形態の以下の詳細な説明を読めば、当業者には明らかとなるであろう。

（それ自体としては請求の範囲に該当しない）第１の例に従った絶縁ゲートパワー半導体装置を示す図である。 請求されるこの発明の一実施形態に従った絶縁ゲートパワー半導体装置を示す図である。 第１の例（トレンチ間保護層）に従った絶縁ゲートパワー半導体装置、実施形態（Ｔ字型保護層）に従った絶縁ゲートパワー半導体装置、および保護層のない同様の絶縁ゲートパワー半導体装置（参照）のターンオフ挙動の比較を示す図である。 強化層の異なるドーピングレベルについての、第１の例（トレンチ間保護層）に従った絶縁ゲートパワー半導体装置、実施形態（Ｔ字型保護層）に従った絶縁ゲートパワー半導体装置、および保護層のない同様の絶縁ゲートパワー半導体装置（参照）の阻止電圧およびオン状態電圧をそれぞれ示す図である。 第１の例（トレンチ間保護層）に従った絶縁ゲートパワー半導体装置、実施形態（Ｔ字型保護層）に従った絶縁ゲートパワー半導体装置、および保護層のない同様の絶縁ゲートパワー半導体装置（参照）についての技術曲線を示す図である。 （それ自体としては請求の範囲に該当しない）第２の例に従った絶縁ゲートパワー半導体装置を示す図である。 （それ自体としては請求の範囲に該当しない）第３の例に従った絶縁ゲートパワー半導体装置を示す図である。 （それ自体としては請求の範囲に該当しない）第４の例に従った絶縁ゲートパワー半導体装置を示す図である。 図２の絶縁ゲートパワー半導体装置を製造するための方法の製造ステップを示す図である。 図２の絶縁ゲートパワー半導体装置を製造するための方法の製造ステップを示す図である。 図２の絶縁ゲートパワー半導体装置を製造するための方法の製造ステップを示す図である。 図２の絶縁ゲートパワー半導体装置を製造するための方法の製造ステップを示す図である。 図２の絶縁ゲートパワー半導体装置を製造するための方法の製造ステップを示す図である。 図２の絶縁ゲートパワー半導体装置を製造するための方法の製造ステップを示す図である。 トレンチゲート電極の底部にそれぞれ位置するｐ型保護層領域を有する公知のトレンチＩＧＢＴを示す図である。 トレンチゲート電極の底部に位置するｐ型の第１の保護層領域を有し、加えてｎ型の第２の保護層領域を有する別の公知のトレンチＩＧＢＴを示す図である。

図面で使用される参照符号およびそれらの意味は、参照符号のリストにおいて概説される。一般に、同様の部分または同様に機能する部分には、同じ参照符号が与えられる。説明される実施形態および例は、添付された請求項によって定義されるようなこの発明の範囲を限定しないものとする。ここで、第１〜第４の例は、それ自体としては請求の範囲に該当しないが、この発明の部分的な局面を説明しており、よりよい理解に役立つ。

好ましい実施形態の詳細な説明
図１は、第１の例に従った絶縁ゲートパワー半導体装置を示す。第１の例に従った絶縁ゲートパワー半導体装置は、第１の主面２０から、第１の主面２０とは反対側の第２の主面２７に向かう順に、（ｎ＋）型ソース層３と、ｐ型ベース層４と、ｎ型強化層６と、（ｎ−）型ドリフト層５とを含む、トレンチＩＧＢＴ１ａである。ベース層４は、第１のｐｎ接合を形成するためにソース層３と直接接触しており、強化層６は、第２のｐｎ接合を形成するためにベース層４と直接接触している。第１の例に従ったトレンチＩＧＢＴ１ａはさらに、２つの隣り合うトレンチゲート電極７を含み、それらは各々、第１の主面２０に配置され、第１の主面２０から、第２の主面２７に向かう方向に延在する。２つのトレンチゲート電極７の各々は導電ゲート層７０を有し、それは、トレンチゲート電極７の側面７５および底部７６でゲート絶縁層７２によって覆われ、そのため、ゲート絶縁層７２はゲート層７０を、これらのドープ層から、すなわち、ソース層３、ベース層４、強化層６、およびドリフト層５から隔てる。トレンチＩＧＢＴ１ａのエミッタ電極を形成する第１の主電極２が、ソース層３およびベース層４の双方と電気的に接触するように第１の主面２０上に配置される。上部ゲート絶縁層７４が、第１の主電極２からゲート層７０を電気的に絶縁するために、ゲート層７０と第１の主電極２との間に配置される。２つの隣り合うトレンチゲート電極７間に横方向に挟まれた区域以外の（第１の主面２０と平行な平面上への直角投影の）区域において、上部ゲート絶縁７４は、ベース層４から第１の主電極２を隔てるようにベース層４上でさらに延在する。上述の構成により、２つの隣り合うトレンチゲート電極７間に挟まれた縦型ＭＯＳセルが形成される。

第２の主面２７に向かって、トレンチＩＧＢＴ１ａはさらに、ｐ型コレクタ層９を含む。図１に示すようなトレンチＩＧＢＴ１ａは、コレクタ層９がドリフト層５と直接接触する非パンチスルー（non-punch-through：ＮＰＴ）構成を有する。ＮＰＴ構成のための阻止状態における電界は三角形で、ドリフト層５内で停止し、空間電荷領域はコレクタ層９に到達しない。第２の主面２７上には第２の主電極２５が配置され、それは、トレンチＩＧＢＴ１ａのコレクタ電極を形成し、コレクタ層９と電気的に接触する。

たとえば、ソース層３、ベース層４、強化層６、およびドリフト層５はシリコンから形成されてもよく、ゲート絶縁層７は酸化シリコンから形成されてもよい。

トレンチＩＧＢＴ１ａはさらに、ｐ型保護層８ａと、ゲート絶縁層７２に沿って延在し、ゲート絶縁層７２からｐ型保護層８ａを隔てるｎ型チャネル層６０ａとを含む。ｐ型保護層８ａの一部は、２つの隣り合うトレンチゲート電極７間の区域に形成される。保護層８ａは、第１の主面２０から第２の主面２７に向かう方向において、２つの隣り合うゲート電極７のうちの各１つの底部７６の深さほど深くない第１の深さから、２つの隣り合うゲート電極７のうちの各１つの底部７６の深さよりも深い第２の深さへと延在する。ここで、ある位置の深さとは、第１の主面２からのその位置の距離を意味しており、第１の主面２は、トレンチＩＧＢＴ１ａのドープされた半導体層、すなわち、ここではソース層３およびゲート層７０が、トレンチＩＧＢＴ１ａのエミッタ側でそこまで延在する、最も外側の平面として定義される。

ソース層３のドーピング濃度は、ベース層４のドーピング濃度よりも高い。ソース層３についての例示的なドーピング濃度は、１×１０^１８ｃｍ^−３よりも高く、１×１０^２１ｃｍ^−３よりも小さく、例示的には１×１０^１９ｃｍ^−３〜５×１０^１９ｃｍ^−３である。ドリフト層５は、比較的低いドーピング濃度を有する。例示的には、ドリフト層５は、一定して低いドーピング濃度を有する。ここで、ドリフト層５の実質的に一定のドーピング濃度は、ドーピング濃度がドリフト層５全体にわたって実質的に均質であることを意味するが、たとえばエピタキシャル成長プロセスにおける変動に起因して、ドリフト層内のドーピング濃度の変動が約１〜５倍である場合がおそらく存在し得るということが除外されない。最終的なドリフト層の厚さおよびドーピング濃度は、用途の必要性に起因して選択される。最終的なドリフト層の厚さおよびドーピング濃度は、用途の必要性に起因して選択される。６００Ｖを上回る装置については、ドリフト層のドーピング濃度は例示的には、５×１０^１４ｃｍ^−３未満である。パワー装置（６００Ｖを上回る電圧）については、ドリフト層５の例示的なドーピング濃度は、２×１０^１２ｃｍ^−３〜５×１０^１４ｃｍ^−３である。

上述のような構造は、アクティブＭＯＳセルを形成する。ＩＧＢＴ装置は、上に開示されるようなアクティブＭＯＳセルを１つだけ含んでいてもよいが、トレンチＩＧＢＴがそのようなアクティブＭＯＳセルを少なくとも２つ以上含むことも可能である。すなわち、アクティブＭＯＳセルは、１つの基板において繰り返し配置され得る。

保護層８ａの最大ドーピング濃度は、５×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３の範囲、例示的には５×１０^１５ｃｍ^−３〜５×１０^１６ｃｍ^−３の範囲にある。強化層６の最大ドーピング濃度は例示的には、保護層８ａの最大ドーピング濃度よりも高く、例示的には４×１０^１６ｃｍ^−３〜４×１０^１７ｃｍ^−３の範囲、より例示的には１×１０^１７ｃｍ^−３〜４×１０^１７ｃｍ^−３の範囲にある。

保護層８ａは、強化層６より下に、すなわち、強化層６の第２の主面２５に向かう側に配置される。保護層８ａのためのｐ型ドーパントとして、ホウ素が例示的に使用される。強化層６のためのｎ型ドーパントとして、リンが例示的に使用される。保護層８ａは、強化層６から、第１の主面２０から第２の主面２７に向かう方向において、２つの隣り合うゲート電極７のうちの各１つの底部７６の深さ７７ほど深くない第１の深さから、２つの隣り合うゲート電極７のうちの各１つの底部７６の深さ７７よりも深い第２の深さへと延在する。ここで、深さとは、第１の主面２０から、すなわち、ドープ層、この場合ではソース層３およびゲート層７０がそこまで延在する、最も外側の平面から測定される。第１の例では、保護層８ａは、第１の主面２０と平行な平面上への直角投影において、２つの隣り合うトレンチゲート電極７間の領域に限定されている。すなわち、第１の主面２０と平行な平面上への直角投影において、保護層８ａはトレンチゲート電極７と重なっていない。

２つの隣り合うトレンチゲート電極７間の区域は、強化層６より下にあり、第１の主面２０と平行であり、かつ２つの隣り合うトレンチゲート電極７を横切る任意の線８５に沿って、変化のある横方向ｐ型ドーピングプロファイルを例示的に有していてもよく、それは、２つの隣り合うトレンチゲート電極７間の中央区域においてｐ型ドーパントの最大濃度を有しており、２つの隣り合うトレンチゲート電極７それぞれに向かって最大濃度からｐ型ドーパントの最小濃度まで減少している。ｎ型ドーパントは例示的には、２つの隣り合うトレンチゲート電極７間の区域において、線８５に沿って、実質的に一定の濃度プロファイルを有していてもよい。中央区域では、ｎ型ドーパントの濃度はｐ型ドーパントの濃度よりも低くてもよく、２つの隣り合うゲート電極７に隣接する区域では、トレンチゲート電極７に隣接するこれらの区域におけるｐ型ドーパントのより低い濃度に起因して、ｎ型ドーパントの濃度はそれぞれ、過補償によって、すなわち、ｎ型ドーパントがｐ型ドーパントを過補償することによってｎ型チャネル層６０ａを形成するために、ｐ型ドーパントの濃度よりも高くなってもよい。

図２は、この発明の絶縁ゲートパワー半導体装置の一実施形態を示す。第１の例とこの実施形態との多くの類似点に起因して、第１の例とこの実施形態との相違点のみが説明される。他のすべての特徴については、第１の例の上述の説明を参照されたい。特に、同じ参照符号を有する要素は、第１の例について上述された要素と同じ特徴を有する要素を指す。この実施形態に従った絶縁ゲートパワー半導体装置はトレンチＩＧＢＴ１ｂであり、保護層８ｂが第１の例の保護層８ａとは別の形状を有する点で、図１に示すトレンチＩＧＢＴ１ａとは異なる。具体的には、第１の例の保護層８ａとは異なり、この実施形態の保護層８ｂは、隣り合うトレンチゲート電極７より下の領域へと延在する。ここで、「隣り合うトレンチゲート電極より下」という位置は、トレンチゲート電極７の第２の主面２７に向かう側での位置を意味し、そのため、第１の主面２０と平行な平面上への直角投影において、保護層８ｂは、隣り合うトレンチゲート電極７のうちの各１つと重なる。したがって、保護層８ｂは、トレンチゲート電極７間の横方向距離よりも小さい（第１の主面２０と平行な横方向において、チャネル層６０ｂの横方向幅の２倍分、より小さい）、２つの隣り合うトレンチゲート電極７間の横方向延在部を有する。トレンチゲート電極７より下の領域において、保護層はより広い幅を有しており、そのため、保護層８ｂは、トレンチゲート電極７より下の領域へと広がっているものの、トレンチゲート電極７の側面７５および底部７６に沿って延在するｎチャネル層６０ｂによって、トレンチゲート電極７から隔てられる。第１の例におけるチャネル層６０ａと同様に、図２に示す実施形態におけるチャネル層６０ｂも、強化層６からドリフト層５へと延在する連続的なｎ型領域を提供する。

図３は、保護層のない第１のトレンチＩＧＢＴ（図３の「装置Ａ」）、第１の例に従った第２のトレンチＩＧＢＴ（図３の「装置Ｂ」）、および図２を参照して上述された実施形態に従った第３のトレンチＩＧＢＴ（図３の「装置Ｃ」）のターンオフ挙動に関するいくつかのグラフを示す。第１〜第３のトレンチＩＧＢＴ（「装置Ａ」、「装置Ｂ」、および「装置Ｃ」）は、保護層の構成のみが互いに異なっており、一方、第１〜第３のトレンチＩＧＢＴの残りの構成は、他のすべての局面に関して同じである。図３は、上から下に、第１〜第３のトレンチＩＧＢＴのターンオフ中の時間の関数としての、ゲート−エミッタ電圧Ｖｇｅのグラフ、コレクタ−エミッタ電圧Ｖｃｅのグラフ（左側の縦軸を参照）およびコレクタ電流のグラフ（右側の縦軸を参照）、および最大アバランシェ発生Ｍａｘ｛ＡｖＧｅｎ｝のグラフをそれぞれ示す。

図３から分かるように、ゲート−エミッタ電圧Ｖｇｅは、第２のトレンチＩＧＢＴ（図３の「装置Ｂ」）よりも、第３のトレンチＩＧＢＴ（図３の「装置Ｃ」）についてより速く減少し、第１のトレンチＩＧＢＴ（図３の「装置Ａ」）よりも、第２のトレンチＩＧＢＴ（図３の「装置Ｂ」）についてより速く減少する。また、ゲート−エミッタ電圧Ｖｇｅ曲線におけるピークは、第３のトレンチＩＧＢＴについては、第１および第２トレンチＩＧＢＴと比べて、それほど顕著ではない。同様のより速いスイッチング挙動が、コレクタ−エミッタ電圧Ｖｃｅおよびコレクタ電流Ｉｃについて観察され得る。それは、第２および第３のトレンチＩＧＢＴが、保護層のない第１のトレンチＩＧＢＴと比べて、より速いターンオフを可能にすることを意味する。この発明の実施形態に従った第２および第３のトレンチＩＧＢＴについては、作成されるキャリアがはるかにより少なく、アバランシェ発生の大幅な減少をもたらす。それは、第２および第３のトレンチＩＧＢＴについては、作成されるキャリアが極めてより少なく、これらのキャリアはより短い期間中に作成され、特にゲート絶縁層７２の重要区域でのより少ない注入をもたらし、そのため、生じる熱がより少なく、加えて、この熱はより短い期間の間に生じる、ということを意味する。

この発明の実施形態に従ったトレンチＩＧＢＴでは、ゲート絶縁層７２におけるホットキャリア注入のリスクが減少する。ゲート絶縁層７２で、特に強化層６とゲート絶縁層７２との間の界面で、およびトレンチ底部７６でホットキャリア注入のリスクが減少した結果、装置信頼性が向上する。

図４は、強化層６の異なるドーピングレベルについての、保護層のない第１のトレンチＩＧＢＴ（図４の「装置Ａ」）、第１の例に従った第２のトレンチＩＧＢＴ（図４の「装置Ｂ」）、および図２を参照して上述された実施形態に従った第３のトレンチＩＧＢＴ（図４の「装置Ｃ」）の阻止電圧Ｖｂｄおよびオン状態電圧Ｖｃｅ，ｏｎをそれぞれ示す。第１〜第３のトレンチＩＧＢＴ（図４の「装置Ａ」、「装置Ｂ」、および「装置Ｃ」）は、保護層８ａ、８ｂの構成および強化層６のドーピング濃度のみが互いに異なっており、一方、第１〜第３のトレンチＩＧＢＴの残りの構成は、他のすべての局面に関して同じである。図４から分かるように、強化層のドーピング濃度を３×１０^１６ｃｍ^−３から４×１０^１６ｃｍ^−３に増加させると、静的阻止電圧またはブレークダウン電圧Ｖｂｄは、第２および第３のトレンチＩＧＢＴでは著しく減少せず、一方、それは、第１のトレンチＩＧＢＴについては大幅に減少する。第２および第３のトレンチＩＧＢＴ（図４の「装置Ｂ」および「装置Ｃ」）では、強化層のドーピング濃度を３×１０^１６ｃｍ^−３から４×１０^１７ｃｍ^−３に増加させると、ブレークダウン電圧Ｖｂｄは１０％よりも少ない分だけ減少し、一方、同時に、オン状態電圧Ｖｃｅ，ｏｎは２５％よりも多い分だけ減少する。したがって、第２および第３のトレンチＩＧＢＴでは、オン状態電圧Ｖｃｅ，ｏｎは、強化層６のドーピング濃度を４×１０^１７ｃｍ^−３までの比較的高い値に増加させることによって、（最適ブレークダウン電圧Ｖｂｄのわずかな減少のみで）最適化（減少）され得る。一方、保護層のない第１のトレンチＩＧＢＴにおける強化層６のドーピング濃度を５×１０^１６ｃｍ^−３を超えて増加させることは、ブレークダウン電圧Ｖｂｄの大幅な低下をもたらす。

図５は、保護層のない第１のトレンチＩＧＢＴ（図５の「装置Ａ」）、第１の例に従った第２のトレンチＩＧＢＴ（図５の「装置Ｂ」）、および図２を参照して上述された実施形態に従った第３のトレンチＩＧＢＴ（図５の「装置Ｃ」）についての技術曲線を示す。スイッチングエネルギーＥｏｆｆは、Ｖｃｅ，ｏｎに対して示される。図５には、単一のスイッチング事象中に動的アバランシェメカニズムに起因して生成された電子の総数も示されている。先行技術の装置については、生成されるアバランシェ電子はより少ない。同じＶｃｅ，ｏｎについては、スイッチング損失は約１０％減少され得る（すなわち、第２および第３のトレンチＩＧＢＴでは、半分の数の電子のみが生成される）。所与のスイッチング損失については、オン状態電圧Ｖｃｅ，ｏｎは約０．２Ｖ減少され得る。

図６には、第２の例に従った絶縁ゲートパワー半導体装置が示されており、それはトレンチＩＧＢＴ１ｃである。第１の例と第２の例との多くの類似点に起因して、これら２つの例の相違点のみが説明される。他のすべての特徴については、第１の例の上述の説明を参照されたい。特に、同じ参照符号を有する要素は、第１の例について上述された要素と同じ特徴を有する同じ要素を指す。図６に示すトレンチＩＧＢＴ１ｃは、それがさらに、ドリフト層５よりも高いドーピング濃度を有する（ｎ＋）型バッファ層５５を含む点で、トレンチＩＧＢＴ１ａとは異なる。バッファ層５５は、ドリフト層５からコレクタ層９を隔てるように、ドリフト層５上に、第２の主面２７に向かって配置される。したがって、図６に示すようなトレンチＩＧＢＴ１ｃは、パンチスルー（ＰＴ）構成を有する。バッファ層５５は、一定のドーピング濃度プロファイルを有していてもよく、または、第２の主面２７に向かう方向において徐々に増加するドーピング濃度プロファイルを有していてもよい。より高い阻止電圧でのトレンチＩＧＢＴ１ｃの動作時、ドリフト層５とバッファ層５５との間の界面での電界は、まだゼロに達していないであろう。バッファ層５５における短い距離に沿って、それは次に、その比較的高いドーピング濃度に起因して、ゼロまで急に減少する。

図７には、第３の例に従った絶縁ゲートパワー半導体装置が示されており、それは逆導通（reverse conducting：ＲＣ）トレンチＩＧＢＴ１ｄである。第２の例と第３の例との多くの類似点に起因して、これら２つの例の相違点のみが説明される。他のすべての特徴については、第２の例の上述の説明を参照されたい。特に、同じ参照符号を有する要素は、同じ特徴を有する同じ要素を指す。第３の例のＲＣトレンチＩＧＢＴ１ｄは、それが、ｐドープコレクタ層９を貫通し、ｎ型ドリフト層５を第２の主電極２５に電気的に接続するように、第２の主面２７上に配置される複数のｎ型短絡９２を含む点で、第２の例のトレンチＩＧＢＴ１ａとは異なる。したがって、図７に示すように、ｐドープコレクタ層９は、第２の主面２７と平行な平面において、ｎ型短絡９２と交互になる。バッファ層５５はドリフト層５よりも高いドーピング濃度を有し、短絡９２はバッファ層５５よりもさらに高いドーピング濃度を有する。

図８は、第４の例に従った絶縁ゲートパワー半導体装置を示す。第１の例と第４の例との多くの類似点に起因して、これら２つの例の相違点のみが以下に説明される。他のすべての特徴については、第１の例の上述の説明を参照されたい。特に、同じ参照符号を有する要素は、同じ特徴を有する同じ要素を指す。第４の例に従った絶縁ゲートパワー半導体装置は縦型パワーＭＯＳＦＥＴ１０であり、それは、ｐ型コレクタ層２５を含まず、ドリフト層５と第２の主電極２５との間の（ｎ＋）ドープドレイン層９５を第２の主面２７上に含む点で、図１に示すトレンチＩＧＢＴ１ａとは異なる。図８に示すパワーＭＯＳＦＥＴについては、第１の主電極２はソース電極を形成し、第２の主電極２５はドレイン電極を形成する。

以下に、図２を参照して上述された実施形態に従った絶縁ゲートトレンチパワー半導体装置を製造する方法が、図９Ａ〜９Ｆを参照して説明される。この方法は、以下のステップを含む。

図９Ａに示すようなステップ（ａ）で、第１の主面２０と、第１の主面２０とは反対側の第２の主面２７とを有する（ｎ−）型基板１０が提供され、基板１０のドーピングレベルは、完成した絶縁ゲートパワー半導体装置におけるドリフト層５のドーピングレベルと同じである。例示的には、基板１０はシリコンで作られていてもよい。

図９Ｂに示すステップ（ｂ）で、ｐ型の第１のドーパント１８が、第１の主面２０から基板１０に選択的に注入される。例示的には、ｐ型ドーパントはホウ素であってもよい。図９Ｂに示すように、注入マスク１５が、第１のドーパントを予め定められた深さにある領域２８に選択的に注入するために使用されてもよい。

ステップ（ｃ）で、完成した装置における強化層６およびチャネル層６０ｂを作成するために、ｎ型の第２のドーパントが、第１の主面２０から基板１０に施されて拡散され、または注入される。ｎ型の第２のドーパントは例示的には、リンである。ステップ（ｃ）で作成される高いｎ型ドーピング濃度は、図９Ｃにｎ型層１００として示される。そのドーピング濃度は、領域２８よりも低い。

ステップ（ｄ）で、図９Ｄに示すように、２つの隣り合うトレンチ凹部７８が基板１０に形成され、トレンチ凹部７８の各々は、第１の主面２０から基板１０内に延在し、各トレンチ凹部７８は、側面７５と、底部７６とを有する。トレンチ凹部７８は例示的には、２．５μｍ〜１０μｍの深さを有する。本実施形態では、２つの隣り合うトレンチ凹部７８の各々は、基板１０の第１の主面２０と平行な平面上への直角投影において、ｐ型領域２８と部分的に重なる。トレンチ凹部７８は、図９Ｄに示すように、トレンチ凹部７８の底部７６および側面７５の下方部分の一部が領域２８に直接隣接するように、領域２８に入り込む。

ステップ（ｅ）で、図９Ｅに示すように、ゲート絶縁層７２が、各トレンチ凹部７８の側面７５および底部７６上に形成される。例示的には、ゲート絶縁層７２はゲート酸化層であってもよく、特に、ゲート絶縁層７２は酸化シリコンで作られていてもよい。ゲート絶縁層７２を形成するステップ（ｅ）の間または後に、少なくとも９００℃、例示的には少なくとも９７５℃、より例示的には少なくとも１０５０℃の温度が、少なくとも合計１時間適用される。それに関連付けられた熱エネルギー入力により、ｐ型ドーパントの拡散および偏析が、トレンチ凹部７８に直接隣接する区域において、ｎ型ドーパントの濃度を下回る第１のドーパントの濃度の減少をもたらす。これは、図９Ｅに示すように、過補償によるｎ型チャネル層６０ｂの生成をもたらす。

ステップ（ｆ）で、完成した絶縁ゲートパワー半導体装置におけるベース層４を形成するために、ｐ型の第３のドーパントが、第１の主面２０から基板１０に施されて拡散され、または注入される。

ステップ（ｇ）で、完成した絶縁ゲートパワー半導体装置における高度にドープされた（ｎ＋）型ソース層３を形成するために、ｎ型の第４のドーパントが、第１の主面２０から基板１０に施されて拡散され、または注入される。ステップ（ｇ）は例示的には、ステップ（ｅ）の後に行なわれる。その後、エッチングステップが行なわれてもよく、それにより、２つの隣り合うゲート電極７間の中央区域において、材料がある深さまで除去され、そこでは、後に形成されるエミッタ電極２からベース層４への接触を可能にするように、ベース層４のｐ型ドーパントが優位を占める。

どの特定の絶縁ゲートパワー半導体装置が製造されるべきかに依存して、方法は、当業者には周知である追加の方法ステップを含んでいてもよい。たとえば、図１、図２、図６、または図７のいずれか１つに示すようなトレンチＩＧＢＴ１ａ、１ｂ、１ｃ、または１ｄを製造するために、ｐ型ドーパントが、コレクタ層９の生成のために、第２の主面２７から注入され、アニールされてもよい。図６に示すようなＰＴトレンチＩＧＢＴ１ｃを製造するために、ｎ型ドーパントが、バッファ層５５の生成のために、第２の主面２７から基板１０に注入され、アニールされてもよい。図７に示すようなＲＣ ＩＧＢＴ１ｄを製造するために、ｎ型ドーパントが、コレクタ層９を貫通する短絡９２を作成するために、たとえばマスクを使用することによってコレクタ層９に選択的に注入され、アニールされてもよい。図８に示すようなパワーＭＯＳＦＥＴ１０を製造するために、ｎ型ドーパントが第２の主面２７から基板に注入されてもよく、基板１０はドレイン層９５を形成するためにアニールされてもよい。

さらに、トレンチ凹部８０は導電性材料で充填され、それにより、電気絶縁性のゲート絶縁層７２が、ドリフト層５、ベース層４、およびソース層３からゲート層７０を隔てるように、ゲート層７０が形成される。このため、ゲート層７０とゲート絶縁層７２とを含むトレンチゲート電極７が形成され、トレンチゲート電極７は、第１の主面２２と平行な平面において、ベース層４に対して横方向に配置される。その後、上部ゲート絶縁７４が、少なくともトレンチゲート電極７上に形成される。

最後に、エミッタ電極２が第１の主面２０上に形成され、それは、ベース層４およびソース層３の双方と電気的に接触する。第２の主面２７上にはコレクタ電極２５が形成され、それは、第２の主面２７上のドープ層、すなわち、たとえば図１、図２、図６、および図７に示すようなトレンチＩＧＢＴ１ａ、１ｂ、１ｃおよび１ｄについてはコレクタ層９、または、たとえば図８に示すようなパワーＭＯＳＦＥＴ１０についてはドレイン層９５と接触する。

上述の実施形態および例の変更および変形が可能であってもよい。
ゲート電極７は、ストライプ設計のような、すなわち、第１の主面２０と平行な平面において短辺と短辺に直交する長辺とを有する、異なる設計を有していてもよい。ソース層３は、ゲート電極７の長辺に沿って配置される。正方形設計、円形設計、環状設計、六角形設計などのような、トレンチゲート電極７のための他の設計も、可能である。装置は２つの隣り合うトレンチゲート電極７を有していてもよく、または、それは３つ以上のトレンチゲート電極７を含んでいてもよい。例示的には、後者の場合、ゲート電極７は、規則的な幾何学的設計で配置される。

すべての実施形態および例において、導電型は切り替えられてもよい。すなわち、ｎ型として上述された層（たとえば、ドリフト層５、ソース層３、強化層６、バッファ層５５、短絡９２、およびチャンネル層６０ａ、６０ｂ）はすべてｐ型であってもよく、ｐ型であると上述された層（たとえば、ベース層４、コレクタ層６、および保護層８ａ、８ｂ）はすべてｎ型であってもよい。

図面に示す実施形態および例では、ソース層４は、それぞれのトレンチゲート電極７の片側にのみ形成される。しかしながら、ソース層はまた、ゲート電極７の両側に形成されてもよい。また、いくつかの変更された実施形態または例では、アクティブＭＯＳセル同士は、ダミーセルまたは任意の他の適切な層構成もしくは構造によって、互いから隔てられてもよい。

絶縁ゲートパワー半導体装置を製造するための方法におけるステップの順序は、上述のステップ（ａ）〜（ｆ）という示された順序に限定されず、任意の他の適切な順序であってもよい。たとえば、製造方法の最中に任意の他の適切な時点でベース層４および／またはソース層３を作成することも可能であり、たとえば、ベース層４は、トレンチ凹部７８を形成するステップ（ｄ）の前または後に作成されてもよく、一方、ソース層３は、ゲート絶縁層７２を形成するステップ（ｅ）の後の任意の時間に作成されてもよい。

なお、「含む」という用語は他の要素またはステップを排除せず、不定冠詞「ａ」または「ａｎ」は複数を排除しない。また、異なる実施形態に関連して説明された要素同士が組合されてもよい。なお、請求項における参照符号は、請求の範囲を限定するとして解釈されないものとする。

本発明は、添付された請求項によって定義されるようなこの発明の範囲から逸脱することなく、他の特定の形態で具現化され得るということが、当業者には理解されるであろう。

参照符号のリスト

１ａ：トレンチ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、１ｂ：トレンチＩＧＢＴ、１ｃ：パンチスルー（ＰＴ）ＩＧＢＴ、１ｄ：逆導通（ＲＣ）ＩＧＢＴ、１０：トレンチパワーＭＯＳＦＥＴ、１８：第１のドーパント、１００：トレンチＩＧＢＴ、２００：トレンチＩＧＢＴ、２：第１の主電極、２０：第１の主面、２５：第２の主電極、２７：第２の主面、２８：領域、３：ソース層、４：ベース層、５：ドリフト層、５５：バッファ層、６：強化層、６０ａ、６０ｂ：チャネル層、７：トレンチゲート電極、７０：ゲート層、７２：ゲート絶縁層、７４：上部ゲート絶縁層、７５：側面、７６：底部、７７：トレンチ深さ、７８：トレンチ凹部、８ａ：保護層、８ｂ：保護層、８０：（第１の）保護層領域８１：第２の保護層領域、８５：線、９：コレクタ層、９２：短絡、９５：ドレイン層。

Claims (14)

1. 絶縁ゲートパワー半導体装置（１ｂ）であって、第１の主面（２０）から、前記第１の主面（２０）とは反対側の第２の主面（２７）に向かう順に複数の層を含み、前記複数の層は、
   第１の導電型のソース層（３）を含み、前記第１の導電型はｎ型またはｐ型のいずれかであり、前記複数の層はさらに、
   第２の導電型のベース層（４）を含み、前記第２の導電型は前記第１の導電型とは異なっており、前記ベース層（４）は、第１のｐｎ接合を形成するために前記ソース層（３）と直接接触しており、前記複数の層はさらに、
   第２のｐｎ接合を形成するために前記ベース層（４）と直接接触する前記第１の導電型の強化層（６）と、
   前記第１の導電型のドリフト層（５）とを含み、
   前記絶縁ゲートパワー半導体装置（１ｂ）はさらに、前記第１の主面（２０）に配置され、前記第２の主面（２７）に向かう方向に延在する２つの隣り合うトレンチゲート電極（７）を含み、前記２つのトレンチゲート電極（７）の各々は導電ゲート層（７０）を有し、前記導電ゲート層（７０）は、前記２つの隣り合うトレンチゲート電極（７）間に挟まれた縦型ＭＯＳセルを形成するために、ゲート絶縁層（７２）によって前記ソース層（３）、前記ベース層（４）、前記強化層（６）、および前記ドリフト層（５）から隔てられ、
   前記第２の導電型の保護層（８ｂ）を特徴とし、その少なくとも一部は、前記２つの隣り合うトレンチゲート電極（７）間の区域に配置され、
   前記保護層（８ｂ）は、前記ゲート絶縁層（７２）に沿って延在する前記第１の導電型のチャネル層（６０ｂ）によって前記ゲート絶縁層（７２）から隔てられ、
   前記絶縁ゲートパワー半導体装置（１ｂ）は、
   前記保護層（８ｂ）が、前記２つの隣り合うトレンチゲート電極（７）間の前記区域から、前記隣り合うトレンチゲート電極（７）より下の領域へと延在しており、そのため、前記第１の主面（２０）と平行な平面上への直角投影において、前記保護層（８ｂ）が前記２つの隣り合うトレンチゲート電極（７）と重なることを特徴とする、絶縁ゲートパワー半導体装置（１ｂ）。
2. 前記保護層（８ｂ）の最大ドーピング濃度は、５×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３の範囲、または５×１０^１５ｃｍ^−３〜５×１０^１６ｃｍ^−３の範囲にある、請求項１に記載の絶縁ゲートパワー半導体装置（１ｂ）。
3. 前記強化層（６）の最大ドーピング濃度は、前記保護層（８）の最大ドーピング濃度よりも高い、先行する請求項のいずれか１項に記載の絶縁ゲートパワー半導体装置（１ｂ）。
4. 前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である、先行する請求項のいずれか１項に記載の絶縁ゲートパワー半導体装置（１ｂ）。
5. 前記強化層（６）の最大ドーピング濃度は、４×１０^１６ｃｍ^−３〜４×１０^１７ｃｍ^−３の範囲、または１×１０^１７ｃｍ^−３〜４×１０^１７ｃｍ^−３の範囲にある、先行する請求項のいずれか１項に記載の絶縁ゲートパワー半導体装置（１ｂ）。
6. 前記２つの隣り合うトレンチゲート電極（７）間の前記区域は、前記第１の主面（２０）と平行であり、かつ前記２つの隣り合うトレンチゲート電極（７）を横切る線に沿って、変化のある横方向ドーピングプロファイルを有しており、前記ドーピングプロファイルは、前記２つの隣り合うトレンチゲート電極（７）間の中央区域において第２の導電型ドーパントの最大濃度を有しており、前記２つの隣り合うトレンチゲート電極（７）それぞれに向かって前記最大濃度から前記第２の導電型ドーパントの最小濃度まで減少している、先行する請求項のいずれか１項に記載の絶縁ゲートパワー半導体装置（１ｂ）。
7. 前記絶縁ゲートパワー半導体装置は、前記第２の主面（２７）上に前記第２の導電型のコレクタ層（９）を有するＩＧＢＴ（１ｂ）、または前記第２の主面（２７）上に前記第２の導電型のコレクタ層と前記第１の導電型の短絡とを交互に有する逆導通ＩＧＢＴ、または前記第２の主面上に前記第１の導電型のドレイン層を有するＭＯＳＦＥＴである、先行する請求項のいずれか１項に記載の絶縁ゲートパワー半導体装置（１ｂ）。
8. 前記保護層（８ｂ）は、前記第１の主面（２０）から前記第２の主面（２７）に向かう方向において、前記２つの隣り合うゲート電極（７）のうちの各１つのトレンチ底部（７６）のトレンチ深さ（７７）ほど深くない第１の深さから、前記２つの隣り合うゲート電極（７）のうちの各１つの前記トレンチ底部（７６）の前記トレンチ深さ（７７）よりも深い第２の深さへと延在する、先行する請求項のいずれか１項に記載の絶縁ゲートパワー半導体装置（１ｂ）。
9. 先行する請求項のいずれか１項に記載の絶縁ゲートパワー半導体装置（１ｂ）を製造するための方法であって、前記方法は、
   （ａ） 第１の主面（２０）と、前記第１の主面（２０）とは反対側の第２の主面（２７）とを有する第１の導電型の基板（１０）を提供するステップを含み、前記基板（１０）のドーピングレベルは、完成した前記絶縁ゲートパワー半導体装置（１ｂ）における前記ドリフト層（５）のドーピングレベルと同じであり、前記方法はさらに、
   （ｂ） 第２の導電型の第１のドーパントを前記第１の主面（２０）から前記基板（１０）に注入するステップと、
   （ｃ） 完成した前記絶縁ゲートパワー半導体装置（１ｂ）における前記強化層（６）および前記チャネル層（６０ｂ）を形成するために、前記第１の導電型の第２のドーパントを前記第１の主面（２０）から前記基板（１０）に施して拡散させ、または注入するステップと、
   （ｄ） 前記第１の主面（２０）から前記基板（１０）内に延在する２つの隣り合うトレンチ凹部（７８）を形成するステップとを含み、各トレンチ凹部（７８）は、トレンチ側面（７５）と、トレンチ底部（７６）とを有し、前記方法はさらに、
   （ｅ） 少なくともステップ（ａ）、（ｂ）、および（ｄ）を行なった後に、各トレンチ凹部（７８）の前記トレンチ側面（７５）および前記トレンチ底部（７６）上にゲート絶縁層（７２）を形成するステップと、
   （ｆ） 完成した前記絶縁ゲートパワー半導体装置（１ｂ）における前記ベース層（４）を形成するために、前記第２の導電型の第３のドーパントを前記第１の主面（２０）から前記基板（１０）に施して拡散させ、または注入するステップと、
   （ｇ） 完成した前記絶縁ゲートパワー半導体装置（１ｂ）における前記ソース層（３）を形成するために、少なくともステップ（ｅ）の後に、前記第１の導電型の第４のドーパントを前記第１の主面（２０）から前記基板（１０）に施して拡散させ、または注入するステップとを含み、
   ステップ（ｂ）において注入される前記第２の導電型の前記第１のドーパントは、前記ゲート絶縁層（７２）に隣接し、かつ前記ゲート絶縁層（７２）に沿って延在する区域における前記第２の導電型の前記第１のドーパントの濃度を低下させるために、ステップ（ｅ）の間および後に前記基板（１０）に拡散されて前記ゲート絶縁層（７２）に偏析され、そのため、前記ゲート絶縁層（７２）から前記保護層（８）を隔てる前記チャネル層（６０ｂ）は、前記第２のドーパントが、完成した前記絶縁ゲートパワー半導体装置（１ｂ）における前記第１のドーパントを過補償することによって形成される、方法。
10. 前記基板（１０）はシリコンで作られ、前記ゲート絶縁層（７２）は酸化シリコンで作られる、請求項９に記載の方法。
11. 前記第１のドーパントはホウ素である、請求項９または１０に記載の方法。
12. 前記第２のドーパントはリンである、請求項９〜１１のいずれか１項に記載の方法。
13. 前記トレンチ凹部（７８）は、２．５μｍ〜１０μｍの深さを有する、請求項９〜１２のいずれか１項に記載の方法。
14. ステップ（ｅ）の間および後に、ある温度が少なくとも合計１時間適用され、前記温度は少なくとも９００℃、または少なくとも９７５℃、または少なくとも１０５０℃である、請求項９〜１３のいずれか１項に記載の方法。

Images