JP2021100025A - 撮像装置、撮像装置の駆動方法 - Google Patents

Abstract

【課題】ノイズの少ない撮像装置を提供する。【解決手段】光電変換デバイスと、第１乃至第４のトランジスタと、キャパシタと、第１の配線と、第２の配線と、を有し、光電変換デバイスの一方の端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方、キャパシタの一方の電極、および第３のトランジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのバックゲートは、第１の配線と電気的に接続され、第３のトランジスタのバックゲートは、第１の配線に与えられる電位よりも大きい電位が与えられる第２の配線と電気的に接続されている。【選択図】図１

Description

本発明の一態様は、撮像装置に関する。また、本発明の一態様は、撮像装置の駆動方法に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて小さいトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。

特開２０１１−１１９７１１号公報

本発明の一態様は、ノイズの少ない撮像装置を提供することを課題の一つとする。また、本発明の一態様は、生産性の高い撮像装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の撮像装置を提供することを課題の一とする。また、本発明の一態様は、高歩留まりで作製することができる撮像装置を提供することを課題の一つとする。また、本発明の一態様は、小型の撮像装置を提供することを課題の一つとする。また、本発明の一態様は、高速動作が可能な撮像装置を提供することを課題の一つとする。また、本発明の一態様は、信頼性の高い撮像装置を提供することを課題一つとする。また、本発明の一態様は、新規な撮像装置を提供することを課題の一つとする。また、本発明の一態様は、上記撮像装置の駆動方法を提供することを課題の一つとする。また、本発明の一態様は、新規な半導体装置などを提供することを課題の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、第１の配線と、第２の配線と、を有し、第２のトランジスタは、第１のゲートと、第２のゲートと、第１の半導体層と、を有し、第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、第１の半導体層、および第２の半導体層のそれぞれは、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、光電変換デバイスの一方の端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方、キャパシタの一方の電極、および第３のトランジスタの第３のゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のゲートは、第１の電位が与えられる第１の配線と電気的に接続され、第４のゲートは、第１の電位よりも大きい第２の電位が与えられる第２の配線と電気的に接続されている、撮像装置である。

上記撮像装置において、第２のトランジスタは、第２のゲートに第１の電位を印加した状態において、オン／オフ比が１０^６以上であり、第３のトランジスタは、第４のゲートに第２の電位を印加した状態において、オン／オフ比が１０^６以上である、ことが好ましい。

上記撮像装置において、第２のトランジスタは、第２のゲートに第１の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、第１のゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、第１のゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比が１０^６以上であり、第３のトランジスタは、第４のゲートに第２の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、第３のゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、第３のゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比が１０^６以上である、ことが好ましい。

また、上記撮像装置において、第２のトランジスタ、および第３のトランジスタは、同一の絶縁層上に形成されている、ことが好ましい。

また、上記撮像装置において、第１のトランジスタ、および第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、金属酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する、ことが好ましい。

本発明の他の一態様は、光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、第２の配線と、を有し、第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、第２の半導体層は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、光電変換デバイスの一方の端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方、キャパシタの一方の電極、および第３のトランジスタの第３のゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のゲートは、０Ｖ以上３Ｖ以下の電位が与えられる第２の配線と電気的に接続されている、撮像装置である。

本発明の他の一態様は、光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、第２の配線と、第３の配線と、を有し、第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、第２の半導体層は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、光電変換デバイスの一方の端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方、キャパシタの一方の電極、および第３のトランジスタの第３のゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、光電変換デバイスの他方の端子は、第３の電位が与えられる第３の配線と電気的に接続され、第４のゲートは、第３の電位よりも大きい第２の電位が与えられる第２の配線と電気的に接続されている、撮像装置である。

上記撮像装置において、第３のトランジスタは、第４のゲートに第２の電位を印加した状態において、オン／オフ比が１０^６以上である、ことが好ましい。

上記撮像装置において、第３のトランジスタは、第４のゲートに第２の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、第３のゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、第３のゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比が１０^６以上である、ことが好ましい。

また、上記撮像装置において、第１のトランジスタ、第２のトランジスタ、および第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、金属酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する、ことが好ましい。

また、上記撮像装置において、光電変換デバイスは、光電変換層にシリコンを有するフォトダイオードである、ことが好ましい。

本発明の他の一態様は、光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、出力線と、を有し、第２のトランジスタは、第１のゲートと、第２のゲートと、第１の半導体層と、を有し、第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、第１の半導体層、および第２の半導体層のそれぞれは、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、光電変換デバイスの一方の端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方、キャパシタの一方の電極、および第３のトランジスタの第３のゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、出力線に電気的に接続されている撮像装置の駆動方法であって、光電変換デバイスに照射された光の照度に対応する撮像データを出力線に出力する期間において、第１の電位を第２のゲートに印加し、第１の電位よりも大きい第２の電位を第４のゲートに印加する、撮像装置の駆動方法である。

上記撮像装置の駆動方法において、第２のトランジスタ、および第３のトランジスタは、同一の絶縁層上に形成されている、ことが好ましい。

また、上記撮像装置の駆動方法において、第１のトランジスタ、および第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、金属酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する、ことが好ましい。

また、上記撮像装置の駆動方法において、光電変換デバイスは、光電変換層にシリコンを有するフォトダイオードである、ことが好ましい。

本発明の一態様により、ノイズの少ない撮像装置を提供することができる。また、本発明の一態様により、生産性の高い撮像装置を提供することができる。また、本発明の一態様により、低消費電力の撮像装置を提供することができる。また、本発明の一態様により、高歩留まりで作製することができる撮像装置を提供することができる。また、本発明の一態様により、小型の撮像装置を提供することができる。また、本発明の一態様により、高速動作が可能な撮像装置を提供することができる。また、本発明の一態様により、信頼性の高い撮像装置を提供することができる。また、本発明の一態様により、新規な撮像装置を提供することができる。また、本発明の一態様により、上記撮像装置の駆動方法を提供することができる。また、本発明の一態様により、新規な半導体装置などを提供することができる。

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。

図１（Ａ）、図１（Ｂ）は、撮像装置の画素回路を説明する回路図である。 図２（Ａ）、図２（Ｂ）は、撮像装置の画素回路を説明する回路図である。 図３（Ａ）は、ローリングシャッタの動作を説明する図である。図３（Ｂ）は、グローバルシャッタの動作を説明する図である。 図４（Ａ）、図４（Ｂ）は、画素回路の動作を説明するタイミングチャートである。 図５は、読み出し回路を説明する回路図である。 図６は、撮像装置を説明する斜視図である。 図７（Ａ）、図７（Ｂ）は、撮像装置を説明するブロック図である。 図８（Ａ）乃至図８（Ｅ）は、メモリ回路を説明するブロック図および回路図である。 図９は、画素を説明する断面図である。 図１０（Ａ）乃至図１０（Ｃ）は、Ｓｉトランジスタを説明する図である。 図１１（Ａ）乃至図１１（Ｄ）は、ＯＳトランジスタを説明する図である。 図１２は、画素を説明する断面図である。 図１３は、画素を説明する断面図である。 図１４は、画素を説明する断面図である。 図１５は、画素を説明する断面図である。 図１６（Ａ）乃至図１６（Ｆ）は、撮像装置を収めたパッケージ、モジュールの斜視図である。 図１７（Ａ）乃至図１７（Ｆ）は、電子機器を明する図である。 図１８は、ＯＳトランジスタを説明する図である。 図１９は、本実施例に係る試料の電気特性を示す図である。 図２０（Ａ）、図２０（Ｂ）は、１／ｆノイズ測定システムを用いて得られた結果を示す図である。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。

また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。

また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。

また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、「抵抗」とは、配線の長さによって抵抗値を決める場合がある。または、抵抗は、配線で用いる導電層とは異なる低効率を有する導電層とコンタクトを介して接続して形成する場合なども含む。または、半導体層に不純物をドーピングすることで抵抗値を決める場合がある。

また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電位の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。

なお、本明細書等において「上」、「上方」、「下」、または「下方」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、「導電層Ｃの上方の導電層Ｄ」の表現であれば、導電層Ｃの上に導電層Ｄが直接接して形成されている必要はなく、導電層Ｃと導電層Ｄとの間に他の構成要素を含むものを除外しない。また、「上方」、または「下方」には、斜め方向に配置されている場合も除外しない。

また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。

また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。また、「直接接続」と表現される場合であっても、異なる導電層にコンタクトを介して配線が形成される場合が含まれる。したがって、配線には、異なる導電層が一つ以上の同じ元素を含む場合と、異なる元素を含む場合と、がある。

なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。

また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。

なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。

また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。また、「オン／オフ比」とは、オフ電流に対するオン電流の比をいう。

また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。

また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。

また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。

また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、およびドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。

（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。

本発明の一態様は、画素回路を有する撮像装置である。画素回路は、入射光を電気信号に変換する機能を有する。画素回路は少なくとも、光電変換デバイスと、複数のトランジスタと、を有する。例えば、４トランジスタ構成の画素の撮像装置では、画素回路として、光電変換デバイス、転送トランジスタ、リセットトランジスタ、ソースフォロワトランジスタ、および選択トランジスタを有する。

＜画素回路＞
図１（Ａ）は、画素回路３３１の一例を説明する回路図である。画素回路３３１は、光電変換デバイス２４０、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、およびキャパシタ１０８を有する。なお、キャパシタ１０８を設けない構成としてもよい。なお、トランジスタ１０３乃至トランジスタ１０６のそれぞれは、第１のゲート（単にゲートともいう）、および第２のゲート（バックゲートともいう）を有する。

光電変換デバイス２４０の一方の電極（カソード）は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、トランジスタ１０４のソースまたはドレインの一方、キャパシタ１０８の一方の電極、およびトランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。

ここで、トランジスタ１０３のソースまたはドレインの他方、トランジスタ１０４のソースまたはドレインの一方、キャパシタ１０８の一方の電極、およびトランジスタ１０５のゲートを接続する配線をノードＦＤとする。ノードＦＤは電荷検出部として機能させることができる。

光電変換デバイス２４０の他方の電極（アノード）は、配線１２１と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、配線１２２と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、配線１２３に電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線３５２と電気的に接続される。キャパシタ１０８の他方の電極は、例えばＧＮＤ配線などの基準電位線と電気的に接続される。

配線１２１、配線１２２、および配線１２３は、電源線としての機能を有することができる。図１（Ａ）に示す構成では光電変換デバイス２４０のカソードがトランジスタ１０３と電気的に接続する構成であり、ノードＦＤを高電位にリセットして動作させる構成であるため、配線１２２は高電位（配線１２１よりも高い電位）とする。

トランジスタ１０３のゲートは、配線１２７と電気的に接続され、トランジスタ１０３のバックゲートは、配線１５１と電気的に接続される。トランジスタ１０４のゲートは、配線１２６と電気的に接続され、トランジスタ１０４のバックゲートは、配線１５２と電気的に接続される。トランジスタ１０５のバックゲートは、配線１５３と電気的に接続される。トランジスタ１０６のゲートは、配線１２８と電気的に接続され、トランジスタ１０６のバックゲートは、配線１５４と電気的に接続される。

配線１２７、配線１２６、および配線１２８は、各トランジスタの導通を制御する信号線としての機能を有することができる。配線１５１乃至配線１５４は、各トランジスタのバックゲートに電位を印加するための配線として機能する。配線３５２は出力線としての機能を有することができる。

図１（Ａ）では、光電変換デバイス２４０のカソードがノードＦＤと電気的に接続する構成を示したが、図１（Ｂ）に示すように光電変換デバイス２４０のアノードがトランジスタ１０３のソースまたはドレインの一方と電気的に接続する構成としてもよい。

当該構成では、ノードＦＤを低電位にリセットして動作させる構成であるため、配線１２２は低電位（配線１２１よりも低い電位）とする。

トランジスタ１０３は、ノードＦＤの電位を制御する機能を有する。つまり、トランジスタ１０３は、転送トランジスタとして機能する。トランジスタ１０４は、ノードＦＤの電位をリセットする機能を有する。つまり、トランジスタ１０４は、リセットトランジスタとして機能する。トランジスタ１０５は、ノードＦＤの電位を撮像データとして配線３５２に出力する機能を有する。つまり、トランジスタ１０５は、ソースフォロワトランジスタとして機能する。トランジスタ１０６は、撮像データを出力する画素を選択する機能を有する。つまり、トランジスタ１０６は、選択トランジスタとして機能する。

ノードＦＤと接続されているトランジスタ１０３およびトランジスタ１０４の、ソース−ドレイン間のリーク電流が大きいと、ノードＦＤに蓄積された電荷が保持できる時間が十分でなくなる。また、トランジスタ１０５およびトランジスタ１０６の、ソース−ドレイン間のリーク電流が大きいと、配線１２３または配線３５２に不必要な電荷の出力が生じる恐れがある。

そこで、トランジスタ１０３乃至トランジスタ１０６には、酸化物半導体を用いたトランジスタ（ＯＳトランジスタともいう）を用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて小さい特性を有する。したがって、トランジスタ１０３、およびトランジスタ１０４にＯＳトランジスタを用いることで、ノードＦＤからの不要な電荷の流出を防止することができ、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。また、トランジスタ１０５、およびトランジスタ１０６にＯＳトランジスタを用いることで、配線１２３または配線３５２に不必要な電荷の出力を防止することができる。

撮像装置におけるノイズは、画像のちらつきなど、画質の低下をもたらす。よって、ノイズは低減されることが好ましい。撮像装置におけるノイズとして、画素回路の構成要素に起因するノイズ、回路（構成要素間を含む）に起因するノイズなどがある。また、ノイズは、ランダムノイズと、固定パターンノイズとに分類される。

特に、画素回路の構成要素の１つであるソースフォロワトランジスタに起因するノイズが大きいと、ノードＦＤの電位が正常であっても、正確な出力値が得られなくなる。よって、画像のちらつきなどの画質の低下につながる。

そこで、ソースフォロワトランジスタとして機能するトランジスタ１０５に起因するノイズを低減することが好ましい。特に、トランジスタ１０５のドレイン電流のノイズを低減することが好ましい。トランジスタ１０５に起因するノイズを低減することで、より正確な出力値を得ることができる。よって、画質の低下が抑制され、鮮明な撮像を得ることができる。

トランジスタのドレイン電流のノイズの要因の一つとして、１／ｆノイズが挙げられる。１／ｆノイズとは、周波数ｆに反比例して大きくなる電流揺らぎの周波数成分のことを指す。１／ｆノイズのモデルとして、キャリア濃度揺らぎに由来すると考えるモデルと、移動度揺らぎに由来すると考えるモデルと、がある。１／ｆノイズの原因として、キャリア濃度揺らぎに由来すると考えるモデルでは、電子が欠陥に束縛されたり、欠陥から放出されたりすることが想定される。つまり、欠陥準位密度を低減することによって、１／ｆノイズの低減を図ることができる。

１／ｆノイズは、光電変換デバイス２４０に照射された光（入射光）の照度に対応する信号電荷の量（信号量ともいう）に依存しないランダムノイズである。１／ｆノイズは、信号量が少ない場合に、支配的なノイズとなりやすい。

例えば、読み出し動作が行われる期間（後述する）において、トランジスタ１０５のバックゲートに０Ｖまたは正の電位を印加することが好ましい。具体的には、トランジスタ１０５のバックゲートに印加する電位は、０Ｖ以上３Ｖ以下が好ましく、０Ｖ以上２Ｖ以下がより好ましい。これにより、トランジスタ１０５の１／ｆノイズを低減することができる。

トランジスタのバックゲートに０Ｖまたは正の電位を印加することで、キャリアパスが、半導体層とゲート絶縁膜との界面近傍から、半導体層のバルクに広がる。よって、半導体層とゲート絶縁膜との界面およびその近傍に存在する欠陥の影響が小さくなり、１／ｆノイズが低減されると推測される。

さらに、トランジスタ１０５のバックゲートに０Ｖまたは正の電位を印加することで、オン電流を大きくすることができる。

以上より、ノイズの少ない鮮明な撮像を得ることができる。したがって、ノイズの少ない撮像装置を提供することができる。

なお、トランジスタ１０５のバックゲートに０Ｖまたは正の電位を印加する期間は、読み出し動作が行われる期間のみに限られない場合がある。例えば、トランジスタ１０６のソース−ドレイン間のリーク電流が小さい場合においては、トランジスタ１０５のバックゲートに０Ｖまたは正の電位を印加してもよい。トランジスタ１０６のソース−ドレイン間のリーク電流が小さい場合とは、例えば、トランジスタ１０６がノーマリーオフ特性である場合である。または、トランジスタ１０６のバックゲートに負の電位を印加した状態である。

トランジスタ１０３、およびトランジスタ１０４はノーマリーオフ特性（ゲートに電位を印加しない状態では、トランジスタに電流が流れない状態）であることが好ましい。よって、トランジスタ１０３、およびトランジスタ１０４のバックゲートに負の電位を印加することが好ましい。バックゲートに負の電位を印加することにより、トランジスタ１０３およびトランジスタ１０４のしきい値電圧（Ｖｔｈ）をより大きくし、オフ電流を低減することが可能となる。

なお、トランジスタ１０３乃至トランジスタ１０６として用いるＯＳトランジスタの電気特性によっては、バックゲートに印加する電位は上記に限られない。例えば、トランジスタ１０５のバックゲートに印加する電位は、トランジスタ１０３およびトランジスタ１０４のバックゲートに印加する電位よりも大きければよい場合がある。このとき、トランジスタ１０５のバックゲートに印加する電位は、０Ｖまたは正に限られず、負であってもよい。

図１（Ａ）および図１（Ｂ）では、ＯＳトランジスタ（トランジスタ１０３乃至トランジスタ１０６）のバックゲートが定電位を供給できる配線（配線１５１乃至配線１５４）と電気的に接続された構成を示しており、トランジスタのしきい値電圧を制御することができる。

なお、本発明の一態様においては、トランジスタ１０３乃至トランジスタ１０６に用いることができるＯＳトランジスタの構成は上記に限られない。図２（Ａ）では、図１（Ａ）に示す画素回路３３１が有するトランジスタの変形例を示す。図２（Ａ）に示すトランジスタ１０３ａは図１（Ａ）に示すトランジスタ１０３の変形例であり、図２（Ａ）に示すトランジスタ１０４ａは図１（Ａ）に示すトランジスタ１０４の変形例であり、図２（Ａ）に示すトランジスタ１０６ａは図１（Ａ）に示すトランジスタ１０６の変形例である。

トランジスタ１０３ａ、トランジスタ１０４ａ、およびトランジスタ１０６ａのそれぞれは、バックゲートがゲートと電気的に接続された構成である。これにより、トランジスタ１０３ａ、トランジスタ１０４ａ、およびトランジスタ１０６ａのオン電流を高めることができる。

また、図２（Ｂ）では、図１（Ａ）に示す画素回路３３１が有するトランジスタの変形例を示す。図２（Ｂ）に示すトランジスタ１０３ｂは図１（Ａ）に示すトランジスタ１０３の変形例であり、図２（Ｂ）に示すトランジスタ１０６ｂは図１（Ａ）に示すトランジスタ１０６の変形例である。

トランジスタ１０３ｂ、およびトランジスタ１０６ｂのそれぞれは、バックゲートを有さない構成である。このとき、配線１５１、および配線１５４を設けなくてもよい。一部のバックゲート、および一部の配線を設けないことで、撮像装置の設計の自由度を高くすることができる。また、撮像装置の微細化および高集積化が容易になる。

また、図１（Ａ）、図１（Ｂ）、図２（Ａ）、および図２（Ｂ）を組み合わせるなど、それぞれのトランジスタが適切な動作が行えるような構成としてもよい。

また、画素回路は、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、およびキャパシタ１０８を複数の画素回路で共有してもよい。これにより、トランジスタおよび配線を削減でき、画素面積の縮小による撮像装置の微細化、光電変換デバイスの受光面積拡大によるノイズ低減などを図ることができる。

［ＯＳトランジスタに適用可能な酸化物半導体］
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。

ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて小さいオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じにくいなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。

ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛、および元素Ｍ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属の一つまたは複数）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される膜とすることができる。Ｉｎ−Ｍ−Ｚｎ酸化物は、代表的には、スパッタリング法で形成することができる。または、ＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。

Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア濃度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア濃度が１×１０^１７ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、さらに好ましくは１×１０^１３ｃｍ^−３以下、より好ましくは１×１０^１１ｃｍ^−３以下、さらに好ましくは１×１０^１０ｃｍ^−３未満であり、１×１０^−９ｃｍ^−３以上のキャリア濃度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（ＳＩＭＳにより得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（ＳＩＭＳにより得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。

酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。

よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２（Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＺｎ_Ｙ４Ｏ_Ｚ４（Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎＺｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、ＩｎＺｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。

＜撮像装置の動作方式＞
図３（Ａ）はローリングシャッタ方式の動作方法を模式化した図であり、図３（Ｂ）はグローバルシャッタ方式を模式化した図である。Ｅｎはｎ列目（ｎは自然数）の露光（蓄積動作）、Ｒｎはｎ列目の読み出し動作を表している。図３（Ａ）、および図３（Ｂ）では、１行目からＭ行目（Ｍは自然数）までの動作を示している。

ローリングシャッタ方式は、露光とデータの読み出しを順次行う動作方法であり、ある行の読み出し期間と他の行の露光期間を重ねる方式である。露光後すぐに読み出し動作を行うため、データの保持期間が比較的短い回路構成であっても撮像を行うことができる。しかしながら、撮像の同時性がないデータで１フレームの画像が構成されるため、動体の撮像においては画像に歪が生じてしまう。

一方で、グローバルシャッタ方式は、全画素で同時に露光を行って各画素にデータを保持し、行毎にデータを読み出す動作方法である。したがって、動体の撮像であっても歪のない画像を得ることができる。

画素回路にＳｉトランジスタなどの比較的オフ電流の高いトランジスタを用いた場合は、電荷検出部から電荷が流出しやすいためローリングシャッタ方式が多く用いられる。Ｓｉトランジスタを用いてグローバルシャッタ方式を実現するには、別途メモリ回路にデータを格納させるなど、複雑な動作を高速で行わなければならない。一方で、画素回路にＯＳトランジスタを用いた場合は、電荷検出部からのデータ電位の流出がほとんどない。よって、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を容易に実現することができる。なお、本発明の一態様の撮像装置をローリングシャッタ方式で動作させることもできる。

なお、画素回路３３１は、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて構成であってもよい。少なくともトランジスタ１０３およびトランジスタ１０４にＯＳトランジスタを用いることで、グローバルシャッタ方式を実現することができる。

＜画素回路の動作＞
次に、図１（Ａ）に示す画素回路の動作の一例を図４（Ａ）のタイミングチャートを用いて説明する。なお、本明細書におけるタイミングチャートの説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。配線１２１には常時“Ｌ”が供給され、配線１２２、および配線１２３には常時“Ｈ”が供給されている状態とする。

期間Ｔ１において、配線１２６の電位を“Ｈ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０３、およびトランジスタ１０４が導通し、ノードＦＤには配線１２２の電位“Ｈ”が供給される（リセット動作）。つまり、期間Ｔ１は、光電変換デバイス２４０に照射された光（入射光）の照度に対応する撮像データをリセットする期間でもある。

期間Ｔ２において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０４が非導通となってリセット電位の供給が遮断される。また、光電変換デバイス２４０の動作に応じてノードＦＤの電位が低下する（蓄積動作）。つまり、期間Ｔ２は、光電変換デバイス２４０に照射された光（入射光）の照度に対応する撮像データが入力される期間に相当する。

期間Ｔ３において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０３が非導通となり、ノードＦＤの電位は確定し、保持される（保持動作）。このとき、ノードＦＤに接続されるトランジスタ１０３およびトランジスタ１０４にオフ電流の小さいＯＳトランジスタを用いることによって、ノードＦＤからの不必要な電荷の流出を抑えることができ、データの保持時間の延ばすことができる。

期間Ｔ４において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｈ”とすると、トランジスタ１０６が導通し、トランジスタ１０５のソースフォロワ動作によりノードＦＤの電位が配線３５２に読み出される（読み出し動作）。つまり、期間Ｔ４は、ノードＦＤの電位を撮像データとして配線３５２に出力される期間に相当する。

配線１２６の電位が“Ｌ”である期間（期間Ｔ２乃至期間Ｔ４）においては、トランジスタ１０３およびトランジスタ１０４のバックゲートに、負の電位を印加することが好ましい。これにより、トランジスタ１０３およびトランジスタ１０４のしきい値電圧（Ｖｔｈ）をより大きくし、オフ電流を低減することが可能となる。よって、ノードＦＤからの不要な電荷の流出を防止することができ、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。

また、読み出し動作が行われる期間（期間Ｔ４）においては、トランジスタ１０５のバックゲートに０Ｖまたは正の電位を印加することが好ましい。これにより、トランジスタ１０５の１／ｆノイズを低減することができる。よって、ノイズの少ない撮像データを配線３５２に出力することができ、ノイズの少ない鮮明な撮像を得ることができる。

つまり、期間Ｔ４においては、トランジスタ１０４のバックゲートに負の電位を印加し、トランジスタ１０５のバックゲートに０Ｖまたは正の電位を印加することが好ましい。

なお、トランジスタ１０６の、ソース−ドレイン間のリーク電流が小さい場合においては、トランジスタ１０５のバックゲートに０Ｖまたは正の電位を印加しても、配線３５２に不必要な電荷の出力が防止される。よって、期間Ｔ１乃至期間Ｔ３においても、トランジスタ１０５のバックゲートに、０Ｖまたは正の電位を印加してもよい場合がある。

また、配線１２１に与えられる電位を、接地電位（０Ｖ）とする場合、トランジスタ１０４のバックゲートに印加される電位は、配線１２１に与えられる電位よりも大きいことになる。

なお、上述したように、トランジスタ１０４、およびトランジスタ１０５として用いるＯＳトランジスタの電気特性によっては、バックゲートに印加する電位は上記に限られない。例えば、トランジスタ１０５のバックゲートに印加する電位は、トランジスタ１０３およびトランジスタ１０４のバックゲートに印加する電位よりも大きければよい場合がある。別言すると、配線１５２に与えられる電位を第１の電位とし、配線１５３に与えられる電位を第２の電位とする場合、第２の電位は第１の電位よりも大きいことが好ましい。

なお、バックゲートに第１の電位を印加した状態のトランジスタ１０４、およびバックゲートに第２の電位を印加した状態のトランジスタ１０５のそれぞれは、スイッチング特性が得られることが好ましい。例えば、トランジスタ１０４のバックゲートに第１の電位を印加した状態における、トランジスタ１０４のオン／オフ比は、１０^６以上が好ましく、１０^９以上がより好ましく、１０^１２以上がさらに好ましい。また、トランジスタ１０５のバックゲートに第２の電位を印加した状態における、トランジスタ１０５のオン／オフ比は、１０^６以上が好ましく、１０^９以上がより好ましく、１０^１２以上がさらに好ましい。これにより、トランジスタ１０４、およびトランジスタ１０５は、リーク電流が抑制され、良好なスイッチング動作が実現される。

なお、トランジスタのオン／オフ比は、ソースに印加する電位および／またはドレインに印加する電位によって変化する。例えば、ドレイン電位がソース電位よりも大きく、電位差が大きいほど、トランジスタのドレイン電流は大きくなる傾向がある。そこで、例えば、トランジスタ１０４は、バックゲートに第１の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、ゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、ゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比は１０^６以上であることが好ましい。また、トランジスタ１０５は、バックゲートに第２の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、ゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、ゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比は１０^６以上であることが好ましい。

撮像装置に用いるトランジスタは、しきい値電圧が０Ｖより大きく、０Ｖに近い正の電位をゲートに印加することでオン状態となることが好ましい。トランジスタのしきい値電圧が負であると、ノーマリーオン特性となり、該トランジスタで構成した回路を制御することが困難となる。また、しきい値電圧が正であっても、その絶対値が高いトランジスタの場合には、駆動電圧が足りずにスイッチング動作そのものができないことがある。つまり、バックゲートに印加する電位は、上記を満たすような範囲となる。よって、トランジスタのオン／オフ比は、当該トランジスタのゲートに±３Ｖの電位を印加することで算出可能となる。別言すると、−３Ｖ乃至＋３Ｖの範囲の電位を、トランジスタのゲートに印加する場合において、スイッチング特性（オフ状態およびオン状態）が得られるように、当該トランジスタのバックゲートに電位を印加するとよい。

トランジスタ１０４およびトランジスタ１０５のスイッチング特性を評価する方法は上記に限られない。例えば、トランジスタ１０４およびトランジスタ１０５のオン／オフ比を算出する際の、ゲートに印加する電位は、しきい値電圧を基準にしてもよい。しきい値電圧を基準にすることで、オン／オフ比を算出する際の、ゲートに印加する電位の振り幅を小さくすることができる。

ここで、バックゲートに第１の電位を印加した状態のトランジスタ１０４のしきい値電圧をＶｔｈ１とし、バックゲートに第２の電位を印加した状態のトランジスタ１０５のしきい値電圧をＶｔｈ２とする。このとき、トランジスタ１０４は、バックゲートに第１の電位を印加した状態において、ゲートに（Ｖｔｈ１−２）［Ｖ］の電位を印加したときのドレイン電流の値に対する、ゲートに（Ｖｔｈ１＋２）［Ｖ］の電位を印加したときのドレイン電流の値の比（オン／オフ比）が１０^６以上であることが好ましい。また、トランジスタ１０５は、バックゲートに第２の電位を印加した状態において、ゲートに（Ｖｔｈ２−２）［Ｖ］の電位を印加したときのドレイン電流の値に対する、ゲートに（Ｖｔｈ２＋２）［Ｖ］の電位を印加したときのドレイン電流の値の比（オン／オフ比）が１０^６以上であることが好ましい。

以上が図１（Ａ）に示す画素回路の動作の一例である。

図１（Ｂ）に示す画素回路は、図４（Ｂ）のタイミングチャートに従って動作させることができる。なお、配線１２１、および配線１２３には常時“Ｈ”が供給され、配線１２２には常時“Ｌ”が供給されている状態とする。基本的な動作は、上記の図４（Ａ）のタイミングチャートの説明と同様である。

＜読み出し回路＞
図５は、画素回路３３１に接続される読み出し回路３１１の一例を説明する図であり、ＣＤＳ回路４００の回路図、およびＣＤＳ回路４００と電気的に接続されるＡ／Ｄコンバータ４１０のブロック図を示している。なお、図５に示すＣＤＳ回路４００よびＡ／Ｄコンバータ４１０は一例であり、他の構成であってもよい。

ＣＤＳ回路４００は、電圧変換用の抵抗４０１、容量結合用のキャパシタ４０２、電位Ｖ_０を供給するトランジスタ４０３、Ａ／Ｄコンバータ４１０に供給する電位を保持するトランジスタ４０４、および電位保持用のキャパシタ４０５を有する構成とすることができる。ＣＤＳ回路４００は、入力が画素回路３３１と電気的に接続され、出力がＡ／Ｄコンバータ４１０のコンパレータ回路（ＣＯＭＰ）と電気的に接続される。

配線３５２の電位がＶ_ｒｅｓ（画素回路３３１がリセット状態）のとき、ノードＮ（トランジスタ４０３、トランジスタ４０４、およびキャパシタ４０２の接続点）の電位をＶ_０とする。そして、ノードＮをフローティングとして、配線３５２の電位がＶ_ｄａｔａ（画素回路３３１が撮像データを出力）になると、ノードＮの電位は、Ｖ_０＋Ｖ_ｄａｔａ−Ｖ_ｒｅｓとなる。したがって、ＣＤＳ回路４００では、画素回路３３１が出力する撮像データの電位からリセット状態のときの電位を差し引くことができ、ノイズ成分を削減することができる。

Ａ／Ｄコンバータ４１０は、コンパレータ回路（ＣＯＭＰ）およびカウンター回路（ＣＯＵＮＴＥＲ）を有する構成とすることができる。Ａ／Ｄコンバータ４１０では、ＣＤＳ回路４００からコンパレータ回路（ＣＯＭＰ）に入力される信号電位と、掃引される基準電位（ＲＡＭＰ）とが比較される。そして、コンパレータ回路（ＣＯＭＰ）の出力に応じてカウンター回路（ＣＯＵＮＴＥＲ）が動作し、複数の配線３５３にデジタル信号が出力される。

＜積層構造＞
図６は、本発明の一態様の撮像装置を説明する断面斜視図である。撮像装置は、層２０１、層２０２、層２０３、層２０４、および層２０５を有する。

なお、本実施の形態では、説明の明瞭化のため、撮像装置を上記５つの層に分割して説明するが、それぞれの層に含まれる要素の種類、数量、位置は本実施の説明に限定されない。例えば、層と層の境近傍にある絶縁層、配線およびプラグなど要素は、本実施の形態の説明とは異なる層に属する場合がある。または、これらとは異なる要素が含まれていてもよい。

層２０１には、例えば、画素回路の読み出し回路、メモリ回路の駆動回路などを設けることができる。

層２０２には、例えば、メモリ回路などを設けることができる。

層２０３には、例えば、画素回路（光電変換デバイスを除く）および画素回路の駆動回路などを設けることができる。

層２０４には、光電変換デバイスを設けることができる。当該光電変換デバイスには、例えば、フォトダイオードなどを用いることができる。なお、当該光電変換デバイスは、画素回路の要素である。

層２０５には、光学変換層を設けることができる。当該光学変換層には、例えば、カラーフィルタなどを用いることができる。また、層２０５は、マイクロレンズアレイ２５５を有することができる。

上述したように、本発明の一態様の撮像装置は、層２０４に設けられる光電変換デバイス、層２０３に設けられる画素回路および画素回路の駆動回路、層２０２に設けられるメモリ回路、層２０１に設けられる画素回路の読み出し回路およびメモリ回路の駆動回路等を有する。

光電変換デバイスは、可視光に感度を有することが好ましい。例えば、光電変換デバイスにシリコンを光電変換層に用いるＳｉフォトダイオードを用いることができる。

画素回路および画素回路の駆動回路等の構成要素には、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタはオフ電流が極めて小さく、画素回路からのデータの不必要な流出を抑えることができる。したがって、複数の画素回路でデータを一斉に取得し、順次読み出しを行うグローバルシャッタ動作を簡易な回路構成で行うことができる。また、画素の駆動回路は、画素回路と共通の工程で形成することができる。

メモリ回路にもＯＳトランジスタを用いることが好ましい。メモリ回路のセルトランジスタにＯＳトランジスタを用いることで、データの不必要な流出を抑えることができ、リフレッシュの頻度を抑えることができる。したがって消費電力を抑えることができる。

画素回路の読み出し回路およびメモリ回路の駆動回路等は、高速動作を要求されるため、移動度の高いトランジスタを用いることが好ましい。例えば、チャネル形成領域にシリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）を用いることが好ましい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。なお、画素回路の駆動回路はＳｉトランジスタで形成されてもよい。

Ｓｉデバイスを複数積層する場合、研磨工程や貼り合わせ工程が複数回必要になる。そのため、工程数が多い、専用の装置が必要、低歩留まりなどの課題があり、製造コストも高い。本発明の一態様では、Ｓｉデバイス上にＯＳトランジスタを用いた回路を形成することで、研磨工程および貼り合わせ工程を削減することができる。よって、歩留まりを向上させることができる。また、撮像装置の生産性を高めることができる。

ＯＳトランジスタは、貼り合わせやバンプ接合などの複雑な工程を用いず、Ｓｉデバイス（Ｓｉトランジスタ、Ｓｉフォトダイオード）上に絶縁層を介して形成することができる。

したがって、本発明の一態様では、層２０１はシリコン基板を含む層とし、層２０１にＳｉトランジスタを有する回路を形成する。そして、層２０１上に層２０２を形成する。層２０２に、ＯＳトランジスタを有する回路を形成する。

また、層２０４はシリコン基板を含む層とし、層２０４に光電変換デバイスとしてＳｉフォトダイオードを形成する。そして、層２０４のＳｉフォトダイオードが形成された面上に層２０３を形成する。層２０３に、ＯＳトランジスタを有する回路を形成する。

そして、層２０１とは反対側の層２０２の面と、層２０４とは反対側の層２０３の面とを貼り合わせることで、層２０１乃至層２０４が重なる積層構成を作製することができる。図６は、層２０１乃至層２０４が重なる積層体の層２０４上に、さらに層２０５を設けた構成である。

Ｓｉデバイスを積層する場合においては、４層の積層であれば、研磨工程および貼り合わせ工程が少なくともそれぞれ３回程度必要になるが、本発明の一態様では、研磨工程が１または２回、貼り合わせ工程は１回とすることができる。

撮像装置を積層構造とすることで、小型の撮像装置を形成することができる。また、各回路を積層することで配線遅延などを抑制することができ、高速動作を行うことができる。

＜回路＞
図７（Ａ）は、層２０１乃至層２０３が有する要素の電気的な接続を説明する簡易的なブロック図である。なお、層２０４が有する光電変換デバイス２４０は、回路上では画素回路３３１（ＰＩＸ）に含まれるため、ここでは図示していない。

画素回路３３１はマトリクス状に並べて設けられ、配線３５１を介して駆動回路３３２（Ｄｒｉｖｅｒ）と電気的に接続される。駆動回路３３２は、画素回路３３１のデータ取得動作および選択動作などの制御を行うことができる。駆動回路３３２には、例えば、シフトレジスタなどを用いることができる。

また、画素回路３３１は、配線３５２を介して読み出し回路３１１（ＲＣ）と電気的に接続される。読み出し回路３１１は、ノイズを削減する相関二重サンプリング回路（ＣＤＳ回路）およびアナログデータをデジタルデータに変換するＡ／Ｄコンバータを有する。

読み出し回路３１１は、配線３５３を介してメモリ回路３２１（ＭＥＭ）と電気的に接続される。メモリ回路３２１は、読み出し回路３１１から出力されたデジタルデータを保持することができる。または、読み出し回路３１１からメモリ回路３２１を介さずに外部にデジタルデータを出力することもできる。

メモリ回路３２１は、配線３５４を介してロードライバ３１２（ＲＤ）と電気的に接続される。また、メモリ回路３２１は、配線３５５を介してカラムドライバ３１３（ＣＤ）と電気的に接続される。ロードライバ３１２はメモリ回路３２１の駆動回路であり、データの書き込みおよび読み出しを制御することができる。カラムドライバ３１３はメモリ回路３２１の駆動回路であり、データの読み出しを制御することができる。

画素回路３３１、読み出し回路３１１およびメモリ回路３２１の接続関係の詳細を図７（Ｂ）のブロック図を用いて説明する。読み出し回路３１１の数は、画素回路３３１と同数であり、一つの画素回路３３１につき、一つの読み出し回路３１１が配線３５２を介して電気的に接続される。また、読み出し回路３１１は複数の配線３５３と接続され、配線３５３のそれぞれは、一つのメモリセル３２１ａと電気的に接続される。なお、読み出し回路３１１とメモリ回路３２１との間にデータ保持回路が設けられていてもよい。

読み出し回路３１１が有するＡ／Ｄコンバータは、所定のビット数分の二値データを並列出力する。したがって、Ａ／Ｄコンバータは、当該ビット数分のメモリセル３２１ａと接続される。例えば、Ａ／Ｄコンバータの出力が８ビットである場合、８個のメモリセル３２１ａと接続される。

上述の構成によって、本発明の一態様の撮像装置では、すべての画素回路３３１で取得したアナログデータのＡ／Ｄ変換を並列して行うことができ、変換されたデジタルデータをメモリ回路３２１に直接書き込むことができる。つまり、撮像からメモリ回路への格納までを高速に行うことができる。また、撮像動作、Ａ／Ｄ変換動作、読み出し動作を並列して行うことも可能である。よって、高速動作が可能な撮像装置を提供することができる。

＜メモリ回路＞
図８（Ａ）は、メモリ回路３２１が有するメモリセル３２１ａと、ロードライバ３１２と、カラムドライバ３１３との接続関係を示す図である。メモリセル３２１ａを構成するトランジスタには、ＯＳトランジスタを用いることができる。

メモリ回路３２１は、一列にｍ（ｍは１以上の整数）個、一行にｎ（ｎは１以上の整数）個、計ｍ×ｎ個のメモリセル３２１ａを有し、メモリセル３２１ａはマトリクス状に配置されている。図８（Ａ）では、メモリセル３２１ａのアドレスも併せて表記している。例えば、［１，１］は１行１列目のアドレスに位置しているメモリセル３２１ａを示し、［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）はｉ行ｊ列目のアドレスに位置しているメモリセル３２１ａを示している。なお、メモリ回路３２１とロードライバ３１２を接続している配線の数は、メモリセル３２１ａの構成、一列中に含まれるメモリセル３２１ａの数などによって決まる。また、メモリ回路３２１とカラムドライバ３１３とを接続している配線の数は、メモリセル３２１ａの構成、一行中に含まれるメモリセル３２１ａの数などによって決まる。

図８（Ｂ）乃至図８（Ｅ）は、メモリセル３２１ａに適用できるメモリセル３２１ａＡ乃至メモリセル３２１ａＤを説明する図である。なお、以下の説明において、ビット線類は、カラムドライバ３１３と接続することができる。また、ワード線類は、ロードライバ３１２と接続することができる。なお、ビット線類は、読み出し回路３１１とも電気的に接続するが、ここでは図示しない。

ロードライバ３１２およびカラムドライバ３１３には、例えば、デコーダ、またはシフトレジスタを用いることができる。なお、ロードライバ３１２およびカラムドライバ３１３は、複数が設けられていてもよい。

［ＤＯＳＲＡＭ］
図８（Ｂ）に、ＤＲＡＭ型のメモリセル３２１ａＡの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。メモリセル３２１ａＡは、トランジスタＭ１１と、キャパシタＣｓと、を有する。

トランジスタＭ１１の第１端子は、キャパシタＣｓの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。キャパシタＣｓの第２端子は、配線ＧＮＤＬと接続されている。配線ＧＮＤＬは、低レベル電位（基準電位）を与える配線である。

配線ＢＩＬは、ビット線として機能する。配線ＷＬは、ワード線として機能する。配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。

データの書き込みおよび読み出しは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＢＩＬとキャパシタＣｓの第１端子を電気的に接続することによって行われる。

トランジスタＭ１１には、ＯＳトランジスタを用いることが好ましい。また、ＯＳトランジスタの半導体層には、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズの一つまたは複数）、亜鉛のいずれか一つまたは複数を有する酸化物半導体を用いることが好ましい。特に、インジウム、ガリウム、亜鉛を有する酸化物半導体を用いることが好ましい。

インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１１としてＯＳトランジスタを用いることによって、トランジスタＭ１１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。

［ＮＯＳＲＡＭ］
図８（Ｃ）に、２つのトランジスタと１つのキャパシタを有するゲインセル型（「２Ｔｒ１Ｃ型」ともいう）のメモリセル３２１ａＢの回路構成例を示す。メモリセル３２１ａＢは、トランジスタＭ１１と、トランジスタＭ３と、キャパシタＣｓと、を有する。

トランジスタＭ１１の第１端子は、キャパシタＣｓの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＷＢＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。キャパシタＣｓの第２端子は、配線ＲＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、キャパシタＣｓの第１端子と接続されている。

配線ＷＢＬは書き込みビット線として機能する。配線ＲＢＬは、読み出しビット線として機能する。配線ＷＬは、ワード線として機能する。配線ＲＬは、キャパシタＣｓの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、配線ＲＬには、基準電位を印加することが好ましい。

配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。

データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＷＢＬとキャパシタＣｓの第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、キャパシタＣｓの第１端子、およびトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、キャパシタＣｓの第１端子の電位、およびトランジスタＭ３のゲートの電位を保持する。

データの読み出しは、配線ＲＬと配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、およびトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、およびトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、キャパシタＣｓの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、キャパシタＣｓの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。

また、図８（Ｄ）に示すように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。図８（Ｄ）に示すメモリセル３２１ａＣは、メモリセル３２１ａＢの配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ１１の第２端子、およびトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル３２１ａＣは、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。

なお、メモリセル３２１ａＢおよびメモリセル３２１ａＣにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１にＯＳトランジスタを用いて、メモリセル３２１ａＢおよびメモリセル３２１ａＣのような２Ｔｒ１Ｃ型のメモリセルを用いた記憶装置をＮＯＳＲＡＭ（Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）という。

また、図８（Ｅ）に、３トランジスタ１キャパシタのゲインセル型（「３Ｔｒ１Ｃ型」ともいう）のメモリセル３２１ａＤの回路構成例を示す。メモリセル３２１ａＤは、トランジスタＭ１１と、トランジスタＭ５と、およびトランジスタＭ６と、キャパシタＣｓと、を有する。

トランジスタＭ１１の第１端子は、キャパシタＣｓの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと電気的に接続されている。キャパシタＣｓの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、キャパシタＣｓの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＬと接続されている。

配線ＢＩＬは、ビット線として機能し、配線ＷＬは、書き込みワード線として機能し、配線ＲＬは、読み出しワード線として機能する。

配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。

データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＢＩＬとキャパシタＣｓの第１端子を接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、キャパシタＣｓの第１端子、およびトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、キャパシタＣｓの第１端子の電位、およびトランジスタＭ５のゲートの電位を保持する。

データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＬに高レベル電位を印加することによって行われる。配線ＲＬが高レベル電位となるので、トランジスタＭ６は導通状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、キャパシタＣｓの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、および配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、キャパシタＣｓの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、キャパシタＣｓの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。

なお、メモリセル３２１ａＤにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１としてＯＳトランジスタを適用した３Ｔｒ１Ｃ型のメモリセル３２１ａＤは、前述したＮＯＳＲＡＭの一態様である。メモリセルは、回路の構成を適宜変更することができる。

＜積層構造１＞
次に、撮像装置の積層構造について、断面図を用いて説明する。

図９は、層２０１乃至層２０５を有し、層２０２と層２０３の間に貼り合わせ面を有する積層体の断面図の一例である。

＜層２０１＞
層２０１は、シリコン基板２１１に設けられた読み出し回路３１１、ロードライバ３１２およびカラムドライバ３１３を有する。ここでは、上記回路の一部として、読み出し回路３１１のＣＤＳ回路が有するキャパシタ４０２およびトランジスタ４０３、読み出し回路３１１のＡ／Ｄコンバータが有するトランジスタ１１５、ならびにロードライバ３１２が有するトランジスタ１１６を示している。キャパシタ４０２の一方の電極およびトランジスタ４０３のソースまたはドレインの一方は電気的に接続されている。

層２０１には、絶縁層２１２、絶縁層２１３、絶縁層２１４、絶縁層２１５、絶縁層２１６、絶縁層２１７、および絶縁層２１８が設けられる。絶縁層２１２は保護膜としての機能を有する。絶縁層２１２、絶縁層２１３、絶縁層２１４、および絶縁層２１７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層２１６は、キャパシタ４０２の誘電体層としての機能を有する。絶縁層２１８は、ブロッキング膜としての機能を有する。

保護膜としては、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜としては、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。キャパシタの誘電体層としては、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。ブロッキング膜としては、水素の拡散を防止する機能を有する膜を用いることが好ましい。

Ｓｉデバイスにおいて、水素はダングリングボンドを終端するために必要とされるが、ＯＳトランジスタの近傍にある水素は、酸化物半導体層中にキャリアを生成する要因の一つとなり、信頼性を低下させる。したがって、Ｓｉデバイスが形成される層とＯＳトランジスタが形成される層との間には、水素のブロッキング膜が設けられることが好ましい。

当該ブロッキング膜としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

図９に示すＳｉトランジスタはシリコン基板２１１にチャネル形成領域を有するフィン型である。Ｓｉトランジスタのチャネル幅方向の断面（図９にＡ１−Ａ２の一点鎖線で示す部位に対応する断面）を図１０（Ａ）に示す。

なお、Ｓｉトランジスタは、図１０（Ｂ）に示すようにプレーナー型であってもよい。または、図１０（Ｃ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板２１１上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。

なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。

＜層２０２＞
層２０２は、層２０１上に形成される。層２０２は、ＯＳトランジスタを有するメモリ回路３２１を有する。ここでは、メモリ回路３２１の一部として、メモリセル３２１ａが有するトランジスタ１１１およびキャパシタ１１２を示している。

層２０２には、絶縁層２２１、絶縁層２２２、絶縁層２２３、絶縁層２２４、絶縁層２２５、絶縁層２２６、絶縁層２２７、絶縁層２２８、および絶縁層２２９が設けられる。また、導電層１３１が設けられる。

絶縁層２２１、絶縁層２２４、絶縁層２２５、絶縁層２２７、および絶縁層２２８は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層２２２は、ゲート絶縁膜としての機能を有する。絶縁層２２３は、保護膜としての機能を有する。絶縁層２２６は、キャパシタの誘電体層としての機能を有する。絶縁層２２９および導電層１３１は、貼り合わせ層としての機能を有する。

ゲート絶縁膜としては、酸化シリコン膜などを用いることができる。貼り合わせ層に関しては後述する。

導電層１３１は、層２０１のキャパシタ４０２の他方の電極と電気的に接続される。トランジスタ１１１のソースまたはドレインの一方は、層２０１のトランジスタ１１５のソースまたはドレインの一方と電気的に接続される。トランジスタ１１１のゲートは、層２０１のトランジスタ１１６のソースまたはドレインの一方と電気的に接続される。トランジスタ１１１のソースまたはドレインの他方は、キャパシタ１１２の一方の電極と電気的に接続される。

図１１（Ａ）にトランジスタ１１１の詳細を示す。図１１（Ａ）に示すトランジスタ１１１は、酸化物半導体層および導電層の積層上に絶縁層を設け、当該酸化物半導体層に達する開口部を設けることでソース電極として機能する導電体７０５およびドレイン電極として機能する導電体７０６を形成するセルフアライン型の構成である。

トランジスタ１１１は、酸化物半導体層に形成されるチャネル形成領域、ソース領域７０３およびドレイン領域７０４のほか、ゲート電極として機能する導電体７０１、ゲート絶縁膜として機能する絶縁体７０２を有する構成とすることができる。上記開口部には少なくとも絶縁体７０２および導電体７０１が設けられる。当該開口部には、さらに酸化物半導体層７０７が設けられていてもよい。

なお、本発明の一態様においては、トランジスタ１１１の構成は上記に限られない。図１１（Ｂ）に示すトランジスタ１１１ａは、図１１（Ａ）に示すトランジスタ１１１の変形例である。トランジスタ１１１ａは、導電体７０１をマスクとして半導体層にソース領域７０３およびドレイン領域７０４を形成するセルフアライン型トランジスタである。

また、図１１（Ｃ）に示すトランジスタ１１１ｂは、図１１（Ａ）に示すトランジスタ１１１の変形例である。トランジスタ１１１ｂは、導電体７０５または導電体７０６と導電体７０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタである。

また、導電体５３５は、図１１（Ｄ）に示すトランジスタ１１１のチャネル幅方向の断面図（図１１（Ａ）にＢ１−Ｂ２の一点鎖線で示す部位に対応する断面図）のように、導電体５３５に対向して設けられるトランジスタ１１１のトップゲートと電気的に接続してもよい。なお、図１１（Ｄ）は図１１（Ａ）のトランジスタを例として示しているが、その他の構造のトランジスタも同様である。または、導電体５３５にトップゲートとは異なる固定電位を供給することができる構成であってもよい。

トランジスタ１１１はバックゲートとして機能する導電体５３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。

＜層２０３＞
層２０３は、層２０４のＳｉフォトダイオードが形成された面上に形成される。層２０３は、ＯＳトランジスタを有する画素回路３３１を有する。ここでは、画素回路３３１の一部として、トランジスタ１０３、トランジスタ１０４、およびトランジスタ１０５を示している。

層２０３には、絶縁層２３１、絶縁層２３２、絶縁層２３３、絶縁層２３４、絶縁層２３５、絶縁層２３６、および絶縁層２３７が設けられる。また、導電層１３２が設けられる。

絶縁層２３１および導電層１３２は、貼り合わせ層としての機能を有する。絶縁層２３２、絶縁層２３３、絶縁層２３４、および絶縁層２３７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層２３５は、保護膜としての機能を有する。絶縁層２３６は、ゲート絶縁膜としての機能を有する。

導電層１３２は、画素回路３３１の出力線として機能する配線３５２と電気的に接続される。

トランジスタ１０３乃至トランジスタ１０６のそれぞれは、図１１（Ａ）乃至図１１（Ｃ）に示すトランジスタ１１１のいずれか一と同様の構成を有する。

＜層２０４＞
層２０４は、光電変換デバイス２４０、絶縁層２４１、絶縁層２４２、および絶縁層２４５を有する。

光電変換デバイス２４０は、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域２４３およびｎ型領域２４４を有する。光電変換デバイス２４０は埋め込み型フォトダイオードであり、ｎ型領域２４４の表面側（電流の取り出し側）に設けられた薄いｐ型領域２４３によって暗電流を抑えノイズを低減させることができる。

絶縁層２４１は、ブロッキング層としての機能を有する。絶縁層２４２は、素子分離層としての機能を有する。絶縁層２４５は、キャリアの流出を抑制する機能を有する。

シリコン基板には画素を分離する溝が設けられ、絶縁層２４５は、層２０５側のシリコン基板表面および当該溝に設けられる。絶縁層２４５が設けられることにより、光電変換デバイス２４０内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層２４５は、迷光の侵入を抑制する機能も有する。したがって、絶縁層２４５により、混色を抑制することができる。なお、層２０５側のシリコン基板表面と絶縁層２４５との間に反射防止膜が設けられていてもよい。

素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成することができる。絶縁層２４５としては、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド樹脂、アクリル樹脂などの有機絶縁膜を用いることができる。なお、絶縁層２４５は多層構成であってもよい。

光電変換デバイス２４０のｎ型領域２４４（カソードに相当）は、薄いｐ型領域を介して層２０３のトランジスタ１０３のソースまたはドレインの一方と電気的に接続される。ｐ型領域２４３（アノード）は、電源線として機能する層２０３の配線１２１と電気的に接続される。

図９に示す積層構造１においては、層２０３に設けられるトランジスタ１０３乃至トランジスタ１０５は、層２０４に設けられる絶縁層２４１上に形成されている。

＜層２０５＞
層２０５は、層２０４上に形成される。層２０５は、遮光層２５１、光学変換層２５０、およびマイクロレンズアレイ２５５を有する。

遮光層２５１は、隣接する画素への光の流入を抑えることができる。遮光層２５１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。

光学変換層２５０には、カラーフィルタを用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。

また、光学変換層２５０に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。

例えば、光学変換層２５０に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層２５０に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層２５０に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。

また、光学変換層２５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス２４０で検知することにより撮像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。

シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ、Ｇｄ_２Ｏ_２Ｓ：Ｐｒ、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ_２、ＢａＦ_２、ＣｅＦ_３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。

光学変換層２５０上にはマイクロレンズアレイ２５５が設けられる。マイクロレンズアレイ２５５が有する個々のレンズを通る光が直下の光学変換層２５０を通り、光電変換デバイス２４０に照射されるようになる。マイクロレンズアレイ２５５を設けることにより、集光した光を光電変換デバイス２４０に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ２５５は、可視光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。

＜貼り合わせ＞
次に、層２０２と層２０３の貼り合わせについて説明する。

層２０２には、絶縁層２２９および導電層１３１が設けられる。導電層１３１は、絶縁層２２９に埋設された領域を有する。また、絶縁層２２９および導電層１３１の表面は、それぞれ高さが一致するように平坦化されている。

層２０３には、絶縁層２３１および導電層１３２が設けられる。導電層１３２は、絶縁層２３１に埋設された領域を有する。また、絶縁層２３１および導電層１３２の表面は、それぞれ高さが一致するように平坦化されている。

ここで、導電層１３１および導電層１３２は、主成分が同一の金属元素であることが好ましい。また、絶縁層２２９および絶縁層２３１は、同一の成分で構成されていることが好ましい。

例えば、導電層１３１、および導電層１３２には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、Ｐｔ、Ａｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層２２９、および絶縁層２３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。

つまり、導電層１３１および導電層１３２のそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層２２９および絶縁層２３１のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層２０２と層２０３の境を接合位置とする、貼り合わせを行うことができる。

なお、導電層１３１および導電層１３２は複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の金属材料であればよい。また、絶縁層２２９および絶縁層２３１も複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の絶縁材料であればよい。

当該貼り合わせによって、導電層１３１および導電層１３２の電気的な接続を得ることができる。また、絶縁層２２９および絶縁層２３１の機械的な強度を有する接続を得ることができる。

金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。

また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。

層２０２と、層２０３とを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。

例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。

上記の貼り合わせにより、層２０３が有する画素回路３３１と、層２０１が有する読み出し回路３１１を電気的に接続することができる。

＜積層構造１の変形例１＞
図１２に、図９に示す積層構造１の変形例を示す。図１２に示す積層構造は、図９に示す積層構造１とは層２０３および層２０４の構成が異なる。図１２に示す変形例１は、画素回路３３１が有するトランジスタ１０３を層２０４に設けた構成である。層２０４において、トランジスタ１０３は、Ｓｉトランジスタで形成される。トランジスタ１０３のソースまたはドレインの一方は、光電変換デバイス２４０と直結され、ソースまたはドレインの他方は、ノードＦＤとして作用する。

この場合、層２０３には、画素回路３３１を構成するトランジスタのうち、トランジスタ１０３を除いたトランジスタが設けられる。図１２では、トランジスタ１０４およびトランジスタ１０５を図示している。

図１２に示す変形例１においては、層２０３に設けられるトランジスタ１０４およびトランジスタ１０５は、層２０４に設けられる絶縁層２４６上に形成されている。

＜積層構造１の変形例２＞
図１３に、図９に示す積層構造１の変形例を示す。図１３に示す積層構造は、図９に示す積層構造１とは層２０１および層２０３の構成が異なる。図１３に示す変形例２は、読み出し回路３１１の構成要素であるＣＤＳ回路４００を層２０３に設けた構成である。なお、図１３では、ＣＤＳ回路４００を画素回路３３１に積層した構成を示しているが、ＣＤＳ回路４００は、画素回路３３１と同一面上に設けられていてもよい。

上記の構成の場合、層２０１には読み出し回路３１１の別の構成要素であるＡ／Ｄコンバータ４１０が設けられる。図１３では、Ａ／Ｄコンバータ４１０の入力トランジスタとして機能するトランジスタ１１７を図示している。トランジスタ１１７のゲートは、層２０２が有する導電層１３１と電気的に接続される。

層２０３は、画素回路３３１に加え、ＣＤＳ回路４００を有する。ここでは、ＣＤＳ回路４００の要素であるキャパシタ４０２、トランジスタ４０３、およびトランジスタ４０４を図示している。トランジスタ４０３、およびトランジスタ４０４は、ＯＳトランジスタで形成することができる。また、層２０３には、絶縁層４２１、絶縁層４２２、絶縁層４２３、絶縁層４２４、絶縁層４２５、絶縁層４２６、および絶縁層４２７が設けられる。

絶縁層４２１、絶縁層４２３、絶縁層４２４、および絶縁層４２７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層４２２は、キャパシタ４０２の誘電体層としての機能を有する。絶縁層４２５は、保護膜としての機能を有する。絶縁層４２６は、ゲート絶縁膜としての機能を有する。

画素回路３３１が接続される配線３５２には、キャパシタ４０２の他方の電極が電気的に接続され、キャパシタ４０２の一方の電極は、トランジスタ４０３のソースまたはドレインの一方およびトランジスタ４０４のソースまたはドレインの一方と電気的に接続される。そして、トランジスタ４０４のソースまたはドレインの他方は、導電層１３２と接続される。導電層１３２と層２０２が有する導電層１３１を貼り合わすことで、ＣＤＳ回路４００とＡ／Ｄコンバータ４１０を電気的に接続することができる。

図１３に示す変形例２においては、層２０３に設けられるトランジスタ１０３乃至トランジスタ１０５は、層２０４に設けられる絶縁層２４１上に形成されている。

＜積層構造２＞
積層構造１およびその変形例では、層２０２と層２０３とを貼り合わせる構成を示したが、その他の層で貼り合わせを行ってもよい。図１４に示す積層構造２は、層２０３と層２０４との間に貼り合わせ面を有する構成である。

この場合、層２０３には、トランジスタ１０３のソースまたはドレインの一方と電気的に接続する導電層１３５が設けられる。また、配線１２１と電気的に接続する導電層１３６が設けられる。導電層１３５、および導電層１３６は、絶縁層２３１に埋設された領域を有する。また、絶縁層２３１、導電層１３５、および導電層１３６の表面は、それぞれ高さが一致するように平坦化されている。

層２０４には、光電変換デバイス２４０のｎ型領域２４４（カソードに相当）と電気的に接続される導電層１３３が設けられる。また、ｐ型領域２４３（アノード）と電気的に接続される導電層１３４が設けられる。また、絶縁層２４６上には絶縁層２４９が設けられる。導電層１３３、および導電層１３４は、絶縁層２４９に埋設された領域を有する。また、絶縁層２４９、導電層１３３、および導電層１３４の表面は、それぞれ高さが一致するように平坦化されている。

ここで、導電層１３３、導電層１３４、導電層１３５、および導電層１３６は、前述した導電層１３１、および導電層１３２と同じ貼り合わせ層である。また、絶縁層２４９は、前述した絶縁層２２９、および絶縁層２３１と同じ貼り合わせ層である。

したがって、導電層１３３と導電層１３５を貼り合わせることで、光電変換デバイスのｎ型領域２４４（カソードに相当）とトランジスタ１０３のソースまたはドレインの一方を電気的に接続することができる。また、導電層１３４と導電層１３６を貼り合わせることで、光電変換デバイスのｐ型領域２４３（アノードに相当）と配線１２１を電気的に接続することができる。また、絶縁層２３１と絶縁層２４９を貼り合わせることで、層２０３と層２０４の電気的な接合および機械的な接合を行うことができる。

図１４に示す積層構造２においては、層２０３に設けられるトランジスタ１０３乃至トランジスタ１０５は、層２０２に設けられる絶縁層２２８上に形成されている。

＜積層構造３＞
図１５に示す積層構造３は、層２０１と層２０２との間に貼り合わせ面を有する構成である。

この場合、層２０１には、キャパシタ４０２の他方の電極と電気的に接続する導電層１４１が設けられる。また、トランジスタ１１５のソースまたはドレインの一方と電気的に接続される導電層１４２が設けられる。また、トランジスタ１１６のソースまたはドレインの一方と電気的に接続される導電層１４３が電気的に接続される。また、絶縁層２１８上には絶縁層２１９が設けられる。導電層１４１、導電層１４２、および導電層１４３は、絶縁層２１９に埋設された領域を有する。また、絶縁層２１９、導電層１４１、導電層１４２、および導電層１４３の表面は、それぞれ高さが一致するように平坦化されている。

層２０２には、層２０３が有する配線３５２と電気的に接続する導電層１３７が設けられる。また、層２０２が有するトランジスタ１１１のソースまたはドレインの一方と電気的に接続する導電層１３８が設けられる。また、トランジスタ１１１のゲートと電気的に接続する導電層１３９が設けられる。導電層１３７、導電層１３８、および導電層１３９は、絶縁層２２９に埋設された領域を有する。また、絶縁層２２９、導電層１３７、導電層１３８、および導電層１３９の表面は、それぞれ高さが一致するように平坦化されている。

ここで、導電層１３７、導電層１３８、導電層１３９、導電層１４１、導電層１４２、および導電層１４３は、前述した導電層１３１、および導電層１３２と同じ貼り合わせ層である。また、絶縁層２１９は、前述した絶縁層２２９、および絶縁層２３１と同じ貼り合わせ層である。

したがって、導電層１３７と導電層１４１を貼り合わせることで、読み出し回路３１１と画素回路３３１を電気的に接続することができる。また、導電層１３８と導電層１４２を貼り合わせることで、読み出し回路３１１とメモリ回路３２１を電気的に接続することができる。また、導電層１３９と導電層１４３を貼り合わせることで、ロードライバ３１２とメモリ回路３２１を電気的に接続することができる。

図１５に示す積層構造３においては、層２０３に設けられるトランジスタ１０３乃至トランジスタ１０５は、層２０４に設けられる絶縁層２４１上に形成されている。

なお、本実施の形態では、層２０１に画素回路の読み出し回路およびメモリ回路の駆動回路を設け、層２０２にメモリ回路を設けた構成を説明したが、これに限らない。例えば、画素回路の駆動回路、ニューラルネットワーク、通信回路、ＣＰＵなどが層２０１または層２０２に設けられていてもよい。

ＯＳトランジスタおよびＳｉトランジスタを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ−ＣＰＵ」ともいう）を実現することができる。なお、Ｎｏｆｆ−ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。

Ｎｏｆｆ−ＣＰＵは、Ｎｏｆｆ−ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ−ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ−ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ−ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。

本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。

図１６（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０（図１６（Ｃ）参照）を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０等を有する。

図１６（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などを有していてもよい。

図１６（Ｃ）は、カバーガラス６２０および接着剤６３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板６１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホールを介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０とワイヤ６７０によって電気的に接続されている。

また、図１６（Ｄ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ６５１（図１６（Ｆ）参照）を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０（図１６（Ｆ）参照）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。

図１６（Ｅ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および側面には、実装用のランド６４１が設けられたＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ−ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。

図１６（Ｆ）は、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図である。ランド６４１は電極パッド６６１と電気的に接続され、電極パッド６６１はイメージセンサチップ６５１またはＩＣチップ６９０とワイヤ６７１によって電気的に接続されている。

イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。

本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。

（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７（Ａ）乃至図１７（Ｆ）に示す。

図１７（Ａ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。

図１７（Ｂ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。

図１７（Ｃ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。

図１７（Ｄ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。

図１７（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。

図１７（Ｆ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。

本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。

本実施例では、ＯＳトランジスタのバックゲートに印加する電位と、当該ＯＳトランジスタの電気的特性との関係について説明する。ＯＳトランジスタの電気的特性として、具体的には、ＯＳトランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性、および、ＯＳトランジスタのドレイン電流のノイズを評価した。なお、Ｉｄ−Ｖｇ特性の測定には、キーサイトテクノロジー製半導体デバイスアナライザーを用いた。

なお、ＯＳトランジスタのドレイン電流のノイズは、１／ｆノイズ測定システムを用いて得られた、ドレイン電流のノイズパワーのスペクトル密度Ｓ_Ｉｄをドレイン電流Ｉｄで規格化した値（Ｓ_Ｉｄ／Ｉｄ^２）により評価することができる。

本実施例では、トランジスタのドレイン電流のノイズの測定に、キーサイトテクノロジー社製の１／ｆノイズ測定システムを用いた。半導体デバイスアナライザーには、キーサイトテクノロジー Ｂ１５００Ａを用い、シグナル・ソース・アナライザには、キーサイトテクノロジー Ｅ５０５２Ｂを用いた。プローバには、Ｃａｓｃａｄｅ Ｍｉｃｒｏｔｅｃｈ社製ＳＵＭＭＩＴ １１０００Ｂ−Ｍ（温度調節機能（２１３Ｋから４７３Ｋまで）付き）を用いた。測定は、暗環境下で実施した。上記測定の範囲は、測定機の電圧および電流の仕様の範囲（２００Ｖ／１Ａ、または１００Ｖ／１００ｍＡ）、ならびに周波数の測定の範囲（１Ｈｚ乃至１００ｋＨｚ）以内とした。

次に、半導体パラメータアナライザー、および１／ｆノイズ測定システムを用いて評価した試料について説明する。

上記試料として、ＯＳトランジスタを有する試料を作製した。当該試料が有するＯＳトランジスタの断面図を、図１８に示す。当該ＯＳトランジスタは、先の実施の形態で説明したトランジスタ１０５に適用することができる。

図１８に示すトランジスタ１１１Ａは、図１１（Ａ）に示したトランジスタ１１１の変形例である。なお、トランジスタ１１１Ａにおいて、トランジスタ１１１を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、トランジスタ１１１Ａの構成材料については、先の実施の形態で詳細に説明した材料を用いることができる。

トランジスタ１１１Ａは、トランジスタ１１１とは、酸化物半導体層７０７を有さないことが異なる。また、導電体７０５上に絶縁体７１３を有し、導電体７０６上に絶縁体７１４を有することが異なる。また、導電体７０５下に酸化物層７１１を有し、導電体７０６下に酸化物層７１２を有することが異なる。また、導電体５３５上の絶縁体は、絶縁体７０８と、絶縁体７０９との積層構造を有する。

トランジスタ１１１Ａにおいて、半導体層７１０は、チャネルが形成される領域を有する酸化物半導体層である。また、絶縁体７０８、および絶縁体７０９は、ゲート絶縁膜として機能する。また、絶縁体７１３、および絶縁体７１４は、酸素の透過を抑制するバリア層として機能することが好ましい。また、酸化物層７１１、および酸化物層７１２は、酸素の透過を抑制する機能を有することが好ましい。

本実施例では、導電体５３５として、窒化チタンと、タングステンと、窒化チタンとの積層構造を用いた。また、絶縁体７０８として、酸化ハフニウムを用い、絶縁体７０９として、酸化シリコンを用いた。

また、半導体層７１０として、２層の積層構造を用いた。半導体層７１０の絶縁体７０９側の層として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて、５ｎｍの膜厚で形成された金属酸化物を用いた。半導体層７１０の酸化物層７１１側および酸化物層７１２側の層として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用いて、１５ｎｍの膜厚で形成された金属酸化物を用いた。

また、酸化物層７１１、および酸化物層７１２として、スパッタリング法によって形成されたＩｎ−Ｇａ−Ｚｎ酸化物を用いた。また、導電体７０５、および導電体７０６として、スパッタリング法によって形成された窒化タンタルを用いた。また、絶縁体７１３、および絶縁体７１４として、窒化シリコンと、酸化シリコンとの積層構造を用いた。

また、絶縁体７０２として、ＣＶＤ法によって形成された酸化窒化シリコンを用いた。また、導電体７０１として、窒化チタンと、タングステンとの積層構造を用いた。

試料が有するＯＳトランジスタの、チャネル長Ｌの設計値およびチャネル幅Ｗの設計値は、Ｌ／Ｗ＝３６０ｎｍ／３６０ｎｍである。

以上が、本実施例で作製した試料の説明である。

作製した試料が有するＯＳトランジスタについて、Ｉｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性の測定は、ドレイン電位Ｖｄを０．３Ｖとし、ソース電位Ｖｓを０Ｖとし、ボトムゲート電位Ｖｂｇを可変（−２Ｖから３Ｖまでの１Ｖ刻み）とし、トップゲート電位Ｖｇを−４．０Ｖから４．０Ｖまで０．０４Ｖステップで掃引させた。

図１９に試料が有するＯＳトランジスタのＩｄ−Ｖｇ特性の測定結果を示す。図１９において、横軸はトップゲート電位Ｖｇ［Ｖ］である。また、縦軸は、ドレイン電流Ｉｄ［Ａ］である。

図１９に示すように、Ｖｂｇが−２Ｖから３Ｖの範囲では、ゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、ゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比（オン／オフ比）は１０^６以上であった。

ここで、ＶｂｇにＸ［Ｖ］の電位を印加した場合の、しきい値電圧をＶｔｈ_{Ｖｂｇ＝Ｘ}と表記する。図１９に示すように、Ｖｂｇが−２Ｖから３Ｖの範囲において、Ｖｔｈ_{Ｖｂｇ＝Ｘ}は、１．６９Ｖ乃至−１．６２Ｖの範囲の値であった。このとき、ゲートに（Ｖｔｈ_{Ｖｂｇ＝Ｘ}−２）［Ｖ］の電位を印加したときのドレイン電流の値に対する、ゲートに（Ｖｔｈ_{Ｖｂｇ＝Ｘ}＋２）［Ｖ］の電位を印加したときのドレイン電流の値の比（オン／オフ比）は、１０^６以上であった。また、ゲートに（Ｖｔｈ_{Ｖｂｇ＝Ｘ}−１）［Ｖ］の電位を印加したときのドレイン電流の値に対する、ゲートに（Ｖｔｈ_{Ｖｂｇ＝Ｘ}＋１）［Ｖ］の電位を印加したときのドレイン電流の値の比（オン／オフ比）は、１０^６以上であった。

したがって、本実施例の試料のＯＳトランジスタでは、Ｖｂｇが−２Ｖから３Ｖの範囲において、オン／オフ比が確保でき、正常なスイッチング特性が得られることが確認された。

次に、１／ｆノイズ測定システムを用いて、試料が有するＯＳトランジスタのドレイン電流のノイズを評価した結果について説明する。

図２０（Ａ）、および図２０（Ｂ）に、試料が有するＯＳトランジスタにおいて、１／ｆノイズ測定システムを用いて得られた結果を示す。なお、１／ｆノイズ測定システムを使用する際、Ｖｂｇは、−２Ｖ、−１Ｖ、０Ｖ、１Ｖ、２Ｖ、または３Ｖとした。

図２０（Ａ）において、横軸は、ノイズの周波数ｆ（Ｆｒｅｑｕｅｎｃｙ）［Ｈｚ］であり、当該ノイズの周波数ｆの範囲は、１０Ｈｚ以上１０００Ｈｚ以下である。また、縦軸は、ドレイン電流のノイズパワーのスペクトル密度をドレイン電流で規格化した値Ｓ_Ｉｄ／Ｉｄ^２［／Ｈｚ］である。

図２０（Ｂ）において、横軸は、バックゲートに印加した電圧Ｖｂｇ［Ｖ］である。縦軸は、ノイズの周波数ｆが１００Ｈｚにおける、ドレイン電流のノイズパワーのスペクトル密度をドレイン電流で規格化した値Ｓ_Ｉｄ／Ｉｄ^２［／Ｈｚ］である。

図２０（Ａ）から、１０Ｈｚ乃至１０００Ｈｚの範囲の周波数において、ノイズの周波数依存性がほぼ１／ｆに比例していることが分かる。

図２０（Ａ）、および図２０（Ｂ）から、Ｖｂｇが０Ｖおよびその近傍において、Ｖｂｇが大きいほど、ドレイン電流のノイズパワーのスペクトル密度をドレイン電流で規格化した値（Ｓ_Ｉｄ／Ｉｄ^２）が小さくなる傾向が見られた。また、Ｖｂｇに０Ｖ以上の電位を印加した場合の、ドレイン電流のノイズパワーのスペクトル密度をドレイン電流で規格化した値（Ｓ_Ｉｄ／Ｉｄ^２）は、Ｖｂｇに負の電位を印加した場合よりも小さいことが示唆された。

本実施例で説明したＯＳトランジスタは、バックゲートに印加する電位を制御することで、１／ｆノイズを小さくすることができる。

本実施例は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。

１０３ トランジスタ
１０３ａ トランジスタ
１０３ｂ トランジスタ
１０４ トランジスタ
１０４ａ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０６ａ トランジスタ
１０６ｂ トランジスタ
１０８ キャパシタ
１１１ トランジスタ
１１１ａ トランジスタ
１１１ｂ トランジスタ
１１１Ａ トランジスタ
１１２ キャパシタ
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１２１ 配線
１２２ 配線
１２３ 配線
１２６ 配線
１２７ 配線
１２８ 配線
１３１ 導電層
１３２ 導電層
１３３ 導電層
１３４ 導電層
１３５ 導電層
１３６ 導電層
１３７ 導電層
１３８ 導電層
１３９ 導電層
１４１ 導電層
１４２ 導電層
１４３ 導電層
１５１ 配線
１５２ 配線
１５３ 配線
１５４ 配線
２０１ 層
２０２ 層
２０３ 層
２０４ 層
２０５ 層
２１１ シリコン基板
２１２ 絶縁層
２１３ 絶縁層
２１４ 絶縁層
２１５ 絶縁層
２１６ 絶縁層
２１７ 絶縁層
２１８ 絶縁層
２１９ 絶縁層
２２１ 絶縁層
２２２ 絶縁層
２２３ 絶縁層
２２４ 絶縁層
２２５ 絶縁層
２２６ 絶縁層
２２７ 絶縁層
２２８ 絶縁層
２２９ 絶縁層
２３１ 絶縁層
２３２ 絶縁層
２３３ 絶縁層
２３４ 絶縁層
２３５ 絶縁層
２３６ 絶縁層
２３７ 絶縁層
２４０ 光電変換デバイス
２４１ 絶縁層
２４２ 絶縁層
２４３ ｐ型領域
２４４ ｎ型領域
２４５ 絶縁層
２４６ 絶縁層
２４９ 絶縁層
２５０ 光学変換層
２５１ 遮光層
２５５ マイクロレンズアレイ
３１１ 読み出し回路
３１２ ロードライバ
３１３ カラムドライバ
３２１ メモリ回路
３２１ａ メモリセル
３２１ａＡ メモリセル
３２１ａＢ メモリセル
３２１ａＣ メモリセル
３２１ａＤ メモリセル
３３１ 画素回路
３３２ 駆動回路
３５１ 配線
３５２ 配線
３５３ 配線
３５４ 配線
３５５ 配線
４００ ＣＤＳ回路
４０１ 抵抗
４０２ キャパシタ
４０３ トランジスタ
４０４ トランジスタ
４０５ キャパシタ
４１０ Ａ／Ｄコンバータ
４２１ 絶縁層
４２２ 絶縁層
４２３ 絶縁層
４２４ 絶縁層
４２５ 絶縁層
４２６ 絶縁層
４２７ 絶縁層
５３５ 導電体
５４５ 半導体層
５４６ 絶縁層
６１０ パッケージ基板
６１１ パッケージ基板
６２０ カバーガラス
６２１ レンズカバー
６３０ 接着剤
６３５ レンズ
６４０ バンプ
６４１ ランド
６５０ イメージセンサチップ
６５１ イメージセンサチップ
６６０ 電極パッド
６６１ 電極パッド
６７０ ワイヤ
６７１ ワイヤ
６９０ ＩＣチップ
７０１ 導電体
７０２ 絶縁体
７０３ ソース領域
７０４ ドレイン領域
７０５ 導電体
７０６ 導電体
７０７ 酸化物半導体層
７０８ 絶縁体
７０９ 絶縁体
７１０ 半導体層
７１１ 酸化物層
７１２ 酸化物層
７１３ 絶縁体
７１４ 絶縁体
９１１ 筐体
９１２ 表示部
９１３ スピーカ
９１９ カメラ
９３２ 表示部
９３３ 筐体兼リストバンド
９３９ カメラ
９５１ 支持台
９５２ カメラユニット
９５３ 保護カバー
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
９７７ スピーカ
９７８ マイク
９８１ 筐体
９８２ 表示部
９８３ 操作ボタン
９８４ 外部接続ポート
９８５ スピーカ
９８６ マイク
９８７ カメラ

Claims (15)

1. 光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、第１の配線と、第２の配線と、を有し、
   前記第２のトランジスタは、第１のゲートと、第２のゲートと、第１の半導体層と、を有し、
   前記第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、
   前記第１の半導体層、および前記第２の半導体層のそれぞれは、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、
   前記光電変換デバイスの一方の端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方、前記キャパシタの一方の電極、および前記第３のトランジスタの前記第３のゲートと電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のゲートは、第１の電位が与えられる前記第１の配線と電気的に接続され、
   前記第４のゲートは、前記第１の電位よりも大きい第２の電位が与えられる前記第２の配線と電気的に接続されている、
   撮像装置。
2. 請求項１において、
   前記第２のトランジスタは、前記第２のゲートに前記第１の電位を印加した状態において、オン／オフ比が１０^６以上であり、
   前記第３のトランジスタは、前記第４のゲートに前記第２の電位を印加した状態において、オン／オフ比が１０^６以上である、
   撮像装置。
3. 請求項１において、
   前記第２のトランジスタは、前記第２のゲートに前記第１の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、前記第１のゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、前記第１のゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比が１０^６以上であり、
   前記第３のトランジスタは、前記第４のゲートに前記第２の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、前記第３のゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、前記第３のゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比が１０^６以上である、
   撮像装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第２のトランジスタ、および前記第３のトランジスタは、同一の絶縁層上に形成されている、
   撮像装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記第１のトランジスタ、および前記第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、
   前記金属酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する、
   撮像装置。
6. 光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、第２の配線と、を有し、
   前記第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、
   前記第２の半導体層は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、
   前記光電変換デバイスの一方の端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方、前記キャパシタの一方の電極、および前記第３のトランジスタの前記第３のゲートと電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第４のゲートは、０Ｖ以上３Ｖ以下の電位が与えられる前記第２の配線と電気的に接続されている、
   撮像装置。
7. 光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、第２の配線と、第３の配線と、を有し、
   前記第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、
   前記第２の半導体層は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、
   前記光電変換デバイスの一方の端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方、前記キャパシタの一方の電極、および前記第３のトランジスタの前記第３のゲートと電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記光電変換デバイスの他方の端子は、第３の電位が与えられる前記第３の配線と電気的に接続され、
   前記第４のゲートは、前記第３の電位よりも大きい第２の電位が与えられる前記第２の配線と電気的に接続されている、
   撮像装置。
8. 請求項７において、
   前記第３のトランジスタは、前記第４のゲートに前記第２の電位を印加した状態において、オン／オフ比が１０^６以上である、
   撮像装置。
9. 請求項７において、
   前記第３のトランジスタは、前記第４のゲートに前記第２の電位を印加し、ドレイン電位を０．３Ｖとし、ソース電位を０Ｖとした状態において、前記第３のゲートに−３Ｖの電位を印加したときのドレイン電流の値に対する、前記第３のゲートに＋３Ｖの電位を印加したときのドレイン電流の値の比が１０^６以上である、
   撮像装置。
10. 請求項６乃至請求項９のいずれか一において、
    前記第１のトランジスタ、前記第２のトランジスタ、および前記第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、
    前記金属酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する、
    撮像装置。
11. 請求項１乃至請求項１０のいずれか一において、
    前記光電変換デバイスは、光電変換層にシリコンを有するフォトダイオードである、
    撮像装置。
12. 光電変換デバイスと、第１のトランジスタ乃至第４のトランジスタと、キャパシタと、出力線と、を有し、
    前記第２のトランジスタは、第１のゲートと、第２のゲートと、第１の半導体層と、を有し、
    前記第３のトランジスタは、第３のゲートと、第４のゲートと、第２の半導体層と、を有し、
    前記第１の半導体層、および前記第２の半導体層のそれぞれは、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する酸化物層であり、
    前記光電変換デバイスの一方の端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方、前記キャパシタの一方の電極、および前記第３のトランジスタの前記第３のゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記出力線に電気的に接続されている撮像装置の駆動方法であって、
    前記光電変換デバイスに照射された光の照度に対応する撮像データを前記出力線に出力する期間において、第１の電位を前記第２のゲートに印加し、前記第１の電位よりも大きい第２の電位を前記第４のゲートに印加する、
    撮像装置の駆動方法。
13. 請求項１２において、
    前記第２のトランジスタ、および前記第３のトランジスタは、同一の絶縁層上に形成されている、
    撮像装置の駆動方法。
14. 請求項１２または請求項１３において、
    前記第１のトランジスタ、および前記第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、
    前記金属酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、および錫のいずれか一または複数）と、亜鉛と、を有する、
    撮像装置の駆動方法。
15. 請求項１２乃至請求項１４のいずれか一において、
    前記光電変換デバイスは、光電変換層にシリコンを有するフォトダイオードである、
    撮像装置の駆動方法。

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