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JP2021048152A - 半導体素子および半導体装置 - Google Patents

半導体素子および半導体装置 Download PDF

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Shota Kitamura
章太 北村
山口　哲司
Tetsuji Yamaguchi
哲司 山口
若原　昭浩
Akihiro Wakahara
昭浩 若原
啓輔 山根
Keisuke Yamane
啓輔 山根
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Abstract

【課題】シリコン基板にIII−Ｖ族化合物半導体層を成長させて構成される半導体素子の電荷の移動の阻害を防ぐ。【解決手段】半導体素子１００は、シリコン基板１１０と第１の化合物半導体層１４０と第２の化合物半導体層１５０と電極１２１，１７０とを具備する。電極１２１は、信号線３を介して制御回路２に接続される。制御回路は電荷の移動の制御を行う。【選択図】図１

Description

本開示は、半導体素子および半導体装置に関する。詳しくは、化合物半導体により構成される半導体素子および当該半導体素子を使用する半導体装置に関する。
従来、単結晶シリコンの基板に化合物半導体層を形成して構成された半導体素子が使用されている。例えば、シリコン基板にIII−Ｖ族化合物半導体であるヒ化ガリウム（ＧａＡｓ）等をエピタキシャル成長させる半導体素子が使用されている。しかし、シリコン（Ｓｉ）とIII−Ｖ族化合物半導体とは格子定数が大きく異なるため、III−Ｖ族化合物半導体には結晶欠陥が多く発生していた。そこで、シリコン基板とIII−Ｖ族化合物半導体との間にバッファ層としてリン化ガリウム（ＧａＰ）を配置する半導体素子が提案されている（例えば、特許文献１参照。）。
特開２００６−２１６９６８号公報
上述の従来技術は、III−Ｖ族化合物半導体を発光素子に適用したものである。バッファ層としてＧａＰを使用したIII−Ｖ族化合物半導体を受光素子に適用する場合には、各層のバンドギャップの違いが問題となる。具体的には、ＧａＰのバンドギャップがＳｉやIII−Ｖ族化合物半導体より大きいため、キャリアがＧａＰ層の領域を通過する際の障壁となり、電荷の移動が阻害されるという問題がある。
本開示は、上述した問題点に鑑みてなされたものであり、シリコン基板にIII−Ｖ族化合物半導体層を成長させて構成される半導体素子の電荷の移動の阻害を防ぐことを目的としている。
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、シリコン基板と、上記シリコン基板に形成される第１の化合物半導体層と、上記第１の化合物半導体層に積層される第２の化合物半導体層と、上記シリコン基板に配置されて上記第１の化合物半導体層を介した上記シリコン基板および上記第２の化合物半導体層の間の電荷の移動の制御を行う電極とを具備する半導体素子である。
また、この第１の態様において、上記第１の化合物半導体層は、ＧａおよびＰを含んでもよい。
また、この第１の態様において、上記第２の化合物半導体層は、Ｇａ、Ａｓ、ＰおよびＮを含んでもよい。
また、この第１の態様において、上記第１の化合物半導体層は、５０ｎｍ以下の膜厚に構成されてもよい。
また、この第１の態様において、上記第２の化合物半導体層は、３μｍ以上の膜厚に構成されてもよい。
また、この第１の態様において、上記電極は、上記シリコン基板の表面に配置され、上記第１の化合物半導体層は、上記シリコン基板の表面とは異なる面である裏面に形成されてもよい。
また、この第１の態様において、上記第２の化合物半導体層に隣接して配置されて上記電極との間に上記電荷の移動を制御する電圧が印加される第２の電極をさらに具備してもよい。
また、この第１の態様において、上記第２の電極は、透明電極により構成されてもよい。
また、この第１の態様において、上記第２の化合物半導体層に隣接して配置される固定電荷を有する誘電体により構成される固定電荷膜をさらに具備し、上記第２の電極は、上記固定電荷膜の固定電荷に基づいて上記第２の化合物半導体層に形成される電荷蓄積領域により構成されてもよい。
また、この第１の態様において、上記第２の化合物半導体層に積層されて上記第２の化合物半導体層とは異なる導電型に構成される第３の化合物半導体層をさらに具備してもよい。
また、この第１の態様において、上記第２の化合物半導体層を囲繞して分離する分離部をさらに具備してもよい。
また、この第１の態様において、上記分離部は、固定電荷を有する誘電体により構成されてもよい。
また、この第１の態様において、上記分離部は、上記第２の化合物半導体層とは異なる導電型に構成される化合物半導体により構成されてもよい。
また、この第１の態様において、上記電極は、光電変換により上記第２の化合物半導体層に生成される上記電荷の移動の制御を行ってもよい。
また、この第１の態様において、上記電極は、上記電荷を上記シリコン基板に移動させる制御信号を印加することにより上記制御を行ってもよい。
また、この第１の態様において、上記シリコン基板に配置されて上記移動した電荷を保持する電荷保持部をさらに具備してもよい。
また、この第１の態様において、上記保持された電荷に基づいて画像信号を生成する画像信号生成回路をさらに具備してもよい。
また、この第１の態様において、上記シリコン基板を囲繞して分離する分離層をさらに具備してもよい。
また、この第１の態様において、上記電極は、上記第２の化合物半導体層において発光させるために再結合させる電荷の移動を制御してもよい。
また、本開示の第２の態様は、シリコン基板と、上記シリコン基板に形成される第１の化合物半導体層と、上記第１の化合物半導体層に積層される第２の化合物半導体層と、上記シリコン基板に配置されて上記第１の化合物半導体層を介した上記シリコン基板および上記第２の化合物半導体層の間の電荷の移動の制御を行う電極と、上記制御のための制御信号を上記電極に供給する制御回路とを具備する半導体装置である。
上述の態様を採ることにより、第１の化合物半導体層を介したシリコン基板および第２の化合物半導体層の間の電荷の移動が制御されるという作用をもたらす。
本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。 本開示の実施の形態に係る半導体素子のバンド構造の一例を示す図である。 本開示の第２の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第３の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第４の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第４の実施の形態に係る画素の回路構成の一例を示す図である。 本開示の第４の実施の形態に係る画素の構成例を示す図である。 本開示の第４の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第４の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第５の実施の形態に係る画素の構成例を示す図である。 本開示の第６の実施の形態に係る画素の構成例を示す図である。 本開示の第７の実施の形態に係る画素の構成例を示す図である。 本開示の第８の実施の形態に係る画素の構成例を示す図である。 本開示の第９の実施の形態に係る画素の構成例を示す図である。
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．第７の実施の形態
８．第８の実施の形態
９．第９の実施の形態
＜１．第１の実施の形態＞
［半導体素子の構成］
図１は、本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。同図は、半導体装置１の構成例を表す図である。同図の半導体装置１は、半導体素子１００と、制御回路２とを備える。なお、同図は、半導体装置１および半導体素子１００の構成の概略を説明する図である。
半導体素子１００は、化合物半導体層を含む半導体の素子である。同図の半導体素子１００は、２端子素子に構成され、一端が接地されて他端が信号線３を介して制御回路２に接続される。制御回路２は、接地電位を基準とする制御信号を生成し、信号線３を介して半導体素子１００に供給する。なお、同図の半導体装置１の構成は、この例に限定されない。例えば、半導体素子１００の一端を接地電位以外の電位にする構成を採ることもできる。
同図の半導体素子１００は、シリコン基板１１０と、電極１２１と、第１の化合物半導体層１４０と、第２の化合物半導体層１５０と、第２の電極１７０とを備える。シリコン基板１１０に電極１２１および化合物半導体層（第１の化合物半導体層１４０および第２の化合物半導体層１５０）が配置される。電極１２１はシリコン基板１１０の表面に配置される。化合物半導体層は、シリコン基板１１０の表面とは異なる面である裏面に配置される。
シリコン基板１１０は、Ｓｉにより構成される基板である。このシリコン基板１１０には、単結晶Ｓｉのウェハー等を使用することができる。また、シリコン基板１１０は、例えば、ｎ型の導電型に構成することができる。
第１の化合物半導体層１４０は、シリコン基板１１０に形成される化合物半導体層である。この第１の化合物半導体層１４０には、例えば、ガリウム（Ｇａ）およびリン（Ｐ）を含む化合物半導体を使用することができる。例えば、リン化ガリウム（ＧａＰ）を第１の化合物半導体層１４０として使用することができる。以下、ＧａＰにより構成される半導体を第１の化合物半導体層１４０と想定する。このＧａＰによる第１の化合物半導体層１４０は、後述する第２の化合物半導体層１５０をシリコン基板１１０に形成する際のバッファ層として配置することができる。また、第１の化合物半導体層１４０は、ｉ型およびｎ型の導電型に構成することができる。
第２の化合物半導体層１５０は、第１の化合物半導体層１４０に積層される化合物半導体層である。この第２の化合物半導体層１５０は、所定の膜厚、例えば、１μｍ以上の膜厚に構成され、光電変換等の光との相互作用を生じる半導体層である。第２の化合物半導体層１５０には、例えば、Ｇａ、ヒ素（Ａｓ）、Ｐおよび窒素（Ｎ）を含む化合物半導体を使用することができる。例えば、ＧａＡｓＰＮ半導体を第２の化合物半導体層１５０として使用することができる。このＧａＡｓＰＮ半導体は、シリコン基板１１０を構成するＳｉとの間の格子定数差が小さく、可視光を吸収可能な半導体である。第２の化合物半導体層１５０は、ｉ型の導電型に構成することができる。また、第２の化合物半導体層１５０をｎ型の導電型に構成することもできる。なお、第２の化合物半導体層１５０を３μｍ以上の膜厚に構成すると好適である。十分な光吸収を行うことができ、光電変換の効率が向上するためである。
電極１２１は、シリコン基板１１０の第１の化合物半導体層１４０が形成される面とは異なる面に配置される電極である。この電極１２１は、第１の化合物半導体層１４０を介したシリコン基板１１０および第２の化合物半導体層１５０の間の電荷の移動を制御する。電極１２１は、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属や半導体、多結晶シリコン等により構成することができる。
第２の電極１７０は、第２の化合物半導体層１５０に隣接して配置される電極である。この第２の電極１７０は、電極１２１との間に第１の化合物半導体層１４０の電荷の移動を制御する電圧が印加される電極である。第２の電極１７０は、電極１２１と同様の部材により構成することができる。また、半導体素子１００を光半導体として使用する際には、第２の電極１７０を透明電極、例えば、ＩＴＯ（Indium Tin Oxide）により構成することができる。
上述のようにＧａＰによる第１の化合物半導体層１４０はバッファ層として使用することができる。シリコン基板１１０を構成するＳｉとの格子定数の差が小さいためである。また、第２の化合物半導体層１５０は、エピタキシャル成長によりシリコン基板１１０上に成膜することができる。しかし、このエピタキシャル成長の際、第２の化合物半導体層１５０に含まれるＮがシリコン基板１１０と反応して、シリコン基板１１０表面が変質する。第１の化合物半導体層１４０を配置することにより、第２の化合物半導体層１５０に含まれるＮのシリコン基板１１０の表面への付着を防止し、シリコン基板１１０表面の変質を防ぐことができる。また、第１の化合物半導体層１４０を配置することによりシリコン基板１１０および第２の化合物半導体層１５０との間の熱膨張係数の差を吸収し、第２の化合物半導体層１５０を成膜する際の応力を軽減することができる。
第１の化合物半導体層１４０は、シリコン基板１１０の臨界膜厚を超えない膜厚に構成すると好適できる。ここで、臨界膜厚とは、Ｓｉとの格子定数の相違を第１の化合物半導体層１４０の内部応力の蓄積として吸収可能な膜厚である。この臨界膜厚を超える膜厚の第１の化合物半導体層１４０を形成すると、シリコン基板１１０および第１の化合物半導体層１４０の格子定数の相違を吸収することができず、第１の化合物半導体層１４０にミスフィットによる結晶欠陥（転位）を生じることとなる。第１の化合物半導体層１４０の臨界膜厚として２０ｎｍの膜厚を適用することができる。
半導体素子１００を受光素子に適用する場合には、第２の電極１７０を介して光を第２の化合物半導体層１５０に入射させる。この入射された光により第２の化合物半導体層１５０において光電効果による電荷が生成される。この場合には、電極１２１は、この生成された電荷の移動の制御を行う。具体的には、制御回路２は、第２の化合物半導体層１５０において生成された電荷をシリコン基板１１０に移動させる制御信号を生成し、電極１２１に供給する。これにより、電極１２１および第２の電極１７０の間に制御信号が印加される。この制御電圧は、バイアス電圧として第１の化合物半導体層１４０および第２の化合物半導体層１５０に印加される。第２の化合物半導体層１５０において生成された電荷は、この制御信号により移動する。例えば、接地電位に対して正極性の制御電圧を電極１２１に印加した場合には、光電変換により生成された電荷のうちの電子が第１の化合物半導体層１４０を介してシリコン基板１１０に移動する。一方、光電変換により生成させた電荷のうちの正孔は、第２の電極１７０に移動する。
半導体素子１００を発光素子に適用する場合には、第２の化合物半導体層１５０に注入された電荷が再結合により消失する際に生成された光が第２の電極１７０を介して外部に照射される。電極１２１には、第２の化合物半導体層１５０において発光させるために再結合させる電荷の移動を制御する制御信号が供給される。具体的には、第２の化合物半導体層１５０に電荷を注入するための駆動電圧が制御回路２により生成されて電極１２１に印加される。
何れの場合においても、半導体素子１００において、第１の化合物半導体層１４０を介した電荷の移動を生じる。第１の化合物半導体層１４０とシリコン基板１１０および第２の化合物半導体層１５０との間のバンドギャップの違いが問題となる。バンドギャップの違いにより生じる障壁が電荷の移動の障害となるためである。
［半導体素子のバンド構造］
図２は、本開示の実施の形態に係る半導体素子のバンド構造の一例を示す図である。同図は、半導体素子１００のバンド構造の一例を表した図である。同図において、領域３０１は第２の化合物半導体層１５０の領域を表し、領域３０２は第１の化合物半導体層１４０の領域を表し、領域３０３はシリコン基板１１０の領域を表す。
同図におけるＡは、制御電圧が印加されない場合のバンド構造を表す図である。領域３０１の第２の化合物半導体層１５０のバンドギャップは略１．５ｅＶであり、領域３０３のシリコン基板１１０のバンドギャップは１．１ｅＶである。これに対し、領域３０２の第１の化合物半導体層１４０のバンドギャップは２．２ｅＶとなっており、第２の化合物半導体層１５０およびシリコン基板１１０より広いバンドギャップになる。このため、伝導帯の電子が第２の化合物半導体層１５０（領域３０１）からシリコン基板１１０（領域３０３）に移動する際の障壁となり、移動が阻害される。このため、移動速度も低下する。
同図におけるＢは、制御電圧を印加した場合の例を表した図である。第２の電極１７０に対して電極１２１に正極性の制御電圧を印加してバイアス電圧を供給すると、ポテンシャルが変化して領域３０２が薄くなる。領域３０１に入射した入射光３０４により光電効果を生じると、生成された電荷のうちの電子３０５はトンネル効果により領域３０２を透過して領域３０３のシリコン基板１１０に移動する。このトンネル効果により電子３０５の移動が可能になる。なお、光電効果により生成された電荷のうちの正孔３０６は、領域３０１の内部を移動して第２の電極１７０に到達する。このようなトンネル効果は、領域３０２の第１の化合物半導体層１４０の膜厚を薄くすることにより得ることができる。具体的には、領域３０２の第１の化合物半導体層１４０の膜厚を５０ｎｍ以下にすることにより、顕著なトンネル効果を生じさせることができる。なお、上述のトンネル効果の機構には、ダイレクトなトンネリングやＦＮ（Fowler-Nordheim）トンネリングなどの機構が考えられ、１つのトンネリングに限定されるわけではない。いずれにせよ、第１の化合物半導体層１４０の膜厚が薄いことがこれらのトンネル効果の機構の要因になる。
このように、バンドギャップが広いＧａＰからなる第１の化合物半導体層１４０を配置した場合であっても、この第１の化合物半導体層１４０の膜厚を薄くするとともに電極１２１を介して制御電圧を印加することによりバンドギャップ差に伴うエネルギー障壁の影響を低減することができる。
半導体素子１００は、下記の工程により製造することができる。シリコン基板１１０をｎ型の導電型に構成し、第１の化合物半導体層１４０を配置する面に表面処理およびサーマルクリーニングを行う。次に、シリコン基板１１０に第１の化合物半導体層１４０を形成する。これは、例えば、ＭＢＥ（Molecular Beam Epitaxy）、ＡＬＤ（Atomic Layer Deposition）およびＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）等により形成することができる。この第１の化合物半導体層１４０に第２の化合物半導体層１５０を積層する。これは、エピタキシャル成長により形成することができる。この第２の化合物半導体層１５０に第２の電極１７０を積層する。第２の電極１７０は、例えば、スパッタリングにより形成することができる。次に、シリコン基板１１９に電極１２１を形成する。電極１２１は、例えば、スパッタリングにより形成することができる。以上の工程により半導体素子１００を製造することができる。
以上説明したように、本開示の第１の実施の形態の半導体素子１００は、第１の化合物半導体層１４０をバッファ層として配置し、シリコン基板１１０に電極１２１を配置する。この電極１２１に、第２の化合物半導体層１５０からシリコン基板１１０への電荷の移動を制御する制御電圧を印加することにより、第２の化合物半導体層１５０からシリコン基板１１０に電荷が移動する際の障壁を低減することができる。これにより、電荷の移動を向上させることができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態の半導体素子１００は、２層の化合物半導体により構成されていた。これに対し、本開示の第２の実施の形態の半導体素子１００は、３層の化合物半導体により構成される点で、上述の第１の実施の形態と異なる。
［半導体素子の構成］
図３は、本開示の第２の実施の形態に係る半導体装置の構成例を示す図である。同図は、図１と同様に、半導体装置１および半導体素子１００の構成例を表す図である。同図の半導体素子１００は、ｐ型に構成される第３の化合物半導体層１６０をさらに備える点で、図１の半導体素子１００と異なる。
第３の化合物半導体層１６０は、第２の化合物半導体層１５０および第２の電極１７０の間に配置される化合物半導体層である。この第３の化合物半導体層１６０には、第２の化合物半導体層１５０と同様に、Ｇａ、Ａｓ、ＰおよびＮを含む化合物半導体を使用することができる。また、第３の化合物半導体層１６０は、第２の化合物半導体層１５０とは異なる導電型に構成することができる。例えば、第３の化合物半導体層１６０をｐ型に構成することができる。ｉ型の第２の化合物半導体層１５０に隣接して配置することにより、ｐｉｎ接合の半導体素子１００を構成することができる。第２の化合物半導体層１５０の領域に空乏層を形成することができ、光電効果により生成された電荷の再結合を抑制することができる。
また、同図の半導体素子１００において、第２の化合物半導体層１５０をｎ型の導電型に構成することもできる。この場合には、ｐｎ接合の半導体素子１００を構成することができ、第２の化合物半導体層１５０および第３の化合物半導体層１６０の界面に空乏層が形成される。
また、第３の化合物半導体層１６０として第２の化合物半導体層１５０を構成するＧａＡｓＰＮの混晶比を変更してバンドギャップを広くした化合物半導体層を使用することもできる。この場合、半導体素子１００はダブルヘテロ構造に構成される。
第３の化合物半導体層１６０は、比較的薄い膜厚に構成される。入射光を透過させる必要があり、電極１７０との接触界面の影響を低減するためである。具体的には、第３の化合物半導体層１６０を略１００ｎｍ以下の膜厚に構成することができる。
これ以外の半導体素子１００の構成は本開示の第１の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第２の実施の形態の半導体素子１００は、第２の化合物半導体層１５０とは異なる導電型の第３の化合物半導体層１６０を配置することにより、空乏層を形成する。これにより、光電効果により生成された電荷の再結合を低減することができ、変換効率を向上させることができる。
＜３．第３の実施の形態＞
上述の第２の実施の形態の半導体素子１００は、第２の電極１７０が直接接地されていた。これに対し、本開示の第３の実施の形態の半導体素子１００は、第２の電極１７０およびシリコン基板１１０を貫通する電極を介して接地される点で、上述の第２の実施の形態と異なる。
［半導体素子の構成］
図４は、本開示の第３の実施の形態に係る半導体装置の構成例を示す図である。同図は、図３と同様に、半導体装置１および半導体素子１００の構成例を表す図である。同図の半導体素子１００は、貫通電極１２２および電極１２３がさらに配置される点で、図３の半導体素子１００と異なる。
電極１２３は、シリコン基板１１０の表面に隣接して配置される電極である。この電極１２３は、シリコン基板１１０の表面において接地される。制御回路２と共通に接地線に接続することができる。なお、同図の半導体装置１の構成は、この例に限定されない。例えば、電極１２３を接地電位以外の電位にする構成を採ることもできる。
貫通電極１２２は、シリコン基板１１０および化合物半導体層を貫通して配置される電極であり、第２の電極１７０および電極１２３の間に配置される電極である。この貫通電極１２２は、シリコン基板１１０および化合物半導体層に形成された貫通孔の内壁に絶縁膜（不図示）を配置し、金属等の導電材料を埋め込むことにより構成することができる。貫通電極１２２は、第２の電極１７０を形成した後に、シリコン基板１１０および化合物半導体層に形成することができる。また、シリコン基板１１０および化合物半導体層に貫通電極１２２を形成した後に第２の電極１７０を形成することもできる。
これ以外の半導体素子１００の構成は本開示の第３の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第３の実施の形態の半導体素子１００は、貫通電極１２２を介して第２の電極１７０を電気的に接続する。制御回路２と共通の接地線に接続することができ、制御回路２との配線を簡略化することができる。
＜４．第４の実施の形態＞
上述の第１の実施の形態の半導体素子１００は、光半導体素子に構成されていた。これに対し、本開示の第４の実施の形態では、半導体素子１００を撮像素子に適用する例について説明する。
［撮像素子の構成］
図５は、本開示の第４の実施の形態に係る半導体装置の構成例を示す図である。同図の半導体装置１は撮像装置を構成する。半導体装置１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
画素アレイ部１０は、画素２００が２次元格子状に配置されて構成されたものである。ここで、画素２００は、照射された光に応じた画像信号を生成するものである。この画素２００は、照射された光に応じた電荷を生成する光電変換部を有する。また画素２００は、画像信号生成回路をさらに有する。この画像信号生成回路は、光電変換部により生成された電荷に基づく画像信号を生成する。画像信号の生成は、後述する垂直駆動部２０により生成された制御信号により制御される。画素アレイ部１０には、信号線１１および１２がＸＹマトリクス状に配置される。信号線１１は、画素２００における画像信号生成回路の制御信号を伝達する信号線であり、画素アレイ部１０の行毎に配置され、各行に配置される画素２００に対して共通に配線される。信号線１２は、画素２００の画像信号生成回路により生成された画像信号を伝達する信号線であり、画素アレイ部１０の列毎に配置され、各列に配置される画素２００に対して共通に配線される。
垂直駆動部２０は、画素２００の画像信号生成回路の制御信号を生成するものである。この垂直駆動部２０は、生成した制御信号を同図の信号線１１を介して画素２００に伝達する。カラム信号処理部３０は、画素２００により生成された画像信号を処理するものである。このカラム信号処理部３０は、同図の信号線１２を介して画素２００から伝達された画像信号の処理を行う。カラム信号処理部３０における処理には、例えば、画素２００において生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換が該当する。カラム信号処理部３０により処理された画像信号は、半導体装置１の画像信号として出力される。制御部４０は、半導体装置１の全体を制御するものである。この制御部４０は、垂直駆動部２０およびカラム信号処理部３０を制御する制御信号を生成して出力することにより、半導体装置１の制御を行う。制御部４０により生成された制御信号は、信号線４１および４２により垂直駆動部２０およびカラム信号処理部３０に対してそれぞれ伝達される。
これら光電変換部および画像信号生成回路ならびに垂直駆動部２０等は、後述するシリコン基板１１９に形成することができる。また、垂直駆動部２０等は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）により構成された回路を採用することができる。
［画素の回路構成］
図６は、本開示の第４の実施の形態に係る画素の回路構成の一例を示す図である。同図は、画素２００の構成を表す回路図である。同図の画素２００は、光電変換部１０１と、第１の電荷保持部１０３と、第２の電荷保持部１０２と、ＭＯＳトランジスタ１０４乃至１０９とを備える。また、画素２００には、信号線ＯＦＧ、ＴＸ、ＴＲ、ＲＳＴおよびＳＥＬにより構成される信号線１１と信号線１２とが配線される。信号線１１を構成する信号線ＯＦＧ、ＴＸ、ＴＲ、ＲＳＴおよびＳＥＬは、画素２００の制御信号を伝達する信号線である。これらの信号線は、ＭＯＳトランジスタのゲートに接続される。これらの信号線を介してゲートおよびソース間の閾値以上の電圧をＭＯＳトランジスタに印加することにより、当該ＭＯＳトランジスタを導通させることができる。一方、信号線１２は、画素２００により生成された画像信号を伝達する。また、画素２００には、電源線Ｖｄｄが配線され、電源が供給される。なお、第１の電荷保持部１０３、第２の電荷保持部１０２およびＭＯＳトランジスタ１０４乃至１０９は、図５において説明した画像信号生成回路を構成する。
光電変換部１０１のアノードは接地され、カソードはＭＯＳトランジスタ１０４および１０５のそれぞれのソースに接続される。ＭＯＳトランジスタ１０４のドレインは電源線Ｖｄｄに接続され、ゲートは信号線ＯＦＧに接続される。ＭＯＳトランジスタ１０５のドレインは、ＭＯＳトランジスタ１０６のソースおよび第２の電荷保持部１０２の一端に接続される。第２の電荷保持部１０２の他の一端は接地される。ＭＯＳトランジスタ１０５のゲートは信号線ＴＸに接続され、ＭＯＳトランジスタ１０６のゲートは信号線ＴＲに接続される。ＭＯＳトランジスタ１０６のドレインは、ＭＯＳトランジスタ１０７のソース、ＭＯＳトランジスタ１０８のゲートおよび第１の電荷保持部１０３の一端に接続される。第１の電荷保持部１０３の他の一端は、接地される。ＭＯＳトランジスタ１０７のゲートは、信号線ＲＳＴに接続される。ＭＯＳトランジスタ１０７および１０８のドレインは電源線Ｖｄｄに共通に接続され、ＭＯＳトランジスタ１０８のソースはＭＯＳトランジスタ１０９のドレインに接続される。ＭＯＳトランジスタ１０９のソースは信号線１２に接続され、ゲートは信号線ＳＥＬに接続される。
光電変換部１０１は、前述のように照射された光に応じた電荷を生成し、保持するものである。この光電変換部１０１には、フォトダイオードを使用することができる。
ＭＯＳトランジスタ１０４は、光電変換部１０１をリセットするトランジスタである。このＭＯＳトランジスタ１０４は、光電変換部１０１に電源電圧を印加することにより、光電変換部１０１に保持された電荷を電源線Ｖｄｄに排出し、リセットを行う。ＭＯＳトランジスタ１０４による光電変換部１０１のリセットは、信号線ＯＦＧにより伝達される信号により制御される。
ＭＯＳトランジスタ１０５は、光電変換部１０１の光電変換により生成された電荷を第２の電荷保持部１０２に転送するトランジスタである。ＭＯＳトランジスタ１０５における電荷の転送は、信号線ＴＸにより伝達される信号により制御される。
第２の電荷保持部１０２は、ＭＯＳトランジスタ１０５により転送された電荷を保持するキャパシタである。
ＭＯＳトランジスタ１０６は、第２の電荷保持部１０２に保持された電荷を第１の電荷保持部１０３に転送するトランジスタである。ＭＯＳトランジスタ１０６における電荷の転送は、信号線ＴＲにより伝達される信号により制御される。
ＭＯＳトランジスタ１０８は、第１の電荷保持部１０３に保持された電荷に基づく信号を生成するトランジスタである。ＭＯＳトランジスタ１０９は、ＭＯＳトランジスタ１０８により生成された信号を画像信号として信号線１２に出力するトランジスタである。このＭＯＳトランジスタ１０９は、信号線ＳＥＬにより伝達される信号により制御される。
ＭＯＳトランジスタ１０７は、第１の電荷保持部１０３に保持された電荷を電源線Ｖｄｄに排出することにより第１の電荷保持部１０３をリセットするトランジスタである。このＭＯＳトランジスタ１０７によるリセットは、信号線ＲＳＴにより伝達される信号により制御される。
同図の画素２００における画像信号の生成は、以下のように行うことができる。まず、ＭＯＳトランジスタ１０４を導通させて光電変換部１０１をリセットする。このリセット終了後の光電変換により生成された電荷が光電変換部１０１に蓄積される。所定の時間の経過後にＭＯＳトランジスタ１０６および１０７を導通させて第２の電荷保持部１０２をリセットする。次に、ＭＯＳトランジスタ１０５を導通させる。これにより、光電変換部１０１において生成された電荷が第２の電荷保持部１０２に転送されて保持される。この光電変換部１０１のリセットからＭＯＳトランジスタ１０５による電荷の転送までの操作は、画素アレイ部１０に配置された全ての画素２００において同時に行う。すなわち、全ての画素２００における同時リセットであるグローバルリセットと全ての画素２００における同時の電荷転送が実行される。これにより、グローバルシャッタが実現される。なお、光電変換部１０１のリセットからＭＯＳトランジスタ１０５による電荷の転送までの期間は露光期間に該当する。
次に、ＭＯＳトランジスタ１０７を再度導通させて第１の電荷保持部１０３をリセットする。次に、ＭＯＳトランジスタ１０６を導通させて第２の電荷保持部１０２に保持された電荷を第１の電荷保持部１０３に転送して保持させる。これにより、ＭＯＳトランジスタ１０８が第１の電荷保持部１０３に保持された電荷に応じた画像信号を生成する。次に、ＭＯＳトランジスタ１０９を導通させることにより、ＭＯＳトランジスタ１０８により生成された画像信号が信号線１２に出力される。この、第１の電荷保持部１０３のリセットから画像信号の出力までの操作は、画素アレイ部１０の行に配置された画素２００毎に順次行う。画素アレイ部１０の全ての行の画素２００における画像信号が出力されることにより、１画面分の画像信号であるフレームが生成され、半導体装置１から出力される。
この画素２００における画像信号の生成および出力を上述の露光期間に並行して行うことにより、撮像および画像信号の転送に要する時間を短縮することができる。又、画素アレイ部１０の全画素２００において同時に露光を行うことにより、フレームの歪みの発生を防ぎ、画質を向上させることができる。このように、第２の電荷保持部１０２は、グローバルシャッタを行う際に、光電変換部１０１により生成された電荷を一時的に保持するために使用される。
［画素の構成］
図７は、本開示の第４の実施の形態に係る画素の構成例を示す図である。同図は、画素２００の構成例を表す図である。同図の画素２００は、シリコン基板１１９と、配線領域１２０と、第１の化合物半導体層１４０と、第２の化合物半導体層１５０と、第２の電極１７０と、カラーフィルタ１９１と、平坦化膜１９２と、オンチップレンズ１９３とを備える。
シリコン基板１１９は、Ｓｉにより構成される基板であり、図５において説明した画素２００の画像信号生成回路や垂直駆動部２０、カラム信号処理部３０および制御部４０に含まれる半導体素子の拡散領域が形成される半導体の基板である。画像信号生成回路等の半導体素子の拡散領域は、シリコン基板１１０に形成されたウェル領域に配置される。便宜上、同図のシリコン基板１１０は、ｐ型のウェル領域を構成するものと想定する。このｐ型のウェル領域にｎ型の半導体領域を形成することにより、画像信号生成回路等の半導体素子の拡散領域を構成することができる。同図には、図５において説明した垂直駆動部２０と、図６において説明した光電変換部１０１、第２の電荷保持部１０２およびＭＯＳトランジスタ１０５を半導体素子の例として記載した。
同図のシリコン基板１１９のｎ型の半導体領域１１１は、図１において説明したシリコン基板１１０に該当する半導体領域である。なお、同図のｎ型の半導体領域１１１、第１の化合物半導体層１４０、第２の化合物半導体層１５０および第２の電極１７０により構成される半導体素子は、光電変換部１０１を構成し、図１において説明した半導体素子１００に該当する。
同図のシリコン基板１１９のｎ型の半導体領域１１２は、第２の電荷保持部１０２を構成する。また、ｎ型の半導体領域１１１および１１２ならびに後述するゲート電極１２４は、ＭＯＳトランジスタ１０５を構成する。すなわち、ｎ型の半導体領域１１１および１１２がそれぞれＭＯＳトランジスタ１０５のソース領域およびドレイン領域に該当し、ｎ型の半導体領域１１１および１１２の間のｐ型のウェル領域がチャネル領域に該当する。また、同図の信号線１１は、図６における信号線ＴＸに該当する。
配線領域１２０は、ＭＯＳトランジスタ１０５等の素子に信号を伝達する配線が形成される領域である。配線領域１２０は、配線層１２８および絶縁層１２９を備える。配線層１２８は、素子に信号を伝達するものである。この配線層１２８は、銅（Ｃｕ）等の金属により構成することができる。絶縁層１２９は、配線層１２８を絶縁するものである。絶縁層１２９は、例えば、酸化シリコン（ＳｉＯ２）により構成することができる。配線領域１２０には、ＭＯＳトランジスタ１０５のゲート電極１２４がさらに配置される。ゲート電極１２４とシリコン基板１１９との間の絶縁層１２９は、ゲート絶縁膜を構成する。同図のゲート電極１２４は、ゲート絶縁膜を介してシリコン基板１１９に隣接して配置される。
カラーフィルタ１９１は、画素２００の入射光のうちの所定の波長の入射光を透過させる光学的なフィルタである。このカラーフィルタ１９１として、赤色光、緑色光および青色光を透過する３種類のカラーフィルタ１９１のうちの１つを画素２００に配置することができる。
平坦化膜１９２は、表面を平坦化する膜である。同図の平坦化膜１９２は、カラーフィルタ１９１に積層されて、後述するオンチップレンズ１９３が形成される面の平坦化を行う。
オンチップレンズ１９３は、入射光を集光するレンズである。同図のオンチップレンズ１９３は、半球形状に構成されて入射光を光電変換部１０１に集光する。
第１の化合物半導体層１４０、第２の化合物半導体層１５０および第２の電極１７０の構成は、図１の半導体素子１００と同様であるため説明を省略する。
オンチップレンズ１９３、カラーフィルタ１９１および第２の電極１７０を介して入射した入射光は、第２の化合物半導体層１５０において光電変換を生じ、電荷が生成される。図６において説明したように、第２の電荷保持部１０２がリセットされる際に、第２の電荷保持部１０２には正極性の電源電圧が印加される。このため、リセットにより同図のｎ型の半導体領域１１２は、正極性の電位となる。ＭＯＳトランジスタ１０５を導通させる制御信号が信号線ＴＸを介してゲート電極１２４に印加されると、ｎ型の半導体領域１１１および１１２の間が導通状態となり、ｎ型の半導体領域１１１も正極性の電位となる。これにより、ｎ型の半導体領域１１１が空乏状態にリセットされる。
このｎ型の半導体領域１１１の正極性の電圧が第１の化合物半導体層１４０を介して第２の化合物半導体層１５０に印加される。第２の化合物半導体層１５０において光電変換により生成された電荷（電子）が第１の化合物半導体層１４０を介してｎ型の半導体領域１１１に移動する。制御信号がゲート電極１２４に印加されることによりｎ型の半導体領域１１１の電圧が変化し、化合物半導体層の電荷を移動させるための電界が変化する。すなわち、ゲート電極１２４に印加される制御信号により、化合物半導体層等の電界が間接的に制御され、電荷の移動が制御される。
このように、ゲート電極１２４は、第１の化合物半導体層１４０を介したｎ型の半導体領域１１１および第２の化合物半導体層１５０の間の電荷の移動の制御を行う。なお、ゲート電極１２４は、特許請求の範囲に記載の電極の一例である。ｎ型の半導体領域１１１は、特許請求の範囲に記載のシリコン基板の一例である。垂直駆動部２０は、特許請求の範囲に記載の制御回路の一例である。
また、画素２００は、入射光の光電変換を第２の化合物半導体層１５０が行い、光電変換により生成されてシリコン基板１１９に転送された電荷の保持や画像信号の生成はシリコン基板１１９に形成された半導体素子により行う構成を採る。これにより、シリコン基板１１９に形成されるＣＭＯＳ等により構成された既存の処理回路を半導体装置１に適用することが可能となる。また、第２の化合物半導体層１５０が入射光の光電変換を行うため、シリコン基板１１９は光電変換部を配置する必要がない。このため、シリコン基板１１９に配置する第２の電荷保持部１０２等のサイズを大きくすることができ、電荷の蓄積容量を向上させることができる。
なお、画素２００の構成は、この例に限定されない。例えば、赤外光等の第２の化合物半導体層１５０において吸収されない波長の入射光をシリコン基板１１０に配置された光電変換部により光電変換する構成を採ることもできる。
［半導体装置の製造方法］
図８および９は、本開示の第４の実施の形態に係る半導体装置の製造方法の一例を示す図である。図８および９は、半導体装置１の製造工程の一例を表す図である。
まず、シリコン基板１１９の裏面に第１の化合物半導体層１４０および第２の化合物半導体層１５０を順に積層する。第１の化合物半導体層１４０は、ＭＢＥにより形成することができる。また、第２の化合物半導体層１５０は、エピタキシャル成長により形成することができる（図８におけるＡ）。
次に、シリコン基板１１９の天地を反転し（図８におけるＢ）、シリコン基板１１９にｐ型のウェル領域を形成し、ｎ型の半導体領域１１１および１１２を形成する。これは、イオン注入により行うことができる（図８におけるＣ）。
次に、シリコン基板１１９の表面にゲート絶縁膜を形成し、ゲート電極１２４を形成する。次に、絶縁層１２９および不図示の配線層１２８を配置し、配線領域１２０を形成する（図９におけるＤ）。
次に、シリコン基板１１９の天地を再度反転し、第２の化合物半導体層１５０に第２の電極１７０を積層する（図９におけるＥ）。
次に、第２の電極１７０にカラーフィルタ１９１および平坦化膜１９２を積層する。その後オンチップレンズ１９３を形成する（図９におけるＦ）。以上の工程により、半導体装置１を製造することができる。
なお、第２の化合物半導体層１５０のエピタキシャル成長の工程には低温プロセスを採用することもできる。この際には、次のような製造工程を採ることもできる。シリコン基板１１９に対して拡散領域の形成工程（図８におけるＣ）および配線領域１２０の形成工程（図９ＩおけるＤ）を行う。次に、シリコン基板１１９の天地を反転し、第１の化合物半導体層１４０および第２の化合物半導体層１５０の形成工程（図８におけるＡ）を行う。
以上説明したように、本開示の第４の実施の形態の半導体装置１は、シリコン基板１１９に形成されたＭＯＳトランジスタ１０５のゲート電極１２４に印加される制御信号により、第２の化合物半導体層１５０に生成された電荷の移動が制御される。光電変換により生成された電荷の転送が第１の化合物半導体層１４０を介して行われ、転送の際の電荷の移動の阻害を軽減することができる。撮像素子に構成される半導体装置１の高速な撮像が可能となる。
＜５．第５の実施の形態＞
上述の第４の実施の形態の画素２００は、画素２００の境界におけるシリコン基板１１９の領域にｐ型のウェル領域が配置されていた。これに対し、本開示の第５の実施の形態の画素２００は、分離層が配置される点で、上述の第４の実施の形態と異なる。
［撮像素子の構成］
図１０は、本開示の第５の実施の形態に係る画素の構成例を示す図である。同図の画素２００は、シリコン基板１１９に分離層１１８が配置される点で、図７の画素２００と異なる。
分離層１１８は、画素２００の境界のシリコン基板１１９に配置され、画素２００のシリコン基板１１９の部分を囲繞して分離するものである。この分離層１１８は、例えば、ＳｉＯ２等の絶縁物により構成され、隣接する画素２００同士を分離する。この分離層１１８を配置することにより、隣接する画素２００との間の電荷の移動を防ぐことができ、クロストークの発生を軽減することができる。分離層１１８は、シリコン基板１１９に形成された溝（トレンチ）にＳｉＯ２等を埋め込むことにより形成することができる。なお、同図の分離層１１８は、シリコン基板１１９を貫通する形状に構成される例を表したものである。
なお、画素２００の構成は、この例に限定されない。例えば、シリコン基板１１９を貫通しない形状の分離層１１８を備える構成を採ることもできる。
これ以外の半導体素子１００の構成は本開示の第４の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第５の実施の形態の半導体装置１は、画素２００のシリコン基板１１９に分離層１１８を配置することにより、隣接する画素２００からのクロストークの影響を軽減することができる。
＜６．第６の実施の形態＞
上述の第４の実施の形態の画素２００は、シリコン基板１１９の表面にゲート電極１２４が配置されたＭＯＳトランジスタ１０５を使用していた。これに対し、本開示の第６の実施の形態の画素２００は、縦型トランジスタによるＭＯＳトランジスタ１０５が配置される点で、上述の第４の実施の形態と異なる。
［撮像素子の構成］
図１１は、本開示の第６の実施の形態に係る画素の構成例を示す図である。同図の画素２００は、縦型トランジスタによるＭＯＳトランジスタ１０５が配置され、ゲート電極１２４の代わりにゲート電極１２５が配置される点で、図７の画素２００と異なる。
同図の縦型トランジスタは、シリコン基板１１９の厚さ方向に電荷を転送するＭＯＳトランジスタである。ゲート電極１２５は、シリコン基板１１９の表面からｎ型の半導体領域１１１までの領域に埋め込まれる形状に構成される。また、ゲート電極１２５は、ｎ型の半導体領域１１２に隣接して配置される。なお、ゲート電極１２５とシリコン基板１１９との間には、ゲート絶縁膜が配置される。ゲート電極１２５に制御信号が印加されると、ｎ型の半導体領域１１１および１１２の間のゲート電極１２５に隣接するｐ型のウェル領域にチャネルが形成され、電荷が転送される。縦型トランジスタに構成されるＭＯＳトランジスタ１０５を配置することにより、シリコン基板１１９の裏面側に配置されるｎ型の半導体領域１１１からの電荷の転送を容易に行うことができる。図７と比較して、ｎ型の半導体領域１１１の形状を簡略化することができる。
これ以外の半導体素子１００の構成は本開示の第４の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第６の実施の形態の半導体装置１は、画素２００に縦型トランジスタによるＭＯＳトランジスタ１０５を配置することにより、ｎ型の半導体領域１１１の形状を簡略化することができる。
＜７．第７の実施の形態＞
上述の第４の実施の形態の画素２００は、第２の電極１７０が配置されていた。これに対し、本開示の第７の実施の形態の画素２００は、固定電荷膜を配置することにより形成される第２の化合物半導体層１５０の電荷蓄積領域を第２の電極として使用する点で、上述の第４の実施の形態と異なる。
［撮像素子の構成］
図１２は、本開示の第７の実施の形態に係る画素の構成例を示す図である。同図の画素２００は、第２の電極１７０の代わりに固定電荷膜１８０が配置される点で、図７の画素２００と異なる。
固定電荷膜１８０は、固定電荷を有する誘電体により構成されるものである。この固定電荷膜１８０は、第２の化合物半導体層１５０に隣接して配置され、自身の固定電荷により第２の化合物半導体層１５０に電荷蓄積層を形成するものである。この電荷蓄積層を第２の電極として使用することができる。また、電荷蓄積層が形成されるため、第２の化合物半導体層１５０の表面準位がピニングされ、暗電流を低減することもできる。固定電荷膜１８０は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）により構成することができる。
これ以外の半導体素子１００の構成は本開示の第４の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第７の実施の形態の半導体装置１は、画素２００に固定電荷膜１８０を配置し、第２の化合物半導体層１５０に形成される電荷蓄積層を第２の電極として使用する。これにより、第２の化合物半導体層１５０の界面準位のピニングを行うとともに第２の電極１７０を省略することができる。
＜８．第８の実施の形態＞
上述の第７の実施の形態の画素２００は、固定電荷膜１８０を配置していた。これに対し、本開示の第８の実施の形態の画素２００は、固定電荷膜１８０を第２の化合物半導体層１５０の分離にも使用する点で、上述の第７の実施の形態と異なる。
［撮像素子の構成］
図１３は、本開示の第８の実施の形態に係る画素の構成例を示す図である。同図の画素２００は、分離部１８１が第２の化合物半導体層１５０に配置される点で、図１２の画素２００と異なる。
分離部１８１は、第２の化合物半導体層１５０を囲繞して分離するものである。この分離部１８１は、画素２００の境界における第２の化合物半導体層１５０に配置されて、隣接する画素２００同士を分離するものである。同図の分離部１８１は、固定電荷膜により構成される分離部の例を表したものである。分離部１８１は、第２の化合物半導体層１５０にトレンチを形成し、このトレンチに固定電荷膜１８０を埋め込むことにより構成することができる。分離部１８１を配置することにより、隣接する画素２００の第２の化合物半導体層１５０からの電荷の移動を防ぐことができ、クロストークを軽減することができる。
これ以外の半導体素子１００の構成は本開示の第７の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第８の実施の形態の半導体装置１は、第２の化合物半導体層１５０に分離部１８１を配置することにより、隣接する画素２００からのクロストークを軽減することができる。
＜９．第９の実施の形態＞
上述の第８の実施の形態の画素２００は、固定電荷膜により構成される分離部１８１を使用していた。これに対し、本開示の第９の実施の形態の画素２００は、第３の化合物半導体層１６０により構成される分離部を使用する点で、上述の第８の実施の形態と異なる。
［撮像素子の構成］
図１４は、本開示の第９の実施の形態に係る画素の構成例を示す図である。同図の画素２００は、固定電荷膜１８０および分離部１８１の代わりに第３の化合物半導体層１６０および分離部１６１が配置され、第２の電極１７０が配置される点で、図１３の画素２００と異なる。
第３の化合物半導体層１６０は、図３において前述したように、第２の化合物半導体層１５０および第２の電極１７０の間に配置されるｐ型の化合物半導体層である。同図の分離部１６１は、この第３の化合物半導体層１６０により構成される分離部である。第２の化合物半導体層１５０とは異なる導電型の化合物半導体層を配置することにより、第２の化合物半導体層１５０を分離することができる。この分離部１６１は、第２の化合物半導体層１５０に第１の化合物半導体層１４０に達するトレンチを形成し、第３の化合物半導体層１６０をエピタキシャル成長させることにより形成することができる。分離部１６１を配置することにより、隣接する画素２００の第２の化合物半導体層１５０からの電荷の移動を防ぐことができ、クロストークを軽減することができる。
これ以外の半導体素子１００の構成は本開示の第８の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第８の実施の形態の半導体装置１は、第２の化合物半導体層１５０に分離部１６１を配置することにより、隣接する画素２００からのクロストークを軽減することができる。
なお、第２の実施の形態の半導体素子１００の構成は、他の実施の形態に適用することができる。具体的には、図３において説明した第３の化合物半導体層１６０は、図７および１０乃至１３の半導体素子１００に組み合わせてもよい。
第３の実施の形態の半導体素子１００の構成は、他の実施の形態に適用することができる。具体的には、図４において説明した貫通電極１２２は、図７および１０乃至１４の半導体素子１００に組み合わせてもよい。
第５の実施の形態の半導体素子１００の構成は、他の実施の形態に適用することができる。具体的には、図１０において説明した分離層１１８は、図１１乃至１４の半導体素子１００に組み合わせてもよい。
第６の実施の形態の半導体素子１００の構成は、他の実施の形態に適用することができる。具体的には、図１１において説明したＭＯＳトランジスタ１０５は、図１２および１４の半導体素子１００に組み合わせてもよい。
第７の実施の形態の半導体素子１００の構成は、他の実施の形態に適用することができる。具体的には、図１２において説明した固定電荷膜１８０は、図１４の半導体素子１００に組み合わせてもよい。
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無い。また、他の効果があってもよい。
また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
なお、本技術は以下のような構成もとることができる。
（１）シリコン基板と、
前記シリコン基板に形成される第１の化合物半導体層と、
前記第１の化合物半導体層に積層される第２の化合物半導体層と、
前記シリコン基板に配置されて前記第１の化合物半導体層を介した前記シリコン基板および前記第２の化合物半導体層の間の電荷の移動の制御を行う電極と
を具備する半導体素子。
（２）前記第１の化合物半導体層は、ＧａおよびＰを含む前記（１）に記載の半導体素子。
（３）前記第２の化合物半導体層は、Ｇａ、Ａｓ、ＰおよびＮを含む前記（１）または（２）に記載の半導体素子。
（４）前記第１の化合物半導体層は、５０ｎｍ以下の膜厚に構成される前記（１）から（３）の何れかに記載の半導体素子。
（５）前記第２の化合物半導体層は、３μｍ以上の膜厚に構成される前記（１）から（４）の何れかに記載の半導体素子。
（６）前記電極は、前記シリコン基板の表面に配置され、
前記第１の化合物半導体層は、前記シリコン基板の表面とは異なる面である裏面に形成される
前記（１）から（５）の何れかに記載の半導体素子。
（７）前記第２の化合物半導体層に隣接して配置されて前記電極との間に前記電荷の移動を制御する電圧が印加される第２の電極をさらに具備する前記（１）から（６）の何れかに記載の半導体素子。
（８）前記第２の電極は、透明電極により構成される前記（７）に記載の半導体素子。
（９）前記第２の化合物半導体層に隣接して配置される固定電荷を有する誘電体により構成される固定電荷膜をさらに具備し、
前記第２の電極は、前記固定電荷膜の固定電荷に基づいて前記第２の化合物半導体層に形成される電荷蓄積領域により構成される
前記（７）に記載の半導体素子。
（１０）前記第２の化合物半導体層に積層されて前記第２の化合物半導体層とは異なる導電型に構成される第３の化合物半導体層をさらに具備する前記（１）から（９）の何れかに記載の半導体素子。
（１１）前記第２の化合物半導体層を囲繞して分離する分離部をさらに具備する前記（１）から（１０）の何れかに記載の半導体素子。
（１２）前記分離部は、固定電荷を有する誘電体により構成される前記（１１）に記載の半導体素子。
（１３）前記分離部は、前記第２の化合物半導体層とは異なる導電型に構成される化合物半導体により構成される前記（１１）に記載の半導体素子。
（１４）前記電極は、光電変換により前記第２の化合物半導体層に生成される前記電荷の移動の制御を行う前記（１）から（１３）の何れかに記載の半導体素子。
（１５）前記電極は、前記電荷を前記シリコン基板に移動させる制御信号を印加することにより前記制御を行う前記（１４）に記載の半導体素子。
（１６）前記シリコン基板に配置されて前記移動した電荷を保持する電荷保持部をさらに具備する前記（１５）に記載の半導体素子。
（１７）前記保持された電荷に基づいて画像信号を生成する画像信号生成回路をさらに具備する前記（１６）に記載の半導体素子。
（１８）前記シリコン基板を囲繞して分離する分離層をさらに具備する前記（１４）に記載の半導体素子。
（１９）前記電極は、前記第２の化合物半導体層において発光させるために再結合させる電荷の移動を制御する前記（１）から（１０）の何れかに記載の半導体素子。
（２０）シリコン基板と、
前記シリコン基板に形成される第１の化合物半導体層と、
前記第１の化合物半導体層に積層される第２の化合物半導体層と、
前記シリコン基板に配置されて前記第１の化合物半導体層を介した前記シリコン基板および前記第２の化合物半導体層の間の電荷の移動の制御を行う電極と、
前記制御のための制御信号を前記電極に供給する制御回路と
を具備する半導体装置。
１ 半導体装置
２ 制御回路
１０ 画素アレイ部
２０ 垂直駆動部
３０ カラム信号処理部
１００ 半導体素子
１０１ 光電変換部
１０２ 第２の電荷保持部
１０３ 第１の電荷保持部
１０４〜１０９ ＭＯＳトランジスタ
１１０、１１９ シリコン基板
１１１、１１２ ｎ型の半導体領域
１１８ 分離層
１２０ 配線領域
１２１、１２３ 電極
１２２ 貫通電極
１２４、１２５ ゲート電極
１４０ 第１の化合物半導体層
１５０ 第２の化合物半導体層
１６０ 第３の化合物半導体層
１６１、１８１ 分離部
１７０ 第２の電極
１８０ 固定電荷膜
２００ 画素

Claims (20)

  1. シリコン基板と、
    前記シリコン基板に形成される第１の化合物半導体層と、
    前記第１の化合物半導体層に積層される第２の化合物半導体層と、
    前記シリコン基板に配置されて前記第１の化合物半導体層を介した前記シリコン基板および前記第２の化合物半導体層の間の電荷の移動の制御を行う電極と
    を具備する半導体素子。
  2. 前記第１の化合物半導体層は、ＧａおよびＰを含む請求項１記載の半導体素子。
  3. 前記第２の化合物半導体層は、Ｇａ、Ａｓ、ＰおよびＮを含む請求項１記載の半導体素子。
  4. 前記第１の化合物半導体層は、５０ｎｍ以下の膜厚に構成される請求項１記載の半導体素子。
  5. 前記第２の化合物半導体層は、３μｍ以上の膜厚に構成される請求項１記載の半導体素子。
  6. 前記電極は、前記シリコン基板の表面に配置され、
    前記第１の化合物半導体層は、前記シリコン基板の表面とは異なる面である裏面に形成される
    請求項１記載の半導体素子。
  7. 前記第２の化合物半導体層に隣接して配置されて前記電極との間に前記電荷の移動を制御する電圧が印加される第２の電極をさらに具備する請求項１記載の半導体素子。
  8. 前記第２の電極は、透明電極により構成される請求項７記載の半導体素子。
  9. 前記第２の化合物半導体層に隣接して配置される固定電荷を有する誘電体により構成される固定電荷膜をさらに具備し、
    前記第２の電極は、前記固定電荷膜の固定電荷に基づいて前記第２の化合物半導体層に形成される電荷蓄積領域により構成される
    請求項７記載の半導体素子。
  10. 前記第２の化合物半導体層に積層されて前記第２の化合物半導体層とは異なる導電型に構成される第３の化合物半導体層をさらに具備する請求項１記載の半導体素子。
  11. 前記第２の化合物半導体層を囲繞して分離する分離部をさらに具備する請求項１記載の半導体素子。
  12. 前記分離部は、固定電荷を有する誘電体により構成される請求項１１記載の半導体素子。
  13. 前記分離部は、前記第２の化合物半導体層とは異なる導電型に構成される化合物半導体により構成される請求項１１記載の半導体素子。
  14. 前記電極は、光電変換により前記第２の化合物半導体層に生成される前記電荷の移動の制御を行う請求項１記載の半導体素子。
  15. 前記電極は、前記電荷を前記シリコン基板に移動させる制御信号を印加することにより前記制御を行う請求項１４記載の半導体素子。
  16. 前記シリコン基板に配置されて前記移動した電荷を保持する電荷保持部をさらに具備する請求項１４記載の半導体素子。
  17. 前記保持された電荷に基づいて画像信号を生成する画像信号生成回路をさらに具備する請求項１６記載の半導体素子。
  18. 前記シリコン基板を囲繞して分離する分離層をさらに具備する請求項１４記載の半導体素子。
  19. 前記電極は、前記第２の化合物半導体層において発光させるために再結合させる電荷の移動を制御する請求項１記載の半導体素子。
  20. シリコン基板と、
    前記シリコン基板に形成される第１の化合物半導体層と、
    前記第１の化合物半導体層に積層される第２の化合物半導体層と、
    前記シリコン基板に配置されて前記第１の化合物半導体層を介した前記シリコン基板および前記第２の化合物半導体層の間の電荷の移動の制御を行う電極と、
    前記制御のための制御信号を前記電極に供給する制御回路と
    を具備する半導体装置。
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