JP2021048148A

JP2021048148A - Laminated varistor

Info

Publication number: JP2021048148A
Application number: JP2019167948A
Authority: JP
Inventors: 悠馬今西; Yuma Imanishi
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2019-09-17
Filing date: 2019-09-17
Publication date: 2021-03-25

Abstract

【課題】所定のバリスタ電圧で静電容量のばらつきが小さく、ＥＳＤ耐性に優れた積層バリスタを提供することを目的とする。【解決手段】上面層１１、第１の内部電極１２、バリスタ層１３、第２の内部電極１４、下面層１５、下面電極１６の順に積層された積層バリスタであって、下面電極１６は第１の下面電極１６ａと第２の下面電極１６ｂとからなり、バリスタ層１３および下面層１５を貫通し第１の内部電極１２と第１の下面電極１６ａとを電気的に接続する第１のビア電極１７と、下面層１５を貫通し第２の内部電極１４と第２の下面電極１６ｂとを電気的に接続する第２のビア電極１８と、を備えたものである。【選択図】図１PROBLEM TO BE SOLVED: To provide a laminated varistor having a predetermined varistor voltage, small variation in capacitance, and excellent ESD resistance. SOLUTION: This is a laminated varistor in which an upper surface layer 11, a first internal electrode 12, a varistor layer 13, a second internal electrode 14, a lower surface layer 15, and a lower surface electrode 16 are laminated in this order, and the lower surface electrode 16 is a first. A first via electrode composed of a lower surface electrode 16a and a second lower surface electrode 16b, which penetrates the varistor layer 13 and the lower surface layer 15 and electrically connects the first internal electrode 12 and the first lower surface electrode 16a. 17 is provided with a second via electrode 18 that penetrates the lower surface layer 15 and electrically connects the second internal electrode 14 and the second lower surface electrode 16b. [Selection diagram] Fig. 1

Description

本発明は、各種電子機器に用いられる積層バリスタに関するものである。 The present invention relates to a laminated varistor used in various electronic devices.

近年、家電製品や車載電子機器において小型化が進んでおり、その部品であるバリスタも小型化が求められている。また高周波化が進むと静電容量が性能に影響を与えるため、所定のバリスタ電圧を確保しながら、静電容量が小さく、ＥＳＤ（静電気放電）耐性が高いものが求められている。なお、この出願の発明に関連する先行技術文献情報としては、例として、特許文献１が知られている。 In recent years, home appliances and in-vehicle electronic devices have been miniaturized, and varistor, which is a component thereof, is also required to be miniaturized. Further, as the frequency increases, the capacitance affects the performance, so that the capacitance is small and the ESD (electrostatic discharge) resistance is high while ensuring a predetermined varistor voltage. As an example of prior art document information related to the invention of this application, Patent Document 1 is known.

特開平１１−２７３９１４号公報Japanese Unexamined Patent Publication No. 11-273914

しかしながら従来の積層バリスタでは、外部電極を塗布電極により形成しているため、バリスタとして機能する領域以外に内部電極と外部電極との間に浮遊容量が発生してしまい、これが静電容量のばらつきにつながっていた。 However, in the conventional laminated varistor, since the external electrode is formed by the coated electrode, stray capacitance is generated between the internal electrode and the external electrode in addition to the region that functions as the varistor, which causes variation in capacitance. It was connected.

本発明はこの課題に対して、上面層、第１の内部電極、バリスタ層、第２の内部電極、下面層、下面電極の順に積層された積層バリスタであって、下面電極は第１の下面電極と第２の下面電極とからなり、バリスタ層および下面層を貫通し第１の内部電極と第１の下面電極とを電気的に接続する第１のビア電極と、下面層を貫通し第２の内部電極と第２の下面電極とを電気的に接続する第２のビア電極と、を備えたものである。 The present invention is a laminated varistor in which the upper surface layer, the first internal electrode, the varistor layer, the second internal electrode, the lower surface layer, and the lower surface electrode are laminated in this order, and the lower surface electrode is the first lower surface. It is composed of an electrode and a second lower surface electrode, and has a first via electrode that penetrates the varistor layer and the lower surface layer and electrically connects the first internal electrode and the first lower surface electrode, and a first via electrode that penetrates the lower surface layer. It is provided with a second via electrode for electrically connecting the inner electrode of 2 and the second lower surface electrode.

以上のように構成することにより、浮遊容量そのものを小さくできるとともに、下面電極は印刷により形成することができるためばらつきを小さくすることができ、静電容量のばらつきの小さい積層バリスタを得ることができる。 With the above configuration, the stray capacitance itself can be reduced, and the bottom electrode can be formed by printing, so that the variation can be reduced, and a laminated varistor with a small variation in capacitance can be obtained. ..

本発明の一実施の形態における積層バリスタの断面図Cross-sectional view of the laminated varistor according to the embodiment of the present invention. 図１の積層バリスタの分解斜視図An exploded perspective view of the laminated varistor of FIG. 本発明の一実施の形態における別の積層バリスタの分解斜視図An exploded perspective view of another laminated varistor according to an embodiment of the present invention. 図３の積層バリスタを第２の内部電極から下方を見たときの透視図Perspective view of the laminated varistor of FIG. 3 when viewed downward from the second internal electrode.

以下、本発明の一実施の形態における積層バリスタについて、図面を参照しながら説明する。 Hereinafter, the laminated varistor according to the embodiment of the present invention will be described with reference to the drawings.

図１は本発明の一実施の形態における積層バリスタの断面図、図２はこの積層バリスタの分解斜視図であり、上面層１１、第１の内部電極１２、バリスタ層１３、第２の内部電極１４、下面層１５、下面電極１６の順に積層している。下面電極１６は第１の下面電極１６ａと第２の下面電極１６ｂとからなり、バリスタ層１３および下面層１５を貫通し第１の内部電極１２と第１の下面電極１６ａとを電気的に接続する第１のビア電極１７と、
下面層１５を貫通し第２の内部電極１４と第２の下面電極１６ｂとを電気的に接続する第２のビア電極１８とからなっている。この積層バリスタの大きさは長さ１.６ｍｍ、幅０.８ｍｍ、高さ０.６ｍｍとしている。 FIG. 1 is a cross-sectional view of a laminated varistor according to an embodiment of the present invention, and FIG. 2 is an exploded perspective view of the laminated varistor. The upper surface layer 11, the first internal electrode 12, the varistor layer 13, and the second internal electrode. 14, the lower surface layer 15, and the lower surface electrode 16 are laminated in this order. The bottom surface electrode 16 is composed of a first bottom surface electrode 16a and a second bottom surface electrode 16b, penetrates the varistor layer 13 and the bottom surface layer 15, and electrically connects the first internal electrode 12 and the first bottom surface electrode 16a. First via electrode 17 and
It is composed of a second via electrode 18 that penetrates the lower surface layer 15 and electrically connects the second internal electrode 14 and the second lower surface electrode 16b. The size of this laminated varistor is 1.6 mm in length, 0.8 mm in width, and 0.6 mm in height.

またバリスタ層１３、上面層１１、および下面層１５はＺｎＯを主成分とし、副成分としてＢｉ₂Ｏ₃，Ｃｏ₂Ｏ₃，ＭｎＯ₂，Ｓｂ₂Ｏ₃等または、Ｐｒ₆Ｏ₁₁、Ｃｏ₂Ｏ₃、ＣａＣＯ₃、Ｃｒ₂Ｏ₃等を含み、ＺｎＯが焼結し、その粒界にその他の副成分が析出した形になっている。ＺｎＯの平均粒径は約３μｍである。ここで平均粒径は、層の中心部の粒子５０個のそれぞれの最大径を測定し、その平均をとったものである。 The varistor layer 13, the upper surface layer 11, and the lower surface layer 15 contain ZnO as a main component, and Bi ₂ O ₃ , Co ₂ O ₃ , MnO ₂ , Sb ₂ O _3, etc., or Pr ₆ O ₁₁ , Co _{2 as subcomponents.} It _{contains O 3} , CaCO ₃ , Cr ₂ O _3, etc., ZnO is sintered, and other subcomponents are precipitated at the grain boundaries. The average particle size of ZnO is about 3 μm. Here, the average particle size is obtained by measuring the maximum diameter of each of the 50 particles in the center of the layer and taking the average.

上面層１１の厚さを１００μｍ、バリスタ層１３の厚さを２５０μｍ、下面層１５の厚さを２５０μｍとなるようにした。このように上面層１１の厚みをバリスタ層１３の厚みの２／３以下にすることで放熱性向上の効果を上げることができ、ＥＳＤ耐性を向上させることができる。 The thickness of the upper surface layer 11 was set to 100 μm, the thickness of the varistor layer 13 was set to 250 μm, and the thickness of the lower surface layer 15 was set to 250 μm. By reducing the thickness of the upper surface layer 11 to 2/3 or less of the thickness of the varistor layer 13 in this way, the effect of improving heat dissipation can be improved, and the ESD resistance can be improved.

また第１のビア電極１７の外周と第２の内部電極１４との最短距離を３５０μｍとする。このように第１のビア電極１７の外周と第２の内部電極１４との最短距離をバリスタ層１３の厚みの１．５倍以上とすることにより、第１のビア電極１７と第２の内部電極１４との間の容量結合の影響を無くすことができる。このようにビア電極により電気的結合を行うことにより、従来の側面の塗布電極構造よりも浮遊容量を大幅に小さくすることができる。 Further, the shortest distance between the outer circumference of the first via electrode 17 and the second internal electrode 14 is set to 350 μm. By setting the shortest distance between the outer circumference of the first via electrode 17 and the second internal electrode 14 to be 1.5 times or more the thickness of the varistor layer 13 in this way, the first via electrode 17 and the second interior The influence of capacitive coupling with the electrode 14 can be eliminated. By performing electrical coupling with the via electrode in this way, the stray capacitance can be significantly reduced as compared with the conventional coating electrode structure on the side surface.

また、下面電極１６は印刷により形成することができるため、静電容量のバラツキを大幅に低減することができる。 Further, since the bottom electrode 16 can be formed by printing, the variation in capacitance can be significantly reduced.

以上のように構成することにより、静電容量１．５ｐＦの積層バリスタを得た。このうち浮遊容量は０．４ｐＦ程度に抑えることができ、静電容量のバラツキは０．１５ｐＦ程度に抑えることができた。従来の側面塗布電極で積層バリスタを構成すると、浮遊容量は１．３ｐＦ程度で、静電容量のバラツキは０．５ｐＦ程度になるため、大幅に静電容量のばらつきを抑えることができる。 With the above configuration, a laminated varistor with a capacitance of 1.5 pF was obtained. Of these, the stray capacitance could be suppressed to about 0.4 pF, and the variation in capacitance could be suppressed to about 0.15 pF. When the laminated varistor is composed of the conventional side coating electrodes, the stray capacitance is about 1.3 pF and the variation in capacitance is about 0.5 pF, so that the variation in capacitance can be significantly suppressed.

図３は本発明の一実施の形態における別の積層バリスタの分解斜視図、図４はこの積層バリスタを第２の内部電極から下方を見たときの透視図である。図４のように、第２の内部電極１４から下面電極側に透視したときに、第１の下面電極１６ａの一部と第２の内部電極１４とが重なるように構成している。また第１のビア電極１７および第２のビア電極１８は上面視したときに対角上に位置している。このようにビア電極を対角の位置に配置することにより、ビア電極間に生じる浮遊容量を小さくすることができる。 FIG. 3 is an exploded perspective view of another laminated varistor according to the embodiment of the present invention, and FIG. 4 is a perspective view of the laminated varistor when viewed downward from the second internal electrode. As shown in FIG. 4, when the second internal electrode 14 is seen through to the lower surface electrode side, a part of the first lower surface electrode 16a and the second internal electrode 14 are configured to overlap each other. Further, the first via electrode 17 and the second via electrode 18 are located diagonally when viewed from above. By arranging the via electrodes at diagonal positions in this way, the stray capacitance generated between the via electrodes can be reduced.

下面層１５はバリスタ特性を有し、バリスタ層１３と下面層１５のバリスタ電圧を等しくしている。下面層１５とバリスタ層１３とを同一材料で同じ厚みにすることでバリスタ電圧を等しくできる。ここで、バリスタ電圧が等しいとは、バリスタ電圧間の差が±１０％以内であることを意味している。 The lower surface layer 15 has a varistor characteristic, and the varistor voltage of the varistor layer 13 and the lower surface layer 15 are made equal. The varistor voltage can be made equal by making the lower surface layer 15 and the varistor layer 13 the same material and having the same thickness. Here, when the varistor voltages are equal, it means that the difference between the varistor voltages is within ± 10%.

なお、下面層１５とバリスタ層１３とで材料を異ならせてもよい。その場合は、下面層１５とバリスタ層１３のバリスタ電圧が等しくなるように厚さを設定するようにすればよい。 The material may be different between the lower surface layer 15 and the varistor layer 13. In that case, the thickness may be set so that the varistor voltage of the lower surface layer 15 and the varistor layer 13 are equal.

このように構成することにより、バリスタ層１３に加えて、第１の下面電極１６ａと第２の内部電極１４とが重なる領域の下面層１５も、バリスタとして機能させることができ、ＥＳＤ耐性を向上させることができる。さらに、上面視したときに、第１の下面電極１
６ａの一部と第２の内部電極１４とが、第１の下面電極１６ａの面積の半分以上重なるように構成することがより望ましい。このようにすることでＥＳＤ耐性をさらに向上させることができる。 With this configuration, in addition to the varistor layer 13, the lower surface layer 15 in the region where the first lower surface electrode 16a and the second internal electrode 14 overlap can also function as a varistor, and the ESD resistance is improved. Can be made to. Further, when viewed from above, the first bottom electrode 1
It is more desirable that a part of 6a and the second internal electrode 14 are configured so as to overlap with each other by half or more of the area of the first lower surface electrode 16a. By doing so, the ESD resistance can be further improved.

また、第１のビア電極１７、第２のビア電極１８を対角上に位置させることでのビア電極間の距離を最も遠くすることができ、浮遊容量を小さくすることができる。 Further, by locating the first via electrode 17 and the second via electrode 18 diagonally, the distance between the via electrodes can be made the longest, and the stray capacitance can be reduced.

さらにこの積層バリスタ素子の表面に主成分がＺｎ−Ｓｉ−Ｏ系の物質である高抵抗層（図示せず）を厚さ約５μｍで設けた。この高抵抗層はＺｎ−Ｓｉ−Ｏ系の物質であり、主にＺｎＳｉＯ₄などの絶縁性の高い化合物からなり、抵抗値は１×１０⁸Ω・ｃｍ以上有する。一方バリスタ層１３の比抵抗は約４Ω・ｃｍとなり高抵抗層はバリスタ層１３よりもはるかに高い抵抗値を有している。またこの高抵抗層の膜厚を、１μｍ以上、２０μｍ以下とすることが望ましい。高抵抗層の厚さが２０μｍより厚くなると、積層バリスタ素子の内部材料が多量に用いられることによって性能の劣化に影響する可能性があるため２０μｍ以下とすることが望ましい。また高抵抗層の厚さが１μｍより薄くなると抵抗値が低下し高抵抗層としての役割を果たすことができない可能性があるため１μｍ以上の膜厚とすることが望ましい。このようにすることにより、下面電極１６にメッキ層を設けることが可能となる。 Further, a high resistance layer (not shown) whose main component is a Zn—Si—O-based substance is provided on the surface of the laminated varistor element with a thickness of about 5 μm. The high-resistance layer is a Zn-Si-O based material, consisting mainly of highly insulating compounds such ZnSiO _4, the resistance value has 1 × 10 ⁸ Ω · cm or more. On the other hand, the specific resistance of the varistor layer 13 is about 4 Ω · cm, and the high resistance layer has a much higher resistance value than the varistor layer 13. Further, it is desirable that the film thickness of this high resistance layer is 1 μm or more and 20 μm or less. If the thickness of the high resistance layer is thicker than 20 μm, it is desirable that the thickness is 20 μm or less because the use of a large amount of the internal material of the laminated varistor element may affect the deterioration of performance. Further, if the thickness of the high resistance layer is thinner than 1 μm, the resistance value may decrease and the high resistance layer may not be able to play a role. Therefore, it is desirable to set the film thickness to 1 μm or more. By doing so, it is possible to provide a plating layer on the lower surface electrode 16.

次に本発明の一実施形態における積層バリスタの製造方法について説明する。 Next, a method for manufacturing a laminated varistor according to an embodiment of the present invention will be described.

積層バリスタは、酸化亜鉛（ＺｎＯ）を主成分とした半導体材料からなる。主成分である酸化亜鉛に、酸化ビスマス、酸化マンガン、酸化コバルトなどの添加物を混合したセラミック粉体を作製し、このセラミック粉体にポリビニルアルコールなどのバインダー、ジブチルフタレートなどの可塑剤、酢酸ブチルなどの溶剤と必要に応じて分散剤などの有機物を加えてセラミックスラリーを作製する。バリスタシート配合は、Ｐｒ系材料においてＺｎＯに対して、Ｐｒ₆Ｏ₁₁を０．２ｍｏｌ％、Ｃｏ₂Ｏ₃を０．４ｍｏｌ％、ＣａＣＯ₃を０．１ｍｏｌ％比率を用いる。Ｂｉ系材料においては、ＺｎＯに対して、Ｂｉ₂Ｏ₃を０．５ｍｏｌ％、Ｃｏ₂Ｏ₃を０．５ｍｏｌ％、ＭｎＯ₂を０．２ｍｏｌ％、Ｓｂ₂Ｏ₃を０．６ｍｏｌ％などを含む材料を用いる。このセラミックスラリーをドクターブレード法などにより成形してセラミックシートを作製する。次に所定の位置にビア電極となる貫通孔を設ける。 The laminated varistor is made of a semiconductor material containing zinc oxide (ZnO) as a main component. A ceramic powder is prepared by mixing zinc oxide, which is the main component, with additives such as bismuth oxide, manganese oxide, and cobalt oxide. The ceramic powder is mixed with a binder such as polyvinyl alcohol, a plasticizer such as dibutylphthalate, and butyl acetate. A ceramic slurry is prepared by adding a solvent such as, and if necessary, an organic substance such as a dispersant. The varistor sheet formulation uses 0.2 mol% of _{Pr 6} O ₁₁ _{, 0.4 mol% of Co 2} O ₃ and 0.1 mol% of Ca _{CO 3} with respect to ZnO in the Pr-based material. In the Bi-based material, Bi ₂ O ₃ is 0.5 mol%, Co ₂ O ₃ is 0.5 mol%, Mn _{O 2} is 0.2 mol%, Sb ₂ O ₃ is 0.6 mol%, etc. with respect to ZnO. Use the material that contains it. This ceramic slurry is molded by a doctor blade method or the like to prepare a ceramic sheet. Next, a through hole serving as a via electrode is provided at a predetermined position.

一方、銀などの導電性金属粉末とエチルセルロースなどのバインダーと溶剤を含む内部電極用導電ペーストを準備する。この内部電極用導電ペーストをスクリーン印刷などによりセラミックシート上に所定の形状に印刷してそれぞれ内部電極、下面電極、またはビア電極を形成する。 On the other hand, a conductive paste for an internal electrode containing a conductive metal powder such as silver, a binder such as ethyl cellulose, and a solvent is prepared. This conductive paste for internal electrodes is printed on a ceramic sheet in a predetermined shape by screen printing or the like to form an internal electrode, a bottom electrode, or a via electrode, respectively.

内部電極、下面電極、ビア電極等を印刷したセラミックシートを所定の枚数積み重ね、圧着を行う。その後乾燥させ、所定のサイズに切断し、未焼成の積層体（グリーンチップ）を得る。この積層体を、５００℃の温度で脱バインダーを行った後、８００℃程度の温度で仮焼し、仮焼された仮焼体を得る。なお仮焼体は１〜３μｍの孔を多量に有する構造となっている。この仮焼体表面を粘度３０ｍＰａ・ｓのＰＶＡ溶液に浸漬し、その上から、粒径１μｍ以下サイズのシリカエアロゲル、Ｓｉを含む酸化物を素子に塗すことで、素子表面６面全面に付着させる。仮焼体の孔が１〜３μｍ程度であり、それよりも小さい粒径の１μｍ以下サイズのＳｉ酸化物を用いた。なお、焼結時の収縮により孔は無くなるため、焼結体にＳｉを添加させても層を形成することはできない。この状態の仮焼体を１２００℃の温度で焼成することで高抵抗層を得た。この高抵抗層は絶縁層であり、抵抗値１×１０⁸Ω・ｃｍ以上の抵抗値を有する抵抗層である。またこの高抵抗層の膜厚を、１μｍ以上２０μｍ以下とすることが望ましい。その理由として、素子の酸化亜鉛と中間生成
物に用いられる酸化ビスマスおよびシリカエアロゲルを含むＳｉ酸化物が反応することにより形成される膜であり、高抵抗層の厚さが２０μｍより厚くなると、積層バリスタ素子の内部材料が多量に用いられることによって性能の劣化に影響する可能性があるため２０μｍ以下とすることが望ましい。また高抵抗層の厚さが１μｍより薄くなると抵抗値が低下し高抵抗層としての役割を果たすことができない可能性があるため１μｍ以上の膜厚とすることが望ましい。 A predetermined number of ceramic sheets printed with internal electrodes, bottom electrodes, via electrodes, etc. are stacked and crimped. After that, it is dried and cut to a predetermined size to obtain an unfired laminate (green chips). This laminate is debindered at a temperature of 500 ° C. and then calcined at a temperature of about 800 ° C. to obtain a calcined calcined body. The calcined body has a structure having a large number of holes of 1 to 3 μm. The surface of the calcined body is immersed in a PVA solution having a viscosity of 30 mPa · s, and an oxide containing silica aerogel and Si having a particle size of 1 μm or less is applied to the device to adhere to the entire surface of the device surface. Let me. A Si oxide having a pore size of about 1 to 3 μm and a smaller particle size of 1 μm or less was used. Since the holes disappear due to shrinkage during sintering, it is not possible to form a layer even if Si is added to the sintered body. A high resistance layer was obtained by firing the calcined body in this state at a temperature of 1200 ° C. The high resistance layer is an insulating layer, a resistive layer having a resistance value 1 × 10 ⁸ Ω · cm or more resistance. Further, it is desirable that the film thickness of this high resistance layer is 1 μm or more and 20 μm or less. The reason is that it is a film formed by the reaction of zinc oxide of the device and Si oxide containing bismuth oxide and silica airgel used for the intermediate product, and when the thickness of the high resistance layer becomes thicker than 20 μm, it is laminated. It is desirable that the thickness is 20 μm or less because the use of a large amount of the internal material of the varistor element may affect the deterioration of performance. Further, if the thickness of the high resistance layer is thinner than 1 μm, the resistance value may decrease and the high resistance layer may not be able to play a role. Therefore, it is desirable to set the film thickness to 1 μm or more.

このあと電解メッキにより、下面電極にＳｎ等のメッキ層を形成する。積層体の表面は高抵抗層で覆われているため、下面電極のみにメッキ層を形成することができる。 After that, a plating layer such as Sn is formed on the lower surface electrode by electrolytic plating. Since the surface of the laminate is covered with a high resistance layer, the plating layer can be formed only on the bottom electrode.

なお下面電極はＰｄ，Ａｇ−Ｐｄ、Ｐｔ等に、Ｎｉ等の磁性を有した成分を混合させてもよい。このように下面電極に磁性金属を含有させ、液中で磁場をかけることで、下面電極側が磁場に引き寄せられ、素子の上下面を揃えることができ、製造工程を簡略化することができる。 The bottom electrode may be made by mixing Pd, Ag-Pd, Pt or the like with a magnetic component such as Ni. By including the magnetic metal in the lower surface electrode and applying a magnetic field in the liquid in this way, the lower surface electrode side is attracted to the magnetic field, the upper and lower surfaces of the element can be aligned, and the manufacturing process can be simplified.

本発明に係る積層バリスタは、所定のバリスタ電圧で静電容量のばらつきが小さく、ＥＳＤ耐性に優れた積層バリスタを得ることができ、産業上有用である。 The laminated varistor according to the present invention is industrially useful because it can obtain a laminated varistor having a predetermined varistor voltage with a small variation in capacitance and excellent ESD resistance.

１１上面層
１２第１の内部電極
１３バリスタ層
１４第２の内部電極
１５下面層
１６下面電極
１６ａ第１の下面電極
１６ｂ第２の下面電極
１７第１のビア電極
１８第２のビア電極 11 Top layer 12 First internal electrode 13 Varistor layer 14 Second internal electrode 15 Bottom layer 16 Bottom electrode 16a First bottom electrode 16b Second bottom electrode 17 First via electrode 18 Second via electrode

Claims

It is a laminated varistor in which the upper surface layer, the first internal electrode, the varistor layer, the second internal electrode, the lower surface layer, and the lower surface electrode are laminated in this order, and the lower surface electrodes are the first lower surface electrode and the second lower surface electrode. A first via electrode that penetrates the varistor layer and the lower surface layer and electrically connects the first internal electrode and the first lower surface electrode, and the second via electrode that penetrates the lower surface layer. A laminated varistor including a second via electrode that electrically connects the internal electrode and the second lower surface electrode.

The laminated varistor according to claim 1, wherein the shortest distance between the outer circumference of the first via electrode and the second internal electrode is 1.5 times or more the thickness of the varistor layer.

The laminated varistor according to claim 1, wherein the lower surface layer has varistor characteristics and is configured such that a part of the first lower surface electrode and the second internal electrode overlap each other when viewed from above.

The laminated varistor according to claim 3, wherein the varistor voltage of the lower surface layer is equal to the varistor voltage of the varistor layer.

The laminated varistor according to claim 4, wherein the area where the first lower surface electrode and the second internal electrode overlap when viewed from above is set to be at least half the area of the first lower surface electrode.