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JP2020528154A - 画素回路及びその駆動方法、表示パネル、表示装置 - Google Patents

画素回路及びその駆動方法、表示パネル、表示装置 Download PDF

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Abstract

本発明は、画素回路及びその駆動方法、表示パネル、表示装置を提供する。該画素回路は、データ書き込み回路（１）と、補償制御回路（４）と、記憶回路（２）と、発光制御回路（５）と、駆動回路（６）とを含む。本発明の画素回路における駆動回路（６）から出力された電流は、駆動回路（６）の閾値電圧及び第２電源端子（ＶＳＳ）の電圧に関連せず、データ信号端子（Ｄａｔａ）のデータ電圧と参照電圧のみに関連するため、駆動回路（６）の閾値電圧及び電圧降下により駆動回路（６）から出力された電流に与える影響を避けられ、駆動回路（６）から出力された電流を安定させ、さらに、該画素回路を含む表示装置の表示画面の輝度の均一性を向上させることができる。

Description

本開示の実施例は画素回路及びその駆動方法、表示パネル、表示装置に関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）はタブレット表示装置研究分野で注目され、液晶表示装置（Ｌｉｑｕｉｄ ＣＣｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）に比べ、ＯＬＥＤ表示装置は、省エネ、低生産コスト、自発光、広い視野角度及び速い応答速度快などの利点を有する。ＬＣＤの安定な電圧による輝度の制御と異なり、ＯＬＥＤは電流による駆動を行い、安定な電流によってその発光を制御する必要がある。プロセス工程と電気素子の劣化などの原因で、画素回路における駆動トランジスタの閾値電圧Ｖｔｈが非均一性を持つようになり、それぞれのＯＬＥＤを通す電流が異なることを招き、表示輝度非均一を招き、画像全体の表示効果に影響を与える。そして、それぞれのＯＬＥＤを通す電流が駆動トランジスタのソース電極、即ち、電源電圧に関連し、電圧降下（ＩＲ Ｄｒｏｐ）のため、異なる領域における電流の差異も引き起こし、さらに、異なる領域におけるＯＬＥＤの輝度の非均一をもたらす。
本開示の少なくとも１つの実施例に係る画素回路は、データ書き込み回路と、補償制御回路と、記憶回路と、発光制御回路と、駆動回路とを含み、
前記データ書き込み回路は、それぞれ第１制御信号端子と、データ信号端子と、第１ノードとに接続され、前記データ書き込み回路は、前記第１制御信号端子による制御によって、前記データ信号端子の信号を前記第１ノードに与えるように用いられ、
前記記憶回路は、それぞれ前記第１ノードと、前記駆動回路の制御端子と、前記駆動回路の第２端子とに接続され、前記記憶回路は、前記第１ノードと前記駆動回路の制御端子との間の電圧差、及び前記第１ノードと前記駆動回路の第２端子との電圧差を維持するように用いられ、
前記補償制御回路は、それぞれ第２制御信号端子と、前記駆動回路の制御端子と、前記駆動回路の第１端子とに接続され、前記補償制御回路は、前記第２制御信号端子による制御によって、前記駆動回路の制御端子を前記駆動回路の第１端子に導通させるように用いられ、
前記発光制御回路は、それぞれ発光制御信号端子と、第１電源端子と、前記駆動回路の第１端子とに接続され、前記発光制御回路は、前記発光制御信号端子による制御によって、前記第１電源端子の信号を前記駆動回路に与えるように用いられ、
前記駆動回路は、それぞれ前記補償制御回路と、前記発光制御回路と、前記記憶回路とに接続され、前記駆動回路は、駆動電流を出力するように用いられる。
例えば、本開示の一実施例に係る画素回路においては、前記記憶回路は、第１記憶回路と第２記憶回路とを含み、
前記第１記憶回路は、それぞれ前記第１ノードと、前記駆動回路の制御端子とに接続され、前記第１記憶回路は、前記第１ノードと前記駆動回路の制御端子との間の電圧差を維持するように用いられ、
前記第２記憶回路は、それぞれ前記第１ノードと、前記駆動回路の第２端子とに接続され、前記第２記憶回路は、前記第１ノードと前記駆動回路の第２端子との電圧差を維持するように用いられる。
例えば、本開示の一実施例に係る画素回路は、発光素子をさらに含み、前記発光素子の第１極は、前記駆動回路の第２端子と、前記記憶回路とに接続され、前記発光素子の第２極は、第２電源端子に接続され、前記発光素子は、前記駆動回路から出力された駆動電流によって発光するように用いられる。
例えば、本開示の一実施例に係る画素回路においては、前記駆動回路は、駆動トランジスタを含み、
前記駆動トランジスタのゲート電極は、前記駆動回路の制御端子として前記記憶回路と前記補償制御回路とに接続され、前記駆動トランジスタの第１極は、前記駆動回路の第１端子として前記補償制御回路と前記発光制御回路とに接続され、前記駆動トランジスタの第２極は、前記駆動回路の第２端子として前記記憶回路に接続される。
例えば、本開示の一実施例に係る画素回路においては、前記第１記憶回路は、第１コンデンサーを含み、
前記第１コンデンサーの第１端子は、前記第１ノードに接続され、前記第１コンデンサーの第２端子は、前記駆動回路の制御端子に接続される。
例えば、本開示の一実施例に係る画素回路においては、前記第２記憶回路は、第２コンデンサーを含み、
前記第２コンデンサーの第１端子は、前記第１ノードに接続され、前記第２コンデンサーの第２端子は、前記駆動回路の第２端子に接続される。
例えば、本開示の一実施例に係る画素回路においては、前記第１コンデンサーの電気容量は、前記第２コンデンサーの電気容量より大きい。
例えば、本開示の一実施例に係る画素回路においては、前記データ書き込み回路は、第１スイッチトランジスタを含み、
前記第１スイッチトランジスタのゲート電極は、前記第１制御信号端子に接続され、前記第１スイッチトランジスタの第１極は、前記データ信号端子に接続され、前記第１スイッチトランジスタの第２極は、前記第１ノードに接続される。
例えば、本開示の一実施例に係る画素回路においては、前記補償制御回路は、第２スイッチトランジスタを含み、
前記第２スイッチトランジスタのゲート電極は、前記第２制御信号端子に接続され、前記第２スイッチトランジスタの第１極は、前記駆動回路の制御端子に接続され、前記第２スイッチトランジスタの第２極は、前記駆動回路の第１端子に接続される。
例えば、本開示の一実施例に係る画素回路においては、前記発光制御回路は、第３スイッチトランジスタを含み、
前記第３スイッチトランジスタのゲート電極は、前記発光制御信号端子に接続され、前記第３スイッチトランジスタの第１極は、前記第１電源端子に接続され、前記第３スイッチトランジスタの第２極は、前記駆動回路の第１端子に接続される。
例えば、本開示の一実施例に係る画素回路においては、前記駆動トランジスタはＮ型トランジスタである。
例えば、本開示の一実施例に係る画素回路においては、前記スイッチトランジスタはＰ型トランジスタ又はＮ型トランジスタである。
本開示の少なくとも１つの実施例は表示パネルをさらに提供し、表示パネルはアレイに分布される複数の画素ユニットを含み、各前記画素ユニットは、本開示の実施例に係る何れかの画素回路を含む。
本開示の少なくとも１つの実施例は本開示の実施例に係る表示パネルを含む表示装置をさらに提供する。
例えば、本開示の一実施例に係る表示装置は、複数の第１制御信号線と、複数の第２制御信号線と、複数の発光制御信号線と、複数のデータ信号線とをさらに含み、
各行の前記第１制御信号線は、本行の画素回路における前記第１制御信号端子に接続され、各行の前記第２制御信号線は、本行の画素回路における前記第２制御信号端子に接続され、各行の前記発光制御信号線は、本行の画素回路における前記発光制御信号端子に接続され、各列のデータ信号線は、本列画素回路における前記データ信号端子に接続される。
本開示の少なくとも１つの実施例は、画素回路の駆動方法をさらに提供し、前記駆動方法は、リセット／補償段階と、データ書き込み段階と、発光段階とを含み、
リセット／補償段階において、前記補償制御回路は、前記第２制御信号端子による制御によって、前記駆動回路の制御端子を前記駆動回路の第１端子に導通させ、
データ書き込み段階において、前記データ書き込み回路は、前記第１制御信号端子による制御によって、前記データ信号端子の信号を前記第１ノードに与え、
発光段階において、前記記憶回路は、前記第１ノードと前記駆動回路の制御端子との間の電圧差、及び前記第１ノードと前記駆動回路の第２端子との電圧差を維持し、前記発光制御回路は、前記発光制御信号端子による制御によって、前記第１電源端子の信号を前記駆動回路に与え、前記駆動回路は、駆動電流を出力する。
本発明の実施例の技術案をより明瞭に説明するために、以下、実施例の図面を簡単に説明するが、勿論、以下の説明における図面は本発明の一部の実施例に関するものに過ぎず、本発明を制限するものではない。
画素回路を示す模式図である。 本開示の一実施例に係る画素回路を示す模式図である。 本開示の一実施例に係る他の画素回路を示す模式図である。 本開示の一実施例に係る画素回路を具体的に実現した例示的な回路図である。 本開示の一実施例に係る駆動方法を示す回路タイミング図である。 本開示の一実施例に係る画素回路を示すシミュレーション図である。 本開示の一実施例に係る画素回路の駆動方法を示すフローチャートである。 本開示の一実施例に係る表示装置を示す模式図である。
１ データ書き込み回路、２ 記憶回路、２１ 第１記憶回路、２２ 第２記憶回路、４ 補償制御回路、５ 発光制御回路、６ 駆動回路、６０ 制御端子、６１ 第１端子、Ｇ１ 第１制御信号端子、Ｇ２ 第２制御信号端子、ＶＤＤ 第１電源端子、ＶＳＳ 第２電源端子、ＥＭ 発光制御信号端子、Ｄａｔａ データ信号端子、ＬＥ 発光素子、Ｍ０ 駆動トランジスタ、Ｍ１ 第１スイッチトランジスタ、Ｍ２ 第２スイッチトランジスタ、Ｍ３ 第３スイッチトランジスタ、Ｃ１ 第１コンデンサー、Ｃ２ 第２コンデンサー
本開示の実施例の目的、技術案及び利点をより明瞭にするために、以下は本開示の実施例の図面をもって、本開示の実施例の技術案を明瞭且つ完全に説明する。勿論、下記実施例は本開示の一部の実施例に過ぎず、全部の実施例ではない。下記本開示の実施例に基づいて、当業者が創造的な努力を必要とせずに想到し得るすべてのその他の実施例は、本開示の保護範囲に属する。
特に定義しない限り、使用される技術用語又は科学用語は、当業者が理解する一般的な意味である。本開示に使用される「第１」、「第２」及び類似する用語は順番、数又は重要性を示すのではなく、異なる構成要素を区別するものに過ぎない。同様に、「一つ」、「一」又は「当該」のような用語も数を制限するものではなく、少なくとも一つあることを意味する。「含む」又は「備える」のような用語は当該用語前に現れた素子又はデバイスが当該用語後に現れる素子又はデバイス及びその同等物を意味し、且つほかの素子又はデバイスを排除しない。「接続」又は「連結」のような用語は物理的又は機械的接続に限定されず、直接か間接に関わらず電気的接続を含む。「上方」、「下方」、「左方」、「右方」等は相対位置関係を示すものに過ぎず、説明する対象の絶対位置が変わると、当該相対位置関係も変わる。
なお、本開示の実施例に用いられるトランジスタは、全てが薄膜トランジスタ、電界効果トランジスタ、或いは、他の同じ特性のスイッチ素子であっても良い。本開示の実施例は、それぞれ薄膜トランジスタを例として説明する。本発明に用いられたトランジスタのソース電極とドレイン電極は、構造が対称であってもよいため、そのソース電極とドレイン電極の構造が区別を有しなくても良い。本開示の実施例においては、トランジスタのゲート電極が除かれた二つの極を区別させるように、直接に一方の極を第１極、他方の極を第２極と呼ぶ。また、本開示の実施例に用いられるスイッチトランジスタは、Ｐ型スイッチトランジスタとＮ型スイッチトランジスタのいずれかを含んでもよく、Ｐ型スイッチトランジスタは、ゲート電極が低レベルにあるときに導通し、ゲート電極が高レベルにあるときに遮断し、Ｎ型スイッチトランジスタは、ゲート電極が高レベルにあるときに導通し、ゲート電極が低レベルにあるときに遮断する。
画素回路において、図１に示すように、該画素回路は、１つの駆動トランジスタＭ０と、１つのスイッチトランジスタＭと、１つの記憶コンデンサーＣｓによって構成される。走査線Ｓｃａｎがある１つの行を選択する時に、走査線Ｓｃａｎが低レベル信号を入力し、Ｐ型のスイッチトランジスタＭが導通され、データ線Ｄａｔａの電圧が記憶コンデンサーＣｓに書き込まれる。この行に対する走査が完了すると、走査線Ｓｃａｎによって入力された信号が高レベルになり、Ｐ型のスイッチトランジスタＭが切断され、記憶コンデンサーＣｓに記憶されたゲート電極電圧が駆動トランジスタＭ０に電流を生じさせ、ＯＬＥＤを駆動し、ＯＬＥＤが１フレームに発光し続けることを確保する。なお、駆動トランジスタＭ０の飽和電流数式はＩＯＬＥＤ=Ｋ(Ｖｓｇ−Ｖｔｈ)２であり、プロセス工程と電気素子の劣化などの原因で、駆動トランジスタＭ０の閾値電圧Ｖｔｈはドリフトする可能性があるとともに、電流が電源電圧に関連づけられ、電圧降下（ＩＲ Ｄｒｏｐ）の原因で、駆動トランジスタのソース電極電圧Ｖｓも異なる場合があるため、それぞれのＯＬＥＤを通す電流が駆動トランジスタの閾値電圧Ｖｔｈと駆動トランジスタのソース電極電圧によって変化することを招き、画像輝度が非均一になる。
本開示の少なくとも１つの実施例はデータ書き込み回路と、補償制御回路と、第１記憶回路と、第２記憶回路と、発光制御回路と、駆動回路とを含む画素回路を提供する。本開示の少なくとも１つの実施例は、該画素回路に対応する駆動方法、表示パネル及び表示装置をさらに提供する。
本開示の実施例に係る画素回路、表示パネル、表示装置及び駆動方法は、画素回路における駆動回路から出力された電流を駆動回路の閾値電圧に関連させず、データ信号端子のデータ電圧と参照電圧のみに関連させるため、駆動回路の閾値電圧により駆動回路から出力された電流に与える影響を避けられ、駆動回路から出力された電流を安定させ、さらに、該画素回路を含む表示装置の表示画面の輝度の均一性を向上させることができる。
以下、図面を参照し、本開示の実施例を詳しく説明する。
本開示の少なくとも１つの実施例は画素回路を提供し、図２に示すように、該画素回路は、データ書き込み回路１と、記憶回路２と、補償制御回路４と、発光制御回路５と、駆動回路６とを含む。
データ書き込み回路１は、それぞれ第１制御信号端子Ｇ１と、データ信号端子Ｄａｔａと、第１ノードＡとに接続される。データ書き込み回路１は、第１制御信号端子Ｇ１による制御によってデータ信号端子Ｄａｔａの信号を第１ノードＡに与えるように用いられ、例えば、データ信号端子Ｄａｔａの信号は、画素の明暗の度合いを制御するデータ電圧である。
記憶回路２は、それぞれ第１ノードＡと、駆動回路６の制御端子６０と、駆動回路６の第２端子６２とに接続される。記憶回路２は、第１ノードＡと駆動回路６の制御端子６０との間の電圧差、第１ノードＡと駆動回路６の第２端子６２との間の電圧差を維持するように用いられる。
補償制御回路４は、それぞれ第２制御信号端子Ｇ２と、駆動回路６の制御端子６０と、駆動回路６の第１端子６１とに接続され、補償制御回路４は、第２制御信号端子Ｇ２による制御によって、駆動回路６の制御端子６０を駆動回路６の第１端子６１と導通させるように用いられる。
発光制御回路５は、それぞれ発光制御信号端子ＥＭと、第１電源端子ＶＤＤと、駆動回路６の第１端子６１とに接続され、発光制御回路５は、発光制御信号端子ＥＭによる制御によって、第１電源端子ＶＤＤの信号を駆動回路６に与えるように用いられ、例えば、駆動回路６の第１端子６１に与える。
駆動回路６は、それぞれ補償制御回路４と、発光制御回路５と、記憶回路２とに接続され、駆動回路６は、駆動電流を出力するように用いられる。例えば、駆動回路６は、第２端子６２によって該駆動電流を出力し、例えば、該駆動電流は、発光素子を駆動して発光させるように用いられることができる。
本開示の実施例に係る画素回路は、データ書き込み回路と、補償制御回路と、記憶回路と、発光制御回路と、駆動回路とを含む。データ書き込み回路は、第１制御信号端子による制御によって、データ信号端子の信号を第１ノードに与えるように用いられる。記憶回路は、第１ノードと駆動回路の制御端子との間の電圧差、第１ノードと駆動回路の第２端子との電圧差を維持するように用いられる。補償制御回路は、第２制御信号端子による制御によって、駆動回路の制御端子を駆動回路の第１端子と導通させるように用いられる。発光制御回路は、発光制御信号端子による制御によって、第１電源端子の信号を駆動回路に与えるように用いられる。駆動回路は、駆動電流を出力するように用いられる。従って、前記５つの回路の協働によって、画素回路における駆動回路から出力された電流を駆動回路の閾値電圧と第２電源端子の電圧に関連させず、データ信号端子のデータ電圧と参照電圧のみに関連させることができる。それによって、駆動トランジスタの閾値電圧及び電圧降下により駆動回路から出力された電流に与える影響を避けられ、駆動回路から出力された電流を安定させ、さらに、画素回路を含む表示装置の表示画面の輝度の均一性を向上させることができる。
例えば、本開示の１つの実施例において、図２に示すように、記憶回路２は、第１記憶回路２１と第２記憶回路２２とを含んでもよい。
第１記憶回路２１は、それぞれ第１ノードＡと、駆動回路６の制御端子６０とに接続され、第１記憶回路２１は、第１ノードＡと駆動回路６の制御端子６０との間の電圧差を維持するように用いられる。
第２記憶回路２２は、それぞれ第１ノードＡと、駆動回路６の第２端子６２とに接続され、第２記憶回路２２は、第１ノードＡと駆動回路６の第２端子６２との間の電圧差を維持するように用いられる。
例えば、本開示の１つの実施例において、図３に示すように、画素回路は、発光素子ＬＥをさらに含んでも良い。発光素子ＬＥの第１極は、駆動回路６の第２端子６２と、第２記憶回路３とに接続され、発光素子ＬＥの第２極は、第２電源端子ＶＳＳに接続される。発光素子ＬＥは、駆動回路６から出力された駆動電流によって発光するように用いられる。例えば、発光素子ＬＥは、駆動回路が飽和状態にあるときの電流によって、発光を実現する。
例えば、発光素子ＬＥは、有機発光ダイオード（ＯＬＥＤ）を使ってもよく、本開示の実施例はこれに限らず、以下、各実施例は全てＯＬＥＤを例として説明し、説明を省略する。例えば、発光素子ＬＥがＯＬＥＤである場合、該ＯＬＥＤのアノードが駆動回路６の第２端子６２に接続されてもよく、該ＯＬＥＤのカソードが第２電源端子ＶＳＳに接続されてもよい。なお、該ＯＬＥＤは、様々な種にしてもよく、たとえば、トップエミッション、ボトムエミッション等が挙げられ、赤い光、緑光、青い光または白い光などを発してもよく、本開示の実施例はこれに対して制限しない。また、ＯＬＥＤは閾値電圧も有し、ＯＬＥＤ両端の電圧が閾値電圧以上になると発光する。
なお、本開示の実施例に係る画素回路において、第１電源端子ＶＤＤの電圧が高レベル電圧であり、第２電源端子ＶＳＳの電圧が接地又は低レベル電圧である。以下の各実施例は上記と同じであるため、説明を省略する。
例えば、図３に示す画素回路は、具体的に、図４に示す画素回路構造のように構成され得る。図４に示すように、該画素回路は、駆動トランジスタＭ０と、第１スイッチトランジスタＭ１と、第２スイッチトランジスタＭ２と、第３スイッチトランジスタＭ３と、第１コンデンサーＣ１と、第２コンデンサーＣ２と、発光素子ＯＬＥＤとを含む。該画素回路におけるトランジスタは、すべてＮ型トランジスタを例として説明する。
例えば、図４に示すように、具体的に、駆動回路６は駆動トランジスタＭ０で構成されてもよい。駆動トランジスタＭ０のゲート電極は、駆動回路６の制御端子６０として、第１記憶回路２１と補償制御回路４とに接続され、駆動トランジスタＭ０の第１極は、駆動回路６の第１端子６１として、補償制御回路４と発光制御回路５とに接続され、駆動トランジスタＭ０の第２極は、駆動回路６の第２端子６２として、第２記憶回路２２に接続される。
第１記憶回路２１は第１コンデンサーＣ１で構成されてもよい。第１コンデンサーＣ１の第１端子が第１ノードＡに接続され、第１コンデンサーＣ１の第２端子が駆動回路６の制御端子に接続される。例えば、駆動回路６が駆動トランジスタＭ０で構成される場合、第１コンデンサーＣ１の第２端子が駆動トランジスタＭ０のゲート電極に接続される。
本開示の実施例に係る画素回路において、第１コンデンサーＣ１は、第１ノードＡの信号と駆動トランジスタＭ０のゲート電極の信号との共同制御によって充電され、第１ノードＡの信号と駆動トランジスタＭ０のゲート電極の信号との共同制御によって放電され、駆動トランジスタＭ０のゲート電極がフローティング状態にある時、第１ノードＡと駆動トランジスタＭ０のゲート電極との間の電圧差が安定するように維持し、駆動トランジスタＭ０の閾値電圧Ｖｔｈとデータ信号端子Ｄａｔａから入力されたデータ電圧とを駆動トランジスタＭ０のゲート電極に記憶する。
以上は、画素回路における第１記憶回路２１の具体的な構造を例示するだけであり、実際に実施する時、第１記憶回路２１の具体的な構造が本開示の実施例に係る前記構造に限らず、当業者に周知される他の構造であってもよく、ここで限定しない。
例えば、図４に示すように、第２記憶回路２２は、第２コンデンサーＣ２で構成されてもよい。第２コンデンサーＣ２の第１端子が第１ノードＡに接続され、第２コンデンサーＣ２の第２端子が駆動回路６の第２端子に接続される。例えば、駆動回路６が駆動トランジスタＭ０で構成される時に、第２コンデンサーＣ２の第２端子が駆動トランジスタＭ０の第２極に接続されてもよい。例えば、第２コンデンサーＣ２の第２端子が発光素子ＯＬＥＤのアノードに接続されてもよい。
本開示の実施例に係る画素回路において、第２コンデンサーＣ２は、第１ノードＡの信号と駆動トランジスタＭ０の第２極の信号との共同制御によって充電され、第１ノードＡの信号と駆動トランジスタＭ０の第２極の信号との共同した制御によって放電され、また、駆動トランジスタＭ０が安定的な駆動電流を出力することを確保するために、発光素子ＯＬＥＤが発光状態にあるとき、第１ノードＡと駆動トランジスタＭ０の第２極との間の電圧差が安定するように維持する。
以上は、画素回路における第２記憶回路２２の具体的な構造を例示するだけであり、実際に実施する時、第２記憶回路２２の具体的な構造が本開示の実施例に係る前記構造に限らず、当業者に周知される他の構造であってもよく、ここで限定しない。
本開示の実施例に係る画素回路において、発光素子ＯＬＥＤに流れる電流が一定であることを確保するために、第１コンデンサーＣ１が長時間にわたって駆動トランジスタＭ０のゲート電極と第１ノードＡとの間の電圧差が安定するように維持するため、第１コンデンサーＣ１の電気容量が比較的に大きい。空間を占める面積を減少させるために、第２コンデンサーＣ２の電気容量が比較的に小さい。従って、本開示の１つの実施例に係る画素回路において、第１コンデンサーＣ１の電気容量が第２コンデンサーＣ２の電気容量より大きくてもよい。
例えば、図４に示すように、データ書き込み回路１は第１スイッチトランジスタＭ１で構成されてもよい。第１スイッチトランジスタＭ１のゲート電極が第１制御信号端子Ｇ１に接続され、第１スイッチトランジスタＭ１の第１極がデータ信号端子Ｄａｔａに接続され、第１スイッチトランジスタＭ１の第２極が第１ノードＡに接続される。
本開示の実施例に係る画素回路において、例えば、第１スイッチトランジスタＭ１が第１制御信号端子Ｇ１による制御によって導通状態にあると、データ信号端子Ｄａｔａの信号を第１ノードＡに与えることができる。
以上は、画素回路におけるデータ書き込み回路１の具体的な構造を例示するだけであり、実際に実施する時、データ書き込み回路１の具体的な構造が本開示の実施例に係る前記構造に限らず、当業者に周知される他の構造であってもよく、ここで限定しない。
例えば、図４に示すように、補償制御回路４は第２スイッチトランジスタＭ２で構成されてもよい。第２スイッチトランジスタＭ２のゲート電極が第２制御信号端子Ｇ２に接続され、第２スイッチトランジスタＭ２の第１極が駆動回路６の制御端子に接続され、第２スイッチトランジスタＭ２の第２極が駆動回路６の第１端子に接続される。例えば、駆動回路６が駆動トランジスタＭ０で構成される場合、第２スイッチトランジスタＭ２の第１極が駆動トランジスタＭ０のゲート電極に接続されてもよく、第２スイッチトランジスタＭ２の第２極が駆動トランジスタＭ０の第１極に接続されてもよい。
本開示の実施例に係る画素回路において、例えば、制御駆動トランジスタＭ０がダイオード接続状態にあるように、第２スイッチトランジスタＭ２が第２制御信号端子Ｇ２による制御によって、駆動トランジスタＭ０のゲート電極と駆動トランジスタＭ０の第１極とを導通させることができる。
以上は、画素回路における補償制御回路４の具体的な構造を例示するだけであり、実際に実施する時、補償制御回路４の具体的な構造が本開示の実施例に係る前記構造に限らず、当業者に周知される他の構造であってもよく、ここで限定しない。
例えば、図４に示すように、発光制御回路５は第３スイッチトランジスタＭ３で構成されてもよい。第３スイッチトランジスタＭ３のゲート電極が発光制御信号端子ＥＭに接続され、第３スイッチトランジスタＭ３の第１極が第１電源端子ＶＤＤに接続され、第３スイッチトランジスタＭ３の第２極が駆動回路の第１端子に接続される。例えば、駆動回路６が駆動トランジスタＭ０で構成される場合、第３スイッチトランジスタＭ３の第２極が駆動トランジスタＭ０の第１極に接続されてもよい。
本開示の実施例に係る画素回路において、例えば第３スイッチトランジスタＭ３が発光制御信号端子ＥＭによる制御によって、第１電源端子ＶＤＤの電圧を駆動トランジスタＭ０の第１極に与え、駆動トランジスタＭ０の第２極から出力された駆動電流を例えば発光素子ＯＬＥＤに出力し、それを駆動して発光させることができる。
以上は、画素回路における発光制御回路５の具体的な構造を例示するだけであり、実際に実施する時、発光制御回路５の具体的な構造が本開示の実施例に係る前記構造に限らず、当業者に周知される他の構造であってもよく、ここで限定しない。
例えば、本開示の実施例に係る画素回路において、駆動トランジスタＭ０がＮ型トランジスタである。なお、本開示の実施例に係る画素回路において、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３は、図４に示すＮ型トランジスタのほかに、すべてＰ型トランジスタを利用してもよく、或いは、Ｐ型トランジスタとＮ型トランジスタとを混合して利用してもよく、選択されたタイプのトランジスタのポートの極性を本開示の実施例における対応するトランジスタのポートの極性に応じて同時に接続すればよい。
好ましくは、実際に実施するとき、本開示の実施例に係る画素回路において、図４に示すように、駆動トランジスタＭ０とすべてのスイッチトランジスタＭ１〜Ｍ３は、すべてＮ型トランジスタである。
実際に実施するとき、本開示の実施例に係る画素回路において、Ｎ型スイッチトランジスタが高電位で導通し、低電位で遮断する。
以下、図４に示す画素回路を例として、図５に示す回路タイミング図を結合し、本開示の実施例に係る画素回路の仕組みに対し説明する。なお、以下では、高電位を１とし、低電位を０とする。１と０は倫理電位であり、それが本開示の実施例に係る画素回路の仕組みをより分かりやすく説明するためのものに過ぎず、各スイッチトランジスタのゲート電極に印加する電位ではない。
図４に示すように、駆動トランジスタＭ０がＮ型トランジスタであり、全てのスイッチトランジスタがＮ型トランジスタであり、それと対応するタイミング図は図５に示すようである。具体的に、図５に示すタイミング図におけるリセット／補償段階Ｔ１、データ書き込み段階Ｔ２及び発光段階Ｔ３この三つの段階を選んで説明する。
リセット／補償段階Ｔ１において、Ｇ１=１、Ｇ２=１、ＥＭ=０である。
第１スイッチトランジスタＭ１と、第２スイッチトランジスタＭ２と、駆動トランジスタＭ０とは、全て導通状態にあり、第３スイッチトランジスタＭ３が遮断状態にある。この段階のデータ信号端子Ｄａｔａの電圧は参照電圧Ｖｒｅｆであるため、導通した第１スイッチトランジスタＭ１がデータ信号端子Ｄａｔａの参照電圧Ｖｒｅｆを第１ノードＡに与えることによって、第１ノードＡの電圧ＶＡ＝Ｖｒｅｆ、即ち、第１ノードＡの電圧のリセットを実現する。導通した第２スイッチトランジスタＭ２は、駆動トランジスタＭ０のゲート電極をその第１極と導通し、駆動トランジスタＭ０をダイオード接続状態にさせることによって、駆動トランジスタＭ０のゲート電極とソース電極との電圧が発光素子ＯＬＥＤによってリリースされ、即ち、画素回路のリセットを実現する。発光素子ＯＬＥＤのアノードの電圧、即ち、駆動トランジスタＭ０のソース電極の電圧Ｖｓが第２電源端子ＶＳＳの電圧ＶＳＳと発光素子ＯＬＥＤの閾値電圧ＶＯＬＥＤ０との足しであり、即ち、Ｖｓ=ＶＳＳ＋Ｖｏｌｅｄ０である。駆動トランジスタＭ０がこの段階でダイオード接続状態にあるため、駆動トランジスタＭ０のゲート電極の電圧Ｖｇは、駆動トランジスタＭ０のソース電極の電圧プラス駆動トランジスタＭ０の閾値電圧Ｖｔｈであり、即ち、Ｖｇ=ＶＳＳ＋Ｖｏｌｅｄ０＋Ｖｔｈであり、駆動トランジスタＭ０の閾値電圧Ｖｔｈを駆動トランジスタＭ０のゲート電極に書き込むことを実現することができる。
データ書き込み段階Ｔ２において、Ｇ１=１、Ｇ２=０、ＥＭ=０である。第１スイッチトランジスタＭ１と駆動トランジスタＭ０とは、ともに導通状態にあり、第２スイッチトランジスタＭ２と第３スイッチトランジスタＭ３とは、ともに遮断状態にある。例えば、この段階でデータ信号端子Ｄａｔａの書き込み電圧がＶｄａｔａであり、即ち、導通した第１スイッチトランジスタＭ１がデータ信号端子Ｄａｔａの電圧Ｖｄａｔａを第１ノードＡに与えるため、第１ノードＡの電圧ＶＡは、一段階前のＶｒｅｆからＶｄａｔａに変更する。第１コンデンサーＣ１のカップリングによって、駆動トランジスタＭ０のゲート電極の電圧Ｖｇは、Ｖｇ=ＶＳＳ＋Ｖｏｌｅｄ０＋Ｖｔｈ＋Ｖｄａｔａ−Ｖｒｅｆに変更する。
発光段階Ｔ３において、Ｇ１=０、Ｇ２=０、ＥＭ=１である。第３スイッチトランジスタＭ３と駆動トランジスタＭ０とは、ともに導通状態にあり、第１スイッチトランジスタＭ１と第２スイッチトランジスタＭ２とは、遮断状態にある。発光素子ＯＬＥＤが発光し始め、発光素子ＯＬＥＤのアノードの電圧がＶＳＳ＋Ｖｏｌｅｄであり、即、駆動トランジスタＭ０のソース電極の電圧Ｖｓ=Ｖｓｓ＋Ｖｏｌｅｄであり、Ｖｏｌｅｄが発光電気素子ＯＬＥＤが発光するときの電圧である。この段階において、第２コンデンサーＣ２のカップリングによって、第２コンデンサーＣ２の第２端子の電圧変化が第２コンデンサーＣ２の第１端子、即ち、第１ノードＡにカップリングされるため、第１ノードＡの電圧がＶＡ=Ｖｄａｔａ＋Ｖｏｌｅｄ−Ｖｏｌｅｄ０になる。同時に、第１コンデンサーＣ１のカップリングによって、駆動トランジスタＭ０のゲート電極の電圧が、Ｖｇ=ＶＳＳ＋Ｖｏｌｅｄ０＋Ｖｔｈ＋Ｖｄａｔａ−Ｖｒｅｆ＋Ｖｏｌｅｄ−Ｖｏｌｅｄ０=Ｖｓｓ＋Ｖｏｌｅｄ＋Ｖｔｈ＋Ｖｄａｔａ−Ｖｒｅｆになる。駆動トランジスタＭ０の第１極電圧が第１電源端子ＶＤＤの電圧ＶＤＤであり、駆動トランジスタＭ０が飽和状態にあり、飽和状態の電流特性から分かるように、駆動トランジスタＭ０を流れ且つ駆動発光素子ＯＬＥＤの発光に用いられる作動電流ＩＯＬＥＤは、数式
ＩＯＬＥＤ=Ｋ（Ｖｇｓ-Ｖｔｈ）２
=Ｋ（Ｖｓｓ＋Ｖｏｌｅｄ＋Ｖｔｈ＋Ｖｄａｔａ−Ｖｒｅｆ−Ｖｓｓ−Ｖｏｌｅｄ−Ｖｔｈ）２
=Ｋ（Ｖｄａｔａ−Ｖｒｅｆ）２
を満たす。
ただし、Ｋは構造パラメータであり、同じ構造ではその値が相対的に一定であり、定数としてもよい。それによって、発光素子ＯＬＥＤの作動電流ＩＯＬＥＤが駆動トランジスタＭ０の閾値電圧Ｖｔｈに影響されず、且つ第２電源端子ＶＳＳの電圧ＶＳＳに関連せず、データ信号端子Ｄａｔａのデータ電圧Ｖｄａｔａと参照電圧Ｖｒｅｆのみに関連することが見られ、プロセス工程及び長時間にわたる操作による駆動トランジスタＭ０の閾値電圧Ｖｔｈのドリフト及び電圧降下（ＩＲ Ｄｒｏｐ）の、発光素子ＯＬＥＤの作動電流ＩＯＬＥＤに与える影響を解決した。同時に、ＩＯＬＥＤは発光素子ＯＬＥＤの閾値電圧Ｖｏｌｅｄ０と作動電圧Ｖｏｌｅｄに関係せず、ＯＬＥＤの劣化による電流の差異を避けられ、パネル表示の非均一性を改善することができる。それに本開示の実施例に係る画素回路は、４つのトランジスタと２つのコンデンサーのみ利用することによって、駆動トランジスタＭ０の閾値電圧Ｖｔｈに対する補償を実現でき、構造がより簡単である。
また、駆動トランジスタＭ０の閾値電圧Ｖｔｈが異なる値を取ると、本開示は、前記実施例に係る画素回路に対し、三つの段階でシミュレーションを行い、その結果は図６に示される。駆動トランジスタＭ０の閾値電圧Ｖｔｈは、それぞれＶｔｈ=１とＶｔｈ=２になるとき、図６のシミュレーション結果から分かるように、発光素子ＯＬＥＤを流れる駆動電流はほぼ重なっており、図に示すＴ３段階の任意のタイミング、例えば、１.２４４７ｍｓの時点で発光素子ＯＬＥＤを流れる作動電流ＩＯＬＥＤを取り、駆動トランジスタＭ０の閾値電圧がＶｔｈ=１であるとき、ＩＯＬＥＤ１=４.８４２ｕＡになる。駆動トランジスタＭ０の閾値電圧がＶｔｈ=２であるとき、ＩＯＬＥＤ２=４.８４１６ｕＡになる。ＩＯＬＥＤ１とＩＯＬＥＤ２とは近似的に等しいであるため、本開示の実施例に係る画素回路において、発光素子ＯＬＥＤの作動電流ＩＯＬＥＤが駆動トランジスタＭ０の閾値電圧Ｖｔｈからの影響を受けないことを検証できる。
本開示の実施例は、駆動方法をさらに提供する。該駆動方法は本開示の実施例にかかるいずれかの画素回路に用いられることができ、例えば図７に示すように、該駆動方法が以下のステップを含み、即ち、
ステップＳ７０１、リセット／補償段階において、補償制御回路は第２制御信号端子による制御によって、駆動回路の制御端子を駆動回路の第１端子に導通し、
ステップＳ７０２、データ書き込み段階において、データ書き込み回路は第１制御信号端子による制御によって、データ信号端子の信号を第１ノードに与え、
ステップＳ７０３、発光段階において、記憶回路は、第１ノードと駆動回路の制御端子との間の電圧差、第１ノードと駆動回路の第２端子との電圧差を維持する。発光制御回路は、発光制御信号端子による制御によって、第１電源端子の信号を駆動回路に与え、駆動回路は、駆動電流を出力する。
なお、本開示の実施例に係る画素回路の駆動方法に関する詳しい説明は画素回路の仕組みに関する説明に参考すればよく、ここで説明を省略する。
本開示の実施例に係る画素回路の駆動方法は、駆動トランジスタの閾値電圧及び第２電源端子の電圧に関連せず、画素回路における駆動トランジスタの、発光素子を駆動して発光させる作動電流をデータ信号端子のデータ電圧と参照電圧のみに関連させ、駆動トランジスタの閾値電圧及び電圧降下により駆動トランジスタから出力された電流に与える影響を避けられ、駆動トランジスタの出力した電流が安定するように維持し、さらに、画素回路が含まれる表示装置の表示画面の輝度の均一性を向上させることができる。
本開示の実施例は表示パネルをさらに提供し、該表示パネルは、アレイに分布される複数の画素ユニットを含み、それぞれの画素ユニットは本開示の実施例に係るいずれかの画素回路を含む。該表示パネルは、課題を解決する仕組みが前記画素回路に類似するため、該表示パネルの実施は前記画素回路の実施を参考すればよく、ここで説明を省略する。
実際に実施するとき、本開示の実施例に係る表示パネルにおいて、表示パネルは有機エレクトロルミネッセンス表示パネルであってもよい。
本開示の実施例は、本開示の実施例に係る表示パネルを含む表示装置をさらに提供する。
例えば、如図８に示すように、該表示装置１は、アレイに分布される複数の画素ユニット４０と、複数の第１制御信号線と、複数の第２制御信号線と、複数の発光制御信号線と、複数のデータ信号線とを含む。なお、図８は一部の画素ユニット４０のみ示され、即ち、第１制御信号線と、第２制御信号線と、発光制御信号線と、データ信号線である。例えば、第Ｎ行の第１制御信号線をＳ１Nとし、第Ｎ＋１行の第１制御信号線をＳ１Ｎ＋１とし、第Ｎ行の第２制御信号線をＳ２Ｎとし、第Ｎ＋１行の第２制御信号線をＳ２Ｎ＋１とし、第Ｎ行の発光制御信号線をＥＮとし、第Ｎ＋１行の発光制御信号線をＥＮ＋１とし、第M列のデータ信号線をＤＭとし、第Ｍ＋１列のデータ信号線をＤＭ＋１とする。ここで、ＮとＭは、例えば０より大きい整数である。
例えば、それぞれの画素ユニット４０は、前記実施例に係るいずれかの画素回路１０を含んでもよく、例えば図４に示す画素回路を含む。
例えば、各行の第１制御信号線は同行の画素回路における第１制御信号端子に接続される。各行の第２制御信号線は同行の画素回路における第２制御信号端子に接続される。各行の発光制御信号線は同行の画素回路における発光制御信号端子に接続される。各列のデータ信号線は同列の画素回路におけるデータ信号端子に接続される。
なお、図８に示す表示装置１は、それぞれＶＤＤとＶＳＳ（図示せず）を与えるように、複数の第１電源線と複数の第二電源線を含んでもよい。
例えば、図８に示すように、該表示装置１は、走査駆動回路２０とデータ駆動回路３０とをさらに含んでもよい。
例えば、データ駆動回路３０は、データ電圧Ｖｄａｔａを与えるように、複数のデータ信号線（ＤＭ、ＤＭ＋１等）に接続されてもよい。例えば、走査駆動回路２０は、制御信号を与えるように、複数の第１制御信号線（Ｓ１Ｎ、Ｓ１Ｎ＋１等）と、複数の第２制御信号線（Ｓ２Ｎ、Ｓ２Ｎ＋１等）と、複数の発光制御信号線（ＥＮ、ＥＮ＋１等）とに接続されてもよい。
例えば、走査駆動回路２０とデータ駆動回路３０とは半導体チップで構成されてもよい。該表示装置１は、例えばタイミング制御器、信号デコード回路、電圧転換回路など、ほかの部品を含んでもよい。これらの部品は、例えば既存の通常部品を利用してもよく、ここで説明を省略する。
例えば、本開示の実施例に係る表示装置１は、携帯電話、タブレットコンピューター、テレビ、ディスプレイ、ノートパソコン、ディジタルフォトフレーム、ナビゲータなど、何れの表示機能を有する製品又は部品であってもよい。該表示装置のほかの必要な構成は、すべてが当業者にとって実装されているものであると理解すべきであり、本発明に対する制限ではなく、ここで説明を省略する。該表示装置の実施は、前記画素回路の実施例を参照すればよく、ここで説明を省略する。
以上は本開示の具体的な実施形態に過ぎず、本開示の保護範囲を制限するものではなく、本開示の保護範囲は特許請求の範囲に準ずる。
本願は、２０１７年７月２７日に出願した中国特許出願第２０１７１０６２４５９１.３号の優先権を主張し、ここで、上記中国特許出願に開示された全内容が本願の一部として援用される。

Claims (16)

  1. データ書き込み回路と、補償制御回路と、記憶回路と、発光制御回路と、駆動回路とを含み、
    前記データ書き込み回路は、それぞれ第１制御信号端子と、データ信号端子と、第１ノードとに接続され、前記データ書き込み回路は、前記第１制御信号端子による制御によって、前記データ信号端子の信号を前記第１ノードに与えるように用いられ、
    前記記憶回路は、それぞれ前記第１ノードと、前記駆動回路の制御端子と、前記駆動回路の第２端子とに接続され、前記記憶回路は、前記第１ノードと前記駆動回路の制御端子との間の電圧差、及び前記第１ノードと前記駆動回路の第２端子との電圧差を維持するように用いられ、
    前記補償制御回路は、それぞれ第２制御信号端子と、前記駆動回路の制御端子と、前記駆動回路の第１端子とに接続され、前記補償制御回路は、前記第２制御信号端子による制御によって、前記駆動回路の制御端子を前記駆動回路の第１端子に導通させるように用いられ、
    前記発光制御回路は、それぞれ発光制御信号端子と、第１電源端子と、前記駆動回路の第１端子とに接続され、前記発光制御回路は、前記発光制御信号端子による制御によって、前記第１電源端子の信号を前記駆動回路に与えるように用いられ、
    前記駆動回路は、それぞれ前記補償制御回路と、前記発光制御回路と、前記記憶回路とに接続され、前記駆動回路は、駆動電流を出力するように用いられることを特徴とする画素回路。
  2. 前記記憶回路は、第１記憶回路と第２記憶回路とを含み、
    前記第１記憶回路は、それぞれ前記第１ノードと、前記駆動回路の制御端子とに接続され、前記第１記憶回路は、前記第１ノードと前記駆動回路の制御端子との間の電圧差を維持するように用いられ、
    前記第２記憶回路は、それぞれ前記第１ノードと、前記駆動回路の第２端子とに接続され、前記第２記憶回路は、前記第１ノードと前記駆動回路の第２端子との電圧差を維持するように用いられることを特徴とする請求項１に記載の画素回路。
  3. 発光素子をさらに含み、
    前記発光素子の第１極は、前記駆動回路の第２端子と、前記記憶回路とに接続され、前記発光素子の第２極は、第２電源端子に接続され、前記発光素子は、前記駆動回路から出力された駆動電流によって発光するように用いられることを特徴とする請求項１に記載の画素回路。
  4. 前記駆動回路は、駆動トランジスタを含み、
    前記駆動トランジスタのゲート電極は、前記駆動回路の制御端子として前記記憶回路と前記補償制御回路とに接続され、前記駆動トランジスタの第１極は、前記駆動回路の第１端子として前記補償制御回路と前記発光制御回路とに接続され、前記駆動トランジスタの第２極は、前記駆動回路の第２端子として前記記憶回路に接続されることを特徴とする請求項１に記載の画素回路。
  5. 前記第１記憶回路は、第１コンデンサーを含み、
    前記第１コンデンサーの第１端子は、前記第１ノードに接続され、前記第１コンデンサーの第２端子は、前記駆動回路の制御端子に接続されることを特徴とする請求項２に記載の画素回路。
  6. 前記第２記憶回路は、第２コンデンサーを含み、
    前記第２コンデンサーの第１端子は、前記第１ノードに接続され、前記第２コンデンサーの第２端子は、前記駆動回路の第２端子に接続されることを特徴とする請求項５に記載の画素回路。
  7. 前記第１コンデンサーの電気容量は、前記第２コンデンサーの電気容量より大きいであることを特徴とする請求項６に記載の画素回路。
  8. 前記データ書き込み回路は、第１スイッチトランジスタを含み、
    前記第１スイッチトランジスタのゲート電極は、前記第１制御信号端子に接続され、前記第１スイッチトランジスタの第１極は、前記データ信号端子に接続され、前記第１スイッチトランジスタの第２極は、前記第１ノードに接続されることを特徴とする請求項１に記載の画素回路。
  9. 前記補償制御回路は、第２スイッチトランジスタを含み、
    前記第２スイッチトランジスタのゲート電極は、前記第２制御信号端子に接続され、前記第２スイッチトランジスタの第１極は、前記駆動回路の制御端子に接続され、前記第２スイッチトランジスタの第２極は、前記駆動回路の第１端子に接続されることを特徴とする請求項１に記載の画素回路。
  10. 前記発光制御回路は、第３スイッチトランジスタを含み、
    前記第３スイッチトランジスタのゲート電極は、前記発光制御信号端子に接続され、前記第３スイッチトランジスタの第１極は、前記第１電源端子に接続され、前記第３スイッチトランジスタの第２極は、前記駆動回路の第１端子に接続されることを特徴とする請求項１に記載の画素回路。
  11. 前記駆動トランジスタはＮ型トランジスタであることを特徴とする請求項４に記載の画素回路。
  12. 前記スイッチトランジスタはＰ型トランジスタ又はＮ型トランジスタであることを特徴とする請求項８〜１０の何れか一項に記載の画素回路。
  13. アレイに分布される複数の画素ユニットを含み、各前記画素ユニットは、請求項１〜１２の何れか一項に記載の画素回路を含むことを特徴とする表示パネル。
  14. 請求項１３に記載の表示パネルを含むことを特徴とする表示装置。
  15. 複数の第１制御信号線と、複数の第２制御信号線と、複数の発光制御信号線と、複数のデータ信号線とをさらに含み、
    各行の前記第１制御信号線は、本行の画素回路における前記第１制御信号端子に接続され、各行の前記第２制御信号線は、本行の画素回路における前記第２制御信号端子に接続され、各行の前記発光制御信号線は、本行の画素回路における前記発光制御信号端子に接続され、各列のデータ信号線は、本列画素回路における前記データ信号端子に接続されることを特徴とする請求項１４に記載の表示装置。
  16. 請求項１〜１２の何れか一項に記載の画素回路の駆動方法であって、
    リセット／補償段階と、データ書き込み段階と、発光段階とを含み、
    リセット／補償段階において、前記補償制御回路は、前記第２制御信号端子による制御によって、前記駆動回路の制御端子を前記駆動回路の第１端子に導通させ、
    データ書き込み段階において、前記データ書き込み回路は、前記第１制御信号端子による制御によって、前記データ信号端子の信号を前記第１ノードに与え、
    発光段階において、前記記憶回路は、前記第１ノードと前記駆動回路の制御端子との間の電圧差、及び前記第１ノードと前記駆動回路の第２端子との電圧差を維持し、前記発光制御回路は、前記発光制御信号端子による制御によって、前記第１電源端子の信号を前記駆動回路に与え、前記駆動回路は、駆動電流を出力することを特徴とする駆動方法。
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