JP2020039094A - Solid-state imaging element, imaging device, and electronic equipment - Google Patents
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Abstract
【課題】特殊画素と通常画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に対応する。
【解決手段】本開示の固体撮像素子は、複数の画素がアレイ状に配置された画素アレイ部と、複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、識別データを参照し、制御信号に基づいて、画素アレイ部の所定の画素群に対する画素アクセス動作を行う複数のアクセス動作部と、制御信号を出力して、複数のアクセス動作部における画素アクセス動作を制御する制御部と、を備える。
【選択図】図２The present invention suppresses a complicated control circuit and an increase in circuit scale even when independent control is performed on a special pixel and a normal pixel, and easily responds to a change in pixel arrangement.
A solid-state imaging device according to an embodiment of the present disclosure includes a pixel array unit in which a plurality of pixels are arranged in an array, a first pixel group that operates a plurality of pixels by a first pixel access, and a second pixel access. An identification data storage unit that stores the identification data set in the second pixel group to be operated in the updatable manner, and a pixel access operation to a predetermined pixel group of the pixel array unit based on the control signal with reference to the identification data And a control unit that outputs a control signal and controls a pixel access operation in the plurality of access operation units.
[Selection] Figure 2
Description
本開示は、固体撮像素子、撮像装置及び電子機器に関する。 The present disclosure relates to a solid-state imaging device, an imaging device, and an electronic device.
近年、半導体微細加工技術を応用したＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像素子がディジタルカメラやスマートフォン等において広く採用されている。 2. Description of the Related Art In recent years, solid-state imaging devices such as CMOS (Complementary Metal Oxide Semiconductor) image sensors to which semiconductor fine processing technology is applied have been widely used in digital cameras, smartphones, and the like.
これらの固体撮像素子においては、撮像を行う通常画素に加えて、オートフォーカスやホワイトバランス等特殊処理を行うために用いられる画素である特殊画素が配置されたものが知られている。 Among these solid-state imaging devices, there are known solid-state imaging devices in which special pixels, which are pixels used for performing special processing such as autofocus and white balance, are arranged in addition to normal pixels for performing imaging.
例えば、像面オートフォーカスを行うための位相差画素を特殊画素として配置した固体撮像素子が知られている。 For example, a solid-state imaging device in which phase difference pixels for performing image plane autofocus are arranged as special pixels is known.
このような固体撮像素子において、位相差画素を通常画素とは独立して制御を行うためには、位相差画素の画素データの読み出しを通常画素の読み出しとは別個に行う必要があり、画素アクセスが不均一となり、位相差画素と通常画素との間でブルーミングが生じたり、画素アクセス負荷変動による横筋などが発生したりするという問題点があった。
これらを解決するために、従来様々な手法が提案されている（例えば、特許文献１参照）。
In such a solid-state imaging device, in order to control the phase difference pixel independently of the normal pixel, it is necessary to read the pixel data of the phase difference pixel separately from the reading of the normal pixel. Are non-uniform, and there is a problem that blooming occurs between the phase difference pixel and the normal pixel, and a horizontal streak occurs due to a variation in pixel access load.
In order to solve these problems, various methods have been conventionally proposed (for example, see Patent Document 1).
しかしながら、独立制御を実現するための制御回路が複雑化し、回路規模が増大することとなっていた。
また、製品変更等により画素配列を変更する度にアドレスデコーダの設計変更が必要であった。
However, a control circuit for realizing the independent control is complicated, and the circuit scale is increased.
Further, every time the pixel arrangement is changed due to a product change or the like, the design of the address decoder must be changed.
本開示は、特殊画素と通常画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に対応可能な固体撮像素子、撮像装置及び電子機器を提供することを目的としている。 The present disclosure suppresses the complexity of the control circuit and increases the circuit scale even when the independent control of the special pixel and the normal pixel is performed, and a solid-state imaging device capable of easily responding to a change in the pixel arrangement, It is an object to provide an imaging device and an electronic device.
上記目的を達成するために、本開示の固体撮像素子は、複数の画素がアレイ状に配置された画素アレイ部と、複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、識別データを参照し、制御信号に基づいて、画素アレイ部の所定の画素群に対する画素アクセス動作を行う複数のアクセス動作部と、制御信号を出力して、複数のアクセス動作部における画素アクセス動作を制御する制御部と、を備える。 In order to achieve the above object, a solid-state imaging device according to an embodiment of the present disclosure includes a pixel array unit in which a plurality of pixels are arranged in an array, a first pixel group that operates a plurality of pixels in a first pixel access, and a first pixel group. An identification data storage unit that stores identification data set in a second pixel group operated by two pixel accesses in an updatable manner; and a predetermined pixel group of a pixel array unit based on a control signal with reference to the identification data. And a control unit that outputs a control signal and controls a pixel access operation in the plurality of access operation units.
本開示によれば、制御装置は、制御信号をアクセス動作部に出力する。
これにより、アクセス動作部は、識別データ記憶部の識別データを参照し、識別データ及び制御信号に基づいて、第１の画素アクセスあるいは第２の画素アクセスのいずれか一方により画素アレイ部の所定の画素群に対する画素アクセス動作を行う。
According to the present disclosure, the control device outputs a control signal to the access operation unit.
Accordingly, the access operation unit refers to the identification data in the identification data storage unit, and based on the identification data and the control signal, performs one of the first pixel access and the second pixel access to perform the predetermined operation of the pixel array unit. A pixel access operation is performed on the pixel group.
本開示によれば、第１の画素グループに属する画素と第２の画素グループに属する画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に行える。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。 According to the present disclosure, even when independent control is performed on the pixels belonging to the first pixel group and the pixels belonging to the second pixel group, it is possible to suppress the complexity of the control circuit and the increase in the circuit size, It is easy to change the arrangement. Note that the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同様の部位には同一の符号を付することにより重複する説明を省略する。 Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. In the following embodiments, the same portions are denoted by the same reference numerals, and duplicate description will be omitted.
［１］第１実施形態
［固体撮像素子の構成］
図１は、第１実施形態に係る固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示す図である。
[1] First Embodiment [Configuration of Solid-State Image Sensor]
FIG. 1 is a diagram illustrating a configuration example of a CMOS image sensor as a solid-state imaging device according to the first embodiment.
ＣＭＯＳイメージセンサ１０は、画素アレイ部１１、アドレスデコーダ１２、メモリ制御回路１３、画素駆動タイミング制御回路１４、コントローラ（制御部）１５及び読出回路１６を備えている。
The
上記構成において、画素アレイ部１１と画素駆動タイミング制御回路１４とは、画素選択線ＰＳＬを介して接続され、画素アレイ部１１と読出回路１６とは、信号出力線ＳＯＬを介して接続されている。
In the above configuration, the pixel array unit 11 and the pixel drive
また、アドレスデコーダ１２、メモリ制御回路１３、画素駆動タイミング制御回路１４及びコントローラ１５は、全体として画素駆動部１７として機能している。
ここで、アドレスデコーダ１２、メモリ制御回路１３及び画素駆動タイミング制御回路１４は、全体として行（垂直）選択回路１８として機能している。
The
Here, the
画素アレイ部１１は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。 In the pixel array unit 11, a plurality of pixel circuits are arranged in a two-dimensional (matrix) form of M rows × N columns.
［固体撮像素子の機能構成］
図２は、ＣＭＯＳイメージセンサの機能構成例の説明図である。
読出回路１６は、図２に示すように、ＡＤ変換部２１、フレームメモリ２２、並べ替え部２３及び出力インタフェース（ＩＦ）部２４を備えている。
[Functional configuration of solid-state imaging device]
FIG. 2 is an explanatory diagram of a functional configuration example of the CMOS image sensor.
The
ＡＤ変換部２１は、画素アレイ部１１と信号出力線ＳＯＬを介して接続され、読出信号のアナログ／ディジタル変換を行って読出データである画素データとして出力する。
フレームメモリ２２は、読出データを記憶する。
The
The
並べ替え部２３は、フレームメモリ２２に記憶された通常画素に対応する通常画素データと位相差が素に対応する位相差画素データを識別して、位相差画素データを同一フレーム内の通常画素データよりも先に出力するための並べ替えを行い、出力インタフェース（ＩＦ）部２４に出力する。
The rearranging
出力インタフェース（ＩＦ）部２４は、並べ替えられた位相差画素データと通常画素データをインタフェース動作を行って出力データＤＯＴとして出力する。
The output interface (IF)
行選択回路１８は、それぞれアクセス動作部として機能する複数の行選択部３０−０〜３０−４を備えている。
この場合において、行選択部３０−０、３０−１、３０−３、３０−４は、画素アレイ部１１を構成している撮像に用いる通常画素ＮＰＤが接続された行に対する選択／非選択を制御する行選択部である。
The
In this case, the row selection units 30-0, 30-1, 30-3, and 30-4 perform selection / non-selection for the row to which the normal pixels NPD used for imaging and constituting the pixel array unit 11 are connected. This is the row selection unit to be controlled.
一方、行選択部３０−２は、画素アレイ部１１を構成している位相差画素ＰＰＤが接続された行に対する選択／非選択を制御する行選択部である。 On the other hand, the row selection unit 30-2 is a row selection unit that controls selection / non-selection of a row to which the phase difference pixels PPD configuring the pixel array unit 11 are connected.
［行選択部の構成］
ここで、行選択部の構成について説明する。
各行選択部３０−０〜３０−４は、同一構成であるので、行選択部３０−０を例として説明する。
[Structure of row selection section]
Here, the configuration of the row selection unit will be described.
Since the row selection units 30-0 to 30-4 have the same configuration, the row selection unit 30-0 will be described as an example.
行選択部３０−０は、Ｄフリップ−フロップ３１、ＥＸＯＲ（Exclusive OR）回路３２、ＡＮＤ回路３３、データラッチ回路３４及びドライブ回路３５を備えている。
The row selection unit 30-0 includes a D flip-
Ｄフリップ−フロップ３１は、クロック端子（Ｃ）に位相差画素識別フラグ転送クロックラインＦＣＬが接続され、データ端子（Ｄ）及び非反転出力端子（Ｑ）に位相差画素識別フラグ転送ラインＴＲＬが接続されている。
In the D flip-
ＥＸＯＲ回路３２は、一方の入力端子に位相差画素識別フラグ転送ラインＴＲＬが接続され、他方の入力端子に位相差画素アドレスラッチイネーブル信号ラインＰＥＬが接続されている。
The
ＡＮＤ回路３３は、一方の入力端子にＥＸＯＲ回路３２の出力端子が図示しないインバータを介して接続され、他方にアドレスデコーダ１２からのアドレスラッチ制御バスＡＬＢが接続されている。
データラッチ回路３４は、ＡＮＤ回路３３の出力端子が接続されている。
ドライブ回路３５は、データラッチ回路３４の出力端子が接続されている。
The
The output terminal of the
The output terminal of the
上記構成において、Ｄフリップ−フロップ３１は、像面オートフォーカスに用いられる位相差画素と撮像に用いる通常画素とを識別するための位相差画素識別フラグデータを格納する。図２の例においては、位相差画素識別フラグデータ＝“０”は、通常画素を表し、位相差画素識別フラグデータ＝“１”は、位相差画素を表している。
In the above configuration, the D flip-
このとき、コントローラ１５からは、行選択回路１８に対し、位相差画素識別フラグイネーブル信号ラインＦＥＬ、位相差画素識別フラグ転送ラインＴＲＬ、位相差画素識別フラグ転送クロックラインＦＣＬ及び位相差画素アドレスラッチイネーブル信号ラインＰＥＬ及びアドレスラッチ制御バスＡＬＢを介して各種データが入力される。
At this time, the
［位相差画素識別フラグの設定］
次に位相差画素識別フラグを各Ｄフリップ−フロップ３１へ設定するための手順について説明する。
行選択回路１８を構成している全てのＤフリップ−フロップ３１は、全体として、シフトレジスタを構成している。
[Setting of phase difference pixel identification flag]
Next, a procedure for setting the phase difference pixel identification flag to each D flip-
All the D flip-
図３は、位相差が素識別フラグの設定説明図である。
図３に示すように全てにＤフリップ−フロップ３１は、シフトレジスタＳＲを構成しており、コントローラ１５から位相差画素識別フラグ転送ラインＴＲＬを介して、画素アレイ部１１のＭ行に相当するＭビットの位相差画素識別フラグデータＤＰＰＤを構成している各ビットデータが、位相差画素識別フラグ転送クロックラインＦＣＬを介したクロック信号ＳＣＬの入力に伴って、１ビットずつ入力されて、順次Ｄフリップ−フロップ３１により転送される。
FIG. 3 is an explanatory diagram of the setting of a phase difference element identification flag.
As shown in FIG. 3, all the D flip-
図４は、位相差識別フラグの転送例の説明図である。
より具体的には、位相差画素識別フラグ転送クロックラインＦＣＬにおいて、垂直ドライバの行数Ｍに対応するクロック数の期間において、Ｍビットの位相差画素識別フラグデータＤＰＰＤの最後の１０ビットが図３に示すように、「０１０００００１００」であった場合、行選択部３０−２のＤフリップ−フロップ３１に対応するデータ入力タイミングである時刻ｔ１においては、位相差画素識別フラグ転送ラインＴＲＬが“１”となるので、行選択部３０−２のＤフリップ−フロップ３１には“１”がセットされる。
FIG. 4 is an explanatory diagram of a transfer example of the phase difference identification flag.
More specifically, in the phase difference pixel identification flag transfer clock line FCL, during the period of the number of clocks corresponding to the number M of rows of the vertical driver, the last 10 bits of the phase difference pixel identification flag data D PPD of M bits are shown in FIG. As shown in FIG. 3, when the value is “0100000100”, the phase difference pixel identification flag transfer line TRL is set to “1” at time t1, which is the data input timing corresponding to the D flip-
同様に、行選択部３０−１のＤフリップ−フロップ３１に対応するデータ入力タイミングである時刻ｔ２においては、位相差画素識別フラグ転送ラインＴＲＬが“０”となるので、行選択部３０−１のＤフリップ−フロップ３１には“０”がセットされ、行選択部３０−０のＤフリップ−フロップ３１に対応するデータ入力タイミングである時刻ｔ３においては、位相差画素識別フラグ転送ラインＴＲＬが“０”となるので、行選択部３０−０のＤフリップ−フロップ３１には“０”がセットされる。
Similarly, at time t2, which is the data input timing corresponding to the D flip-
すなわち、図３の例の場合には、行選択部３０−２は、位相差画素に対応する行選択部として設定され、行選択部３０−１及び行選択部３０−０は、通常画素に対応する行選択部として設定される。 That is, in the example of FIG. 3, the row selection unit 30-2 is set as a row selection unit corresponding to the phase difference pixel, and the row selection unit 30-1 and the row selection unit 30-0 are set to the normal pixels. Set as the corresponding row selector.
［第１実施形態の動作］
次に第１実施形態の動作について説明する。
図５は、第１実施形態の動作タイミングチャートである。
図５（ａ）は、１フレーム分のデータ処理の開始タイミングに相当する垂直同期信号であり、図５（ｂ）は、１行分のデータの処理タイミングに相当する水平同期信号である。
[Operation of First Embodiment]
Next, the operation of the first embodiment will be described.
FIG. 5 is an operation timing chart of the first embodiment.
FIG. 5A shows a vertical synchronization signal corresponding to the start timing of data processing for one frame, and FIG. 5B shows a horizontal synchronization signal corresponding to the processing timing of data for one row.
そして、これらの垂直同期信号及び水平同期信号に同期して、図５（ｃ）に示す位相差識別フラグイネーブル信号ＳＰＤＦＥ、図５（ｄ）に示す位相差アドレスラッチイネーブル信号ＳＡＬＥ、図５（ｅ）に示すリードアドレスデータ、図５（ｆ）に示す位相差画素シャッタアドレス及び図５（ｇ）に示す通常画素シャッタアドレスが生成される。 Then, in synchronization with the vertical synchronizing signal and the horizontal synchronizing signal, the phase difference identification flag enable signal S PDF shown in FIG. 5C , the phase difference address latch enable signal S ALE shown in FIG. The read address data shown in (e), the phase difference pixel shutter address shown in FIG. 5 (f), and the normal pixel shutter address shown in FIG. 5 (g) are generated.
上記構成において、図５（ｃ）に示す位相差識別フラグイネーブル信号ＳＰＤＦＥは、コントローラ１５から位相差画素識別フラグイネーブル信号ラインＦＥＬを介して各行選択部３０−０〜３０−４に入力され、ＥＸＯＲ回路３２の出力は、“０”に固定される。すなわち、ＡＮＤ回路３３の反転入力端子側からの入力は、常に“１”に固定され、位相差画素及び通常画素の識別はなされなくなり、同等に扱われることとなる。したがって、画素アレイ部１１からの画素データの読み出しは、位相差識別フラグイネーブル信号ＳＰＤＦＥによりＥＸＯＲ回路３２の出力は、“０”に固定されている期間になされる。
In the above configuration, the phase difference identification flag enable signal SPDFE shown in FIG. 5C is input from the
一方、画素アレイ部１１の画素のシャッタタイミングは、位相差画素と通常画素とで異ならせる必要があるので、位相差識別フラグイネーブル信号ＳＰＤＦＥによるＥＸＯＲ回路３２の出力が“０”に固定されている以外の期間で行われることとなる。すなわち、画素アレイ部１１の画素のシャッタタイミングは、ＥＸＯＲ回路３２の出力が入力端子の入力状態に依存する期間中に設定される。
On the other hand, since the shutter timing of the pixels of the pixel array unit 11 needs to be different between the phase difference pixel and the normal pixel, the output of the
また、図５（ｄ）に示す位相差アドレスラッチイネーブル信号ＳＡＬＥは、データの読出タイミングを規定する信号である。 The phase difference address latch enable signal S ALE shown in FIG. 5D is a signal that specifies the data read timing.
図５（ｅ）に示すリードアドレスデータは、データの読出アドレスを特定するデータであり、コントローラ１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
The read address data shown in FIG. 5E is data for specifying a data read address, and is output from the
図５（ｆ）に示す位相差画素シャッタアドレスは、位相差画素のうち、初期化すべき位相差画素を特定するデータであり、コントローラから１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
The phase difference pixel shutter address shown in FIG. 5F is data for specifying a phase difference pixel to be initialized among the phase difference pixels, and is output from the
図５（ｇ）に示す通常画素シャッタアドレスは、通常画素のうち、初期化すべき通常画素を特定するデータであり、コントローラから１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
The normal pixel shutter address shown in FIG. 5G is data for specifying a normal pixel to be initialized among the normal pixels, and is output from the
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”（“Ｌ”レベル）となると、新たなフレームに対応する画素アクセスが開始される。 At time t1, when the vertical synchronization signal and the horizontal synchronization signal become “0” (“L” level), pixel access corresponding to a new frame is started.
そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”（“Ｈ”レベル）とする。
Then, at time t2, when the read address = "0" corresponding to the row selection unit 30-0 corresponding to the row to be read is output from the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっている。
At this time, since the phase difference discrimination flag enable signal SPPDF is "0", the outputs of the
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力は、“１”となる。
Therefore, the input of the inverting input terminal of the AND
この結果、図５（ｏ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIG. 5 (o), the pixel selection signal PSS0 output from the
この結果、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは“０”であるので、位相差識別フラグイネーブル信号ＳＰＤＦＥは参照禁止信号として機能し、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっている。
Similarly, at time t3, when
従って、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｎ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Therefore, the input of the inverting input terminal of the AND
この結果、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
さらに時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
Further, at time t4, when read address = “2” corresponding to row selection unit 30-2 corresponding to the row to be read is output from
ここで、行選択部３０−２に対応する画素は、位相差画素であるが、位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっているので、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“１”となる。 Here, the pixel corresponding to the row selection unit 30-2 is a phase difference pixel, but the phase difference pixel and the normal pixel are no longer distinguished from each other. The input of the inverting input terminal of the AND circuit 30-2 becomes "1".
したがって、ＡＮＤ回路３３の出力は、“１”となり、図５（ｍ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−２に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Therefore, the output of the AND
この結果、ＡＤ変換部２１は、読み出した位相差画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
続いて時刻ｔ５において、位相差画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t5, the phase difference pixel shutter address = “0” corresponding to the row selection unit 30-0 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
The phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
Therefore, one of the inputs of the
Therefore, the input of the inverting input terminal of the AND
これにより、図５（ｏ）に示すように、時刻ｔ６において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはならず、行選択部３０−０に対応する画素がリセットされることはない。
Thereby, as shown in FIG. 5 (o), at time t6, the pixel selection signal PSS0 output from the
さらに時刻ｔ７において、コントローラ１５から読出対象の行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
Further, at time t7, when read address = “3” corresponding to row selection unit 30-3 corresponding to the row to be read is output from
ここで、行選択部３０−３に対応する画素は、通常画素であるが、位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっているので、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
Here, although the pixel corresponding to the row selection unit 30-3 is a normal pixel, the phase difference pixel and the normal pixel are no longer distinguished from each other and are in a period in which they are treated equally. The input of the inverting input terminal of the AND
したがって、行選択部３０−３のＡＮＤ回路３３の出力は、“１”となり、図５（ｌ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−３に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Therefore, the output of the AND
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
続いて時刻ｔ８において、位相差画素シャッタ対象の行として、行選択部３０−１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t8, the phase difference pixel shutter address = “1” corresponding to the row selection unit 30-1 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, is a "1", D flip corresponds to the row selecting section 30-1 -
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
Therefore, one of the inputs of the
この結果、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
As a result, the input of the inverting input terminal of the AND
一方、時刻ｔ９において、通常画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
On the other hand, at time t9, the phase difference pixel shutter address = “0” corresponding to the row selection unit 30-0 is output to the
これらの結果、図５（ｏ）に示すように、時刻ｔ１０において、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“０”となり、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとはならず、行選択部３０−１に対応する通常画素である画素が位相差画素としてリセットされることはない。一方、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはならず、行選択部３０−０に対応する通常画素である画素はリセットされる。
As a result, as shown in FIG. 5 (o), at time t10, the pixel selection signal PSS1 output from the
さらに時刻ｔ１１において、コントローラ１５から読出対象の行に対応する行選択部３０−４に対応する読出アドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
Further, at time t11, when read address = “4” corresponding to row selection section 30-4 corresponding to the row to be read is output from
したがって、行選択部３０−４のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
Therefore, the input of the inverting input terminal of the AND
これらの結果、ＡＮＤ回路３３の出力は、“１”となり、図５（ｋ）に示すように、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“１”となり、画素アレイ部１１の行選択部３０−４に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, the output of the AND
この結果、ＡＤ変換部２１は、読み出した位相差画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
続いて時刻ｔ１２において、位相差画素シャッタ対象の行として、行選択部３０−２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t12, the phase difference pixel shutter address = “2” corresponding to the row selection unit 30-2 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑ、すなわち、行選択部３０−２に対応する位相差識別フラグは、図（ｐ）に示すように、行選択部３０−２に対応する画素が位相差画素であることを示す“１”とされている。
The phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力は双方とも“１”となり、行選択部３０−２のＥＸＯＲ回路３２の出力は、“０”となる。
従って、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
Therefore, the inputs of the
Therefore, the input of the inverting input terminal of the AND
一方、時刻ｔ１３において、通常画素シャッタ対象の行として、行選択部３０−１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
これらの結果、図５（ｍ）に示すように、時刻ｔ１４において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−２に対応する行のシャッタタイミングとなり、行選択部３０−２に対応する位相差画素である画素がリセットされる。同時に、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１も“１”となり、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとなり、行選択部３０−１に対応する通常画素である画素もリセットされる。
On the other hand, at time t13, the phase difference pixel shutter address = “1” corresponding to the row selection unit 30-1 is output to the
As a result, as shown in FIG. 5 (m), at time t14, the pixel selection signal PSS2 output from the
さらに時刻ｔ１５において、コントローラ１５から読出対象の行に対応する行選択部３０−５に対応する読出アドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−５のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
Further, at time t15, when read address = “5” corresponding to row selection unit 30-5 corresponding to the row to be read is output from
したがって、ＡＮＤ回路３３の出力は、“１”となり、図５（ｊ）に示すように、行選択部３０−５のドライブ回路３５の出力である画素選択信号ＰＳＳ５は“１”となり、画素アレイ部１１の行選択部３０−５に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Therefore, the output of the AND
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
続いて時刻ｔ１６において、位相差画素シャッタ対象の行として、行選択部３０−３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t16, the phase difference pixel shutter address = “3” corresponding to the row selection unit 30-3 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, is a "1", D flip corresponds to the row selecting section 30-3 -
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−３のＥＸＯＲ回路３２の出力は、“１”となる。
この結果、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
Therefore, one of the inputs of the
As a result, the input of the inverting input terminal of the AND
一方、時刻ｔ１７において、通常画素シャッタ対象の行として、行選択部３０−２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
On the other hand, at time t17, the phase difference pixel shutter address = “2” corresponding to the row selection unit 30-2 is output to the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, "0" is a, D flip corresponds to the row selecting section 30-2 -
したがって、行選択部３０−２のＥＸＯＲ回路３２の入力の一方は、“０”となり他方は、“１”となり、行選択部３０−２のＥＸＯＲ回路３２の出力は、“１”となる。
この結果、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
Therefore, one of the inputs of the
As a result, the input of the inverting input terminal of the AND
この結果、図５（ｌ）に示すように、時刻ｔ１８において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“０”となり、画素アレイ部１１の行選択部３０−２に対応する行のシャッタタイミングとはならず、行選択部３０−２に対応する位相差画素である画素がリセットされることはない。
As a result, as shown in FIG. 5 (l), at time t18, the pixel selection signal PSS2 output from the
さらに時刻ｔ１９において、コントローラ１５から読出対象の行に対応する行選択部３０−６に対応する読出アドレス＝「６」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−６のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
Further, at time t19, when read address = “6” corresponding to row selection section 30-6 corresponding to the row to be read is output from
ここで、行選択部３０−６に対応する画素は、通常画素であり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｉ）に示すように、行選択部３０−６のドライブ回路３５の出力である画素選択信号ＰＳＳ６は“１”となり、画素アレイ部１１の行選択部３０−６に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Here, the pixel corresponding to the row selection unit 30-6 is a normal pixel, and the output of the AND
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
続いて時刻ｔ２０において、位相差画素シャッタ対象の行として、行選択部３０−４に対応する位相差画素シャッタアドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t20, the phase difference pixel shutter address = “4” corresponding to the row selection unit 30-4 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−４に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, is a "1", D flip corresponds to the row selecting section 30-4 -
したがって、行選択部３０−４のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−４のＥＸＯＲ回路３２の出力は、“１”となる。
Therefore, one of the inputs of the
この結果、行選択部３０−４のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
As a result, the input of the inverting input terminal of the AND
一方、時刻ｔ２１において、通常画素シャッタ対象の行として、行選択部３０−３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
これらの結果、図５（ｋ）に示すように、時刻ｔ２２において、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“０”となり、画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとはならず、行選択部３０−４に対応する画素がリセットされることはないが、図５（ｌ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する行のシャッタタイミングとはならず、行選択部３０−３に対応する画素はリセットされる。
On the other hand, at time t21, the phase difference pixel shutter address = “3” corresponding to the row selection unit 30-3 is output to the
As a result, as shown in FIG. 5K, at time t22, the pixel selection signal PSS4 output from the
さらに時刻ｔ２３において、コントローラ１５から読出対象の行に対応する行選択部３０−７に対応する読出アドレス＝「７」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−７のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
Further, at time t23, when read address = "7" corresponding to row selection unit 30-7 corresponding to the row to be read is output from
ここで、行選択部３０−７に対応する画素は、通常画素であり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｈ）に示すように、行選択部３０−７のドライブ回路３５の出力である画素選択信号ＰＳＳ７は“１”となり、画素アレイ部１１の行選択部３０−７に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Here, the pixel corresponding to the row selection unit 30-7 is a normal pixel, and the output of the AND
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
続いて時刻ｔ２４において、位相差画素シャッタ対象の行として、行選択部３０−５に対応する位相差画素シャッタアドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−５のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t24, the phase difference pixel shutter address = “5” corresponding to the row selection unit 30-5 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−５に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
The phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-
したがって、行選択部３０−５のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−５のＥＸＯＲ回路３２の出力は、“１”となる。
Therefore, one of the inputs of the
この結果、行選択部３０−５のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
As a result, the input of the inverting input terminal of the AND
一方、時刻ｔ２５において、通常画素シャッタ対象の行として、行選択部３０−４に対応する位相差画素シャッタアドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とする。
On the other hand, at time t25, the phase difference pixel shutter address = “4” corresponding to the row selection unit 30-4 is output to the
これらの結果、図５（ｋ）に示すように、時刻ｔ２２において、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“０”となり、画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとはならず、行選択部３０−４に対応する画素がリセットされることはないが、図５（ｋ）に示すように、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“１”となり、画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとはならず、行選択部３０−４に対応する画素はリセットされる。
As a result, as shown in FIG. 5K, at time t22, the pixel selection signal PSS4 output from the
以下、同様にして、画素データの読み出しは、位相差画素及び通常画素の区別無く、一連の処理で行われるととともに、シャッタ動作による画素のリセットは、位相差画素と、通常画素とで別個のタイミングでそれぞれ一連の処理で行われる。 Hereinafter, similarly, the reading of the pixel data is performed in a series of processes without distinction between the phase difference pixel and the normal pixel, and the reset of the pixel by the shutter operation is performed separately for the phase difference pixel and the normal pixel. It is performed in a series of processes at each timing.
図６は、第１実施形態の処理動作の説明図である。
図６は、上記処理を理解の容易の為、視覚化した図であり、既に前回の露光（各画素の露光期間＝ＴＤＰ）が終了したタイミングとなっている。
FIG. 6 is an explanatory diagram of the processing operation of the first embodiment.
FIG. 6 is a diagram visualized for easy understanding of the above-described processing, and is a timing at which the previous exposure (exposure period of each pixel = T DP ) has already been completed.
図６においては、読出（リード）アドレス等として用いられる行選択部３０−２に対応する画素アドレス＝「２」及び行選択部３０−６に対応する画素アドレス＝「６」に対応する画素がそれぞれ位相差画素である場合を示している。 In FIG. 6, a pixel corresponding to the pixel address = "2" corresponding to the row selection unit 30-2 and a pixel corresponding to the pixel address = "6" corresponding to the row selection unit 30-6 are used as read (read) addresses and the like. The case where each pixel is a phase difference pixel is shown.
図６に示すように、読出（リード）アドレス、通常画素シャッタアドレス及び位相差画素シャッタアドレスの出力開始タイミングは、互いに異なっており、図６の例の場合、読出（リード）アドレスの出力が開始されてから、行選択部３０−３の読出（リード）アドレスの出力が完了した後に位相差画素シャッタアドレスの出力が開始され、行選択部３０−６の読出（リード）アドレスの出力及び行選択部３０−２の位相差画素シャッタアドレスの出力が完了した後に通常画素シャッタアドレスの出力が開始されている。 As shown in FIG. 6, the output start timings of the read (read) address, the normal pixel shutter address, and the phase difference pixel shutter address are different from each other. In the example of FIG. 6, the output of the read (read) address starts. Then, after the output of the read (read) address of the row selection unit 30-3 is completed, the output of the phase difference pixel shutter address is started, and the output of the read (read) address and the row selection of the row selection unit 30-6 are performed. After the output of the phase difference pixel shutter address of the unit 30-2 is completed, the output of the normal pixel shutter address is started.
より詳細には、Ｘフレームの画素データの処理においては、読出（リード）アドレスの出力が開始されてから順次、行選択部３０−０に対応する画素データの読み出し→行選択部３０−１に対応する画素データの読み出し→行選択部３０−２に対応する画素データの読み出し→行選択部３０−３に対応する画素データの読み出し→行選択部３０−４に対応する画素データの読み出し→行選択部３０−５に対応する画素データの読み出し→行選択部３０−６に対応する画素データの読み出し→行選択部３０−７に対応する画素データの読み出し→行選択部３０−８に対応する画素データの読み出し→…のように順次１フレーム分の画素データが通常画素あるいは位相差画素の区別無くなされ、フレームメモリ２２に記憶される。
More specifically, in the processing of the pixel data of the X frame, the reading of the pixel data corresponding to the row selection unit 30-0 → the row selection unit 30-1 is sequentially performed after the output of the read (read) address is started. Reading of corresponding pixel data → reading of pixel data corresponding to row selecting section 30-2 → reading of pixel data corresponding to row selecting section 30-3 → reading of pixel data corresponding to row selecting section 30-4 → row Reading of pixel data corresponding to the selection unit 30-5 → reading of pixel data corresponding to the row selection unit 30-6 → reading of pixel data corresponding to the row selection unit 30-7 → corresponding to the row selection unit 30-8 Pixel data for one frame is sequentially discriminated as normal pixels or phase difference pixels as in the reading of pixel data →... And stored in the
上述した行選択部３０−４に対応する画素データの読み出し処理と並行して、位相差画素シャッタアドレスの出力が行選択部３０−０に対応する画素のアドレスから開始され、実際には、選択部３０−６に対応する画素データの読み出し処理と並行して、行選択部３０−２に対応する画素のリセット処理がなされる。
また、上述した行選択部３０−７に対応する画素データの読み出し処理と並行して、通常画素シャッタアドレスの出力が行選択部３０−０に対応する画素のアドレスから開始され、位相差画素に対応する画素以外の画素のリセット処理がなされる。
In parallel with the above-described process of reading the pixel data corresponding to the row selection unit 30-4, the output of the phase difference pixel shutter address starts from the address of the pixel corresponding to the row selection unit 30-0. In parallel with the readout process of the pixel data corresponding to the unit 30-6, the reset process of the pixel corresponding to the row selection unit 30-2 is performed.
Also, in parallel with the above-described pixel data readout processing corresponding to the row selection unit 30-7, the output of the normal pixel shutter address starts from the address of the pixel corresponding to the row selection unit 30-0, and the phase difference pixel is output. A reset process is performed on pixels other than the corresponding pixel.
そして、Ｘフレームに対応する１フレームの画素データの読み出し及びフレームメモリ２２への記憶が完了する。フレームメモリ２２に記憶された画素データを並べ替え部２３により、図６に示すように、位相差画素に対応する画素データが先頭から並ぶように並べ替えるとともに、通常画素に対応する画素データを位相差画素に対応する画素データに続けて並ぶように並べ替え、出力インタフェース部２４から出力データＤＯＴとして出力する。
そして、フレームメモリ２２への書き込みが可能となったタイミングで、（Ｘ＋１）フレーム対応する画素データの処理をＸフレームの場合と同様に行う。
Then, the reading of the pixel data of one frame corresponding to the X frame and the storage in the
Then, at the timing when writing to the
図７は、実施形態の効果の説明図である。
図７に示すように、画素データを読み出してフレームメモリ２２に記憶する処理を行う読出処理ＰＲは、通常画素及び位相差画素の区別無く連続的に行うので、画素アクセスの不均一になることがないので、通常画素と位相差が素間でのブルーミングの発生や、画素アクセス負荷の変動による横筋などが発生することはない。
FIG. 7 is an explanatory diagram of the effect of the embodiment.
As shown in FIG. 7, the readout process PR for reading out pixel data and storing it in the
さらに画素データの読出処理ＰＲと並行して、フレームメモリ２２に記憶した画素データを並び替え部２３により行い、出力インタフェース部２４を介して位相差画素に対応する位相差画素データの出力処理ＰＤＯ及び通常画素データの出力処理ＰＮＯを行うことができるので全ての処理の単純化が図れ、画素アレイ部１１に対するアクセス制御をより容易なものとできる。
Further, in parallel with the pixel data readout process PR, the pixel data stored in the
ここで、より具体的なフレーム単位の画素データの処理について説明する。
図８は、撮像装置起動時の画素データの処理タイミングチャートである。
時刻ｔ１において、撮像装置が起動されたとすると、時刻ｔ２において、コントローラ１５は、位相差画素識別フラグ転送クロックラインＦＣＬを介して位相差画素識別フラグ転送クロック信号ＳＣＬを出力しつつ、位相差画素識別フラグ転送ラインＴＲＬを介して位相差識別フラグを転送して、全てのＤフリップ−フロップに対応する位相差識別フラグを記憶させる。
Here, more specific processing of pixel data in frame units will be described.
FIG. 8 is a timing chart of processing pixel data when the imaging apparatus is started.
At time t1, when the imaging device is started at time t2, the
続いて時刻ｔ３において、垂直同期信号が立下がると、読出処理ＰＲに移行し、画素アレイ部１１にアクセスして、位相差画素及び通常画素の区別をすること無く、図８の例の場合、読出アドレス＝０，１，２，…の順番で、順次画素データを読み出し、フレームメモリ２２に転送し、記憶する。
Subsequently, at time t3, when the vertical synchronizing signal falls, the process proceeds to the reading process PR, accesses the pixel array unit 11, and does not discriminate between the phase difference pixel and the normal pixel. The pixel data is sequentially read in the order of read address = 0, 1, 2,..., Transferred to the
そしてフレームメモリ２２に対する画素データの記憶が完了した後の、時刻ｔ５において、フレームメモリ２２に記憶した画素データの並べ替え部２３による並べ替え（例えば、位相差画素に対応する画素データを、通常画素に対応する画素よりも先に並べる）を行い、時刻ｔ６から並べ替えた順番で順次画素データを出力する。
Then, at time t5 after the storage of the pixel data in the
そして画素データの出力が完全に完了した時刻ｔ７において、次のフレームのデータの処理に移行する。 Then, at time t7 when the output of the pixel data is completely completed, the processing shifts to the processing of the data of the next frame.
［２］第２実施形態
以上の第１実施形態においては、特殊画素としての位相差画素と、通常画素と、を識別して画素データの読出を行う場合の実施形態であったが、本第２実施形態は、偶数フレームを構成している画素データと、奇数フレームを構成している画素データを第１実施形態の画素識別方法と同様の手法でインタレース読み出しを行う場合の実施形態である。
[2] Second Embodiment The first embodiment described above is an embodiment in which pixel data is read out by identifying a phase difference pixel as a special pixel and a normal pixel. The second embodiment is an embodiment in which pixel data forming an even-numbered frame and pixel data forming an odd-numbered frame are interlaced and read out in the same manner as the pixel identification method of the first embodiment. .
本第２実施形態においては、第１実施形態で用いていた位相差画素識別フラグを偶数／奇数フレーム識別フラグとして用いている。
図９は、第２実施形態の処理タイミングチャートである。
図９（Ａ）は、偶数フレーム処理時の処理タイミングチャート、図９（Ｂ）は、奇数フレーム処理時のタイミングチャートである。
In the second embodiment, the phase difference pixel identification flag used in the first embodiment is used as an even / odd frame identification flag.
FIG. 9 is a processing timing chart of the second embodiment.
FIG. 9A is a timing chart for processing even-numbered frames, and FIG. 9B is a timing chart for odd-numbered frames.
図９において、第１実施形態の位相差画素識別フラグを偶数／奇数フレーム識別フラグとして用いているが、説明及び理解の容易のため、そのまま位相差画素識別フラグと呼ぶものとする。
奇数フレームに対応する行に対応する位相差画素識別フラグ＝“１”とされ、偶数フレームに対応する行に対応する位相差画素識別フラグ＝“０”とされている。
In FIG. 9, the phase difference pixel identification flag of the first embodiment is used as an even / odd frame identification flag, but is referred to as a phase difference pixel identification flag for ease of explanation and understanding.
The phase difference pixel identification flag corresponding to the row corresponding to the odd frame is set to "1", and the phase difference pixel identification flag corresponding to the row corresponding to the even frame is set to "0".
この位相差画素識別フラグ（＝偶数／奇数フレーム識別フラグ）の初期設定については、第１実施形態と同様である。 The initial setting of the phase difference pixel identification flag (= even / odd frame identification flag) is the same as in the first embodiment.
まず、偶数フレームにおける動作について図９（Ａ）を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
First, an operation in an even frame will be described with reference to FIG.
At time t1, when the vertical synchronization signal and the horizontal synchronization signal become “0”, pixel access corresponding to a new frame is started.
そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Then, at time t2, when the read address = "0" corresponding to the row selection unit 30-0 corresponding to the row to be read is output from the
一方、本第２実施形態では、位相差識別フラグイネーブル信号ＳＰＤＦＥは、常時“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
On the other hand, in the second embodiment, since the phase difference identification flag enable signal SPDEF is always “1”, the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となり、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
Therefore, since both inputs of the
そして、図９（Ａ）（ｎ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する偶数行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Then, as shown in FIGS. 9A and 9N, the pixel selection signal PSS0 output from the
この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
同様にして、時刻ｔ３において、水平同期信号が“０”となると、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t3, when the horizontal synchronizing signal becomes “0”, at time t4, the read address = “1” corresponding to the row selection unit 30-1 corresponding to the row to be read is sent from the
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
At this time, the output Q of the D flip-
Therefore, one of the inputs of the
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
この結果、図９（Ａ）（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−１に対応する奇数行（＝第１行）のデータが読み出されることはない。
Then, the input of the inverting input terminal of the AND
As a result, as shown in FIGS. 9A and 9M, the pixel selection signal PSS0 output from the
同様に時刻ｔ５において、再び水平同期信号が“０”となると、時刻ｔ６において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t5, when the horizontal synchronizing signal becomes “0” again, at time t6, the read address = “2” corresponding to the row selection unit 30-2 corresponding to the row to be read is sent from the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, both inputs of the
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
この結果、図９（Ａ）（ｌ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−２に対応する偶数行（＝第２行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
Therefore, the input of the inverting input terminal of the AND
As a result, as shown in FIGS. 9A and 9L, the pixel selection signal PSS2 output from the
この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
その後、時刻ｔ７において、位相差画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Thereafter, at time t7, the phase difference pixel shutter address = "0" corresponding to the row selection unit 30-0 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は “０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
Therefore, since both inputs of the
Then, the input of the inverting input terminal of the AND
この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ８において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとなって、行選択部３０−０に対応する画素がリセットされる。
As a result, as shown in FIGS. 9A and 9N, at time t8, the pixel selection signal PSS0 output from the
同様に、時刻ｔ９において、コントローラ１５から読出対象の行に対応する行選択部３０−４に対応する読出アドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t9, when read address = “4” corresponding to row selection unit 30-4 corresponding to the row to be read is output from
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−４に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-
したがって、行選択部３０−４のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, both inputs of the
これより、行選択部３０−４のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
Thus, the input of the inverting input terminal of the AND
この結果、図９（Ａ）（ｊ）に示すように、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−４に対応する偶数行（＝第４行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIGS. 9A and 9J, the pixel selection signal PSS2 output from the
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
Then, the
さらに、時刻ｔ１０において、位相差画素シャッタ対象の行として、行選択部３０−２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
Further, at time t10, the phase difference pixel shutter address = “2” corresponding to the row selection unit 30-2 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, "0" is a, D flip corresponds to the row selecting section 30-2 -
したがって、行選択部３０−２のＥＸＯＲ回路３２の入力の双方は “０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
Therefore, both inputs of the
Then, the input of the inverting input terminal of the AND
この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ８において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−２に対応する行のシャッタタイミングとなって、行選択部３０−２に対応する画素がリセットされる。
As a result, as shown in FIGS. 9A and 9N, at time t8, the pixel selection signal PSS2 output from the
以下、時刻ｔ１２〜ｔ１４においては、行選択部３０−６に対応する偶数行（＝第６行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
Hereinafter, from time t12 to time t14, data of the even-numbered row (= sixth row) corresponding to the row selection unit 30-6 is read and output to the
さらに既にデータが読み出された画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとなって、行選択部３０−４に対応する画素がリセットされる。 Further, at the shutter timing of the row corresponding to the row selection unit 30-4 of the pixel array unit 11 from which data has already been read, the pixels corresponding to the row selection unit 30-4 are reset.
次に、奇数フレームにおける動作について図９（Ｂ）を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
Next, an operation in an odd frame will be described with reference to FIG.
At time t1, when the vertical synchronization signal and the horizontal synchronization signal become “0”, pixel access corresponding to a new frame is started.
そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Then, at time t2, when the read address = "0" corresponding to the row selection unit 30-0 corresponding to the row to be read is output from the
一方、本第２実施形態では、位相差識別フラグイネーブル信号ＳＰＤＦＥは、常時“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
On the other hand, in the second embodiment, since the phase difference identification flag enable signal SPDEF is always “1”, the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
The phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
Therefore, one of the inputs of the
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
Then, the input of the inverting input terminal of the AND
この結果、図９（Ｂ）（ｎ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−０に対応する偶数行（＝第０行）のデータが読み出されることはない。
As a result, as shown in FIGS. 9B and 9N, the pixel selection signal PSS0 output from the
同様にして、時刻ｔ３において、水平同期信号が“０”となると、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t3, when the horizontal synchronizing signal becomes “0”, at time t4, the read address = “1” corresponding to the row selection unit 30-1 corresponding to the row to be read is sent from the
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の双方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“０”となる。
At this time, the output Q of the D flip-
Therefore, both inputs of the
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
Then, the input of the inverting input terminal of the AND
この結果、図９（Ｂ）（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−１に対応する奇数行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIGS. 9B and 9M, the pixel selection signal PSS0 output from the
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
Then, the
同様に時刻ｔ５において、再び水平同期信号が“０”となると、時刻ｔ６において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t5, when the horizontal synchronizing signal becomes “0” again, at time t6, the read address = “2” corresponding to the row selection unit 30-2 corresponding to the row to be read is sent from the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
The phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
Therefore, one of the inputs of the
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図９（Ｂ）（ｍ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“０”のままとなり、画素アレイ部１１の行選択部３０−２に対応する偶数行（＝第０行）のデータが読み出されることはない。
As a result, as shown in FIGS. 9B and 9M, the pixel selection signal PSS2 output from the
続いて時刻ｔ７において、位相差画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t7, the phase difference pixel shutter address = "0" corresponding to the row selection unit 30-0 is output to the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
The phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
Therefore, one of the inputs of the
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図５（ｎ）に示すように、時刻ｔ８において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはならず、行選択部３０−０に対応する偶数行の画素がリセットされることはない。
As a result, as shown in FIG. 5 (n), at time t8, the pixel selection signal PSS0 output from the
その後、時刻ｔ９において、コントローラ１５から読出対象の行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
Thereafter, at time t9, the read address = "3" corresponding to the row selection unit 30-3 corresponding to the row to be read is output from the
このとき、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
At this time, the output Q of the D flip-
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の双方は“１”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, since both inputs of the
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図９（Ｂ）（ｋ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する奇数行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIGS. 9B and 9K, the pixel selection signal PSS3 output from the
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
Then, the
次に、時刻ｔ１０において、位相差画素シャッタ対象の行として、行選択部３０−１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Next, at time t10, the phase difference pixel shutter address = “1” corresponding to the row selection unit 30-1 is output to the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, is a "1", D flip corresponds to the row selecting section 30-1 -
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は “１”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, since both inputs of the
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ１１において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとなって、行選択部３０−０に対応する画素がリセットされる。
As a result, the input of the inverting input terminal of the AND
As a result, as shown in FIGS. 9A and 9N, at time t11, the pixel selection signal PSS0 output from the
同様に、時刻ｔ１２において、コントローラ１５から読出対象の行に対応する行選択部３０−５に対応する読出アドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−５のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t12, when read address = “5” corresponding to row selection section 30-5 corresponding to the row to be read is output from
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−５に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
The phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-
したがって、行選択部３０−５のＥＸＯＲ回路３２の入力の双方は、“１”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, since both inputs of the
従って、行選択部３０−５のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
Therefore, the input of the inverting input terminal of the AND
この結果、図９（Ａ）（ｉ）に示すように、行選択部３０−５のドライブ回路３５の出力である画素選択信号ＰＳＳ５は“１”となり、画素アレイ部１１の行選択部３０−５に対応する奇数行（＝第５行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIGS. 9A and 9I, the pixel selection signal PSS5 output from the
この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, the
さらに、時刻ｔ１３において、位相差画素シャッタ対象の行として、行選択部３０−３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
Further, at time t13, the phase difference pixel shutter address = “3” corresponding to the row selection unit 30-3 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
At this time, since the phase difference identification flag enable signal SPPDF is "1", the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, is a "1", D flip corresponds to the row selecting section 30-2 -
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の双方は “１”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, since both inputs of the
これにより、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図９（Ｂ）（ｋ）に示すように、時刻ｔ１４において、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する行のシャッタタイミングとなって、行選択部３０−３に対応する奇数行の画素がリセットされる。
As a result, as shown in FIGS. 9B and 9K, at time t14, the pixel selection signal PSS3 output from the
以下、時刻ｔ１５〜ｔ１７においては、行選択部３０−７に対応する奇数行（＝第７行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した奇数行の画素データをフレームメモリ２２に出力し、記憶させる。
さらに既にデータが読み出された画素アレイ部１１の行選択部３０−５に対応する行のシャッタタイミングとなって、行選択部３０−５に対応する画素がリセットされる。
Hereinafter, from time t15 to t17, the data of the odd-numbered row (= seventh row) corresponding to the row selection unit 30-7 is read and output to the
Further, at the shutter timing of the row corresponding to the row selection unit 30-5 of the pixel array unit 11 from which data has already been read, the pixels corresponding to the row selection unit 30-5 are reset.
以上の説明のように、本第２実施形態によれば、偶数フレームを構成している画素と、奇数フレームを構成している画素と、を識別フラグ（偶数／奇数フレーム識別フラグ）を各行に割り当てるだけで、ハードウェア構成を変更することなくインタレース読出動作を行うようにすることができる。 As described above, according to the second embodiment, the pixels forming the even-numbered frames and the pixels forming the odd-numbered frames are identified with the identification flag (even / odd frame identification flag) in each row. Just by assigning, the interlace read operation can be performed without changing the hardware configuration.
また、識別フラグは、電源投入時に設定することが可能となるので、同一のハードウェア構成で、インタレース動作、ノンインタレース（プログレッシブ）動作を任意に行わせることが可能となる。 Further, since the identification flag can be set when the power is turned on, it is possible to arbitrarily perform an interlace operation and a non-interlace (progressive) operation with the same hardware configuration.
［３］第３実施形態
上記各実施形態では、データの間引きを行うものでは無かったが、本第３実施形態は、データの間引きを行う場合の実施形態である。
[3] Third Embodiment In each of the above embodiments, data is not decimated. However, the third embodiment is an embodiment in which data is decimated.
本第３実施形態においては、第１実施形態で用いていた位相差画素識別フラグを間引き識別フラグとして用いている。
図１０は、第３実施形態の処理タイミングチャートである。
In the third embodiment, the phase difference pixel identification flag used in the first embodiment is used as a thinning-out identification flag.
FIG. 10 is a processing timing chart of the third embodiment.
図１０において、第１実施形態の位相差画素識別フラグを間引き識別フラグとして用いているが、説明及び理解の容易のため、そのまま位相差画素識別フラグと呼ぶものとする。 In FIG. 10, the phase difference pixel identification flag of the first embodiment is used as a thinning-out identification flag, but is referred to as a phase difference pixel identification flag for ease of explanation and understanding.
間引きする行（本例では、第１行、第２行、第４行、第５行、…）に対応する位相差画素識別フラグ（間引き識別フラグ）＝“１”とされ、読出する行（本例では、第０行、第３行、第６行、…）に対応する位相差画素識別フラグ（間引き識別フラグ）＝“０”とされている。 The phase difference pixel identification flag (thinning identification flag) corresponding to the row to be decimated (in this example, the first row, the second row, the fourth row, the fifth row,...) Is set to “1”, and the row to be read ( In this example, the phase difference pixel identification flag (thinning identification flag) corresponding to the 0th row, the 3rd row, the 6th row,...) Is set to “0”.
この位相差画素識別フラグ（＝間引き識別フラグ）の初期設定については、第１実施形態と同様である。 The initial setting of the phase difference pixel identification flag (= thinning identification flag) is the same as in the first embodiment.
第３実施形態の動作について図１０を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
The operation of the third embodiment will be described with reference to FIG.
At time t1, when the vertical synchronization signal and the horizontal synchronization signal become “0”, pixel access corresponding to a new frame is started.
そして、時刻ｔ２において、コントローラ１５から読出対象の行である第０行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Then, at time t2, the read address = “0” corresponding to the row selection unit 30-0 corresponding to the 0th row to be read is output from the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, both inputs of the
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図１０（ｎ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する読出行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIG. 10 (n), the pixel selection signal PSS0 output from the
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
Then, the
同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t3, a read address = "1" corresponding to the row selection unit 30-1 corresponding to the row to be read is output from the
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
At this time, the output Q of the D flip-
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
Therefore, one of the inputs of the
As a result, the input of the inverting input terminal of the AND
この結果、図１０（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−１に対応する間引き行（＝第１行）のデータが読み出されることはない。
As a result, as shown in FIG. 10 (m), the pixel selection signal PSS0 output from the
また、時刻ｔ４においては、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
At time t4, a read address = “2” corresponding to the row selection unit 30-2 corresponding to the row to be read is output from the
このとき、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
At this time, the output Q of the D flip-
したがって、行選択部３０−２のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
Therefore, one of the inputs of the
これにより、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図１０（ｌ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−２に対応する間引き行（＝第２行）のデータが読み出されることはない。
As a result, as shown in FIG. 10 (l), the pixel selection signal PSS0 output from the
続いて時刻ｔ５において、シャッタ対象の行として、図１０（ｆ）に示すように、行選択部３０−０に対応するシャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t5, as shown in FIG. 10F, a shutter address = “0” corresponding to the row selection unit 30-0 is output to the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、 “０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, both inputs of the
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図５（ｎ）に示すように、時刻ｔ６において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはなり、行選択部３０−０に対応する読出行の画素がリセットされる。
As a result, as shown in FIG. 5 (n), at time t6, the pixel selection signal PSS0 output from the
そして、時刻ｔ７において、コントローラ１５から読出対象の行である第３行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
Then, at time t7, the
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
Further, the phase difference address latch enable signal S ALE corresponding to the row selecting section 30-0 - 30-M, "0" is a, D flip corresponds to the row selecting section 30-3 -
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−３のＥＸＯＲ回路３２の出力は、“０”となる。
Therefore, both inputs of the
これにより、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
As a result, the input of the inverting input terminal of the AND
この結果、図１０（ｋ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する読出行（＝第３行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIG. 10 (k), the pixel selection signal PSS3 output from the
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
Then, the
続いて時刻ｔ８において、シャッタ対象の行として、図１０（ｆ）に示すように、行選択部３０−１に対応するシャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t8, as a row to be shuttered, as shown in FIG. 10F, a shutter address = “1” corresponding to the row selection unit 30-1 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、読出画素及び間引き画素の識別はなされなくなり、同等に扱われている期間となっている。
At this time, since the phase difference identification flag enable signal SPPDF is “0”, the outputs of the
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
Therefore, the input of the inverting input terminal of the AND
この結果、図５（ｍ）に示すように、時刻ｔ９おいて、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、ブルーミング対策のため、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとなり、行選択部３０−１に対応する間引き行の画素がリセットされる。
As a result, as shown in FIG. 5 (m), at time t9, the pixel selection signal PSS1, which is the output of the
以下、同様にして、読出行の画素データが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。そして、その後、リセットされる。
Hereinafter, similarly, the pixel data of the readout row is read out and output to the
また、間引き行の画素データについては読み出されることはないが、ブルーミング対策のため、リセットだけが行われる。 Further, although the pixel data of the thinned row is not read out, only the reset is performed to prevent blooming.
以上の説明のように、本第３実施形態によれば、読出行を構成している画素と、間引き行を構成している画素と、を識別フラグ（間引き識別フラグ）を各行に割り当てるだけで、ハードウェア構成を変更することなく垂直間引き読出動作を行うようにすることができる。 As described above, according to the third embodiment, the pixels constituting the readout row and the pixels constituting the thinned-out row are simply assigned an identification flag (thinned-out identification flag) to each row. The vertical thinning-out reading operation can be performed without changing the hardware configuration.
また、識別フラグは、電源投入時に設定することが可能となるので、同一のハードウェア構成で、通常読出動作等と間引き動作を任意に切り替えて行わせることが可能となる。 Further, since the identification flag can be set when the power is turned on, it is possible to arbitrarily switch between the normal reading operation and the like and the thinning operation with the same hardware configuration.
［３．１］第３実施形態の変形例
本第３実施形態の変形例が第３実施形態と異なる点は、同一のハードウェア構成及び同一の間引き識別フラグを用い、全画素読み出しを行っている点である。
[3.1] Modification of Third Embodiment A modification of the third embodiment is different from the third embodiment in that all pixels are read using the same hardware configuration and the same thinning-out identification flag. It is a point.
図１１は、第３実施形態の変形例の処理タイミングチャートである。
図１１において、図１０の第３実施形態と異なる点は、位相差識別フラグイネーブル信号ＳＰＤＦＥを常時“０”としている点である。
FIG. 11 is a processing timing chart of a modification of the third embodiment.
11, the difference from the third embodiment of FIG. 10 is that the phase difference identification flag enable signal SPDEF is always "0".
この位相差画素識別フラグ（＝間引き識別フラグ）の初期設定については、第１実施形態と同様である。 The initial setting of the phase difference pixel identification flag (= thinning identification flag) is the same as in the first embodiment.
第３実施形態変形例の動作について図１１を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
The operation of the modification of the third embodiment will be described with reference to FIG.
At time t1, when the vertical synchronization signal and the horizontal synchronization signal become “0”, pixel access corresponding to a new frame is started.
そして、時刻ｔ２において、コントローラ１５から読出対象の行である第０行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
Then, at time t2, the read address = “0” corresponding to the row selection unit 30-0 corresponding to the 0th row to be read is output from the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、読出画素及び間引き画素の識別はなされなくなり、同等に扱われている期間となっている。
At this time, since the phase difference identification flag enable signal SPPDF is “0”, the outputs of the
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
Therefore, the input of the inverting input terminal of the AND
この結果、図１１（ｎ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する読出行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, as shown in FIG. 11 (n), the pixel selection signal PSS0 output from the
Then, the
同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Similarly, at time t3,
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
At this time, the output Q of the D flip-
On the other hand, since the phase difference identification flag enable signal SPPDF is "0", the outputs of the
この結果、図１１（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
As a result, as shown in FIG. 11 (m), the pixel selection signal PSS1 output from the
Then, the
さらに、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Further, at time t3, a read address = "1" corresponding to the row selection unit 30-1 corresponding to the row to be read is output from the
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
また、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
At this time, the output Q of the D flip-
Further, since the phase difference identification flag enable signal SPPDF is “0”, the outputs of the
この結果、図１１（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIG. 11 (m), the pixel selection signal PSS1 output from the
そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
Then, the
次に、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
Next, at time t4, when a read address = "2" corresponding to the row selection unit 30-2 corresponding to the row to be read is output from the
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
At this time, the output Q of the D flip-
On the other hand, since the phase difference identification flag enable signal SPPDF is "0", the outputs of the
この結果、図１１（ｍ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIG. 11 (m), the pixel selection signal PSS2 output from the
続いて時刻ｔ５において、シャッタ対象の行として、図１１（ｆ）に示すように、行選択部３０−０に対応するシャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t5, as shown in FIG. 11F, a shutter address = “0” corresponding to the row selection unit 30-0 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされ、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
At this time, since the phase difference identification flag enable signal SPPDF is "0", the outputs of the
この結果、図１１（ｎ）に示すように、時刻ｔ６において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとなり、行選択部３０−０に対応する間引き行の画素がリセットされる。
As a result, as shown in FIG. 11 (n), at time t6, the pixel selection signal PSS0 output from the
そして、時刻ｔ７において、コントローラ１５から読出対象の行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
Then, at time t7, when the read address = "3" corresponding to the row selecting section 30-3 corresponding to the row to be read is output from the
このとき、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
At this time, the output Q of the D flip-
一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
On the other hand, since the phase difference identification flag enable signal SPPDF is "0", the outputs of the
この結果、図１１（ｍ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する読出行（＝第３行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
As a result, as shown in FIG. 11 (m), the pixel selection signal PSS3 output from the
続いて時刻ｔ８において、シャッタ対象の行として、図１１（ｆ）に示すように、行選択部３０−１に対応するシャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
Subsequently, at time t8, as shown in FIG. 11F, a shutter address = “1” corresponding to the row selection unit 30-1 is output to the
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされ、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
At this time, since the phase difference identification flag enable signal SPPDF is "0", the outputs of the
この結果、図１１（ｍ）に示すように、時刻ｔ９において、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとなり、行選択部３０−０に対応する間引き行の画素がリセットされる。
As a result, as shown in FIG. 11 (m), at time t9, the pixel selection signal PSS1 output from the
以下、同様にして、全行の画素データが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。そして、その後、リセットされる。
Hereinafter, similarly, pixel data of all rows is read and output to the
以上の説明のように、本第３実施形態の変形例によれば、読出行を構成している画素と、間引き行を構成している画素と、を識別フラグ（間引き識別フラグ）を各行に割り当てていても、位相差識別フラグイネーブル信号ＳＰＤＦＥを常時“０”とするだけで、ハードウェア構成を変更することなく善が誤読出動作を行うようにすることができる。
したがって、第３実施形態の動作と、第３実施形態の動作とを位相差識別フラグイネーブル信号ＳＰＤＦＥの制御を切り替えるだけで、切り換えることができる。
As described above, according to the modification of the third embodiment, the pixels constituting the readout row and the pixels constituting the thinned-out row are identified by the identification flag (thinning-out identification flag) in each row. Even if they are assigned, the erroneous reading operation can be performed without changing the hardware configuration simply by always setting the phase difference identification flag enable signal SPPDF to “0”.
Therefore, the operation of the third embodiment and the operation of the third embodiment can be switched only by switching the control of the phase difference identification flag enable signal SPPDF .
［４］第４実施形態
上記各実施形態は、固体撮像素子としてのＣＭＯＳイメージセンサについての説明であったが、本第４実施形態は、識別フラグを記憶した記憶装置を内蔵したアクセサリ機器を電子機器本体に電気的に接続した場合に、アクセサリ機器から識別フラグを読み出して電子機器本体側で設定し、画素データの読取制御を行うようにした実施形態である。
[4] Fourth Embodiment Each of the above embodiments has been described with respect to a CMOS image sensor as a solid-state imaging device. However, in the fourth embodiment, an accessory device incorporating a storage device that stores an identification flag is used as an electronic device. In this embodiment, when electrically connected to a device main body, an identification flag is read from an accessory device, set on the electronic device main body side, and reading control of pixel data is performed.
図１２は、第４実施形態の電子機器としてのディジタルスチルカメラの概要構成図である。
また図１３は、第４実施形態の電子機器としてのディジタルスチルカメラの外観図である。
FIG. 12 is a schematic configuration diagram of a digital still camera as an electronic device according to the fourth embodiment.
FIG. 13 is an external view of a digital still camera as an electronic apparatus according to the fourth embodiment.
電子機器としてのレンズ交換式一眼レフレックスタイプのディジタルスチルカメラのカメラ本体部（カメラボディ）５０は、撮像装置として上述したＣＭＯＳイメージセンサ１０を内蔵しており、アクセサリ機器としての交換式の撮影レンズユニット５１において、内蔵したＲＯＭ５２に識別フラグデータＤＳＥＴを格納して、カメラ本体部５０により識別フラグデータＤＳＥＴを読み出してＤフリップ−フロップ３１に設定するようにしている。
A camera body (camera body) 50 of an interchangeable lens single-lens reflex digital still camera as an electronic device incorporates the above-described
このような構成とすることにより、アクセサリ機器の特性に応じて画素アレイ部１１から画素データの読出設定を最適化することが可能となる。 With such a configuration, it is possible to optimize the reading setting of the pixel data from the pixel array unit 11 according to the characteristics of the accessory device.
以上の説明は、電子機器としてディジタルスチルカメラの場合のものであったが、電子機器としては、例えば、ディジタルビデオカメラ、スマートフォン、携帯電話、車載用カメラ（障害物検知用及びドライブレコーダを含む）、カメラ内蔵ヘッドマウントディスプレイ等にも適用が可能である。 In the above description, the electronic device is a digital still camera. However, as the electronic device, for example, a digital video camera, a smartphone, a mobile phone, a vehicle-mounted camera (including an obstacle detection device and a drive recorder) It is also applicable to a head mounted display with a built-in camera.
また、上述したＲＯＭに代えて、電子機器で読取可能な記録媒体（ＵＳＢメモリ、メモリカード等の半導体記憶装置等）、通信機能を備えた電子機器であれば、サーバ等の外部装置から通信ライン（無線、有線を含む）を介して、識別フラグデータを取得するように構成することも可能である。 In place of the above-described ROM, a recording medium (a semiconductor memory device such as a USB memory or a memory card) readable by an electronic device, or an electronic device having a communication function, may be connected to an external device such as a server via a communication line. It is also possible to configure to acquire the identification flag data via (including wireless and wired).
以上の説明では、特殊画素として主として位相差画素を用いた場合について説明したが、特殊画素として、例えば、低照度での信号電子数を増加させるためのホワイト画素、赤外線を受光するＩＲ画素、照度などを検出するためのグレー画素等を用いることも可能である。 In the above description, the case where the phase difference pixel is mainly used as the special pixel has been described. As the special pixel, for example, a white pixel for increasing the number of signal electrons at low illuminance, an IR pixel for receiving infrared rays, an illuminance It is also possible to use a gray pixel or the like for detecting the like.
［５］実施形態の効果
以上の説明のように、行（垂直）選択回路１８（垂直ドライバ）に位相差画素等の特殊画素や特殊行の位置を識別させる素子（Ｄフリップ−フロップ３１）を内蔵させ、特殊画素と通常画素の識別を行（垂直）選択回路１８（より詳細には行選択部３０−０〜行選択部３０−４、…）に行わせる。これにより通常画素と位相差画素の独立制御が可能になり、またアドレス制御のロジック回路規模を縮小できる。
また、特殊画素の識別データを記憶する識別データ記憶部としての素子（Ｄフリップ−フロップ３１）は全体として、垂直方向に連結されたシフトレジスタの構成をしており、パルス入力により設定（識別データ）を容易に変更でき、接続される画素（画素アレイ部１１）や駆動方式に応じて自在に特殊画素の位置に関する情報を変更できる。
また、ＡＤ変換部２１によりＡＤ変換後のデータ処理を行うデータ処理部としての読出回路１６にフレームメモリ２２と並べ替え部２３を設け、特殊画素の識別データを用いてシャッタ動作のみ独立制御、読み出し動作は全画素を対象として読み出しすることで、特殊画素を飛び越して読み出すことに起因する画質への影響を避ける事ができ、さらにフレームメモリ２２及び並べ替え部２３により通常画素と特殊画素（実施形態では、位相差画素）を並べ替えて独立出力することができる。
[5] Effects of the Embodiment As described above, the row (vertical) selection circuit 18 (vertical driver) is provided with an element (D flip-flop 31) for identifying a special pixel such as a phase difference pixel or the position of a special row. The special pixel and the normal pixel are distinguished from each other by the row (vertical) selection circuit 18 (more specifically, the row selection units 30-0 to 30-4,...). As a result, independent control of the normal pixel and the phase difference pixel becomes possible, and the logic circuit scale of the address control can be reduced.
An element (D flip-flop 31) as an identification data storage unit for storing identification data of a special pixel has a structure of a shift register connected in the vertical direction as a whole. ) Can be easily changed, and the information on the position of the special pixel can be freely changed according to the connected pixel (pixel array unit 11) and the driving method.
Further, a
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。 It should be noted that the effects described in the present specification are merely examples and are not limited, and may have other effects.
なお、本技術は以下のような構成も採ることができる。
（１）
複数の画素がアレイ状に配置された画素アレイ部と、
前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、
前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセス動作を行う複数のアクセス動作部と、
前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、
を備えた固体撮像素子。
（２）
前記制御部は、前記第１の画素グループ及び前記第２の画素グループに対し、リード動作及びシャッタ動作のうちいずれか一方の動作を前記第１の画素グループ及び前記第２の画素グループで共通に制御し、いずれか他方の動作を各前記画素グループに対して独立して制御する、
（１）記載の固体撮像素子。
（３）
前記制御部は、前記制御信号を介して、前記識別データ記憶部に前記識別データを転送して前記識別データを更新させる、
（１）または（２）記載の固体撮像素子。
（４）
前記制御部は、前記第１の画素グループ及び前記第２の画素グループで共通に制御するに際し、前記制御信号として、前記識別データの参照を禁止する参照禁止信号を出力する、
（１）〜（３）のいずれかに記載の固体撮像素子。
（５）
前記第１の画素グループは、位相差画素、ホワイト画素、ＩＲ画素、グレー画素等の特殊な処理が必要な特殊画素で構成されている、
（１）〜（４）のいずれかに記載の固体撮像素子。
（６）
前記画素群は、前記画素アレイ部における一つの行を構成する複数の画素で構成されている、
（１）〜（５）のいずれかに記載の固体撮像素子。
（７）
前記識別データ記憶部は、シフトレジスタとして構成されている、
（１）〜（６）のいずれかに記載の固体撮像素子。
（８）
前記識別データは、読出対象画素／非読出対象画素を識別するためのデータである、
（１）〜（６）のいずれかに記載の固体撮像素子。
（９）
前記識別データは、読出対象画素／間引き対象画素を識別するためのデータである、
（１）〜（６）のいずれかに記載の固体撮像素子。
（１０）
複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセス動作を行う複数のアクセス動作部と、前記制御信号を出力して、前記複数のアクセス動作部における画素アクセスの動作を制御する制御部と、を備えた固体撮像素子と、
前記固体撮像素子からリード動作により読み出された画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
を備えた撮像装置。
（１１）
複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを記憶する識別データ記憶部と、前記識別データに基づいて、各前記画素に対する画素アクセス動作の制御及びリード動作により読み出された画素データの出力制御を行う制御部と、を備えた固体撮像素子と、
前記固体撮像素子から前記リード動作により読み出された前記画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
前記識別データを記憶した記憶媒体から読み出して前記制御部に送信する識別データ読出部と、
を備えた電子機器。
Note that the present technology can also adopt the following configurations.
(1)
A pixel array section in which a plurality of pixels are arranged in an array,
An identification data storage unit that stores, in an updatable manner, identification data to be set in a first pixel group that operates the plurality of pixels by a first pixel access and a second pixel group that operates by a second pixel access;
With reference to the identification data, based on a control signal, a plurality of access operation unit performing the pixel access operation to a predetermined pixel group of the pixel array unit,
A control unit that outputs the control signal and controls a pixel access operation in the plurality of access operation units;
A solid-state imaging device comprising:
(2)
The control unit performs one of a read operation and a shutter operation on the first pixel group and the second pixel group in common with the first pixel group and the second pixel group. Controlling the other operation independently for each of the pixel groups.
The solid-state imaging device according to (1).
(3)
The control unit, via the control signal, to transfer the identification data to the identification data storage unit to update the identification data,
The solid-state imaging device according to (1) or (2).
(4)
The control unit, when commonly controlling the first pixel group and the second pixel group, outputs a reference prohibition signal that prohibits reference to the identification data as the control signal.
The solid-state imaging device according to any one of (1) to (3).
(5)
The first pixel group is composed of special pixels requiring special processing such as phase difference pixels, white pixels, IR pixels, and gray pixels.
The solid-state imaging device according to any one of (1) to (4).
(6)
The pixel group is configured by a plurality of pixels configuring one row in the pixel array unit,
The solid-state imaging device according to any one of (1) to (5).
(7)
The identification data storage unit is configured as a shift register.
The solid-state imaging device according to any one of (1) to (6).
(8)
The identification data is data for identifying a read target pixel / non-read target pixel.
The solid-state imaging device according to any one of (1) to (6).
(9)
The identification data is data for identifying a read target pixel / thinning target pixel.
The solid-state imaging device according to any one of (1) to (6).
(10)
A pixel array portion in which a plurality of pixels are arranged in an array, and a first pixel group in which the plurality of pixels are operated by a first pixel access and a second pixel group in which the plurality of pixels are operated by a second pixel access An identification data storage unit that stores update identification data to be updated, and a plurality of access operation units that perform the pixel access operation on a predetermined pixel group of the pixel array unit based on a control signal with reference to the identification data. A control unit that outputs the control signal and controls a pixel access operation in the plurality of access operation units,
A frame memory capable of storing pixel data read from the solid-state imaging device by a read operation in frame units;
An output control unit that controls and outputs an output order of the pixel data stored in the frame memory,
An imaging device comprising:
(11)
A pixel array portion in which a plurality of pixels are arranged in an array, and a first pixel group in which the plurality of pixels are operated by a first pixel access and a second pixel group in which the plurality of pixels are operated by a second pixel access An identification data storage unit that stores identification data to be processed, and a control unit that controls a pixel access operation for each of the pixels and controls output of pixel data read by a read operation based on the identification data. A solid-state imaging device;
A frame memory capable of storing the pixel data read by the read operation from the solid-state imaging device in frame units,
An output control unit that controls and outputs an output order of the pixel data stored in the frame memory,
An identification data reading unit that reads from the storage medium storing the identification data and transmits the identification data to the control unit;
Electronic equipment with.
１０ ＣＭＯＳイメージセンサ（撮像素子、撮像装置）
１１ 画素アレイ部
１２ アドレスデコーダ
１３ メモリ制御回路
１４ 画素駆動タイミング制御回路
１５ コントローラ（制御部）
１６ 読出回路
１７ 画素駆動部
１８ 行選択回路
２１ ＡＤ変換部
２２ フレームメモリ
２３ 並べ替え部
２４ 出力インタフェース部
３０−０〜３０−４ 行選択部（アクセス動作部）
３１ Ｄフリップ−フロップ（識別データ記憶部）
３２ ＥＸＯＲ回路
３３ ＡＮＤ回路
３４ データラッチ回路
３５ ドライブ回路
５０ カメラ本体部（電子機器本体）
５１ 撮影レンズユニット（アクセサリ機器）
５２ ＲＯＭ（記録媒体）
ＡＤＢ アドレスバス
ＡＬＢ アドレスラッチ制御バス
ＤＯＴ 出力データ
ＤＰＰＤ 位相差画素識別フラグデータ
ＤＳＥＴ 識別フラグデータ
ＦＣＬ 位相差画素識別フラグ転送クロックライン
ＦＥＬ 位相差画素識別フラグイネーブル信号ライン
ＮＰＤ 通常画素
ＰＤＯ 出力処理
ＰＥＬ 位相差画素アドレスラッチイネーブル信号ライン
ＰＮＯ 出力処理
ＰＰＤ 位相差画素
ＰＲ 読出処理
ＰＳＬ 画素選択線
ＳＡＬＥ 位相差アドレスラッチイネーブル信号
ＳＣＬ 位相差画素識別フラグ転送クロック信号
ＳＯＬ 信号出力線
ＳＰＤＦＥ 位相差識別フラグイネーブル信号
ＳＲ シフトレジスタ
ＴＲＬ 位相差画素識別フラグ転送ライン
10 CMOS image sensor (imaging device, imaging device)
Reference Signs List 11
31 D flip-flop (identification data storage unit)
32
51 Shooting lens unit (accessory equipment)
52 ROM (recording medium)
ADB address bus ALB address latch control bus D OT output data D PPD phase difference pixel identification flag data D SET identification flag data FCL phase difference pixel identification flag transfer clock line FEL phase difference pixel identification flag enable signal line NPD normal pixel PDO output processing PEL Phase difference pixel address latch enable signal line PNO output processing PPD Phase difference pixel PR reading processing PSL Pixel selection line S ALE Phase difference address latch enable signal S CL Phase difference pixel identification flag Transfer clock signal SOL signal output line S PDFE Phase difference identification flag Enable signal SR Shift register TRL Phase difference pixel identification flag transfer line
Claims (9)
前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、
前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセスの動作を行う複数のアクセス動作部と、
前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、
を備えた固体撮像素子。 A pixel array section in which a plurality of pixels are arranged in an array,
An identification data storage unit that stores, in an updatable manner, identification data to be set in a first pixel group that operates the plurality of pixels by a first pixel access and a second pixel group that operates by a second pixel access;
With reference to the identification data, based on a control signal, a plurality of access operation unit performing the pixel access operation to a predetermined pixel group of the pixel array unit,
A control unit that outputs the control signal and controls a pixel access operation in the plurality of access operation units;
A solid-state imaging device comprising:
請求項１記載の固体撮像素子。 The control unit performs one of a read operation and a shutter operation on the first pixel group and the second pixel group in common with the first pixel group and the second pixel group. Controlling the other operation independently for each of the pixel groups.
The solid-state imaging device according to claim 1.
請求項１記載の固体撮像素子。 The control unit, via the control signal, to transfer the identification data to the identification data storage unit to update the identification data,
The solid-state imaging device according to claim 1.
請求項１記載の固体撮像素子。 The control unit, when commonly controlling the first pixel group and the second pixel group, outputs a reference prohibition signal that prohibits reference to the identification data as the control signal.
The solid-state imaging device according to claim 1.
請求項１記載の固体撮像素子。 The first pixel group is composed of special pixels requiring special processing such as phase difference pixels, white pixels, IR pixels, and gray pixels.
The solid-state imaging device according to claim 1.
請求項１記載の固体撮像素子。 The pixel group is configured by a plurality of pixels configuring one row in the pixel array unit,
The solid-state imaging device according to claim 1.
請求項１記載の固体撮像素子。 The identification data storage unit is configured as a shift register.
The solid-state imaging device according to claim 1.
前記固体撮像素子からリード動作により読み出された画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
を備えた撮像装置。 A pixel array portion in which a plurality of pixels are arranged in an array, and a first pixel group in which the plurality of pixels are operated by a first pixel access and a second pixel group in which the plurality of pixels are operated by a second pixel access An identification data storage unit that stores update identification data to be updated, and a plurality of access operation units that perform the pixel access operation on a predetermined pixel group of the pixel array unit based on a control signal with reference to the identification data. And a control unit that outputs the control signal and controls a pixel access operation in the plurality of access operation units,
A frame memory capable of storing pixel data read from the solid-state imaging device by a read operation in frame units;
An output control unit that controls and outputs an output order of the pixel data stored in the frame memory,
An imaging device comprising:
前記固体撮像素子から前記リード動作により読み出された前記画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
前記識別データを記憶した記憶媒体から読み出して前記制御部に送信する識別データ読出部と、
を備えた電子機器。 A pixel array portion in which a plurality of pixels are arranged in an array, and a first pixel group in which the plurality of pixels are operated by a first pixel access and a second pixel group in which the plurality of pixels are operated by a second pixel access An identification data storage unit that stores identification data to be processed, and a control unit that controls a pixel access operation for each of the pixels and controls output of pixel data read by a read operation based on the identification data. A solid-state imaging device;
A frame memory capable of storing the pixel data read by the read operation from the solid-state imaging device in frame units,
An output control unit that controls and outputs an output order of the pixel data stored in the frame memory,
An identification data reading unit that reads from the storage medium storing the identification data and transmits the identification data to the control unit;
Electronic equipment with.
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