JP2020095768A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速動作を可能にする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、メモリセルと、前記メモリセルに接続されるワード線と、前記メモリセルに接続されるソース線と、制御回路とを備え、前記制御回路は、前記ワード線に、第１電圧を印加し、前記第１電圧を印加した後に、前記第１電圧より大きい第２電圧を印加し、前記第２電圧を印加した後に、前記第１電圧より大きく前記第２電圧より小さい第３電圧を印加し、前記ソース線に、前記ワード線に前記第２電圧が印加されるタイミングに応じて第４電圧を印加し、前記第４電圧を印加した後に、前記第４電圧より小さい第５電圧を印加するように構成されている。【選択図】図６

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１８−０４５７４９号公報

高速動作を可能にする半導体記憶装置を提供する。

実施形態の半導体記憶装置は、メモリセルと、前記メモリセルに接続されるワード線と、前記メモリセルに接続されるソース線と、制御回路とを含み、前記制御回路は、前記ワード線に、第１電圧を印加し、前記第１電圧を印加した後に、前記第１電圧より大きい第２電圧を印加し、前記第２電圧を印加した後に、前記第１電圧より大きく前記第２電圧より小さい第３電圧を印加し、前記ソース線に、前記ワード線に前記第２電圧が印加されるタイミングに応じて第４電圧を印加し、前記第４電圧を印加した後に、前記第４電圧より小さい第５電圧を印加するように構成されている。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値分布の一例を示す図。 第１実施形態に係る半導体記憶装置中のセンスアンプモジュールの回路構成の一部の一例を示す図。 第１実施形態に係る半導体記憶装置における読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。 第１実施形態の比較例に係る半導体記憶装置における読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。 第２実施形態に係る半導体記憶装置中の或るドライバの回路構成の一例を示す図。 第２実施形態に係る半導体記憶装置中のロウデコーダモジュール、ワード線、およびソース線のレイアウトの一例を示す図。 第２実施形態に係る半導体記憶装置中の或るドライバに含まれる各トランジスタのオンオフ制御の第１の例を示す概略回路構成図。 図１０に図示した各トランジスタのオンオフ制御により実現される、ソース線の電位の制御の一例を示すグラフ。 第２実施形態に係る半導体記憶装置中の或るドライバに含まれる各トランジスタのオンオフ制御の第２の例を示す概略回路構成図。 図１２に図示した各トランジスタのオンオフ制御により実現される、ソース線の電位の制御の一例を示すグラフ。 第２実施形態に係る半導体記憶装置中の或るドライバに含まれる各トランジスタのオンオフ制御の第３の例を示す概略回路構成図。 図１４に図示した各トランジスタのオンオフ制御により実現される、ソース線の電位の制御の一例を示すグラフ。 第２実施形態に係る半導体記憶装置における読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。 第２実施形態の比較例に係る半導体記憶装置中の或るドライバの回路構成の一例を示す図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能および構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。

図１に示されるように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＳＤ（solid state drive）またはＳＤ^ＴＭカード等である。

半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４から命令を受け取り、当該受け取った命令に基づいて半導体記憶装置１を制御する。

メモリコントローラ２は、ホストインタフェースユニット２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、およびメモリインタフェースユニット２５を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-chip）として構成される。

ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、後述する読み出し動作および書き込み動作等を含む種々の動作、ならびに、ホストインタフェースユニット２１およびメモリインタフェースユニット２５の機能の一部を実行する。

ホストインタフェースユニット２１は、バスを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。メモリインタフェースユニット２５は、メモリバスを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。メモリバスは、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ／ビジー信号Ｒ／Ｂｎ、および信号ＤＱを伝送する。

（２）半導体記憶装置の構成
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

図２に示されるように、半導体記憶装置１は、メモリセルアレイ１０、センスアンプモジュール１１、ロウデコーダモジュール１２、入出力回路１３、レジスタ１４、ロジック制御回路１５、シーケンサ１６、レディ／ビジー制御回路１７、電圧生成回路１８、およびドライバセット１９を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ１０に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ１０から読み出す読み出し動作等の、各種動作が実行される。

メモリセルアレイ１０は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、例えばＳＬＣ（Single-Level Cell）方式またはＭＬＣ（Multi-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルに２ビットのデータが保持される。

入出力回路１３は、メモリコントローラ２との信号ＤＱの入出力を制御する。信号ＤＱは、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホスト装置４からの命令を実行するための命令を含む。データＤＡＴは、書き込みデータＤＡＴまたは読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、カラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作および読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。

より具体的には、入出力回路１３は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプモジュール１１に転送し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１４に転送する。一方、出力回路は、レジスタ１４からステータス情報ＳＴＳを受け取り、センスアンプモジュール１１から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読み出しデータＤＡＴを、メモリコントローラ２に送信する。

レジスタ１４は、ステータスレジスタ１４１、アドレスレジスタ１４２、コマンドレジスタ１４３を含む。

ステータスレジスタ１４１は、ステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ１６の指示に基づいて入出力回路１３に転送する。

アドレスレジスタ１４２は、入出力回路１３から転送されるアドレス情報ＡＤＤを保持する。アドレスレジスタ１４２は、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール１１に転送し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダモジュール１２に転送する。

コマンドレジスタ１４３は、入出力回路１３から転送されるコマンドＣＭＤを保持し、コマンドＣＭＤをシーケンサ１６に転送する。

ロジック制御回路１５は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路１５は、受信される信号に基づいて、入出力回路１３およびシーケンサ１６を制御する。

チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路１３に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路１３に通知するために使用される信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えば信号ＤＱの入力および出力を入出力回路１３に対して命令するために使用される信号である。ライトプロテクト信号ＷＰｎは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するために使用される信号である。

シーケンサ１６は、コマンドレジスタ１４３に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１６は、センスアンプモジュール１１、ロウデコーダモジュール１２、電圧生成回路１８、およびドライバセット１９等を制御して、書き込み動作および読み出し動作等の各種動作を実行する。

レディ／ビジー制御回路１７は、シーケンサ１６による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、あるいは命令を受け付けないビジー状態にあるかを通知するために使用される信号である。

電圧生成回路１８は、シーケンサ１６による制御に基づいて、書き込み動作および読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット１９に供給する。

ドライバセット１９は、ドライバＳＬＤＲＶを含む。ドライバセット１９は、電圧生成回路１８から供給される電圧に基づいて、例えば、読み出し動作および書き込み動作等の各種動作で後述のワード線ＷＬおよびソース線ＳＬ等に印加する各種電圧を生成する。ドライバセット１９は、当該生成した電圧を、センスアンプモジュール１１およびロウデコーダモジュール１２に転送する。ドライバＳＬＤＲＶは、当該生成された電圧をソース線ＳＬに転送する。

センスアンプモジュール１１は、アドレスレジスタ１４２からカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール１１は、当該デコードの結果に基づいて、以下のようにメモリコントローラ２とメモリセルアレイ１０との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプモジュール１１は、メモリセルアレイ１０から読み出されたデータをセンスして読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路１３を介してメモリコントローラ２に出力する。また、センスアンプモジュール１１は、メモリコントローラ２から入出力回路１３を介して書き込みデータＤＡＴを受け取り、受け取った書き込みデータＤＡＴを、メモリセルアレイ１０に転送する。

ロウデコーダモジュール１２は、アドレスレジスタ１４２からロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール１２は、当該デコードの結果に基づいて、読み出し動作および書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール１２は、当該選択したブロックＢＬＫに、ドライバセット１９から供給される電圧を転送可能である。

（３）ＮＡＮＤ型フラッシュメモリのメモリセルアレイ
図３は、図２に示したメモリセルアレイ１０の回路構成の一例として、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例を示す図である。例えば、メモリセルアレイ１０に含まれる複数のブロックＢＬＫの各々は、図３に示される回路構成を有する。

図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは各々、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のうち或るビット線ＢＬに対応付けられ、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２は各々、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

複数のＮＡＮＤストリングＮＳの各々において、選択トランジスタＳＴ１のドレインが上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートが各々、ワード線ＷＬ０〜ＷＬ７のうち対応するワード線ＷＬに共通して接続される。ストリングユニットＳＵ０〜ＳＵ３の各々に含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲート（制御ゲート）は各々、各ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通して接続される。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは各々、セレクトゲート線ＳＧＳに共通して接続される。

各ビット線ＢＬは、複数のストリングユニットＳＵ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続される複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴの各々が１ビットデータを保持する場合、当該セルユニットＣＵの記憶容量に相当するデータのことを、例えば「１ページデータ」と呼ぶ。

以上でメモリセルアレイ１０の回路構成について説明したが、メモリセルアレイ１０の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数は各々、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

（４）メモリセルトランジスタの閾値分布
図４は、図１に示したメモリセルアレイ１０中のメモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値分布、データの割り付け、読み出し電圧、およびベリファイ電圧の一例を示す図である。

メモリセルトランジスタＭＴは、そのメモリセルトランジスタＭＴをオン状態にすることを可能とするゲート・ソース間の電位差（以降、閾値電圧と称する）に基づいて、上記２ビットデータを保持する。上記書き込み動作では、メモリセルトランジスタＭＴのこの閾値電圧の制御が行われる。図４は、閾値電圧のこのような制御の結果として形成される４つの閾値分布を示している。図４に示す閾値分布では、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。横軸では、一例として、メモリセルトランジスタＭＴのソースに電圧ＶＳＲＣが印加される場合に、そのメモリセルトランジスタＭＴをオン状態にするために当該メモリセルトランジスタＭＴのゲートに印加する電圧を示している。

例えば、この４つの閾値分布を、閾値電圧が低い領域に位置するものから順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルにあるものとして区別する。例えば、“Ｅｒ”レベルに“１１”（“下位ビット／上位ビット”）データが割り当てられ、“Ａ”レベルに“１０”データが割り当てられ、“Ｂ”レベルに“００”データが割り当てられ、“Ｃ”レベルに“０１”データが割り当てられる。各レベルの閾値分布に割り当てられたデータが、その閾値分布に閾値電圧が含まれるメモリセルトランジスタＭＴに記憶されているデータである。

隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベルに対応してベリファイ電圧ＡＶが設定され、“Ｂ”レベルに対応してベリファイ電圧ＢＶが設定され、“Ｃ”レベルに対応してベリファイ電圧ＣＶが設定される。ベリファイ電圧は、メモリセルトランジスタＭＴのターゲットレベルまで達したか否かを確認するベリファイ動作において使用される電圧である。

より具体的には、ベリファイ電圧ＡＶは、“Ｅｒ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴにベリファイ電圧ＡＶが印加されると、閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるメモリセルトランジスタＭＴはオン状態になる一方、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴはオフ状態である。これにより、例えば“１０”データの書き込み動作の結果、メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルの閾値分布に含まれるようになっているか否かを確認することが可能となる。

その他のベリファイ電圧ＢＶおよびＣＶも、ベリファイ電圧ＡＶと同様に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間に設定され、ベリファイ電圧ＣＶは、“Ｂ”レベルにおける最大の閾値電圧と“Ｃ”レベルにおける最小の閾値電圧との間に設定される。

また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。具体的には、“Ａ”レベルに対応して読み出し電圧ＡＲが設定され、“Ｂ”レベルに対応して読み出し電圧ＢＲが設定され、“Ｃ”レベルに対応して読み出し電圧ＣＲが設定される。読み出し電圧は、メモリセルトランジスタＭＴの閾値電圧がどのレベルの閾値分布に含まれるようになっているかを確認する読み出し動作において使用される電圧である。

より具体的には、読み出し電圧ＡＲは、上記ベリファイ電圧ＡＶと同様、“Ｅｒ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴに読み出し電圧ＡＲが印加されると、閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるメモリセルトランジスタＭＴはオン状態になる一方、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴはオフ状態である。これにより、メモリセルトランジスタＭＴの閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを判定することが可能となる。

その他の読み出し電圧ＢＲおよびＣＲも、読み出し電圧ＡＲと同様に設定される。読み出し電圧ＢＲは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルにおける最大の閾値電圧と“Ｃ”レベルにおける最小の閾値電圧との間に設定される。

なお、上述したベリファイ電圧と読み出し電圧との間には次の大小関係がある。すなわち、ベリファイ電圧ＡＶは読み出し電圧ＡＲよりも高い電圧に設定され、ベリファイ電圧ＢＶは読み出し電圧ＢＲよりも高い電圧に設定され、ベリファイ電圧ＣＶは読み出し電圧ＣＲよりも高い電圧に設定される。例えば、ベリファイ電圧ＡＶは“Ａ”レベルの閾値分布の下裾近傍に設定され、ベリファイ電圧ＢＶは“Ｂ”レベルの閾値分布の下裾近傍に設定され、ベリファイ電圧ＣＶは“Ｃ”レベルの閾値分布の下裾近傍に設定されるようにする。

さらに、最も閾値電圧が高い領域に位置する閾値分布のうち最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、上記閾値分布に対するデータの割り当てはあくまで一例であり、これに限定されない。例えば、１ビットまたは３ビット以上のデータが１つのメモリセルトランジスタＭＴに保持されるようにしてもよい。

（５）センスアンプモジュールの回路構成
図５は、図２に示したセンスアンプモジュール１１の回路構成の一部の一例を示す図である。以下の説明では、書き込み対象または読み出し対象のメモリセルトランジスタＭＴのことを、選択メモリセルトランジスタＭＴと称する。

センスアンプモジュール１１は、例えばビット線毎に設けられた、センスアンプユニットＳＡＵを含む。図５に示されるように、１つのセンスアンプユニットＳＡＵは、接続部１１１、センス部１１２、およびラッチ回路１１３を含む。各メモリセルトランジスタＭＴが２ビット以上のデータを保持する際等には、当該データのビット数に基づいて２つ以上のラッチ回路が設けられる。

接続部１１１は、対応するビット線ＢＬとセンス部１１２とを接続する。具体的には、接続部１１１は、ｎチャネルＭＯＳトランジスタＴｒ１およびＴｒ２を含む。トランジスタＴｒ１の第１端子は上記対応するビット線ＢＬに接続され、トランジスタＴｒ１の第２端子はトランジスタＴｒ２の第１端子に接続される。トランジスタＴｒ１のゲートには制御信号ＢＬＳが印加される。トランジスタＴｒ２の第２端子はノードＳＣＯＭに接続され、トランジスタＴｒ２のゲートには制御信号ＢＬＣが印加される。トランジスタＴｒ２により、上記対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプすることが可能となる。

センス部１１２は、ビット線ＢＬの電位に基づいて読み出されるデータをセンスする。
センス部１１２は、ｎチャネルＭＯＳトランジスタＴｒ３，Ｔｒ４，・・・，およびＴｒ９、ｐチャネルＭＯＳトランジスタＴｒ１０、ならびに容量素子Ｃ１を含む。

トランジスタＴｒ３の第１端子は上記ノードＳＣＯＭに接続され、トランジスタＴｒ３の第２端子はノードＳＳＲＣに接続される。トランジスタＴｒ３のゲートには、制御信号ＢＬＸが印加される。トランジスタＴｒ１０の第１端子はノードＳＳＲＣに接続され、トランジスタＴｒ１０の第２端子には電圧ＶＤＤが印加される。トランジスタＴｒ１０のゲートはノードＩＮＶ＿Ｓに接続される。トランジスタＴｒ５の第１端子はノードＳＳＲＣに接続され、トランジスタＴｒ５の第２端子はノードＳＥＮに接続される。トランジスタＴｒ５のゲートには、制御信号ＨＬＬが印加される。容量素子Ｃ１の第１電極は上記ノードＳＥＮに接続され、容量素子Ｃ２の第２電極には信号ＣＬＫが供給される。トランジスタＴｒ４の第１端子は上記ノードＳＥＮに接続され、トランジスタＴｒ４の第２端子は上記ノードＳＣＯＭに接続される。トランジスタＴｒ４のゲートには、制御信号ＸＸＬが印加される。トランジスタＴｒ９の第１端子は上記ノードＳＣＯＭに接続され、トランジスタＴｒ９の第２端子はノードＳＲＣＧＮＤに接続され、トランジスタＴｒ９のゲートはノードＩＮＶ＿Ｓに接続される。ノードＳＲＣＧＮＤに印加される電圧は、例えばＶＳＳである。ＶＳＳは、例えば０Ｖである。

トランジスタＴｒ１０およびトランジスタＴｒ３は、ビット線ＢＬをプリチャージすることを可能にする。容量素子Ｃ１は、ビット線ＢＬのプリチャージにおいて充電される。トランジスタＴｒ１０およびトランジスタＴｒ５は、容量素子Ｃ１を充電することを可能にする。トランジスタＴｒ４は、データセンスにおいてノードＳＥＮをディスチャージすることを可能にする。トランジスタＴｒ９は、ビット線ＢＬを一定電位に固定することを可能にする。

トランジスタＴｒ６の第１端子は上記ノードＳＥＮに接続され、トランジスタＴｒ６の第２端子はノードＬＢＵＳに接続される。トランジスタＴｒ６のゲートには、制御信号ＢＬＱが印加される。ノードＬＢＵＳは、センス部１１２とラッチ回路１１３とを接続する信号経路である。トランジスタＴｒ７の第１端子はノードＬＢＵＳに接続され、トランジスタＴｒ７の第２端子はトランジスタＴｒ８の第１端子に接続される。トランジスタＴｒ７のゲートには、制御信号ＳＴＢが印加される。トランジスタＴｒ８の第２端子は接地され、トランジスタＴｒ８のゲートは上記ノードＳＥＮに接続される。

トランジスタＴｒ７は、データのセンスタイミングを決定することと、読み出しデータをラッチ回路１１３に記憶させることとを可能にする。トランジスタＴｒ８は、ノードＳＥＮの電位に基づいて、読み出しデータが“０”であるか“１”であるかをセンスすることを可能にする。

ノードＩＮＶ＿Ｓは、ラッチ回路１１３内のノードであり、ラッチ回路１１３が記憶するデータに応じた論理レベルを取り得る。例えば、データの読み出し時に選択メモリセルトランジスタＭＴがオン状態となってノードＳＥＮの電位が十分に低下するとき、ノードＩＮＶ＿ＳはＨレベルとなる。他方、選択メモリセルトランジスタＭＴがオフ状態でありノードＳＥＮが一定電位を保持しているとき、ノードＩＮＶ＿ＳはＬレベルである。

以上の構成において、上記制御信号ＳＴＢがアサートされるタイミングで、ノードＳＥＮの電位に基づく読み出しデータが、トランジスタＴｒ７によってラッチ回路１１３に転送される。制御信号ＳＴＢ、ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬ、およびＢＬＱは、例えばシーケンサ１６によって供給される。

なお、上記で詳細に説明したセンスアンプモジュール１１の構成は一例に過ぎず、センスアンプモジュール１１としては種々の構成が適用可能である。

［動作例］
（１）書き込み動作および読み出し動作の概要
第１実施形態に係る半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、プログラム動作およびベリファイ動作を含む。プログラム動作は、選択メモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択メモリセルトランジスタＭＴの閾値電圧を上昇させる（または、電荷蓄積層への電子の注入を禁止することにより、選択メモリセルトランジスタＭＴの閾値電圧を維持させる）動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。

閾値電圧がターゲットレベルまで達した選択メモリセルトランジスタＭＴは、その後、書き込み禁止とされる。

以上のプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。

電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上記プログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。

なお、以下では、読み出し動作はベリファイ動作を含むものであってもよいものとして説明を行う。

（２）読み出し動作で用いる各種電圧の例
図６は、第１実施形態に係る半導体記憶装置１における読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。なお、図６に図示されるタイミングチャートは、種々の回路構成要素に印加される電圧を示すための概略的なものに過ぎず、例えばビット線ＢＬの放電がある場合のビット線ＢＬの電位の変化等を、必ずしも正確に図示したものではない。図６では、読み出し動作において、読み出し電圧ＡＲを用いた読み出し処理、読み出し電圧ＢＲを用いた読み出し処理、および読み出し電圧ＣＲを用いた読み出し処理が連続して実行される場合の例が示されている。なお、以下に説明するのと同様の処理を、ベリファイ電圧を用いた読み出し処理に適用してもよい。

以下の説明では、選択メモリセルトランジスタＭＴに接続されるワード線を選択ワード線ＷＬ＿ｓｅｌと称し、選択メモリセルトランジスタＭＴに接続されないワード線を非選択ワード線ＷＬ＿ｕｓｅｌと称する。また、セレクトゲート線ＳＧＤのうち、選択されるストリングユニットＳＵのセレクトゲート線ＳＧＤを選択セレクトゲート線ＳＧＤ＿ｓｅｌと称し、非選択のストリングユニットＳＵのセレクトゲート線を非選択セレクトゲート線ＳＧＤ＿ｕｓｅｌと称する。

上記で説明したように、ワード線ＷＬ＿ｓｅｌおよびＷＬ＿ｕｓｅｌ、ならびに、セレクトゲート線ＳＧＤ＿ｓｅｌ，ＳＧＤ＿ｕｓｅｌ，およびＳＧＳに対する電圧の印加は、シーケンサ１６による、電圧生成回路１８とドライバセット１９とロウデコーダモジュール１２との制御により実行される。また、ソース線ＳＬに対する電圧の印加は、シーケンサ１６による、電圧生成回路１８とドライバセット１９中のドライバＳＬＤＲＶとの制御により実行される。また、ビット線ＢＬに対する電圧の印加は、シーケンサ１６による、電圧生成回路１８とドライバセット１９とセンスアンプモジュール１１との制御により実行される。さらに、制御信号ＢＬＣおよびＳＴＢは、シーケンサ１６によって供給される。

図６に示される例では、読み出し動作の開始時には、ワード線ＷＬ＿ｓｅｌおよびＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ＿ｓｅｌ，ＳＧＤ＿ｕｓｅｌ，およびＳＧＳ、ビット線ＢＬ、ならびにソース線ＳＬに印加される電圧は各々、ＶＳＳである。また、制御信号ＢＬＣの電圧はＶＳＳであり、制御信号ＳＴＢの電圧はロー（Ｌ）レベルである。

ここで、ワード線ＷＬに電圧が印加されるとき、例えばＲＣ遅延のために、当該ワード線ＷＬのうち例えば電圧が印加される位置から物理的に近い部分の電位が安定されるまでの時間は比較的短く、当該ワード線ＷＬのうち例えば電圧が印加される位置から物理的に遠い部分の電位が安定されるまでの時間は比較的長いことがある。以下では、このような、ワード線ＷＬのうち電位が安定されるまでの時間が比較的短い部分は、“ワード線ＷＬの近端”側にあるとして説明し、ワード線ＷＬのうち電位が安定されるまでの時間が比較的長い部分は、“ワード線ＷＬの遠端”側にあるとして説明する。

本実施形態では、読み出し動作において、選択ワード線ＷＬ＿ｓｅｌに対してキック動作が実行される。キック動作は、例えば、対象とする配線に或る目標電圧が印加されて当該配線の電位が上昇される場合において、当該目標電圧が印加される前に、当該目標電圧よりもさらに大きい電圧が或る時間印加されるようにする動作のことを指すものとする。選択ワード線ＷＬ＿ｓｅｌに対してキック動作が実行されることにより、選択ワード線ＷＬ＿ｓｅｌの遠端側の部分の電位が、上記目標電圧により安定されるまでの時間が短縮されることが可能である。ここで、以下の説明では、上記目標電圧よりもさらに大きい電圧のことをキック電圧と称し、キック電圧と目標電圧との大きさの差をキック量と称する。

先ず、以下に説明するように、読み出し電圧ＡＲを用いた読み出し処理が実行される。

時刻ｔ１１において、選択ワード線ＷＬ＿ｓｅｌに、目標電圧である読み出し電圧ＡＲにキック量ＡＫを加算した電圧が印加され、ワード線ＷＬ＿ｕｓｅｌに電圧ＶＲＥＡＤが印加される。その後、時刻ｔ１２において、選択ワード線ＷＬ＿ｓｅｌには読み出し電圧ＡＲが印加される。このように、選択ワード線ＷＬ＿ｓｅｌに対してキック動作が実行される。当該キック動作により、図６に示されるように、選択ワード線ＷＬ＿ｓｅｌの近端側の部分の電位（図では“Ｎｅａｒ”の符号とともに実線により示されている）は、読み出し電圧ＡＲにより安定される前に、当該読み出し電圧ＡＲにより安定される電位より高くなることがある。

一方、時刻ｔ１１において、ソース線ＳＬに、目標電圧である電圧ＶＳＲＣにキック量ＡＫを加算した電圧が印加される。その後、時刻ｔ１２において、ソース線ＳＬに電圧ＶＳＲＣが印加される。

さらに、時刻ｔ１１において、セレクトゲート線ＳＧＤ＿ｓｅｌおよびＳＧＳに電圧ＶＧＳが印加され、セレクトゲート線ＳＧＤ＿ｕｓｅｌに電圧ＶＳＲＣが印加される。

さらに、時刻ｔ１１において、ビット線ＢＬの充電が開始される。当該充電では、時刻ｔ１１において、制御信号ＢＬＣが、目標電圧である電圧ＶＢＬＣにキック量ＡＫｂを加算した電圧とされ、これにより、ビット線ＢＬに、目標電圧である電圧ＶＢＬにキック量ＡＫを加算した電圧が印加され、その後、時刻ｔ１２において、制御信号ＢＬＣが電圧ＶＢＬＣとされ、これにより、ビット線ＢＬに電圧ＶＢＬが印加される。

このように、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じて、ソース線ＳＬおよびビット線ＢＬに対してもキック動作が実行される。

時刻ｔ１２は、例えば、選択ワード線ＷＬ＿ｓｅｌの遠端側の部分の電位（符号“Ｆａｒ”により示されている）が安定される時刻に対応する。すなわち、時刻ｔ１２は、読み出し電圧ＡＲにキック量ＡＫを加算した電圧による、選択ワード線ＷＬ＿ｓｅｌの遠端側の部分の電位の上昇に要する時間に基づいて、選択ワード線ＷＬ＿ｓｅｌの遠端側の部分の電位が、目標電圧である読み出し電圧ＡＲにより安定される電位に到達する時刻、またはその前後の時刻として設定されることが可能である。以下の時刻ｔ２２およびｔ３２についても同様である。

このように印加される電圧により、ワード線ＷＬ＿ｓｅｌおよびＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ＿ｓｅｌ，ＳＧＤ＿ｕｓｅｌ，およびＳＧＳ、ビット線ＢＬ、ならびにソース線ＳＬの各々の電位が安定した後、時刻ｔ１３において、制御信号ＳＴＢがハイレベルとなってアサートされる。これにより、センスアンプモジュール１１中のラッチ回路に、読み出し電圧ＡＲに基づく読み出しデータが転送される。

次に、以下に説明するように、読み出し電圧ＢＲを用いた読み出し処理が続けて実行される。

読み出し電圧ＡＲを用いた読み出し処理に続く、読み出し電圧ＢＲを用いた読み出し処理においても、選択ワード線ＷＬ＿ｓｅｌに対するキック動作が実行され、それに応じて、ソース線ＳＬおよびビット線ＢＬに対して当該キック動作に応じた動作が実行される。なお、キック動作に応じて実行されるこのような動作では、上述したキック動作とは異なり必ずしも当該動作の前後でソース線ＳＬまたはビット線ＢＬの電位は上昇するものではない。しかしながら、以下ではこのような動作についてもキック動作と称して説明を行い、上述したキック動作と同様、目標電圧が印加される前に印加される当該目標電圧より大きな電圧をキック電圧、キック電圧と目標電圧との大きさの差をキック量と称して説明する。

時刻ｔ２１において、選択ワード線ＷＬ＿ｓｅｌに、目標電圧である読み出し電圧ＢＲにキック量ＢＫを加算した電圧が印加される。その後、時刻ｔ２２において、選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＢＲが印加される。このように、選択ワード線ＷＬ＿ｓｅｌに対してキック動作が実行される。当該キック動作により、図６に示されるように、選択ワード線ＷＬ＿ｓｅｌの近端側の部分の電位は、読み出し電圧ＢＲにより安定される前に、当該読み出し電圧ＢＲにより安定される電位より高くなることがある。

一方、時刻ｔ２１において、ソース線ＳＬに、目標電圧である電圧ＶＳＲＣにキック量ＢＫを加算した電圧が印加される。その後、時刻ｔ２２において、ソース線ＳＬに電圧ＶＳＲＣが再度印加される。

さらに、時刻ｔ２１において、制御信号ＢＬＣが、目標電圧である電圧ＶＢＬＣにキック量ＢＫｂを加算した電圧とされ、これにより、ビット線ＢＬに、目標電圧である電圧ＶＢＬにキック量ＢＫを加算した電圧が印加される。その後、時刻ｔ２２において、制御信号ＢＬＣが電圧ＶＢＬＣとされ、これにより、ビット線ＢＬに電圧ＶＢＬが再度印加される。

このように、読み出し電圧ＢＲを用いた読み出し処理においても、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じて、ソース線ＳＬおよびビット線ＢＬに対してキック動作が実行される。

このように印加される電圧により、選択ワード線ＷＬ＿ｓｅｌ、ビット線ＢＬ、およびソース線ＳＬの各々の電位が安定した後、時刻ｔ２３において、制御信号ＳＴＢがハイレベルとなってアサートされる。これにより、センスアンプモジュール１１中のラッチ回路に、読み出し電圧ＢＲに基づく読み出しデータが転送される。

次に、以下に説明するように、読み出し電圧ＢＲを用いた読み出し処理と同様に、読み出し電圧ＣＲを用いた読み出し処理が続けて実行される。

時刻ｔ３１において、選択ワード線ＷＬ＿ｓｅｌに、目標電圧である読み出し電圧ＣＲにキック量ＣＫを加算した電圧が印加される。その後、時刻ｔ３２において、選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＣＲが印加される。このように、選択ワード線ＷＬ＿ｓｅｌに対してキック動作が実行される。当該キック動作により、図６に示されるように、選択ワード線ＷＬ＿ｓｅｌの近端側の部分の電位は、読み出し電圧ＣＲにより安定される前に、当該読み出し電圧ＣＲにより安定される電位より高くなることがある。

一方、時刻ｔ３１において、ソース線ＳＬに、目標電圧である電圧ＶＳＲＣにキック量ＣＫを加算した電圧が印加される。その後、時刻ｔ３２において、ソース線ＳＬに電圧ＶＳＲＣが再度印加される。

さらに、時刻ｔ３１において、制御信号ＢＬＣが、目標電圧である電圧ＶＢＬＣにキック量ＣＫｂを加算した電圧とされ、これにより、ビット線ＢＬに、目標電圧である電圧ＶＢＬにキック量ＣＫを加算した電圧が印加される。その後、時刻ｔ３２において、制御信号ＢＬＣが電圧ＶＢＬＣとされ、これにより、ビット線ＢＬに電圧ＶＢＬが再度印加される。

このように、読み出し電圧ＣＲを用いた読み出し処理においても、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じて、ソース線ＳＬおよびビット線ＢＬに対してキック動作が実行される。

このように印加される電圧により、選択ワード線ＷＬ＿ｓｅｌ、ビット線ＢＬ、およびソース線ＳＬの各々の電位が安定した後、時刻ｔ３３において、制御信号ＳＴＢがハイレベルとなってアサートされる。これにより、センスアンプモジュール１１中のラッチ回路に、読み出し電圧ＣＲに基づく読み出しデータが転送される。

なお、上記では、ビット線ＢＬに対して、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じてキック動作が実行される場合の例を示したが、例えば電圧ＶＢＬを、ソース線ＳＬに印加される電圧よりも常に大きい電圧であるように設定している場合には、ビット線ＢＬに対しては必ずしもキック動作を実行しなくてもよい。

さらに、上記では、読み出し電圧ＡＲを用いた読み出し処理、読み出し電圧ＢＲを用いた読み出し処理、および読み出し電圧ＣＲを用いた読み出し処理の順で連続して実行される読み出し動作を行う場合の例について説明した。しかしながら、読み出し動作はこれに限定されない。

以上のように、ソース線ＳＬおよびビット線ＢＬに対して実行されるキック動作は、選択ワード線ＷＬ＿ｓｅｌに対して実行されるキック動作に応じたものとなる。例えば、上述した例では、選択ワード線ＷＬ＿ｓｅｌにキック電圧が印加される期間と、ソース線ＳＬおよびビット線ＢＬにキック電圧が印加される期間は、同一の期間である。さらに、選択ワード線ＷＬ＿ｓｅｌに対するキック動作におけるキック量と、ソース線ＳＬおよびビット線ＢＬに対するキック動作におけるキック量とが一致している。しかしながら、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じて実行されるソース線ＳＬおよびビット線ＢＬに対するキック動作はこれに限定されるものではない。例えば、選択ワード線ＷＬ＿ｓｅｌに対するキック動作におけるキック量と、ソース線ＳＬに対するキック動作におけるキック量と、ビット線ＢＬに対するキック動作におけるキック量とを、必ずしもすべて一致させなくてもよい。さらに、選択ワード線ＷＬ＿ｓｅｌ、ソース線ＳＬ、およびビット線ＢＬの各々にキック電圧または目標電圧が印加されるタイミングがすべて一致していなくてもよい。例えば、ソース線ＳＬおよびビット線ＢＬにキック電圧が印加されるタイミングが、選択ワード線ＷＬ＿ｓｅｌにキック電圧が印加されるタイミングに応じたものであればよい。また、例えば、少なくとも、対応する制御信号ＳＴＢがアサートされる前までにソース線ＳＬに対するキック動作が完了していればよい。

［効果］
図７は、第１実施形態の比較例に係る半導体記憶装置における読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。

ここで、例えば読み出し電圧ＡＲを用いた読み出し処理では、選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＡＲが印加され、ソース線ＳＬに電圧ＶＳＲＣが印加される。また、ビット線ＢＬに電圧ＶＢＬが印加され、ビット線ＢＬが充電される。このように印加される電圧により、選択ワード線ＷＬ＿ｓｅｌおよびソース線ＳＬの電位が安定した後、選択ワード線ＷＬ＿ｓｅｌに接続される選択メモリセルトランジスタＭＴが導通してビット線ＢＬの電位が変化しているか否かに基づいて、選択メモリセルトランジスタＭＴの閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかが判定される。

図７の例では、読み出し電圧ＡＲを用いた読み出し処理において、選択ワード線ＷＬ＿ｓｅｌに対するキック動作が実行されている。キック動作が実行されることにより、選択ワード線ＷＬ＿ｓｅｌの遠端側の部分の電位が、目標電圧である読み出し電圧ＡＲにより安定されるまでの時間が短縮される。一方で、図７に示されるように、選択ワード線ＷＬ＿ｓｅｌの近端側の部分の電位は、読み出し電圧ＡＲにより安定される前に、当該読み出し電圧ＡＲにより安定される電位より高くなることがある。ここで、図７の例では、ソース線ＳＬに対しては電圧ＶＳＲＣが印加され続けている。

このような場合には、選択ワード線ＷＬ＿ｓｅｌの近端側の部分に接続される選択メモリセルトランジスタＭＴのゲート・ソース間の電位差は、選択ワード線ＷＬ＿ｓｅｌの電位が読み出し電圧ＡＲにより安定されているときより大きくなることがある。このとき、選択メモリセルトランジスタＭＴが読み出し電圧ＡＲでは導通しない閾値電圧を有している場合にも、当該選択メモリセルトランジスタＭＴが導通することがある（ハッチングにより示されている）。選択メモリセルトランジスタＭＴが導通すると、図７に示されるように、当該選択メモリセルトランジスタＭＴに接続されるビット線ＢＬが放電される。この放電は、選択ワード線ＷＬ＿ｓｅｌに対するキック動作が無ければ起こらないはずのものであり、読み出し動作を行うには、ビット線ＢＬが電圧ＶＢＬにより充電されている必要があるので、このようなビット線ＢＬを再度充電する必要がある。

これに対して、第１実施形態に係る半導体記憶装置１では、読み出し動作の際に、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じて、ソース線ＳＬに対してもキック動作が実行される。例えば、選択ワード線ＷＬ＿ｓｅｌに目標電圧が印加される前に当該目標電圧よりも大きいキック電圧が或る時間印加される場合には、当該キック電圧と当該目標電圧との大きさの差であるキック量、および当該キック電圧が印加されるタイミングに応じて、ソース線ＳＬに印加される電圧が大きくされる。

これにより、半導体記憶装置１では、上述した選択メモリセルトランジスタＭＴのゲート・ソース間の電位差の拡大が抑制可能となり、ゆえに、上述したビット線ＢＬの放電が抑制可能となる。これにより、上述したビット線ＢＬの充電に要する時間が短縮可能となり、半導体記憶装置１では、例えば読み出し動作の高速化が可能となる。

＜第２実施形態＞
以下に、第２実施形態に係る半導体記憶装置１ａについて説明する。

［構成例］
第２実施形態に係る半導体記憶装置１ａの構成について、第１実施形態に係る半導体記憶装置１と相違する点を以下に詳細に説明する。半導体記憶装置１ａは、第１実施形態でのドライバＳＬＤＲＶに代えてドライバＳＬＤＲＶａを含む。

（１）ドライバＳＬＤＲＶａの回路構成
図８は、第２実施形態に係る半導体記憶装置１ａ中のドライバＳＬＤＲＶａの回路構成の一例を示す図である。

図８では、メモリセルアレイ１０中の１以上のＮＡＮＤストリングＮＳを含むＮＡＮＤストリンググループＮＳＧ１，ＮＳＧ２，・・・，およびＮＳＧｎが図示されている。

先ず、ＮＡＮＤストリンググループＮＳＧｋ中の各ＮＡＮＤストリングＮＳは、ノードＮ１＿ｋに接続される。ここで、ｋは１からｎの整数のいずれかである。ノードＮ１＿ｋとノードＮ１＿（ｋ＋１）は、抵抗Ｒ＿ｋを介して接続される。ここで、ｋは１から（ｎ−１）の整数のいずれかである。ノードＮ１＿１〜Ｎ１＿ｎは、ソース線ＳＬに対応する。

ドライバＳＬＤＲＶａは、電流供給部１９１、放電経路設定部１９２、および基準電位設定部１９３を含む。なお、以下では、ドライバＳＬＤＲＶａが電流供給部１９１、放電経路設定部１９２、および基準電位設定部１９３を含むものとして説明を行うが、これらの区分は便宜的なものに過ぎず、例えばこれらの各々のうちの任意の回路が別個の装置中に分離して存在するものであってもよい。

電流供給部１９１は、ｐチャネルＭＯＳトランジスタＴｒ１１およびＴｒ１２、電流源ＣＳ、ならびに、高耐圧ｎチャネルＭＯＳトランジスタＴｒ１３＿１，Ｔｒ１３＿２，・・・，およびＴｒ１３＿ｎを含む。

トランジスタＴｒ１１の第１端子には電圧ＶＤＤＳＡが印加され、トランジスタＴｒ１１の第２端子はノードＮ２に接続される。トランジスタＴｒ１１のゲートはノードＮ３に接続される。トランジスタＴｒ１２の第１端子には電圧ＶＤＤＳＡが印加され、トランジスタＴｒ１２の第２端子およびゲートはノードＮ３に接続される。電流源ＣＳの入力端子はノードＮ３に接続され、電流源ＣＳの出力端子は接地される。トランジスタＴｒ１３＿１〜Ｔｒ１３＿ｎの各々の第１端子はノードＮ２に接続される。トランジスタＴｒ１３＿ｋの第２端子はノードＮ１＿ｋに接続され、トランジスタＴｒ１３＿ｋのゲートには、例えばシーケンサ１６により供給される制御信号が印加される。ここで、ｋは１からｎの整数のいずれかである。なお、トランジスタＴｒ１３＿１〜Ｔｒ１３＿ｎの各々のゲートに印加される各制御信号は、例えばシーケンサ１６により独立して制御することが可能である。このような回路構成によりトランジスタＴｒ１１の第２端子からノードＮ２に定電流が供給される。当該定電流は、トランジスタＴｒ１３＿１〜Ｔｒ１３＿ｎのうちオン状態のトランジスタＴｒ１３を介して、ノードＮ１＿１〜Ｎ１＿ｎのうち当該トランジスタＴｒ１３に接続されるノードＮ１に供給される。

放電経路設定部１９２は、高耐圧ｎチャネルＭＯＳトランジスタＴｒ１４＿１，Ｔｒ１４＿２，・・・，およびＴｒ１４＿ｎを含む。

トランジスタＴｒ１４＿ｋの第１端子はノードＮ１＿ｋに接続され、トランジスタＴｒ１４＿ｋの第２端子はノードＮ４に接続される。トランジスタＴｒ１４＿ｋのゲートには、例えばシーケンサ１６により供給される制御信号が印加される。ここで、ｋは１からｎの整数のいずれかである。なお、トランジスタＴｒ１４＿１〜Ｔｒ１４＿ｎの各々のゲートに印加される各制御信号は、例えばシーケンサ１６により独立して制御することが可能である。

基準電位設定部１９３は、オペアンプＯＡ、高耐圧ｎチャネルＭＯＳトランジスタＴｒ１５、ならびにｎチャネルＭＯＳトランジスタＴｒ１６＿１，Ｔｒ１６＿２，・・・，およびＴｒ１６＿ｎを含む。

トランジスタＴｒ１５の第１端子はノードＮ４に接続され、トランジスタＴｒ１５の第２端子はノードＮ５に接続される。トランジスタＴｒ１５のゲートには、制御信号ＳＲＣＨＶ＿ＳＷＭＯＮの反転信号が印加される。制御信号ＳＲＣＨＶ＿ＳＷＭＯＮは、例えばシーケンサ１６により供給される。オペアンプＯＡの反転入力端子はノードＮ５に接続され、オペアンプＯＡの非反転入力端子には電圧ＶＲＥＦ＿ＳＲＣが印加される。オペアンプＯＡの出力端子はノードＮ６に接続される。トランジスタＴｒ１６＿１〜Ｔｒ１６＿ｎの各々の第１端子はノードＮ４に接続され、トランジスタＴｒ１６＿１〜Ｔｒ１６＿ｎの各々の第２端子はノードＮ７に接続される。ノードＮ７には電圧ＶＳＳが印加される。トランジスタＴｒ１６＿１〜Ｔｒ１６＿ｎの各々のゲートは、ノードＮ６に接続される。このような回路構成により、ノードＮ４の電位が、電圧ＶＲＥＦ＿ＳＲＣに対応する電位に維持される。

（２）ロウデコーダモジュールおよびメモリセルアレイのレイアウト概略図
図９は、第２実施形態に係る半導体記憶装置１ａ中のロウデコーダモジュール１２、ワード線ＷＬ、およびソース線ＳＬのレイアウトの一例を示す図である。

先ず、半導体記憶装置１ａは、半導体基板を含む。ここで、当該半導体基板の面に平行な例えば互いに直交する２方向を第１方向Ｄ１および第２方向Ｄ２として定義し、当該半導体基板の面に例えば直交する方向を第３方向Ｄ３として定義する。ロウデコーダモジュール１２およびメモリセルアレイ１０は、第３方向Ｄ３に沿って形成される。図９では、図の参照を容易にするために、第１方向Ｄ１および第２方向Ｄ２における位置関係のみ正確に図示しており、第３方向Ｄ３における位置関係については必ずしも正確に図示してはいない。

以下では、メモリセルアレイ１０に含まれるＮＡＮＤストリングＮＳが、例えばＮＡＮＤストリンググループＮＳＧ１，ＮＳＧ２，・・・，およびＮＳＧ５の５個のグループに分けられる場合について説明する。

例えば、ＮＡＮＤストリンググループＮＳＧｋに含まれる各ＮＡＮＤストリングＮＳのソース線ＳＬとして機能する導電体を、導電体ＳＰｋとする。ここで、ｋは１から５の整数のいずれかである。なお、以下の説明では、ＮＡＮＤストリンググループＮＳＧｋに含まれるメモリセルトランジスタＭＴのことを、導電体ＳＰｋに対応するメモリセルトランジスタＭＴと称する。

導電体ＳＰ１〜ＳＰ５は、第２方向Ｄ２に沿って導電体ＳＰ１、導電体ＳＰ２、・・・、導電体ＳＰ５の順で互いに間隔を有して隣り合うように順次設けられる。

ワード線ＷＬとして機能する導電体ＷＰが、第３方向Ｄ３で導電体ＳＰ１〜ＳＰ５と重なるように、第１方向Ｄ１および第２方向Ｄ２に延伸して設けられる。

ロウデコーダモジュール１２は、例えばロウデコーダモジュール１２＿１および１２＿２を含む。ロウデコーダモジュール１２＿１および１２＿２は、第２方向Ｄ２に沿ってロウデコーダモジュール１２＿１、導電体ＳＰ１〜ＳＰ５、ロウデコーダモジュール１２＿２の順で互いに隣り合うように設けられる。ロウデコーダモジュール１２＿１は、導電体ＷＰに電圧を転送可能である。

例えば、ロウデコーダモジュール１２＿１が導電体ＷＰに電圧を転送するとき、導電体ＷＰのうち当該電圧が印加される位置と、導電体ＷＰのうち、導電体ＳＰｋに対応するメモリセルトランジスタＭＴに接続される部分との間の距離は、整数ｋが１から５へと大きくなるにつれて長くなる。

すなわち、導電体ＷＰのうち、導電体ＳＰ１に対応するメモリセルトランジスタＭＴに接続される部分はワード線ＷＬの近端側に対応し、導電体ＳＰ５に対応するメモリセルトランジスタＭＴに接続される部分はワード線ＷＬの遠端側に対応する。なお、ロウデコーダモジュール１２＿２も、例えば導電体ＷＰと第３方向Ｄ３で重なるように設けられる、別のワード線として機能する（図示していない）或る導電体に、電圧を転送可能である。ロウデコーダモジュール１２＿２が電圧を転送するこの導電体では、当該導電体のうち、導電体ＳＰ１に対応するメモリセルトランジスタＭＴに接続される部分はワード線ＷＬの遠端側に対応し、導電体ＳＰ５に対応するメモリセルトランジスタＭＴに接続される部分はワード線ＷＬの近端側に対応する。

本実施形態では、導電体ＷＰが選択ワード線ＷＬ＿ｓｅｌとして機能する場合を例に挙げて、以下の説明を行う。

導電体ＳＰ１は、選択ワード線ＷＬ＿ｓｅｌの近端側に対応し、導電体ＳＰ５は、選択ワード線ＷＬ＿ｓｅｌの遠端側に対応する。導電体ＳＰｋは、上記ノードＮ１＿ｋに接続され、上述したように、導電体ＳＰｋおよびノードＮ１＿ｋはソース線ＳＬに対応する。ここで、ｋは１から５の整数のいずれかである。

このとき、ノードＮ１＿１が、選択ワード線ＷＬ＿ｓｅｌの近端側に対応する導電体ＳＰ１に接続されることから、ノードＮ１＿１がソース線ＳＬの近端側に対応すると定義する。さらに、ノードＮ１＿５が、選択ワード線ＷＬ＿ｓｅｌの遠端側に対応する導電体ＳＰ５に接続されることから、ノードＮ１＿５がソース線ＳＬの遠端側に対応すると定義する。

［動作例］
（１）ソース線の電位の制御の例
図１０は、図８に図示した第２実施形態に係る半導体記憶装置１ａ中のドライバＳＬＤＲＶａに含まれるトランジスタＴｒ１３＿１〜Ｔｒ１３＿５，Ｔｒ１４＿１〜Ｔｒ１４＿５のオンオフ制御の第１の例を示す概略回路構成図である。図９と同様に、メモリセルアレイ１０に含まれるＮＡＮＤストリングＮＳが、ＮＡＮＤストリンググループＮＳＧ１〜ＮＳＧ５に分けられ、ノードＮ１＿１がソース線ＳＬの近端側に対応し、ノードＮ１＿５がソース線ＳＬの遠端側に対応する場合について説明する。図１０は、読み出し動作（ベリファイ動作を含む）の間の状態の一例を示しており、特に、読み出し動作の間にソース線ＳＬに電圧が印加されている間の状態を示す。以下の図１２および図１４についても同様である。

図８を参照して説明したように、トランジスタＴｒ１３＿１〜Ｔｒ１３＿５の各々の第１端子はノードＮ２に接続される。また、トランジスタＴｒ１３＿ｋの第２端子はノードＮ１＿ｋに接続される。ここで、ｋは１から５の整数のいずれかである。

図８を参照して説明したように、ノードＮ２には定電流が供給される。

図１０に図示される例では、例えばシーケンサ１６により、トランジスタＴｒ１３＿１がオン状態となるように、トランジスタＴｒ１３＿２〜Ｔｒ１３＿５がオフ状態となるように制御される。このとき、ノードＮ２に供給される電流は、トランジスタＴｒ１３＿１〜Ｔｒ１３＿５のうちオン状態であるトランジスタＴｒ１３＿１のみを通してノードＮ１＿１に供給される。

図８を参照して説明したように、ノードＮ１＿ｋとノードＮ１＿（ｋ＋１）は、抵抗Ｒ＿ｋを介して接続される。ここで、ｋは１から４の整数のいずれかである。また、ノードＮ１＿ｋにはトランジスタＴｒ１４＿ｋの第１端子が接続され、トランジスタＴｒ１４＿ｋの第２端子はノードＮ４に接続される。ここで、ｋは１から５の整数のいずれかである。

図１０に図示される例では、例えばシーケンサ１６により、トランジスタＴｒ１４＿１〜Ｔｒ１４＿４がオフ状態となるように、トランジスタＴｒ１４＿５がオン状態となるように制御される。このとき、ノードＮ１＿１に供給される電流は、抵抗Ｒ＿１、ノードＮ１＿２、抵抗Ｒ＿２、ノードＮ１＿３、抵抗Ｒ＿３、ノードＮ１＿４、抵抗Ｒ＿４、ノードＮ１＿５の順に通過し、トランジスタＴｒ１４＿５を通してノードＮ４に供給される。したがって、抵抗Ｒ＿１，Ｒ＿２，Ｒ＿３，およびＲ＿４において電圧降下が起こることにより、ノードＮ１＿１，Ｎ１＿２，Ｎ１＿３，Ｎ１＿４，Ｎ１＿５の順に電位が低くなる。ノードＮ１＿５の電位はノードＮ４の電位と等しく、電圧ＶＲＥＦ＿ＳＲＣに対応する電位に維持される。

図１１は、図１０に図示したトランジスタＴｒ１３＿１〜Ｔｒ１３＿５，Ｔｒ１４＿１〜Ｔｒ１４＿５のオンオフ制御により実現される、ソース線ＳＬの電位の制御の一例を示すグラフである。

上記で詳細に説明したように、選択ワード線ＷＬ＿ｓｅｌに電圧が印加されて当該選択ワード線ＷＬ＿ｓｅｌの電位が上昇される場合、当該選択ワード線ＷＬ＿ｓｅｌの近端側の部分の電位が安定されるまでの時間は比較的短く、当該選択ワード線ＷＬ＿ｓｅｌの遠端側の部分の電位が安定されるまでの時間は比較的長い。したがって、選択ワード線ＷＬ＿ｓｅｌが電圧を印加されている或るタイミングでは、図１１に示すように、選択ワード線ＷＬ＿ｓｅｌの電位は、選択ワード線ＷＬ＿ｓｅｌの近端側から遠端側にかけて徐々に低くなる。

例えば、図１０に図示したように各トランジスタのオンオフ制御を実行することにより、図１１のＳＬ＿１に示すように、ソース線ＳＬの電位も、ソース線ＳＬの近端側から遠端側にかけて、電圧ＶＲＥＦ＿ＳＲＣに対応する電位へと徐々に低くなるように制御することが可能である。なお、図１１に示すｃＳＬは、ソース線ＳＬの電位が、近端側から遠端側にかけて電圧ＶＲＥＦ＿ＳＲＣに対応する電位で一定となる場合の例を示したものである。

さらに、例えば、電流源ＣＳから出力される電流が大きくなるように電流源ＣＳを構成してノードＮ２に供給される電流を大きくすることにより、図１０を参照して説明した抵抗Ｒ＿１，Ｒ＿２，Ｒ＿３，およびＲ＿４における電圧降下を各々大きくすることが可能である。この場合、図１１のＳＬ＿２に示すように、ソース線ＳＬの近端側から遠端側にかけて、電圧ＶＲＥＦ＿ＳＲＣに対応する電位へとソース線ＳＬの電位が徐々に低くなる割合が大きくなる。このようにノードＮ２に供給される電流を制御することにより、例えば、上述した選択ワード線ＷＬ＿ｓｅｌの電位が、選択ワード線ＷＬ＿ｓｅｌの近端側から遠端側にかけて徐々に低くなる割合と、ソース線ＳＬの電位が、ソース線ＳＬの近端側から遠端側にかけて徐々に低くなる割合とを一致させることが可能である。

図１２は、図８に図示した第２実施形態に係る半導体記憶装置１ａ中のドライバＳＬＤＲＶａに含まれるトランジスタＴｒ１３＿１〜Ｔｒ１３＿５，Ｔｒ１４＿１〜Ｔｒ１４＿５のオンオフ制御の第２の例を示す概略回路構成図である。図１０と同様に、メモリセルアレイ１０に含まれるＮＡＮＤストリングＮＳが、ＮＡＮＤストリンググループＮＳＧ１〜ＮＳＧ５に分けられ、ノードＮ１＿１がソース線ＳＬの近端側に対応し、ノードＮ１＿５がソース線ＳＬの遠端側に対応する場合について説明する。

図１２に図示される例では、例えばシーケンサ１６により、トランジスタＴｒ１３＿１およびＴｒ１３＿２がオン状態となるように、トランジスタＴｒ１３＿３〜Ｔｒ１３＿５がオフ状態となるように制御される。さらに、例えばシーケンサ１６により、トランジスタＴｒ１４＿１〜Ｔｒ１４＿４がオフ状態となるように、トランジスタＴｒ１４＿５がオン状態となるように制御される。

このとき、ノードＮ２に供給される電流は、トランジスタＴｒ１３＿１〜Ｔｒ１３＿５のうちオン状態であるトランジスタＴｒ１３＿２のみを通してノードＮ１＿２に供給される。ノードＮ１＿２に供給される電流は、抵抗Ｒ＿２、ノードＮ１＿３、抵抗Ｒ＿３、ノードＮ１＿４、抵抗Ｒ＿４、ノードＮ１＿５の順に通過し、トランジスタＴｒ１４＿５を通してノードＮ４に供給される。したがって、抵抗Ｒ＿２，Ｒ＿３，およびＲ＿４において電圧降下が起こることにより、ノードＮ１＿２，Ｎ１＿３，Ｎ１＿４，Ｎ１＿５の順に電位が低くなる。なお、トランジスタＴｒ１３＿１およびＴｒ１３＿２がオン状態であることから、ノードＮ１＿１とノードＮ１＿２は等電位である。ノードＮ１＿５の電位はノードＮ４の電位と等しく、電圧ＶＲＥＦ＿ＳＲＣに対応する電位に維持される。

図１３は、図１２に図示したトランジスタＴｒ１３＿１〜Ｔｒ１３＿５，Ｔｒ１４＿１〜Ｔｒ１４＿５のオンオフ制御により実現される、ソース線ＳＬの電位の制御の一例を示すグラフである。

図１１を参照して説明したのと同様に、図１３に示すように、選択ワード線ＷＬ＿ｓｅｌの電位は、選択ワード線ＷＬ＿ｓｅｌの近端側から遠端側にかけて徐々に低くなる。

例えば、図１２に図示したように各トランジスタのオンオフ制御を実行することにより、図１３のＳＬ＿３に示すように、ソース線ＳＬの電位を、ソース線ＳＬの近端側から遠端側にかけて、トランジスタＴｒ１３＿１〜Ｔｒ１３＿５のうちオン状態のものに対応する区間で一定となるように維持した後に、電圧ＶＲＥＦ＿ＳＲＣに対応する電位へと徐々に低くなるように制御することが可能である。

図１４は、図８に図示した第２実施形態に係る半導体記憶装置１ａ中のドライバＳＬＤＲＶａに含まれるトランジスタＴｒ１３＿１〜Ｔｒ１３＿５，Ｔｒ１４＿１〜Ｔｒ１４＿５のオンオフ制御の第３の例を示す概略回路構成図である。図１０と同様に、メモリセルアレイ１０に含まれるＮＡＮＤストリングＮＳが、ＮＡＮＤストリンググループＮＳＧ１〜ＮＳＧ５に分けられ、ノードＮ１＿１がソース線ＳＬの近端側に対応し、ノードＮ１＿５がソース線ＳＬの遠端側に対応する場合について説明する。

図１４に図示される例では、例えばシーケンサ１６により、トランジスタＴｒ１３＿１がオン状態となるように、トランジスタＴｒ１３＿２〜Ｔｒ１３＿５がオフ状態となるように制御される。さらに、例えばシーケンサ１６により、トランジスタＴｒ１４＿１〜Ｔｒ１４＿３がオフ状態となるように、トランジスタＴｒ１４＿４およびＴｒ１４＿５がオン状態となるように制御される。

このとき、ノードＮ２に供給される電流は、トランジスタＴｒ１３＿１〜Ｔｒ１３＿５のうちオン状態であるトランジスタＴｒ１３＿１のみを通してノードＮ１＿１に供給される。ノードＮ１＿１に供給される電流は、抵抗Ｒ＿１、ノードＮ１＿２、抵抗Ｒ＿２、ノードＮ１＿３、抵抗Ｒ＿３、ノードＮ１＿４の順に通過し、トランジスタＴｒ１４＿４を通してノードＮ４に供給される。したがって、抵抗Ｒ＿１，Ｒ＿２，およびＲ＿３において電圧降下が起こることにより、ノードＮ１＿１，Ｎ１＿２，Ｎ１＿３，Ｎ１＿４の順に電位が低くなる。なお、トランジスタＴｒ１４＿４およびＴｒ１４＿５がオン状態であることから、ノードＮ１＿４とノードＮ１＿５は等電位である。ノードＮ１＿４およびＮ１＿５の電位はノードＮ４の電位と等しく、電圧ＶＲＥＦ＿ＳＲＣに対応する電位に維持される。

図１５は、図１４に図示したトランジスタＴｒ１３＿１〜Ｔｒ１３＿５，Ｔｒ１４＿１〜Ｔｒ１４＿５のオンオフ制御により実現される、ソース線ＳＬの電位の制御の一例を示すグラフである。

図１１を参照して説明したのと同様に、図１５に示すように、選択ワード線ＷＬ＿ｓｅｌの電位は、選択ワード線ＷＬ＿ｓｅｌの近端側から遠端側にかけて徐々に低くなる。

例えば、図１４に図示したように各トランジスタのオンオフ制御を実行することにより、図１５のＳＬ＿４に示すように、ソース線ＳＬの電位が、ソース線ＳＬの近端側から遠端側にかけて、電圧ＶＲＥＦ＿ＳＲＣに対応する電位へと徐々に低くなった後に、電圧ＶＲＥＦ＿ＳＲＣに対応する電位でトランジスタＴｒ１４＿１〜Ｔｒ１４＿５のうちオン状態のものに対応する区間一定となるように制御することが可能である。

図１０から図１５を参照して説明したソース線ＳＬの電位の制御を組み合わせることにより、例えば、選択ワード線ＷＬ＿ｓｅｌの電位が、選択ワード線ＷＬ＿ｓｅｌの近端側から遠端側にかけて徐々に低くなる割合が一定でないような場合等にも、選択ワード線ＷＬ＿ｓｅｌおよびソース線ＳＬの近端側から遠端側にかけての電位変化の様子を対応させ得る。なお、上記で説明した例えばシーケンサ１６による各トランジスタのオンオフ制御は、ロウアドレスに基づいて実行されるものであってもよい。

（２）読み出し動作で用いる各種電圧の例
図１６は、第２実施形態に係る半導体記憶装置１ａにおける読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。なお、以下では、読み出し電圧を用いた読み出し処理を行う場合の例について説明するが、ベリファイ電圧を用いた読み出し処理についても同様である。

上記で説明したように、ソース線ＳＬに対する電圧の印加は、シーケンサ１６による、電圧生成回路１８とドライバＳＬＤＲＶａとの制御により実行される。当該制御では、図１０から図１５を参照して詳細に説明したソース線ＳＬの電位の制御が行われる。

図１６に示される例では、読み出し動作の開始時には、ワード線ＷＬ＿ｓｅｌ、ビット線ＢＬ、およびソース線ＳＬに印加される電圧は各々、ＶＳＳである。

先ず、時刻ｔ５０において、ビット線ＢＬに電圧ＶＢＬが印加される。

その後、時刻ｔ５１において、選択ワード線ＷＬ＿ｓｅｌに、目標電圧である読み出し電圧ＡＲにキック量ＡＫを加算した電圧が印加され、その後、時刻ｔ５２において、選択ワード線ＷＬ＿ｓｅｌに、読み出し電圧ＡＲが印加される。このように、選択ワード線ＷＬ＿ｓｅｌに対してキック動作が実行される。当該キック動作により、図１６に示されるように、選択ワード線ＷＬ＿ｓｅｌの近端側の部分の電位（“Ｎｅａｒ”）は、読み出し電圧ＡＲにより安定される前に、当該読み出し電圧ＡＲにより安定される電位より高くなることがある。このような場合には、図７を参照して説明したように、選択ワード線ＷＬ＿ｓｅｌの近端側の部分に対応するビット線ＢＬの放電が起こることがある。

図１６に示される例では、時刻ｔ５１において、ソース線ＳＬに、例えば、ソース線ＳＬの近端側（“Ｎｅａｒ”）から遠端側（“Ｆａｒ”）にかけて、電圧ＶＳＲＣに上記キック量ＡＫを加算した電圧に対応する電位から、電圧ＶＳＲＣに対応する電位へと、電位が徐々に低くなるように電圧が印加される。その後、例えば時刻ｔ５２において、ソース線ＳＬの近端側から遠端側にかけて一定の電圧ＶＳＲＣが印加される。このように、ソース線ＳＬに対して、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じた動作が実行される。なお、このような動作についても以下ではキック動作と称して説明する。以下では、当該動作におけるキック電圧は、時刻ｔ５１においてソース線ＳＬに印加されるとして説明した電圧であり、当該動作におけるキック量は上記キック量ＡＫであり、目標電圧は電圧ＶＳＲＣであるとして説明を行う。

これにより、図７を参照して説明した選択メモリセルトランジスタＭＴのゲート・ソース間の電位差の拡大が抑制可能となり、ゆえに、図１６に示されるように、上述したビット線ＢＬの放電が抑制可能となる。図１６に示すビット線ＢＬに関する一点鎖線については後述する。

なお、電圧ＶＢＬは、例えば、ソース線ＳＬに印加される電圧よりも常に大きい電圧であるように設定しておくものとする。あるいは、ビット線ＢＬに対して、第１実施形態において図６を参照して説明したように、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じてキック動作が実行されるようにしてもよい。

また、ソース線ＳＬに印加される電圧の制御は上述したものに限定されるものではない。例えば、ソース線ＳＬに印加される電圧が、その時々の選択ワード線ＷＬ＿ｓｅｌの近端側から遠端側にかけての電位変化の様子と、ソース線ＳＬの近端側から遠端側にかけての電位変化の様子とが対応するように制御された電圧に、任意のタイミングで変更されるようにしてもよい。

以上のように、ソース線ＳＬに対して実行されるキック動作は、選択ワード線ＷＬ＿ｓｅｌに対して実行されるキック動作に応じたものとなる。例えば、上述した例では、選択ワード線ＷＬ＿ｓｅｌにキック電圧が印加される期間と、ソース線ＳＬにキック電圧が印加される期間は、同一の期間である。さらに、選択ワード線ＷＬ＿ｓｅｌに対するキック動作におけるキック量と、ソース線ＳＬに対するキック動作におけるキック量とが一致している。しかしながら、選択ワード線ＷＬ＿ｓｅｌに対するキック動作に応じて実行されるソース線ＳＬに対するキック動作はこれに限定されるものではない。例えば、選択ワード線ＷＬ＿ｓｅｌに対するキック動作におけるキック量と、ソース線ＳＬに対するキック動作におけるキック量とを、必ずしも一致させなくてもよい。さらに、選択ワード線ＷＬ＿ｓｅｌおよびソース線ＳＬの各々にキック電圧または目標電圧が印加されるタイミングが一致していなくてもよい。例えば、ソース線ＳＬにキック電圧が印加されるタイミングが、選択ワード線ＷＬ＿ｓｅｌにキック電圧が印加されるタイミングに応じたものであればよい。また、図６を参照して上記で説明したように、例えば、少なくとも、対応する制御信号ＳＴＢがアサートされる前までにソース線ＳＬに対するキック動作が完了していればよい。

［効果］
図１７は、第２実施形態の比較例に係る半導体記憶装置中のドライバｃＳＬＤＲＶの回路構成の一例を示す図である。

ＮＡＮＤストリンググループＮＳＧ１〜ＮＳＧｎは、ノードＮ１に共通して接続される。第２実施形態の比較例においては、ノードＮ１がソース線ＳＬに対応する。

ドライバｃＳＬＤＲＶは、放電部ｃ１９２および基準電位設定部ｃ１９４を含む。

放電部ｃ１９２は、高耐圧ｎチャネルＭＯＳトランジスタＴｒ１４＿１，Ｔｒ１４＿２，・・・，およびＴｒ１４＿ｎを含む。

トランジスタＴｒ１４＿ｋの第１端子はノードＮ１に接続され、トランジスタＴｒ１４＿ｋの第２端子はノードＮ９に接続される。トランジスタＴｒ１４＿ｋのゲートはノードＮ８に接続される。ここで、ｋは１からｎの整数のいずれかである。トランジスタＴｒ１４＿１〜Ｔｒ１４＿ｎのゲートには、例えばシーケンサ１６により同一の制御信号が印加される。

基準電位設定部ｃ１９４は、ｐチャネルＭＯＳトランジスタＴｒ１１およびＴｒ１２、電流源ＣＳ、オペアンプＯＡ、高耐圧ｎチャネルＭＯＳトランジスタＴｒ１５およびＴｒ１７、ならびにｎチャネルＭＯＳトランジスタＴｒ１６＿１，Ｔｒ１６＿２，・・・，およびＴｒ１６＿ｎを含む。

図８を参照して説明したのと同様に、トランジスタＴｒ１１の第１端子には電圧ＶＤＤＳＡが印加され、トランジスタＴｒ１１のゲートはノードＮ３に接続される。また、トランジスタＴｒ１２の第１端子には電圧ＶＤＤＳＡが印加され、トランジスタＴｒ１２の第２端子およびゲートはノードＮ３に接続される。さらに、電流源ＣＳの入力端子はノードＮ３に接続され、電流源ＣＳの出力端子は接地される。図１７に示す例では、トランジスタＴｒ１１の第２端子はノードＮ９に接続される。

トランジスタＴｒ１５の第１端子はノードＮ９に接続され、トランジスタＴｒ１５の第２端子はノードＮ１０に接続される。トランジスタＴｒ１５のゲートには、制御信号ＳＲＣＨＶ＿ＳＷＭＯＮの反転信号が印加される。制御信号ＳＲＣＨＶ＿ＳＷＭＯＮは、例えばシーケンサ１６により供給される。オペアンプＯＡの反転入力端子はノードＮ１０に接続され、オペアンプＯＡの非反転入力端子には電圧ＶＲＥＦ＿ＳＲＣが印加される。オペアンプＯＡの出力端子はノードＮ６に接続される。トランジスタＴｒ１６＿１〜Ｔｒ１６＿ｎの各々の第１端子はノードＮ９に接続され、トランジスタＴｒ１６＿１〜Ｔｒ１６＿ｎの各々の第２端子はノードＮ７に接続される。ノードＮ７には電圧ＶＳＳが印加される。トランジスタＴｒ１６＿１〜Ｔｒ１６＿ｎの各々のゲートは、ノードＮ６に接続される。トランジスタＴｒ１７の第１端子はノードＮ１に接続され、トランジスタＴｒ１７の第２端子はノードＮ１０に接続される。トランジスタＴｒ１７のゲートには制御信号ＳＲＣＨＶ＿ＳＷＭＯＮが印加される。このような回路構成により、ノードＮ１の電位が、電圧ＶＲＥＦ＿ＳＲＣに対応する電位に維持される。これにより、図１７に示す例では、ソース線ＳＬの電位が、近端側から遠端側にかけて電圧ＶＲＥＦ＿ＳＲＣに対応する電位で一定となるように制御可能である。この場合、図１６においてビット線ＢＬに関する一点鎖線にて示すように、選択ワード線ＷＬ＿ｓｅｌの近端側の部分に対応するビット線ＢＬの放電の量が大きい。

これに対して、第２実施形態に係る半導体記憶装置１ａでは、図１０から図１５を参照して詳細に説明したように、ソース線ＳＬの電位が、ソース線ＳＬの近端側から遠端側にかけて徐々に変化するように制御可能である。このため、半導体記憶装置１ａでは、例えば選択ワード線ＷＬ＿ｓｅｌに対するキック動作が実行される場合等の、選択ワード線ＷＬ＿ｓｅｌの近端側から遠端側にかけての電位変化の様子と、ソース線ＳＬの近端側から遠端側にかけての電位変化の様子とが対応するように、ソース線ＳＬに電圧が印加されることが可能である。

これにより、半導体記憶装置１ａでは、図７を参照して説明した選択メモリセルトランジスタＭＴのゲート・ソース間の電位差の拡大が抑制可能となる。このため、図１６に示すように、ビット線ＢＬの放電が、比較例のケースから抑制可能となる。これにより、図７を参照して説明したビット線ＢＬの充電に要する時間が短縮可能となり、半導体記憶装置１ａでは、例えば読み出し動作の高速化が可能となる。

さらに、半導体記憶装置１ａでは、上述したようなソース線ＳＬに対するキック動作においてソース線ＳＬの電位が不必要に上昇されない。このため、半導体記憶装置１ａでは、当該キック動作の後にソース線ＳＬの近端側から遠端側にかけて一定の電圧ＶＳＲＣが印加されてソース線ＳＬの電位が安定されるまでの時間が短縮される。このため、半導体記憶装置１ａでは、例えば読み出し動作の高速化が可能となる。

＜他の実施形態＞
上記第１実施形態および第２実施形態において半導体記憶装置に含まれる構成として説明した各部は、ハードウェアまたはソフトウェアのいずれで実現してもよく、あるいは、ハードウェアとソフトウェアとの組み合わせにより実現してもよい。

上記第１および第２実施形態において、同一および一致という表記を用いている場合、同一および一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

また、或る電圧を印加または供給すると表記している場合、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとのいずれをも含む。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ…半導体記憶装置、１０…メモリセルアレイ、１１…センスアンプモジュール、１１１…接続部、１１２…センス部、１１３…ラッチ回路、１２…ロウデコーダモジュール、１３…入出力回路、１４…レジスタ、１４１…ステータスレジスタ、１４２…アドレスレジスタ、１４３…コマンドレジスタ、１５…ロジック制御回路、１６…シーケンサ、１７…レディ／ビジー制御回路、１８…電圧生成回路、１９…ドライバセット、ＳＬＤＲＶ，ＳＬＤＲＶａ，ｃＳＬＤＲＶ…ドライバ、１９１…電流供給部、１９２…放電経路設定部、１９３，ｃ１９４…基準電位設定部、ｃ１９２…放電部、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＳＡＵ…センスアンプユニット、Ｔｒ…トランジスタ、Ｃ１…容量素子、ＳＣＯＭ，ＳＳＲＣ，ＳＥＮ，ＩＮＶ＿Ｓ，ＬＢＵＳ，Ｎ…ノード、ＮＳＧ…ＮＡＮＤストリンググループ、Ｒ…抵抗、ＣＳ…電流源、ＯＡ…オペアンプ、ＳＰ，ＷＰ…導電体、２…メモリコントローラ、２１…ホストインタフェースユニット、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインタフェースユニット、３…メモリシステム、４…ホスト装置

Claims (11)

1. メモリセルと、
   前記メモリセルに接続されるワード線と、
   前記メモリセルに接続されるソース線と、
   制御回路と
   を備え、
   前記制御回路は、
   前記ワード線に、第１電圧を印加し、前記第１電圧を印加した後に、前記第１電圧より大きい第２電圧を印加し、前記第２電圧を印加した後に、前記第１電圧より大きく前記第２電圧より小さい第３電圧を印加し、
   前記ソース線に、前記ワード線に前記第２電圧が印加されるタイミングに応じて第４電圧を印加し、前記第４電圧を印加した後に、前記第４電圧より小さい第５電圧を印加する
   ように構成されている、半導体記憶装置。
2. 前記メモリセルに接続されるセンスアンプをさらに備え、
   前記センスアンプは、前記ワード線に前記第３電圧が印加される間に、前記メモリセルに保持されるデータをセンスする、
   請求項１に記載の半導体記憶装置。
3. 前記制御回路は、前記ワード線に前記第２電圧を印加する間、前記ソース線に前記第４電圧を印加する、請求項１に記載の半導体記憶装置。
4. 前記第４電圧の大きさと前記第５電圧の大きさとの差は、前記第２電圧の大きさと前記第３電圧の大きさとの差に一致する、請求項１に記載の半導体記憶装置。
5. 前記制御回路は、前記ソース線に、前記第５電圧を印加した後に、前記第５電圧より大きい第６電圧を印加するように構成されている、請求項１に記載の半導体記憶装置。
6. 前記制御回路は、
   前記ワード線に、前記第３電圧を印加した後に、前記第３電圧より大きい第７電圧を印加し、前記第７電圧を印加した後に、前記第３電圧より大きく前記第７電圧より小さい第８電圧を印加し、
   前記ソース線に、前記第５電圧を印加した後に、前記ワード線に前記第７電圧が印加されるタイミングに応じて前記第５電圧より大きい第９電圧を印加し、前記第９電圧を印加した後に、前記第５電圧を印加する
   ように構成されている、請求項１に記載の半導体記憶装置。
7. 第１メモリセルと、
   第２メモリセルと、
   前記第１メモリセルに接続される第１ソース線と、
   前記第２メモリセルに接続される第２ソース線と、
   前記第１ソース線に接続される第１トランジスタと、
   前記第２ソース線に接続される第２トランジスタと
   を備え、
   前記第１ソース線と前記第２ソース線は第１抵抗を介して接続され、
   前記第１トランジスタのゲートには第１制御信号が印加され、
   前記第２トランジスタのゲートには、前記第１制御信号とは異なる第２制御信号が印加される、
   半導体記憶装置。
8. 前記第１ソース線と前記第２ソース線とに選択的に電流を供給する電流供給回路をさらに備える、請求項７に記載の半導体記憶装置。
9. 前記電流供給回路は、
   電流源と、
   前記電流源と前記第１ソース線とに接続される第３トランジスタと、
   前記電流源と前記第２ソース線とに接続される第４トランジスタと
   を備える、請求項８に記載の半導体記憶装置。
10. 前記第１トランジスタの第１端子は前記第１ソース線に接続され、前記第２トランジスタの第２端子は前記第２ソース線に接続され、前記第１トランジスタの第３端子と前記第２トランジスタの第４端子とが接続される、請求項７に記載の半導体記憶装置。
11. 第３メモリセルと、
    前記第３メモリセルに接続される第３ソース線と、
    前記第３ソース線に接続される第５トランジスタとをさらに備え、
    前記第２ソース線と前記第３ソース線は第２抵抗を介して接続され、
    前記第５トランジスタのゲートには、前記第１制御信号と前記第２制御信号とのいずれとも異なる第３制御信号が印加される、
    請求項７に記載の半導体記憶装置。