JP2020068434A

JP2020068434A - Switching circuit

Info

Publication number: JP2020068434A
Application number: JP2018199311A
Authority: JP
Inventors: 山本　一成; Kazunari Yamamoto; 一成山本
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2018-10-23
Filing date: 2018-10-23
Publication date: 2020-04-30

Abstract

To recover a gate threshold value, which has changed due to BTI, to a normal value.SOLUTION: A switching circuit comprises: a switching element having a silicon carbide substrate; and a reset voltage application circuit that applies, to a gate of the switching element, a reset voltage whose amplitude gradually attenuate while alternately changing to a positive voltage and a negative voltage. When the reset voltage is applied to the gate of the switching element having the silicon carbide substrate, a gate threshold value converges to a normal value while rising and falling. This makes it possible to recover a gate threshold value, which has changed due to BTI, to a normal value.SELECTED DRAWING: Figure 2

Description

本明細書に開示の技術は、スイッチング回路に関する。 The technology disclosed in this specification relates to a switching circuit.

特許文献１には、炭化シリコン（ＳｉＣ）基板を有するスイッチング素子を備えるスイッチング回路が開示されている。特許文献１の技術では、スイッチング回路の製造工程において、スイッチング素子のゲートにバランス抵抗を接続して、ゲートとゲート駆動回路の間のゲート配線のインピーダンスを調節する。 Patent Document 1 discloses a switching circuit including a switching element having a silicon carbide (SiC) substrate. In the technique of Patent Document 1, a balance resistor is connected to the gate of the switching element in the manufacturing process of the switching circuit to adjust the impedance of the gate wiring between the gate and the gate drive circuit.

特開２０１８−０７８４０６号公報JP, 2008-078406, A

スイッチング素子では、ＢＴＩ（bias temperature instability）が生じることが知られている。ＢＴＩは、高温でスイッチング素子を動作させたときにスイッチング素子のゲート閾値が変化する現象である。半導体基板とゲート絶縁膜の界面に電荷がトラップされることで、ＢＴＩが生じると考えられる。炭化シリコン基板を有するスイッチング素子では、ＢＴＩが顕著に生じる。スイッチング回路の製造工程においてゲート配線のインピーダンスを調節したとしても、ＢＴＩが生じると、スイッチング素子を適切なタイミングでスイッチングさせることが困難となる。本明細書では、炭化シリコン基板を有するスイッチング素子において、ＢＴＩにより変化したゲート閾値を正常値に回復させる技術を提案する。 It is known that BTI (bias temperature instability) occurs in the switching element. BTI is a phenomenon in which the gate threshold of a switching element changes when the switching element is operated at a high temperature. It is considered that BTI is caused by trapping charges at the interface between the semiconductor substrate and the gate insulating film. BTI remarkably occurs in a switching element having a silicon carbide substrate. Even if the impedance of the gate wiring is adjusted in the manufacturing process of the switching circuit, if the BTI occurs, it becomes difficult to switch the switching element at appropriate timing. This specification proposes a technique for recovering a gate threshold value changed by BTI to a normal value in a switching element having a silicon carbide substrate.

本明細書が開示するスイッチング回路は、炭化シリコン基板を有するスイッチング素子と、前記スイッチング素子のゲートに正電圧と負電圧に交互に変化しながら振幅が徐々に減衰するリセット電圧を印加するリセット電圧印加回路を有する。 A switching circuit disclosed in the present specification includes a switching element having a silicon carbide substrate and a reset voltage application to a gate of the switching element, which applies a reset voltage whose amplitude gradually attenuates while alternately changing to a positive voltage and a negative voltage. It has a circuit.

炭化シリコン基板を有するスイッチング素子のゲートにリセット電圧を印加すると、ゲート閾値が上下に変化しながら正常値に収束する。したがって、このスイッチング回路によれば、ＢＴＩにより変化したゲート閾値を正常値に回復させることができる。 When a reset voltage is applied to the gate of the switching element having the silicon carbide substrate, the gate threshold value changes vertically and converges to a normal value. Therefore, according to this switching circuit, the gate threshold value changed by BTI can be restored to the normal value.

実施形態のスイッチング回路の回路図。The circuit diagram of the switching circuit of the embodiment. 実施例１のリセット電圧（ゲート電圧）を示すグラフ。3 is a graph showing the reset voltage (gate voltage) of the first embodiment. リセット電圧を印加したときのゲート閾値の変化を示すグラフ。The graph which shows the change of the gate threshold value when a reset voltage is applied. 実施例２のゲート駆動電圧とリセット電圧（ゲート電圧）を示すグラフ。6 is a graph showing a gate drive voltage and a reset voltage (gate voltage) according to the second embodiment. 実施例３のスイッチング回路の回路図。6 is a circuit diagram of a switching circuit of Example 3. FIG. 実施例３のリセット電圧（ゲート電圧）等を示すグラフ。6 is a graph showing the reset voltage (gate voltage) and the like of the third embodiment.

図１に示す実施例１のスイッチング回路１０は、車両等に搭載されている。スイッチング回路１０は、車両の走行用モータ等を制御するための回路（例えば、インバータ回路、ＤＣ−ＤＣコンバータ回路）の一部である。スイッチング回路１０は、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１２と、還流ダイオード１３と、ゲート駆動回路１４を有している。ＭＯＳＦＥＴ１２は、炭化シリコン基板を有している。図示していないが、ＭＯＳＦＥＴ１２は、ゲート電極がゲート絶縁膜を介して炭化シリコン基板に対向している構造のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１２はｎチャネル型である。ゲート電圧Ｖｇｓがゲート閾値を超えたときに、ゲート絶縁膜に接する範囲の炭化シリコン基板にチャネルが形成されて、ＭＯＳＦＥＴ１２がオンする。還流ダイオード１３のアノードは、ＭＯＳＦＥＴ１２のソースに接続されている。還流ダイオード１３のカソードは、ＭＯＳＦＥＴ１２のドレインに接続されている。ＭＯＳＦＥＴ１２に直列に接続された別のＭＯＳＦＥＴ（図示省略）がオフすると、還流ダイオード１３に電流が流れる。ゲート駆動回路１４は、ゲート配線１６を介してＭＯＳＦＥＴ１２のゲートに接続されている。なお、図１ではゲート駆動回路１４が直接ＭＯＳＦＥＴ１２のゲートに接続されているが、ゲート配線１６に抵抗等の素子が介装されていてもよい。ゲート駆動回路１４は、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｓを制御することで、ＭＯＳＦＥＴ１２をスイッチングさせる。 The switching circuit 10 of the first embodiment shown in FIG. 1 is mounted on a vehicle or the like. The switching circuit 10 is a part of a circuit (for example, an inverter circuit or a DC-DC converter circuit) for controlling a vehicle running motor or the like. The switching circuit 10 includes a MOSFET (metal oxide semiconductor field effect transistor) 12, a free wheeling diode 13, and a gate drive circuit 14. MOSFET 12 has a silicon carbide substrate. Although not shown, the MOSFET 12 is a MOSFET having a structure in which the gate electrode faces the silicon carbide substrate via the gate insulating film. The MOSFET 12 is an n-channel type. When the gate voltage Vgs exceeds the gate threshold value, a channel is formed in the silicon carbide substrate in the range in contact with the gate insulating film, and the MOSFET 12 is turned on. The anode of the free wheeling diode 13 is connected to the source of the MOSFET 12. The cathode of the free wheeling diode 13 is connected to the drain of the MOSFET 12. When another MOSFET (not shown) connected in series with the MOSFET 12 is turned off, a current flows through the free wheeling diode 13. The gate drive circuit 14 is connected to the gate of the MOSFET 12 via the gate wiring 16. Although the gate drive circuit 14 is directly connected to the gate of the MOSFET 12 in FIG. 1, an element such as a resistor may be interposed in the gate wiring 16. The gate drive circuit 14 switches the MOSFET 12 by controlling the gate voltage Vgs of the MOSFET 12.

ＭＯＳＦＥＴ１２をスイッチングさせると、ＭＯＳＦＥＴ１２が発熱して高温となる。高温の状態でＭＯＳＦＥＴ１２をスイッチングさせると、ＰＢＴＩ（positive bias temperature instability）が起こり、ＭＯＳＦＥＴ１２のゲート閾値が低下する。ＭＯＳＦＥＴ１２のゲート閾値が低下すると、ＭＯＳＦＥＴ１２を適切なタイミングでスイッチングさせることが困難となる。また、ＰＢＴＩが進行すると、ＭＯＳＦＥＴ１２の寿命劣化に繋がる。このため、ゲート駆動回路１４は、ＭＯＳＦＥＴ１２をスイッチングさせる必要がないとき（例えば、停車中等）に、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加して、ＭＯＳＦＥＴ１２のゲート閾値を正常値に回復させる。 When the MOSFET 12 is switched, the MOSFET 12 generates heat and reaches a high temperature. When the MOSFET 12 is switched at a high temperature, PBTI (positive bias temperature instability) occurs, and the gate threshold value of the MOSFET 12 decreases. When the gate threshold value of the MOSFET 12 decreases, it becomes difficult to switch the MOSFET 12 at an appropriate timing. Further, the progress of PBTI leads to deterioration of the life of the MOSFET 12. Therefore, the gate drive circuit 14 applies a reset voltage to the gate of the MOSFET 12 to restore the gate threshold value of the MOSFET 12 to a normal value when it is not necessary to switch the MOSFET 12 (for example, while the vehicle is stopped).

図２は、ゲート駆動回路１４がＭＯＳＦＥＴ１２のゲートに印加するリセット電圧（すなわち、ゲート電圧Ｖｇｓの波形）の一例を示している。図２に示すように、リセット電圧は、正電圧（０Ｖより高い電圧）と負電圧（０Ｖよりも低い電圧）とに交互に変化しながら、その振幅が徐々に減衰する電圧である。図５では、正電圧が電圧Ｖ１（例えば、１０Ｖ）から０Ｖまで減衰し、負電圧が電圧Ｖ２（例えば、−５Ｖ）から０Ｖまで減衰している。また、図３は、リセット電圧を印加したときのゲート閾値Ｖｔｈの変化を示している。図３に示すように、リセット電圧印加前のゲート閾値Ｖｔｈは、ＰＢＴＩの影響により、約２．９５Ｖとなっている。ゲートにリセット電圧を印加すると、リセット電圧が正電圧と負電圧とに周期的に変化するのに伴って、ゲート閾値Ｖｔｈも周期的に上昇と低下を繰り返す。リセット電圧の振幅の減衰に伴って、ゲート閾値Ｖｔｈの変動幅も小さくなる。リセット電圧が完全に減衰した段階で、ゲート閾値Ｖｔｈは約３．２５Ｖで安定する。３．２５Ｖのゲート閾値Ｖｔｈは、ＰＢＴＩが生じる前のゲート閾値に近い値である。このように、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加することで、ゲート閾値Ｖｔｈを正常値に回復させることができる。リセット電圧を印加すると、ＰＢＴＩによってゲート絶縁膜と炭化シリコン基板の界面にトラップされた電荷が解放されるため、ゲート閾値Ｖｔｈが正常値に回復すると考えられる。 FIG. 2 shows an example of the reset voltage (that is, the waveform of the gate voltage Vgs) applied to the gate of the MOSFET 12 by the gate drive circuit 14. As shown in FIG. 2, the reset voltage is a voltage whose amplitude gradually attenuates while alternately changing to a positive voltage (voltage higher than 0V) and a negative voltage (voltage lower than 0V). In FIG. 5, the positive voltage is attenuated from the voltage V1 (for example, 10V) to 0V, and the negative voltage is attenuated from the voltage V2 (for example, −5V) to 0V. Further, FIG. 3 shows changes in the gate threshold Vth when a reset voltage is applied. As shown in FIG. 3, the gate threshold Vth before applying the reset voltage is about 2.95 V due to the influence of PBTI. When the reset voltage is applied to the gate, the gate threshold Vth cyclically increases and decreases as the reset voltage cyclically changes between the positive voltage and the negative voltage. As the amplitude of the reset voltage attenuates, the fluctuation range of the gate threshold Vth also decreases. When the reset voltage is completely attenuated, the gate threshold Vth becomes stable at about 3.25V. The gate threshold Vth of 3.25V is a value close to the gate threshold before PBTI occurs. In this way, by applying the reset voltage to the gate of the MOSFET 12, the gate threshold Vth can be restored to the normal value. It is considered that when the reset voltage is applied, the charges trapped at the interface between the gate insulating film and the silicon carbide substrate are released by the PBTI, so that the gate threshold Vth is restored to the normal value.

次に、実施例２のスイッチング回路について説明する。実施例２のスイッチング回路も、図１の構成を有している。実施例２のスイッチング回路は、ＭＯＳＦＥＴ１２がオフした直後に、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加する。また、実施例２のスイッチング回路では、リセット電圧を印加するときのゲート駆動回路１４の動作が実施例１とは異なる。実施例２ではゲート駆動回路１４が、出力電圧の周期を徐々に短くすることで、リセット電圧の振幅を徐々に低下させる。 Next, the switching circuit of the second embodiment will be described. The switching circuit of the second embodiment also has the configuration of FIG. The switching circuit of the second embodiment applies the reset voltage to the gate of the MOSFET 12 immediately after the MOSFET 12 is turned off. Further, in the switching circuit of the second embodiment, the operation of the gate drive circuit 14 when applying the reset voltage is different from that of the first embodiment. In the second embodiment, the gate drive circuit 14 gradually shortens the cycle of the output voltage to gradually reduce the amplitude of the reset voltage.

図４は、実施例２のスイッチング回路において、ゲート駆動回路１４がゲート配線１６に出力するゲート駆動電圧Ｖｏｕｔと、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｓを示している。図１に示すように、ゲート駆動回路１４とＭＯＳＦＥＴ１２のゲートはゲート配線１６によって接続されているが、ゲート配線１６には寄生インダクタンスが存在する。したがって、ゲート駆動回路１４が出力するゲート駆動電圧Ｖｏｕｔの変化が速い場合には、ゲート駆動電圧Ｖｏｕｔとゲート電圧Ｖｇｓは一致しない。図４に示す期間Ｔ１はＭＯＳＦＥＴ１２をオンさせる期間であり、期間Ｔ２はリセット電圧を印加する期間である。期間Ｔ１では、ゲート駆動回路１４がゲート電圧Ｖｇｓを正電圧Ｖｐ（ゲート閾値よりも高い電圧）に維持するので、ＭＯＳＦＥＴ１２がオンしている。期間Ｔ１の最後に、ゲート駆動回路１４がゲート電圧Ｖｇｓを負電圧Ｖｎまで低下させるので、ＭＯＳＦＥＴ１２がオフする。ゲート駆動回路１４は、期間Ｔ１の直後（すなわち、ＭＯＳＦＥＴ１２がオフした直後）の期間Ｔ２において、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加する。 FIG. 4 shows the gate drive voltage Vout output from the gate drive circuit 14 to the gate wiring 16 and the gate voltage Vgs of the MOSFET 12 in the switching circuit of the second embodiment. As shown in FIG. 1, the gate drive circuit 14 and the gates of the MOSFETs 12 are connected by a gate wiring 16, but the gate wiring 16 has a parasitic inductance. Therefore, when the gate drive voltage Vout output from the gate drive circuit 14 changes rapidly, the gate drive voltage Vout and the gate voltage Vgs do not match. A period T1 shown in FIG. 4 is a period for turning on the MOSFET 12, and a period T2 is a period for applying a reset voltage. In the period T1, the gate drive circuit 14 maintains the gate voltage Vgs at the positive voltage Vp (voltage higher than the gate threshold), so that the MOSFET 12 is turned on. At the end of the period T1, the gate drive circuit 14 reduces the gate voltage Vgs to the negative voltage Vn, so that the MOSFET 12 is turned off. The gate drive circuit 14 applies a reset voltage to the gate of the MOSFET 12 in a period T2 immediately after the period T1 (that is, immediately after the MOSFET 12 is turned off).

図４に示すように、期間Ｔ２において、ゲート駆動回路１４は、ゲート駆動電圧Ｖｏｕｔを正電圧Ｖｐ（例えば、＋２０Ｖ）と負電圧Ｖｎ（例えば、−５Ｖ）の間で交互に変動させる。期間Ｔ２において、ゲート駆動電圧Ｖｏｕｔの振幅は一定である。また、ゲート駆動回路１４は、期間Ｔ２において、ゲート駆動電圧Ｖｏｕｔの変動周期を徐々に短くする。ゲート駆動電圧Ｖｏｕｔの変動周期が短くなるほど、寄生インダクタンスの影響によって、ゲート電圧Ｖｇｓはゲート駆動電圧Ｖｏｕｔに追随できなくなる。このため、ゲート駆動電圧Ｖｏｕｔの変動周期が短くなるほど、ゲート電圧Ｖｇｓの振幅が小さくなる。したがって、期間Ｔ２において、ゲート電圧Ｖｇｓは正電圧と負電圧とに交互に変化するとともに、その振幅が徐々に減衰する。すなわち、ＭＯＳＦＥＴ１２のゲートに、正電圧と負電圧とに交互に変化しながらその振幅が徐々に減衰するリセット電圧が印加される。したがって、実施例２の構成でも、ＰＢＴＩによって低下したゲート閾値を正常値に回復させることができる。なお、期間Ｔ２では、ゲート電圧Ｖｇｓがそれほど高くならないので、ＭＯＳＦＥＴ１２はオフに維持される。 As shown in FIG. 4, in the period T2, the gate drive circuit 14 alternately changes the gate drive voltage Vout between the positive voltage Vp (for example, + 20V) and the negative voltage Vn (for example, -5V). In the period T2, the amplitude of the gate drive voltage Vout is constant. In addition, the gate drive circuit 14 gradually shortens the fluctuation cycle of the gate drive voltage Vout in the period T2. As the variation cycle of the gate drive voltage Vout becomes shorter, the gate voltage Vgs cannot follow the gate drive voltage Vout due to the influence of the parasitic inductance. Therefore, the shorter the fluctuation period of the gate drive voltage Vout, the smaller the amplitude of the gate voltage Vgs. Therefore, in the period T2, the gate voltage Vgs alternately changes to the positive voltage and the negative voltage, and the amplitude thereof gradually attenuates. That is, a reset voltage whose amplitude gradually attenuates while being alternately changed to a positive voltage and a negative voltage is applied to the gate of the MOSFET 12. Therefore, even with the configuration of the second embodiment, the gate threshold value lowered by PBTI can be restored to the normal value. In the period T2, the gate voltage Vgs does not increase so much, so that the MOSFET 12 is kept off.

実施例２の構成によれば、ゲート駆動電圧Ｖｏｕｔの振幅が一定であるにもかかわらず、振幅が減衰するリセット電圧をＭＯＳＦＥＴ１２のゲートに印加することができる。この構成によれば、ゲート駆動回路１４で使用する電源電圧が正電圧Ｖｐと負電圧Ｖｎの２種類で済むので、ゲート駆動回路１４を小型化できる。また、実施例２の構成によれば、ＭＯＳＦＥＴ１２がオンする毎にＭＯＳＦＥＴ１２のゲートにリセット電圧が印加されるので、ＰＢＴＩの影響を最小化することができる。 According to the configuration of the second embodiment, it is possible to apply the reset voltage with which the amplitude is attenuated to the gate of the MOSFET 12, even though the amplitude of the gate drive voltage Vout is constant. According to this configuration, the power supply voltage used in the gate drive circuit 14 need only be of two types: the positive voltage Vp and the negative voltage Vn, so that the gate drive circuit 14 can be downsized. Further, according to the configuration of the second embodiment, since the reset voltage is applied to the gate of the MOSFET 12 every time the MOSFET 12 is turned on, the influence of PBTI can be minimized.

次に、実施例３のスイッチング回路について説明する。実施例３のスイッチング回路は、図５の構成を有している。図５に示すように、実施例３のスイッチング回路では、ゲート駆動回路１４が、プラス側ゲート電源４０、マイナス側ゲート電源４２、制御ＭＯＳＦＥＴ４４、制御ＭＯＳＦＥＴ４６、及び、制御回路４８を有している。制御ＭＯＳＦＥＴ４４はｐチャネル型であり、制御ＭＯＳＦＥＴ４６はｎチャネル型である。プラス側ゲート電源４０の負極は、グランドに接続されている。プラス側ゲート電源４０の正極は、制御ＭＯＳＦＥＴ４４のソースに接続されている。制御ＭＯＳＦＥＴ４４のドレインは、制御ＭＯＳＦＥＴ４６のドレインに接続されている。制御ＭＯＳＦＥＴ４６のソースは、マイナス側ゲート電源４２の負極に接続されている。マイナス側ゲート電源４２の正極は、グランドに接続されている。ＭＯＳＦＥＴ１２のゲートは、ゲート配線１６を介して制御ＭＯＳＦＥＴ４４のドレイン及び制御ＭＯＳＦＥＴ４６のドレインに接続されている。制御回路４８は、制御ＭＯＳＦＥＴ４４のゲート及び制御ＭＯＳＦＥＴ４６のゲートに接続されている。プラス側ゲート電源４０は、正極に正電圧Ｖｐを印加する。マイナス側ゲート電源４２は、負極に負電圧Ｖｎを印加する。制御回路４８は、制御ＭＯＳＦＥＴ４４のゲート及び制御ＭＯＳＦＥＴ４６のゲートの電位を制御する。制御回路４８の出力電圧Ｖｓｉｇが低いときは、ＭＯＳＦＥＴ４４がオンし、ＭＯＳＦＥＴ４６がオフする。この状態では、ＭＯＳＦＥＴ１２のゲートに正電圧Ｖｐが印加される。制御回路４８の出力電圧が高いときは、ＭＯＳＦＥＴ４４がオフし、ＭＯＳＦＥＴ４６がオンする。この状態では、ＭＯＳＦＥＴ１２のゲートに負電圧Ｖｎが印加される。 Next, the switching circuit of the third embodiment will be described. The switching circuit of the third embodiment has the configuration shown in FIG. As shown in FIG. 5, in the switching circuit of the third embodiment, the gate drive circuit 14 has a positive side gate power source 40, a negative side gate power source 42, a control MOSFET 44, a control MOSFET 46, and a control circuit 48. The control MOSFET 44 is a p-channel type and the control MOSFET 46 is an n-channel type. The negative electrode of the positive gate power supply 40 is connected to the ground. The positive electrode of the positive side gate power supply 40 is connected to the source of the control MOSFET 44. The drain of the control MOSFET 44 is connected to the drain of the control MOSFET 46. The source of the control MOSFET 46 is connected to the negative electrode of the negative side gate power supply 42. The positive electrode of the negative side gate power supply 42 is connected to the ground. The gate of the MOSFET 12 is connected to the drain of the control MOSFET 44 and the drain of the control MOSFET 46 via the gate wiring 16. The control circuit 48 is connected to the gate of the control MOSFET 44 and the gate of the control MOSFET 46. The positive gate power supply 40 applies a positive voltage Vp to the positive electrode. The negative gate power supply 42 applies a negative voltage Vn to the negative electrode. The control circuit 48 controls the potentials of the gate of the control MOSFET 44 and the gate of the control MOSFET 46. When the output voltage Vsig of the control circuit 48 is low, the MOSFET 44 turns on and the MOSFET 46 turns off. In this state, the positive voltage Vp is applied to the gate of the MOSFET 12. When the output voltage of the control circuit 48 is high, the MOSFET 44 turns off and the MOSFET 46 turns on. In this state, the negative voltage Vn is applied to the gate of the MOSFET 12.

実施例３のスイッチング回路は、イグニッションオフ後にＭＯＳＦＥＴ１２のゲートにリセット電圧を印加する。図６は、モータに印加される主電圧（ＭＯＳＦＥＴ１２がスイッチングする電圧）Ｖｍと、プラス側ゲート電源４０が出力する正電圧Ｖｐとマイナス側ゲート電源４２が出力する負電圧Ｖｎと、制御回路４８の出力電圧Ｖｓｉｇと、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｓを示している。タイミングｔ１で、イグニッションオフとなる。すると、主電圧Ｖｍが低下する。主電圧Ｖｍが０Ｖまで低下した後のタイミングｔ２において、主電圧Ｖｍを供給する電源とＭＯＳＦＥＴ１２とを接続する配線のリレーがオフし、ＭＯＳＦＥＴ１２が電源（主電圧Ｖｍ）から切り離される。タイミングｔ２の直後のタイミングｔ３以降に、プラス側ゲート電源４０が出力する正電圧Ｖｐが徐々に低下するとともに、マイナス側ゲート電源４２が出力する負電圧Ｖｎが徐々に上昇する。正電圧Ｖｐと負電圧Ｖｎは、タイミングｔ４において０Ｖとなるように制御される。制御回路４８は、タイミングｔ３以降に、出力電圧Ｖｓｉｇを高電圧Ｖｈと低電圧Ｖｌの間で交互に変化させる。出力電圧Ｖｓｉｇが低電圧Ｖｌである間は、制御ＭＯＳＦＥＴ４４がオンするとともに制御ＭＯＳＦＥＴ４６がオフするので、ゲート電圧Ｖｇｓが正電圧Ｖｐと略等しくなる。出力電圧Ｖｓｉｇが高電圧Ｖｈである間は、制御ＭＯＳＦＥＴ４４がオフするとともに制御ＭＯＳＦＥＴ４６がオンするので、ゲート電圧Ｖｇｓが負電圧Ｖｎと略等しくなる。したがって、タイミングｔ３以降に、ゲート電圧Ｖｇｓが正電圧Ｖｐと負電圧Ｖｎの間で周期的に変動する。上述したように、タイミングｔ３からタイミングｔ４の間に、正電圧Ｖｐが０Ｖまで低下し、負電圧Ｖｎが０Ｖまで上昇する。したがって、ゲート電圧Ｖｇｓは、正電圧と負電圧の間で交互に変化しながらその振幅が減衰するように変化する。すなわち、ゲート電圧Ｖｇｓに、リセット電圧が印加される。このように、実施例３の構成でも、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加することができる。したがって、実施例３の構成でも、ＰＢＴＩによって低下したゲート閾値を正常値に回復させることができる。 The switching circuit of the third embodiment applies the reset voltage to the gate of the MOSFET 12 after the ignition is turned off. FIG. 6 shows the main voltage Vm applied to the motor (the voltage at which the MOSFET 12 switches) Vm, the positive voltage Vp output by the positive side gate power supply 40, the negative voltage Vn output by the negative side gate power supply 42, and the control circuit 48. The output voltage Vsig and the gate voltage Vgs of the MOSFET 12 are shown. The ignition is turned off at timing t1. Then, the main voltage Vm decreases. At timing t2 after the main voltage Vm has dropped to 0V, the relay of the wiring connecting the power supply supplying the main voltage Vm and the MOSFET 12 is turned off, and the MOSFET 12 is disconnected from the power supply (main voltage Vm). Immediately after the timing t2 and after the timing t3, the positive voltage Vp output by the positive side gate power supply 40 gradually decreases, and the negative voltage Vn output by the negative side gate power supply 42 gradually increases. The positive voltage Vp and the negative voltage Vn are controlled to be 0V at the timing t4. After timing t3, the control circuit 48 alternately changes the output voltage Vsig between the high voltage Vh and the low voltage Vl. While the output voltage Vsig is the low voltage Vl, the control MOSFET 44 is turned on and the control MOSFET 46 is turned off, so that the gate voltage Vgs becomes substantially equal to the positive voltage Vp. While the output voltage Vsig is the high voltage Vh, the control MOSFET 44 is turned off and the control MOSFET 46 is turned on, so that the gate voltage Vgs becomes substantially equal to the negative voltage Vn. Therefore, after the timing t3, the gate voltage Vgs periodically changes between the positive voltage Vp and the negative voltage Vn. As described above, the positive voltage Vp decreases to 0V and the negative voltage Vn increases to 0V between the timing t3 and the timing t4. Therefore, the gate voltage Vgs changes so as to attenuate its amplitude while alternately changing between the positive voltage and the negative voltage. That is, the reset voltage is applied to the gate voltage Vgs. As described above, even in the configuration of the third embodiment, the reset voltage can be applied to the gate of the MOSFET 12. Therefore, even with the configuration of the third embodiment, the gate threshold value lowered by PBTI can be restored to the normal value.

また、実施例３の構成では、イグニッションオフ後に絶対値が小さくなる正電圧Ｖｐ及び負電圧Ｖｎを利用して、振幅が小さくなるリセット電圧を生成する。２つの電源によってリセット電圧を生成できるので、ゲート駆動回路１４を小型化できる。 Further, in the configuration of the third embodiment, the positive voltage Vp and the negative voltage Vn whose absolute values become smaller after the ignition is turned off are used to generate the reset voltage whose amplitude becomes smaller. Since the reset voltage can be generated by the two power supplies, the gate drive circuit 14 can be downsized.

以上に説明したように、実施例１〜３によれば、リセット電圧によってＭＯＳＦＥＴ１２のゲート閾値を正常値に回復させることができる。これによって、ＭＯＳＦＥＴ１２を適切なタイミングでスイッチングさせることができる。例えば、複数のＭＯＳＦＥＴ１２を並列動作させる場合には、各ＭＯＳＦＥＴ１２に対してリセット電圧を印加してゲート閾値を正常値に回復させることで、複数のＭＯＳＦＥＴ１２の間でのスイッチングタイミングのずれを抑制することができる。 As described above, according to the first to third embodiments, the gate threshold value of the MOSFET 12 can be restored to the normal value by the reset voltage. As a result, the MOSFET 12 can be switched at an appropriate timing. For example, when a plurality of MOSFETs 12 are operated in parallel, a reset voltage is applied to each MOSFET 12 to recover the gate threshold value to a normal value, thereby suppressing a shift in switching timing between the plurality of MOSFETs 12. You can

なお、上述した実施例１〜３では、ｎチャネル型のＭＯＳＦＥＴ１２のＰＢＴＩを解消したが、ＮＢＴＩ（negative bias temperature instability）を解消するためにｐチャネル型のＭＯＳＦＥＴのゲートにリセット電圧を印加してもよい。 Although the PBTI of the n-channel MOSFET 12 is eliminated in the above-described first to third embodiments, even if a reset voltage is applied to the gate of the p-channel MOSFET in order to eliminate NBTI (negative bias temperature instability). Good.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in the present specification or the drawings exert technical utility alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technique illustrated in the present specification or the drawings achieves a plurality of purposes at the same time, and achieving the one purpose among them has technical utility.

１０：スイッチング回路
１２：ＭＯＳＦＥＴ
１４：ゲート駆動回路
１６：ゲート配線 10: Switching circuit 12: MOSFET
14: Gate drive circuit 16: Gate wiring

Claims

A switching element having a silicon carbide substrate,
A reset voltage application circuit for applying a reset voltage whose amplitude gradually attenuates while alternately changing to a positive voltage and a negative voltage to the gate of the switching element,
A switching circuit having.