JP2020065120A - Ｄ級増幅回路 - Google Patents

Abstract

【課題】負荷の種類に関わらず任意の直流出力電圧の検出機能を有するＤ級増幅回路を提供する。【解決手段】Ｄ級増幅回路が有するＤＣ出力検出回路２０３は、３値ＰＷＭ信号をトリガとして第１及び第２の定電流源１５、１６を用いて第１及び第２のコンデンサ１８、１９の充電を行い、その充電電圧を基準電圧Ｖ１０１と比較することで３値ＰＷＭ信号のデューティ監視を行う。それによって任意のＤＣ出力電圧を検出し、所望のＤＣ出力電圧を検出すると、出力ドライバ回路の動作を停止し、同時に負荷へ対する電圧印加が停止されて、回路保護を図る。【選択図】図２

Description

本発明は、Ｄ級増幅回路に係り、特に、ＤＣ（直流）出力電圧による負荷の破壊や劣化の防止、安全性の向上等を図ったものに関する。

オーディオスピーカを駆動するパワーアンプ（以下「オーディオスピーカ駆動パワーアンプ」と称する）の負荷は、通常、４Ωや８Ωなどの比較的小さい抵抗値のもの用いられるため、大電流が流れ易く、発熱を伴うことが多い。

このため、設計段階においては、通常の使用時における発熱を十分考慮した回路設計が行われるが、意図しない使用条件が生じた場合、例えば、プリント配線基板のクリーニングが不十分で、プリント配線基板上にダストが残った状態で製品として出荷されたものが、使用に供された際に、そのダストが入力端子を地絡、又は、天絡状態とするような場合、出力端子からＤＣ電圧が出力されることでスピーカ破壊やＩＣ破壊を招くことがある。

また、オーディオスピーカ駆動パワーアンプのアプリケーションの一つにピエゾスピーカやピエゾアクチュエータの駆動がある。これらピエゾ素子は、低消費電力のため、近年のトレンドになりつつある。ピエゾ素子は、容量性負荷のため、ＤＣ電圧に対して電流は流れないが、ＤＣ電圧を印加し続けると破壊や特性劣化を招く畏れがある。そのため、オーディオスピーカ駆動パワーアンプにおいては、ＤＣ電圧が出力された状態を異常状態として検出する機能を備えることが求められる。

このようなＤＣ電圧出力を検出する機能を有する従来のＤ級増幅回路として、例えば、図６に示された構成を有するものがある。
以下、同図を参照しつつ、この従来回路について説明する。
この従来のＤ級増幅回路６０１は、２値パルス幅変調回路６０２と、ＤＣ出力検出回路６０３と、Ｄ級出力ドライバ回路６０４と主たる構成要素として構成されている。
かかるＤ級増幅回路６０１の出力は、出力ローパスフィルタ６０５を介して負荷６０６に印加されるものとなっている。

このＤ級増幅回路６０１の動作について、図７のタイミングチャートを参照しつつ、通常動作とＤＣ検出動作に分けて以下説明する。
最初に、通常動作について説明すれば、先ず、２値パルス幅変調回路６０２において、オーディオ信号源６０７の出力信号Ｓ１（図７（Ａ）参照）がコンパレータＡ６０１の正相入力端子に入力される一方、三角波信号発生器６０８からの三角波Ｓ２（図７（Ａ）参照）がコンパレータＡ６０１の逆相入力端子に入力される。

三角波信号の周期はオーディオ信号の周期に対して十分小さく設定されており（図７（Ａ）参照）、コンパレータＡ６０１からは、オーディオ信号源６０７の出力信号の振幅が三角波信号よりも小さい場合に、ハイレベル（所定の正極性の電圧レベル）のＰＷＭ信号が出力されるものとなっている。

Ｄ級ドライバ回路６０４には、上述のようにしてコンパレータＡ６０１から出力されたＰＷＭ信号Ｎ６０１と、インバータＸ６０１で論理反転されたＰＷＭ信号Ｎ６０２とが、それぞれ入力されて、ローインピーダンス信号ＮＯＵＴＰ、ＮＯＵＴＮに変換される（図７（Ｂ）及び図７（Ｃ）参照）。
次いで、このローインピーダンス信号ＮＯＵＴＰ、ＮＯＵＴＮは、ローパスフィルタ６０５により不要な高周波が除去されて負荷６０６に供給される。

ローインピーダンス信号ＮＯＵＴＰがハイレベルにある場合のデューティをＤと仮定した場合、ＰＷＭ信号Ｎ６０１はオーディオ信号が無信号のときにＤ＝０．５となるようにバイアスされている。
オーディオ信号が入力されるとデューティが変化し、負荷６０６の端子間に現れる平均電圧ＶＯＵＴは、下記する式１により求められるものとなる。

ＶＯＵＴ＝ＮＯＵＴＰ−ＮＯＵＴＮ＝Ｄ×ＰＶＤＤ−｛（１−Ｄ）×ＰＶＤＤ｝＝２（Ｄ−０．５）×ＰＶＤＤ・・・式１

なお、ここで、ＰＶＤＤは、Ｄ級増幅回路６０１に供給される電源電圧であるとする（図６参照）。

次に、ＤＣ検出動作について説明する。
２値パルス幅変調回路６０２において、三角波信号Ｓ２よりも振幅が大きいＤＣ信号が入力された場合、ハイレベルのＰＷＭ信号Ｎ６０１が継続して出力される状態となる。
ＰＷＭ信号Ｎ６０１がハイレベルとなると、ＤＣ出力検出回路６０３のカウンタＸ６０３のリセットが解除され、カウンタＸ６０３はクロック発生器６０９の出力クロック信号ＣＫをカウントする状態となる。このとき、Ｄ＝１であり、負荷６０６の端子間に現れる電圧ＶＯＵＴは、下記する式２で求められるものとなる。

ＶＯＵＴ＝２×（Ｄ−０．５）×ＰＶＤＤ＝ＰＶＤＤ・・・式２

一方、２値パルス幅変調回路６０２において、三角波信号Ｓ２よりも振幅の小さいＤＣ信号が入力された場合、ローレベルのＰＷＭ信号Ｎ６０１が継続して出力される状態となる。このとき、ＰＷＭ信号Ｎ６０１と逆論理のＰＷＭ信号Ｎ６０２は、ハイレベルとなるため、ＤＣ出力検出回路６０３のカウンタＸ６０２のリセットが解除され、カウンタＸ６０２はクロック発生器６０９の出力クロック信号をカウントする状態となる。このとき、Ｄ＝０であり、負荷６０６の端子間に表れる電圧ＶＯＵＴは、下記する式３により求められるものとなる。

ＶＯＵＴ＝２×（Ｄ−０．５）×ＰＶＤＤ＝−ＰＶＤＤ・・・式３

しかして、カウンタＸ６０２又はＸ６０３のいずれかが所定のクロック数をカウントすると、ＤＣ検出信号Ｎ６０３が出力され、Ｄ級出力ドライバ回路６０４の動作が停止される結果、負荷６０６と回路全体が保護されることとなる（図７（Ｄ）及び図７（Ｅ）参照）。

この従来回路においては、２値パルス幅変調回路６０２を用いた構成であるが、ＤＣ出力検出回路６０３は、ＰＷＭ信号がハイレベル又はローレベルとなる時間を検出しているため、２値パルス幅変調回路６０２に代えて３値パルス幅変調回路を用いても上述したと同様のＤＣ検出時動作を維持することが可能である。

特開２０１０−９８６２３号公報

しかしながら、上述の従来のＤＣ出力検出回路においては、検出対象であるＤＣ電圧のレベルが±ＰＶＤＤに限定されるため、近年利用度が高まっているピエゾ素子を用いたアプリケーションには適さず、任意のＤＣ電圧に対する検出機能を備えたＤ級増幅回路が必要とされているという問題がある。

本発明は、上記実状に鑑みてなされたもので、電源電圧の大小に関わらず任意の直流出力電圧の検出機能を有するＤ級増幅回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るＤ級増幅回路は、
正相アナログ入力信号をハイレベルとゼロの第１のＰＷＭ信号に変調し、逆相アナログ入力信号をハイレベルとゼロの第２のＰＷＭ信号に変調し、前記第１のＰＷＭ信号と前記第２のＰＷＭ信号の差分を、ハイレベル、ゼロ、マイナスハイレベルの３値からなる３値ＰＷＭ信号に変調、出力する３値パルス幅変調回路を備えたＤ級増幅回路において、
出力電圧がＤＣ電圧となったことを検出するＤＣ出力検出回路を有し、
当該ＤＣ出力検出回路は、
前記３値ＰＷＭ信号が所定時間以上ハイレベルとなったことを検出して第１の検出パルス信号を出力する第１の検出回路と、
前記３値ＰＷＭ信号が所定時間以上マイナスハイレベルとなったことを検出して第２の検出パルス信号を出力する第２の検出回路と、
前記第１の検出回路から前記第１の検出パルス信号が２回出力された際にハイレベルの信号を出力する一方、前記第２の検出回路から前記第２の検出パルス信号が出力された際にリセットされる第１のカウンタと、
前記第２の検出回路から前記第２の検出パルス信号が２回出力された際にハイレベルの信号を出力する一方、前記第１の検出回路から前記第１の検出パルス信号が出力された際にリセットされる第２のカウンタと、
前記第１のカウンタ及び第２のカウンタの出力がいずれもローレベルのときにリセットされ、前記第１のカウンタの出力がハイレベル状態となった際に前記第１の検出回路から出力された前記第１の検出パルス信号の計数を開始し、前記第１の検出パルス信号が所定回数計数された場合にＤＣ電圧が検出されたとしてハイレベルのＤＣ検出信号を出力するか、又は、前記第２のカウンタの出力がハイレベル状態となった際に前記第２の検出回路から出力された前記第２の検出パルス信号の計数を開始し、前記第２の検出パルス信号が所定回数計数された場合にＤＣ電圧が検出されたとしてハイレベルのＤＣ検出信号を出力する第３のカウンタと、を具備し、前記ＤＣ検出信号により増幅動作の停止を可能としてなるものである。

本発明によれば、回路に供給される電源電圧とは無関係に、所望するＤＣ出力電圧に対する検出を可能とし、検出レベルの設定を回路内部の定数設定で簡易に行うことができる汎用性、信頼性が高いＤ級増幅回路を提供することができるという効果を奏するものである。

本発明の実施の形態におけるＤ級増幅回路の第１の基本回路構成例を示す回路図である。 図１に示されたＤ級増幅回路の第１の基本回路についての第１の具体回路構成例を示す回路図である。 図２に示されたＤ級増幅回路の主要部の信号変化を模式的に示す模式図であって、図３（Ａ）は、正相オーディオ信号、逆相オーディオ信号及び三角波信号の変化例を模式的に示す模式図 図３（Ｂ）は、ＰＷＭ信号Ｎ２０１の変化例を模式的に示す模式図 図３（Ｃ）は、ＰＷＭ信号Ｎ２０２の変化例を模式的に示す模式図 図３（Ｄ）は、リセット信号の変化例を模式的に示す模式図、図３（Ｅ）は、ＰＷＭ信号Ｎ２０１とＰＷＭ信号Ｎ２０２との差分信号の変化例を模式的に示す模式図、 図３（Ｆ）は、計数回路用第１のコンパレータの非反転入力端子に入力される信号Ｎ１０１の変化例を模式的に示す模式図、図３（Ｇ）は、計数回路用第２のコンパレータの非反転入力端子に入力される信号Ｎ１０２の変化例を模式的に示す模式図、図３（Ｈ）は、計数回路用第１のコンパレータの出力信号Ｎ１０３の変化例を模式的に示す模式図、図３（Ｉ）は、計数回路用第２のコンパレータの出力信号Ｎ１０４の変化例を模式的に示す模式図、図３（Ｊ）は、計数回路用第１のカウンタの出力信号Ｎ１０５の変化例を模式的に示す模式図、図３（Ｋ）は、計数回路用第２のカウンタの出力信号Ｎ１０６の変化例を模式的に示す模式図、図３（Ｌ）は、ＤＣ出力検出回路から出力されるＤＣ検出信号ＤＣＤＥＴの変化例を模式的に示す模式図である。 図１に示されたＤ級増幅回路の基本回路の第１の基本回路についての第２の具体回路構成例を示す回路図である。 本発明の実施の形態におけるＤ級増幅回路の第２の基本回路構成例を示す回路図である。 従来のＤ級増幅回路の構成例を示す回路図である。 図６に示されたＤ級増幅回路の主要部の信号変化を模式的に示す模式図であって、図７（Ａ）は、オーディオ信号源から出力される信号Ｓ１の変化例を模式的に示す模式図、図７（Ｂ）は、一方のローインピーダンス信号ＮＯＵＴＰの変化例を模式的に示す模式図、図７（Ｃ）は、他方のローインピーダンス信号ＮＯＵＴＮの変化例を模式的に示す模式図、図７（Ｄ）は、クロック発生器の出力信号ＣＫの変化例を模式的に示す模式図、図７（Ｅ）は、ＤＣ検出信号Ｎ６０３の変化例を模式的に示す模式図である。

以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるＤ級増幅回路の第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるＤ級増幅回路２０１は、３値パルス幅変調回路２０２と、ＤＣ出力検出回路２０３と、出力ドライバ回路２０４とに大別されて構成されてなるものである（図１参照）。
かかるＤ級増幅回路２０１の外部においては、負荷２０５が設けられて、出力ドライバ回路２０４に接続されている。

３値パルス幅変調回路２０２は、２つのコンパレータ（図１においては、それぞれ「Ａ２０１」、「Ａ２０２」と表記）２０２−１，２０２−２と、三角波信号発生器２０８とを有して構成されている。
すなわち、第１及び第２のコンパレータ２０２−１，２０２−２の各々の反転入力端子は相互に接続されると共に、その接続点とグランドとの間に三角波信号発生器２０８が設けられている。三角波信号発生器２０８から出力された三角波信号は、第１及び第２のコンパレータ２０２−１，２０２−２の各々の反転入力端子に印加されるようになっている。

また、第１のコンパレータ２０２−１の非反転入力端子とグランドとの間には、正相オーディオ信号源２０６が、第２のコンパレータ２０２−２の非反転入力端子とグランドとの間には、逆相オーディオ信号源２０７が、それぞれ接続されている。そして、第１のコンパレータ２０２−１の非反転入力端子には、正相オーディオ信号が、第２のコンパレータ２０２−２の非反転入力端子には、逆相オーディオ信号が、それぞれ印加されるようになっている。

ＤＣ出力検出回路２０３には、第１のコンパレータ２０２−１から出力された第１のＰＷＭ信号Ｎ２０１と、第２のコンパレータ２０２−２から出力された第２のＰＷＭ信号Ｎ２０２とが入力される。ＤＣ出力検出回路２０３は、この２つのＰＷＭ信号Ｎ２０１，Ｎ２０２に基づいてＤＣ電圧の出力の有無を検出し、検出信号を出力ドライバ回路２０４の動作制御信号として出力するものとなっている。

出力ドライバ回路２０４は、同一の回路構成を有してなる２つの第１及び第２のＤ級出力ドライバ回路２０４−１，２０４−２を有して構成されており、第１のＤ級出力ドライバ回路２０４−１には、第１のＰＷＭ信号Ｎ２０１が、第２のＤ級出力ドライバ回路２０４−２には、第２のＰＷＭ信号Ｎ２０２が、それぞれ入力されるようになっている。
この出力ドライバ回路２０４には、Ｄ級増幅回路２０１の外部に設けられた直流電源２０６から電源電圧ＰＶＤＤが供給されるようになっている。

次に、かかる基本回路構成例の基本的な回路動作について、図３に示された模式図を参照しつつ説明する。
まず、第１のコンパレータ２０２−１においては、非反転入力端子に入力された正相オーディオ信号Ｓ１と、反転入力端子に入力された三角波信号Ｓ３が比較される。そして、第１のコンパレータ２０２−１からは、正相オーディオ信号Ｓ１が三角波信号Ｓ３を越える間、ハイレベルのＰＷＭ信号Ｎ２０１が出力されるようになっている（図３（Ａ）及び図３（Ｂ）参照）。なお、ここで、”ハイレベル”は、予め定められた正極性の電圧レベルを意味する。

一方、第２のコンパレータ２０２−２においては、非反転入力端子に入力された逆相オーディオ信号Ｓ２と、反転入力端子に入力された三角波信号Ｓ３が比較される。そして、第２のコンパレータ２０２−２からは、逆相オーディオ信号Ｓ２が三角波信号Ｓ３を越える間、ハイレベルのＰＷＭ信号Ｎ２０２が出力される（図３（Ａ）及び図３（Ｃ）参照）。

３値ＰＷＭ信号としての２つのＰＷＭ信号Ｎ２０１，Ｎ２０２は、出力ドライバ回路２０４によりローインピーダンス信号ＮＯＵＴＰ、ＮＯＵＴＮにそれぞれ変換されて負荷２０５に供給される（図３（Ｆ）及び図３（Ｇ）参照）。

ＰＷＭ信号Ｎ２０１，Ｎ２０２は、オーディオ信号が無信号の場合には、デューティＤ＝０．５となるようにバイアス設定されている。
そして、負荷２０５の両端子間に表れる平均電圧ＶＯＵＴは、下記する式４で求められる大きさとなる。

ＶＯＵＴ＝ＮＯＵＴＰ−ＮＯＵＴＮ＝（Ｄ−０．５）×ＰＶＤＤ−［｛（１−Ｄ）−０．５｝×ＰＶＤＤ］＝２×（Ｄ−０．５）×ＰＶＤＤ・・・式４

図２には、ＤＣ出力検出回路２０３の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
ＤＣ出力検出回路２０３は、ＤＣ出力検出電圧設定回路１０２を中心に構成され、ＤＣ出力検出電圧設定回路１０２の前段には入力処理回路１０２ー１が、後段には、計数回路１０２−２が、それぞれ設けられている。

入力処理回路１０２−１は、第１乃至第３のインバータ（図２においては、それぞれ「Ｘ１０１」、「Ｘ１０２」、「Ｘ１０３」と表記）１〜３と、第１及び第２の３入力ＮＡＮＤ回路（図２においては、それぞれ「Ｘ１０４」、「Ｘ１０５」と表記）４，５を有して構成されている。

第１のインバータ１には、ＰＷＭ信号Ｎ２０２が入力され、その反転信号が、第１の３入力ＮＡＮＤ４の第１の入力端子に入力されるようになっている。
第２のインバータ２には、ＰＷＭ信号Ｎ２０１が入力され、その反転信号が、第２の３入力ＮＡＮＤ５の第１の入力端子に入力されるようになっている。

第３のインバータ３には、リセット信号ＲＳＴが入力され、その反転信号が、第１及び第２の３入力ＮＡＮＤ４，５の各々の第２の入力端子に入力されるようになっている。
なお、リセット信号ＲＳＴは、所定の周期毎に所定の正の電圧レベルとなる、いわゆる繰り返し信号で、外部から入力されるものである。

また、第１の３入力ＮＡＮＤ４の第３の入力端子には、ＰＷＭ信号Ｎ２０１が、第２の３入力ＮＡＮＤ５の第３の入力端子には、ＰＷＭ信号Ｎ２０２が、それぞれ入力されるものとなっている。
そして、第１及び第２の３入力ＮＡＮＤ４，５の各々の出力端子は、次述するようにＤＣ出力検出電圧設定回路１０２の入力段に接続されている。

ＤＣ出力検出電圧設定回路１０２は、第１乃至第４のＭＯＳトランジスタ（図２においては、それぞれ「Ｍ１０１」、「Ｍ１０２」、「Ｍ１０３」、「Ｍ１０４」と表記）１１〜１４と、第１及び第２の定電流源（図２においては、それぞれ「Ｉ１０１」、「Ｉ１０２」と表記）１５，１６と、定電圧源（図２においては「Ｖ１０１」と表記）１７と、第１及び第２のコンデンサ（図２においては、それぞれ「Ｃ１０１」、「Ｃ１０２」と表記）１８，１９を主たる構成要素として構成されてなるものである。

以下、具体的に説明すれば、先ず、本発明の実施の形態において、第１及び第３のＭＯＳトランジスタ１１，１３には、ＰＭＯＳトランジスタが、第２及び第４のＭＯＳトランジスタ１２，１４には、ＮＭＯＳトランジスタが、それぞれ用いられている。

第１のスイッチング素子としての第１及び第２のＭＯＳトランジスタ１１，１２は、ゲートが相互に接続されると共に、先の入力処理回路１０２−１の第１の３入力ＮＡＮＤ回路４の出力端子と接続されている。
一方、第２のスイッチング素子としての第２及び第３のＭＯＳトランジスタ１３，１４は、ゲートが相互に接続されると共に、先の入力処理回路１０２−１の第２の３入力ＮＡＮＤ回路５の出力端子と接続されている。

また、第１のＭＯＳトランジスタ１１のソースには、第１の定電流源１５が、第３のＭＯＳトランジスタ１３のソースには、第２の定電流源１６が、それぞれ接続されており、定電流が供給されるようになっている。

さらに、第１のＭＯＳトランジスタ１１のドレインと第２のＭＯＳトランジスタ１２のドレインが相互に接続され、その接続点は、第１のコンデンサ１８を介してグランドに接続されると共に、後述する計数回路１０２−２の計数回路用第１のコンパレータ（図２においては「Ａ１０１」と表記）２１の非反転入力端子に接続されている。そして、第２のＭＯＳトランジスタ１２のソースは、グランドに接続されている。

また、第３のＭＯＳトランジスタ１３のドレインと第４のＭＯＳトランジスタ１４のドレインが相互に接続され、その接続点は、第２のコンデンサ１９を介してグランドに接続されると共に、後述する計数回路１０２−２の計数回路用第２のコンパレータ（図２においては「Ａ１０２」と表記）２２の非反転入力端子に接続されている。そして、第４のＭＯＳトランジスタ１４のソースは、グランドに接続されている。

さらに、定電圧電源１７の正極側端子は、次述する計数回路１０２−２の計数回路用第１及び２のコンパレータ２１，２２の非反転入力端子に接続されている。

計数回路１０２−２は、計数回路用第１及び２のコンパレータ２１，２２と、計数回路用第１及び第２のカウンタ（図２においては、それぞれ「Ｘ１０６」、「Ｘ１０７」と表記）２３，２４と、第１及び第２のＯＲ回路（図２においては、それぞれ「Ｘ１０８」、「Ｘ１０９」と表記）２５，２６と、第３のカウンタ（図２においては「Ｘ１１０」と表記）２７とを主たる構成要素として構成されてなるものである。

以下、具体的に説明すれば、先ず、計数回路用第１のコンパレータ２１の出力端子は、計数回路用第１のカウンタ２３の入力端子、第１のＯＲ回路２５の一方の入力端子及び計数回路用第２のカウンタ２４のリセット端子ＲＳＴと接続されている。
また、計数回路用第２のコンパレータ２２の出力端子は、計数回路用第２のカウンタ２４の入力端子、第１のＯＲ回路２５の他方の入力端子及び計数回路用第１のカウンタ２３のリセット端子ＲＳＴと接続されている。

計数回路用第１のカウンタ２３の出力端子は、第２のＯＲ回路２６の一方の入力端子に、計数回路用第２のカウンタ２４の出力端子は、第２のＯＲ回路２６の他方の入力端子に、それぞれ接続されている。
そして、第１のＯＲ回路２５の出力端子は、第３のカウンタ２７の入力端子に、第２のＯＲ回路２６の出力端子は、第３のカウンタ２７のリセット端子ＲＳＴＸに、それぞれ接続されている。

次に、かかる構成における回路動作について、図３を参照しつつ説明する。
最初に、正相オーディオ信号Ｓ１＞逆相オーディオ信号Ｓ２の状態にあって、かつ、いずれのオーディオ信号Ｓ１，Ｓ２も三角波信号Ｓ３よりも振幅が小さいＤＣ信号が入力された場合について説明する。
この場合、ＰＷＭ信号Ｎ２０１とＮ２０２の差分電圧は、一周期に２回ハイレベルとなる（図３（Ｅ）参照）。

ＰＷＭ信号Ｎ２０１とＰＷＭ信号２０２の差分がハイレベルとなったとき、第１のＭＯＳトランジスタ１１が導通状態となる一方、第２及び第３のＭＯＳトランジスタ１２，１３は非導通状態となり、第４のＭＯＳトランジスタ１４は導通状態となる。
その結果、第１のコンデンサ１８が第１の定電流源１５によって充電されるため、第１のコンデンサ１８と接続された第１及び第２のＭＯＳトランジスタ１１，１２の接続点における信号Ｎ１０１の電圧レベルが上昇する（図３（Ｅ）及び図３（Ｆ）参照）。

信号Ｎ１０１は、計数回路用第１のコンパレータ２１の非反転入力端子に入力され、反転入力端子に印加される基準電圧Ｖ１０１と比較される。
そして、信号Ｎ１０１＞基準電圧Ｖ１０１となったときに、計数回路用第１のコンパレータ２１はハイレベルの信号Ｎ１０３を出力する（図３（Ｆ）及び図３（Ｈ）参照）。

ＰＷＭ信号Ｎ２０１とＰＷＭ信号Ｎ２０２との差分電圧がハイレベルにある時間をＴＨＩＧＨとし（図３（Ｅ）参照）、三角波信号Ｓ３の周波数をｆｏｓｃとすると、時間ＴＨＩＧＨは、下記する式５によって求められる。

ＴＨＩＧＨ＝（Ｄ−０．５）／ｆｏｓｃ・・・式５

計数回路用第１のコンパレータ２１の出力信号Ｎ１０３がハイレベルとなる検出時間ＴＤＥＴＨＩＧＨは、下記する式６により表すことができる。

ＴＤＥＴＨＩＧＨ＝（Ｃ１０１×Ｖ１０１）／Ｉ１０１・・・式６

ここで、Ｃ１０１は、第１のコンデンサ１８の容量、Ｖ１０１は、定電圧源１７の出力電圧、Ｉ１０１は、第１の定電流源１５の出力電流であるとする。

計数回路用第１のコンパレータ２１の出力信号Ｎ１０３がハイレベルとなるときＴＨＩＧＨ＝ＴＤＥＴＨＩＧＨであるため、検出デューティは、下記する式７により表される。

Ｄ＝（Ｃ１０１×Ｖ１０１）×ｆｏｓｃ／Ｉ１０１＋０．５・・・式７

したがって、ＤＣ検出電圧は、先の式４と上述の式７とから下記する式８により求めることができる。

ＶＯＵＴ＝２×（Ｃ１０１×Ｖ１０１）×ｆｏｓｃ×ＰＶＤＤ／Ｉ１０１・・・式８

このように、本発明の実施の形態におけるＤＣ出力検出回路２０３により検出できるＤＣ電圧は、従来回路の場合（式２及び式３参照）と異なり、任意の電圧とすることが可能となっている。

先に述べたように、ＰＷＭ信号Ｎ２０１及びＰＷＭ信号Ｎ２０２が入力されている場合、計数回路用第１のコンパレータ２１からは、三角波信号Ｓ３の一周期の間に、ハイレベルの信号Ｎ１０３が２回出力される。計数回路用第１のカウンタ２３は２進カウンタであるため、入力信号である信号Ｎ１０３が２回、ハイレベルとなったことを検出すると、信号入力状態であると判別し、ハイレベルの信号Ｎ１０５を出力する（図３（Ｈ）及び図３（Ｊ）参照）。なお、計数回路用第１のカウンタ２３は、上述のようにハイレベルの信号Ｎ１０５を出力した後は、リセット信号ＲＳＴとして計数回路用第２のコンパレータ２２からハイレベルの信号Ｎ１０４が入力されるまで、ハイレベルの信号Ｎ１０５を出力する。そして、計数回路用第１のカウンタ２３においては、ハイレベルのリセット信号ＲＳＴが入力されると、信号Ｎ１０５はゼロレベルとされるようになっている。
こここで、”ゼロレベル”は、０ｖの電圧レベルを意味する。

計数回路用第１のカウンタ２３からの信号Ｎ１０５は、第２のＯＲ回路２６を介して第３のカウンタ２７のリセット端子ＲＳＴＸに入力されて、第３のカウンタ２７をリセットし、これによって、第３のカウンタ２７は動作状態となる。
動作状態となった第３のカウンタ２７においては、第１のＯＲ回路２５を介して計数回路用第１のコンパレータ２１の出力信号Ｎ１０３が計数され、所定回数計数された時点でＤＣ検出信号ＤＣＤＥＴがハイレベルとなる。

第３のカウンタ２７からハイレベルのＤＣ検出信号ＤＣＤＥＴが出力されると、このＤＣ検出信号ＤＣＤＥＴにより出力ドライバ回路２０４の動作が停止され、負荷２０５と回路全体が保護されることとなる。
なお、ＤＣ検出信号ＤＣＤＥＴによる出力ドライバ回路２０４の動作停止は、ＤＣ検出信号ＤＣＤＥＴにより第１及び第２のＤ級出力ドライバ回路２０４−１，２０４−２のイネーブル端子（図示せず）を制御することで、出力信号ＮＯＵＴＰ，ＮＯＵＴＮをハイインピーダンスとして負荷２０５を保護している。

次に、正相オーディオ信号Ｓ１＜逆相オーディオ信号Ｓ２の状態にあって、かつ、いずれのオーディオ信号Ｓ１，Ｓ２も三角波信号Ｓ３よりも振幅が小さいＤＣ信号が入力された場合について説明する。
この場合、ＰＷＭ信号Ｎ２０１とＮ２０２の差分電圧は、一周期に２回、マイナスハイレベルとなる（図３（Ｅ）参照）。なお、ここで、”マイナスハイレベル”とは、予め定められた負極性の電圧レベルを意味する。

ＤＣ検出信号ＤＣＤＥＴは、先に説明したＰＷＭ信号Ｎ２０１とＮ２０２の差分電圧が一周期に２回、ハイレベルとなる場合と同様にして、下記する式９により求めることができる。
なお、計数回路用第２のカウンタ２４は、先の計数回路用第１のカウンタ２３と同様の構成のものである。したがって、計数回路用第２のカウンタ２４は、入力である信号Ｎ１０４が２回、ハイレベルとなったことを検出すると、ハイレベルの信号Ｎ１０６を、ハイレベルの信号Ｎ１０５がリセット信号ＲＳＴとして入力されるまで出力するものとなっている（図３（Ｉ）及び図３（Ｋ）参照）。

ＶＯＵＴ＝−２×（Ｃ１０２×Ｖ１０１）×ｆｏｓｃ×ＰＶＤＤ／Ｉ１０２・・・式９

ここで、Ｃ１０２は、第２のコンデンサ１９の容量、Ｖ１０１は、定電圧電源１７の出力電圧、Ｉ１０２は、第２の定電流源１６の出力電流であるとする。
この式９より、先の式８と同様、ＤＣ出力検出回路２０３により検出できるＤＣ電圧は、従来回路と異なり、任意の電圧とすることが可能であることが理解できる。

最後に、正相オーディオ信号Ｓ１と逆相オーディオ信号Ｓ２が、いずれも三角波信号Ｓ３よりも振幅が大きいＤＣ信号として入力された場合について説明する。
この場合、ＰＷＭ信号Ｎ２０１，Ｎ２０２のデューティは”１”か”０”となるため、第１及び第２のコンパレータ２０２−１，２０２−２からは、出力パルスが出力されない状態となる。

この間、三角波信号Ｓ３の一周期と同一の周期で入力されるリセット信号ＲＳＴにより、信号Ｎ１０１，Ｎ１０２がリセットされて計数回路用第１及び第２のコンパレータ２１，２２から出力パルスを出力させることで、計数回路用第１及び第２のカウンタ２３，２４並びに第３のカウンタ２７の計数動作によるＤＣ検出信号ＤＣＤＥＴの出力を可能としている。

上述の回路構成の場合、ＤＣ検出信号ＤＣＤＥＴの電圧レベルは、式８、式９に表されているように電源電圧ＰＶＤＤに対する依存性を有している。
電源電圧ＰＶＤＤは、アプリケーションによって自由に変えることができるため、ＤＣ検出信号ＤＣＤＥＴの電圧レベルがアプリケーションごとに変わってしまう。

図４には、上述のようなＤＣ検出信号ＤＣＤＥＴの電圧レベルの電源電圧ＰＶＤＤに対する依存性を解消可能とした第２の回路構成例が示されており、以下、この回路構成例について同図を参照しつつ説明する。
なお、図２に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

この第２の回路構成例は、図２に示された第１の具体回路構成例における第１及び第２の定電流源１５，１６に代えて、電源電圧ＰＶＤＤの電圧レベルに比例した電流の生成、出力が可能に構成された，可変電流源回路１０３が設けられてなるものである。

以下、可変電流源回路１０３の具体的な回路構成について説明する。
本発明の実施の形態における可変電流源回路１０３は、演算増幅器（図４においては「Ａ４０１」と表記）３０と、可変電流源用第１乃至第４のＭＯＳトランジスタ（図４においては、それぞれ「Ｍ４０１」、「Ｍ４０２」、「Ｍ４０３」、「Ｍ４０４」と表記）３１〜３４と、第１及び第２の抵抗器（図４においては、それぞれ「Ｒ４０１」、「Ｒ４０２」と表記）３５，３６とを主たる構成要素として構成されてなるものである。

まず、本発明の実施の形態において可変電流源用第１のＭＯＳトランジスタ３１には、ＮＭＯＳトランジスタが、可変電流源用第２乃至第４のＭＯＳトランジスタ３２〜３４には、ＰＭＯＳトランジスタが、それぞれ用いられている。
これら可変電流源用第１乃至第４のＭＯＳトランジスタ３１〜３４は、後述するような接続によりカレントミラー回路を構成するものとなっている。

演算増幅器３０の非反転入力端子とグランドとの間には、第２の抵抗器３６が接続されると共に、非反転入力端子には電源電圧ＰＶＤＤが印加されるようになっている。
演算増幅器３０の出力端子は、可変電流源用第１のＭＯＳトランジスタ３１のゲートに接続され、この可変電流源用第１のＭＯＳトランジスタ３１のソースは、第１の抵抗器３５を介してグランドに接続されると共に、演算増幅器３０の反転入力端子に接続されている。

可変電流源用第１のＭＯＳトランジスタ３１のドレインは、可変電流源用第２のＭＯＳトランジスタ３２のドレインに接続され、可変電流源用第２のＭＯＳトランジスタ３２のソースは、安定化電圧印加端子（図４においては「ＲＥＧ」と表記）４１に接続されている。安定化電圧印加端子４１には、外部から可変電流源回路１０３の動作に必要とされる所用の安定化された電源電圧が印加されるようになっている。

可変電流源用第２のＭＯＳトランジスタ３２のゲートは、ドレインと接続されると共に、可変電流源用第３及び第４のＭＯＳトランジスタ３３，３４の各々のゲートと相互に接続されている。
また、可変電流源用第３及び第４のＭＯＳトランジスタ３３，３４の各々のソースは、可変電流源用第２のＭＯＳトランジスタ３２のソース同様、安定化電圧印加端子４１に接続されている。

そして、可変電流源用第３のＭＯＳトランジスタ３３のドレインは、第１のＭＯＳトランジスタ１１のソースに、可変電流源用第４のＭＯＳトランジスタ３４のドレインは、第３のＭＯＳトランジスタ１３のソースに、それぞれ接続されている。
かかる接続により、可変電流源用第１及び第２のＭＯＳトランジスタ３１，３２は、カレントミラー回路の入力段を、可変電流源用第３及び第４のＭＯＳトランジスタ３３，３４は、それぞれカレントミラー回路の出力段を構成するものとなっている。

また、可変電流源用第３のＭＯＳトランジスタ３３は、図２に示された第１の回路構成例における第１の定電流源１５に、可変電流源用第４のＭＯＳトランジスタ３４は、図２に示された第１の回路構成例における第２の定電流源１６に、それぞれ相当するものとなっている。

かかる構成において、可変電流源用第３のＭＯＳトランジスタ３３から出力される定電流Ｉ１０１と、可変電流源用第４のＭＯＳトランジスタ３４から出力される定電流Ｉ１０２は、下記する式１０により求められるものとなる。

Ｉ１０１＝Ｉ１０２＝ＰＶＤＤ／Ｒ４０１・・・式１０

ここで、Ｒ４０１は、第１の抵抗器３５の抵抗値とする。

さらに、Ｃ１０１＝Ｃ１０２とし、定電圧電源１７の出力電圧は、図２に示された第１の具体回路構成例の場合と同様Ｖ１０１とすると、ＤＣ検出信号ＤＣＤＥＴの電圧ＶＯＵＴは、式８、式９、式１０により、下記する式１１により求められるものとなる。

ＶＯＵＴ＝±２×（Ｃ１０１×Ｖ１０１）×ｆｏｓｃ×Ｒ４０１・・・式１１

したがって、電源電圧ＰＶＤＤに依存することなくＤＣ検出信号ＤＣＤＥＴを得ることができ、その電圧レベルは、回路内部の定数、すなわち、容量Ｃ１０１、電圧Ｖ１０１、抵抗値Ｒ４０１、そして、三角波信号Ｓ３の周波数ｆｏｓｃを適宜設定することで所望のレベルに設定可能であることが理解できる。

次に、第２の基本回路構成例について図５を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本回路は、ＤＣ出力電圧の発生の際に、その電圧レベル（ＤＣレベル）をＤＣ検出信号の検出レベル以下に調整するための第１及び第２のＤＣキャンセル回路５０９，５１０を設けたものである。

すなわち、図１、図２で説明した構成においては、先に述べたようにＤＣ検出信号ＤＣＤＥＴによりＤ級出力ドライバ回路２０４−１，２０４−２のイネーブル端子（図示せず）を制御することで、出力信号ＮＯＵＴＰ，ＮＯＵＴＮをハイインピーダンスとして負荷２０５の保護を図っている。

これに対して、第１及び第２のＤＣキャンセル回路５０９，５１０は、ＤＣ検出信号ＤＣＤＥＴにより、コンパレータ２０２−１，２０２−２のオフセット入力電圧を調整することで、負荷２０５に印加されるＤＣ信号をＤＣ検出レベル以下にして負荷２０５の保護可能としたものである。
なお、ＤＣキャンセル回路５０９，５１０は、演算増幅器のオフセット電圧調整などに用いられる従来構成のオフセットキャンセル回路を用いることが可能である。

負荷の種類に関わらず任意の直流電圧の検出が所望されるＤ級増幅回路に適用できる。

１０２…ＤＣ出力検出電圧設定回路
１０３…可変電流源回路
２０２…３値パルス幅変調回路
２０３…ＤＣ出力検出回路
２０４…出力ドライバ回路

Claims (5)

1. 正相アナログ入力信号をハイレベルとゼロの第１のＰＷＭ信号に変調し、逆相アナログ入力信号をハイレベルとゼロの第２のＰＷＭ信号に変調し、前記第１のＰＷＭ信号と前記第２のＰＷＭ信号の差分を、ハイレベル、ゼロ、マイナスハイレベルの３値からなる３値ＰＷＭ信号に変調、出力する３値パルス幅変調回路を備えたＤ級増幅回路において、
   出力電圧がＤＣ電圧となったことを検出するＤＣ出力検出回路を有し、
   当該ＤＣ出力検出回路は、
   前記３値ＰＷＭ信号が所定時間以上ハイレベルとなったことを検出して第１の検出パルス信号を出力する第１の検出回路と、
   前記３値ＰＷＭ信号が所定時間以上マイナスハイレベルとなったことを検出して第２の検出パルス信号を出力する第２の検出回路と、
   前記第１の検出回路から前記第１の検出パルス信号が２回出力された際にハイレベルの信号を出力する一方、前記第２の検出回路から前記第２の検出パルス信号が出力された際にリセットされる第１のカウンタと、
   前記第２の検出回路から前記第２の検出パルス信号が２回出力された際にハイレベルの信号を出力する一方、前記第１の検出回路から前記第１の検出パルス信号が出力された際にリセットされる第２のカウンタと、
   前記第１のカウンタ及び第２のカウンタの出力がいずれもローレベルのときにリセットされ、前記第１のカウンタの出力がハイレベル状態となった際に前記第１の検出回路から出力された前記第１の検出パルス信号の計数を開始し、前記第１の検出パルス信号が所定回数計数された場合にＤＣ電圧が検出されたとしてハイレベルのＤＣ検出信号を出力するか、又は、前記第２のカウンタの出力がハイレベル状態となった際に前記第２の検出回路から出力された前記第２の検出パルス信号の計数を開始し、前記第２の検出パルス信号が所定回数計数された場合にＤＣ電圧が検出されたとしてハイレベルのＤＣ検出信号を出力する第３のカウンタと、を具備し、前記ＤＣ検出信号により増幅動作の停止を可能としたことを特徴とするＤ級増幅回路。
2. 前記第１の検出回路は、第１の定電流源と、当該第１の定電流源の出力段とグランドとの間に設けられた第１のスイッチング素子と、前記第１の定電流源と前記第１のスイッチング素子の接続点とグランドとの間に設けられた第１のコンデンサと、
   前記第１のコンデンサと前記第１の定電流源及び前記第１のスイッチング素子との接続点が非反転入力端子が接続された第１のコンパレータと、を具備し、
   前記第１のコンデンサは、前記第１のスイッチング素子が前記３値ＰＷＭ信号のハイレベルによって導通状態とされた際に前記第１の定電流源により充電され、前記第１のコンパレータは、前記第１のコンデンサの充電により非反転入力端子の電圧が反転入力端子の基準電圧を超えた際に第１の検出パルスを出力可能に構成されてなる一方、
   前記第２の検出回路は、第２の定電流源と、当該第２の定電流源の出力段とグランドとの間に設けられた第２のスイッチング素子と、前記第２の定電流源と前記第２のスイッチング素子の接続点とグランドとの間に設けられた第２のコンデンサと、
   前記第２のコンデンサと前記第２の定電流源及び前記第２のスイッチング素子との接続点が非反転入力端子が接続された第２のコンパレータと、を具備し、
   前記第２のコンデンサは、前記第２のスイッチング素子が前記３値ＰＷＭ信号のマイナスハイレベルによって導通状態とされた際に前記第２の定電流源により充電され、前記第２のコンパレータは、前記第２のコンデンサの充電により非反転入力端子の電圧が反転入力端子の基準電圧を超えた際に第２の検出パルスを出力可能に構成されてなることを特徴とする請求項１記載のＤ級増幅回路。
3. 前記第１及び第２の定電流源に代えて、Ｄ級増幅回路に供給される電源電圧に応じた電流を生成し、当該生成された電流をカレントミラー回路を介して前記第１及び第２のコンデンサに、それぞれ供給可能に構成されてなる可変電流源回路を設けたことを特徴とする請求項２記載のＤ級増幅回路。
4. 前記第１のＰＷＭ信号をＤ級増幅する第１のＤ級出力ドライバ回路と、前記第２のＰＷＭ信号をＤ級増幅する第２のＤ級出力ドライバ回路を有し、前記第１のＤ級出力ドライバ回路の出力端子と前記第２のＤ級出力ドライバ回路の出力端子間に負荷が接続され、
   前記第１及び第２のＤ級出力ドライバ回路は、前記ＤＣ検出信号により出力をハイインピーダンスとすることを特徴とする請求項１、請求項２、請求項３いずれか記載のＤ級増幅回路。
5. 前記３値パルス幅変調回路は、正相オーディオ信号源が非反転入力端子に接続された第１のコンパレータと、逆相オーディオ信号源が非反転入力端子に接続された第２のコンパレータと、三角波信号を生成、出力する三角波信号発生器とを有し、前記第１及び第２のコンパレータの反転入力端子には、前記三角波信号発生器の出力端子が接続され、前記第１のコンパレータにより前記第１のＰＷＭ信号が、前記第２のコンパレータにより前記第２のＰＷＭ信号が、それぞれ出力可能に構成されてなり、
   前記正相オーディオ信号源と前記第１のコンパレータとの間に第１のＤＣキャンセル回路を、前記逆相オーディオ信号源と前記第２のコンパレータとの間に第２のＤＣキャンセル回路を、それぞれ設け、前記ＤＣ検出信号により前記第１及び第２のＤＣキャンセル回路を駆動し、前記負荷に対する出力電圧のＤＣレベルをＤＣ検出信号の発生レベル以下とすることを特徴とする請求項１、請求項２，請求項３いずれか記載のＤ級増幅回路。

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