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JP2019129300A - Semiconductor device and method for manufacturing the same - Google Patents

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JP2019129300A JP2018011970A JP2018011970A JP2019129300A JP 2019129300 A JP2019129300 A JP 2019129300A JP 2018011970 A JP2018011970 A JP 2018011970A JP 2018011970 A JP2018011970 A JP 2018011970A JP 2019129300 A JP2019129300 A JP 2019129300A
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silicide layer
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武寛 加藤
侑佑 山下
Yusuke Yamashita
侑佑 山下
泰 浦上
Yasushi Uragami
泰 浦上
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Toyota Motor Corp
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Denso Corp
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Abstract

【課題】炭化珪素の半導体基板の表面上に成膜されるニッケルシリサイド層の表面の平坦性を改善する技術を提供する。
【解決手段】 半導体装置１は、炭化珪素の半導体基板１０、及び、半導体基板１０の表面を被覆しているニッケルシリサイド層２３を備えている。半導体基板１０は、ｐ型のボディコンタクト領域１４とｎ型のソース領域１５を有している。半導体基板１０の深さ方向において、ボディコンタクト領域１４とニッケルシリサイド層２３の接触界面１４Ａは、ソース領域１５とニッケルシリサイド層２３の接触界面１５Ａよりも深い位置に存在している。
【選択図】図２The present invention provides a technique for improving the flatness of the surface of a nickel silicide layer formed on the surface of a silicon carbide semiconductor substrate.
A semiconductor device 1 includes a silicon carbide semiconductor substrate 10 and a nickel silicide layer 23 covering the surface of the semiconductor substrate 10. The semiconductor substrate 10 has a p-type body contact region 14 and an n-type source region 15. In the depth direction of the semiconductor substrate 10, the contact interface 14A of the body contact region 14 and the nickel silicide layer 23 exists at a deeper position than the contact interface 15A of the source region 15 and the nickel silicide layer 23.
[Selected figure] Figure 2

Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。   The technology disclosed herein relates to a semiconductor device and a method of manufacturing the same.

特許文献１は、炭化珪素の半導体基板の表層部に隣接して配置されているｎ+領域とｐ+領域に対してオーミック接触するために、ニッケルシリサイド層を用いる技術を開示する。 Patent Document 1 discloses a technique using a nickel silicide layer to make ohmic contact with an n + region and ap + region disposed adjacent to a surface layer portion of a silicon carbide semiconductor substrate.

特開２０１６−２１３４１４号公報JP 2016-213414 A

ニッケルシリサイド層は、半導体基板の表面上にニッケル層を成膜した後に、アニール処理によりニッケル層をシリサイド化して形成される。本発明者らは、ニッケル層をシリサイド化するときに、ｎ+領域上に形成されるニッケルシリサイド層の厚みよりもｐ+領域上に形成されるニッケルシリサイド層の厚みの方が厚く形成され、これにより、ニッケルシリサイド層の表面に凹凸が形成されることを見出した。このような凹凸がニッケルシリサイド層の表面に形成されると、ニッケルシリサイド層上に成膜される膜の膜質が悪化し、半導体装置の特性を悪化させてしまう。 The nickel silicide layer is formed by forming a nickel layer on the surface of the semiconductor substrate and then siliciding the nickel layer by annealing. The inventors of the present invention form the nickel silicide layer formed on the p + region thicker than the thickness of the nickel silicide layer formed on the n + region when the nickel layer is silicided. As a result, it was found that asperities were formed on the surface of the nickel silicide layer. When such unevenness is formed on the surface of the nickel silicide layer, the film quality of the film formed on the nickel silicide layer is deteriorated, and the characteristics of the semiconductor device are deteriorated.

本明細書は、炭化珪素の半導体基板の表面上に成膜されるニッケルシリサイド層の表面の平坦性を改善する技術を提供することを目的とする。   The present specification aims to provide a technique for improving the surface flatness of a nickel silicide layer formed on the surface of a silicon carbide semiconductor substrate.

本明細書が開示する半導体装置は、炭化珪素の半導体基板及びニッケルシリサイド層を備えることができる。ニッケルシリサイド層は、半導体基板の一方の主面を被覆している。半導体基板は、ｐ型コンタクト領域とｎ型コンタクト領域を有することができる。ｐ型コンタクト領域は、半導体基板の一方の主面側に設けられており、ニッケルシリサイド層に接触する。ｎ型コンタクト領域は、半導体基板の一方の主面側に設けられており、ｎ型コンタクト領域に隣接して配置されており、ニッケルシリサイド層に接触する。半導体基板の深さ方向において、ｐ型コンタクト領域とニッケルシリサイド層の接触界面は、ｎ型コンタクト領域とニッケルシリサイド層の接触界面よりも深い位置に存在している。このような構成の半導体装置のニッケルシリサイド層は、その表面の平坦性が改善されている。   The semiconductor device disclosed in this specification may include a silicon carbide semiconductor substrate and a nickel silicide layer. The nickel silicide layer covers one main surface of the semiconductor substrate. The semiconductor substrate can have a p-type contact region and an n-type contact region. The p-type contact region is provided on one main surface side of the semiconductor substrate and contacts the nickel silicide layer. The n-type contact region is provided on one main surface side of the semiconductor substrate, is disposed adjacent to the n-type contact region, and contacts the nickel silicide layer. In the depth direction of the semiconductor substrate, the contact interface between the p-type contact region and the nickel silicide layer exists deeper than the contact interface between the n-type contact region and the nickel silicide layer. The nickel silicide layer of the semiconductor device having such a configuration has improved surface flatness.

本明細書が開示する半導体装置の製造方法は、半導体基板準備工程、ニッケル層成膜工程及びニッケルシリサイド層形成工程を備えることができる。半導体基板準備工程では、一方の主面に溝が設けられた炭化珪素の半導体基板を準備する。半導体基板は、ｐ型コンタクト領域とｎ型コンタクト領域を有している。ｐ型コンタクト領域は、半導体基板の一方の主面に形成された溝の底面に露出している。ｎ型コンタクト領域は、ｐ型コンタクト領域に隣接して配置されているとともに、半導体基板の一方の主面に露出している。ニッケル層成膜工程では、半導体基板の一方の主面及び溝の内壁にニッケル層を成膜する。ニッケルシリサイド層形成工程では、アニール処理により、ニッケル層をシリサイド化してニッケルシリサイド層を形成する。この製造方法によると、ニッケルシリサイド層形成工程に先立って、半導体基板の一方の主面に溝が形成されている。このような溝が予め形成されることにより、ｐ型コンタクト領域がｎ型コンタクト領域よりも低い位置となる段差が形成される。このため、ニッケルシリサイド層形成工程では、ｎ型コンタクト領域上に形成されるニッケルシリサイド層の厚みよりもｐ型コンタクト領域上に形成されるニッケルシリサイド層の厚みの方が厚く形成されたとしても、この段差がそのニッケルシリサイド層の厚みの差を吸収し、ニッケルシリサイド層の表面に凹凸が形成されることが抑えられる。このように、上記製造方法によると、ニッケルシリサイド層の表面の平坦性が改善される。   The method for manufacturing a semiconductor device disclosed in this specification can include a semiconductor substrate preparation step, a nickel layer film formation step, and a nickel silicide layer formation step. In the semiconductor substrate preparation step, a silicon carbide semiconductor substrate having a groove on one main surface is prepared. The semiconductor substrate has a p-type contact region and an n-type contact region. The p-type contact region is exposed at the bottom surface of the groove formed on one main surface of the semiconductor substrate. The n-type contact region is disposed adjacent to the p-type contact region and is exposed to one main surface of the semiconductor substrate. In the nickel layer deposition step, a nickel layer is deposited on one main surface of the semiconductor substrate and the inner wall of the groove. In the nickel silicide layer forming step, the nickel layer is silicided by annealing to form a nickel silicide layer. According to this manufacturing method, the groove is formed on one main surface of the semiconductor substrate prior to the nickel silicide layer forming step. By forming such a groove in advance, a step is formed in which the p-type contact region is at a lower position than the n-type contact region. Therefore, in the nickel silicide layer forming step, even if the thickness of the nickel silicide layer formed on the p-type contact region is thicker than the thickness of the nickel silicide layer formed on the n-type contact region, This step absorbs the difference in thickness of the nickel silicide layer, and the formation of irregularities on the surface of the nickel silicide layer can be suppressed. Thus, according to the manufacturing method, the flatness of the surface of the nickel silicide layer is improved.

本明細書が開示する半導体装置の要部断面図を模式的に示す。The principal part sectional view of the semiconductor device which this specification discloses is typically shown. 本明細書が開示する半導体装置の要部拡大断面図を模式的に示す。The principal part expanded sectional view of the semiconductor device which this specification discloses is typically shown. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 図３Ｂの製造過程の半導体装置の要部拡大断面図を模式的に示す。3B schematically shows an enlarged cross-sectional view of a main part of the semiconductor device in the manufacturing process of FIG. 3B. FIG. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。BRIEF DESCRIPTION OF THE DRAWINGS The principal part cross-sectional view of the semiconductor device in the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 図４Ｄの製造過程の半導体装置の要部拡大断面図を模式的に示す。FIG. 4D schematically shows an enlarged cross-sectional view of a main part of the semiconductor device in the manufacturing process of FIG. 4D. 本明細書が開示する半導体装置の第１製造方法における製造過程の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the manufacture process in the 1st manufacturing method of the semiconductor device which this specification discloses is shown typically. 本明細書が開示する変形例の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of the modification disclosed by this specification is typically shown.

図１を参照して、半導体装置１について説明する。半導体装置１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）と称される種類の半導体装置である。半導体装置１は、特に限定されないが、パワー半導体装置に属するものであり、例えば電動型の自動車において、コンバータやインバータのスイッチング素子として採用することができる。ここでいう電動型の自動車には、例えば、ハイブリッド車、燃料電池車又は電気自動車といった、車輪をモータによって駆動する各種の自動車が含まれる。なお、以下では、ＭＯＳＦＥＴを例示して説明するが、本明細書が開示する技術は、他の種類の半導体装置にも適用可能であり、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）及びダイオードにも適用可能である。   The semiconductor device 1 will be described with reference to FIG. The semiconductor device 1 is a semiconductor device of a type called MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). The semiconductor device 1 is not particularly limited, but belongs to a power semiconductor device, and can be employed as a switching element of a converter or an inverter in an electric vehicle, for example. The electric vehicle mentioned here includes, for example, various vehicles such as a hybrid vehicle, a fuel cell vehicle, and an electric vehicle whose wheels are driven by a motor. In the following description, the MOSFET is described as an example, but the technique disclosed in this specification can be applied to other types of semiconductor devices, for example, an IGBT (Insulated Gate Bipolar Transistor) and a diode. It is.

図１に示されるように、半導体装置１は、半導体基板１０、半導体基板１０の裏面１０Ｂを被覆するドレイン電極２２、半導体基板１０の表面１０Ａを被覆するソース電極２６及び半導体基板１０の表面から深部に向けて伸びるトレンチ内に設けられている複数の絶縁トレンチゲート３０を備えている。複数の絶縁トレンチゲート３０は、半導体基板１０の表面１０Ａに対して直交する方向から見たときに、例えばストライプ状のレイアウトで配置されている。   As shown in FIG. 1, the semiconductor device 1 includes a semiconductor substrate 10, a drain electrode 22 that covers the back surface 10 </ b> B of the semiconductor substrate 10, a source electrode 26 that covers the surface 10 </ b> A of the semiconductor substrate 10, and a deep portion from the surface of the semiconductor substrate 10. A plurality of insulating trench gates 30 are provided in the trench extending toward. The plurality of insulating trench gates 30 are arranged in a stripe layout, for example, when viewed from a direction orthogonal to the surface 10 </ b> A of the semiconductor substrate 10.

半導体基板１０は、炭化珪素を材料とする炭化珪素基板である。半導体基板１０は、ｎ+型のドレイン領域１１、ｎ-型のドリフト領域１２、ｐ型のボディ領域１３、ｐ+型のボディコンタクト領域１４及びｎ+型のソース領域１５を有している。 The semiconductor substrate 10 is a silicon carbide substrate made of silicon carbide. The semiconductor substrate 10 has an n + -type drain region 11, an n − -type drift region 12, a p-type body region 13, a p + -type body contact region 14, and an n + -type source region 15.

ドレイン領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面１０Ｂに露出する。ドレイン領域１１は、ドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の裏面１０Ｂを被膜するドレイン電極２２にオーミック接触する。   The drain region 11 is disposed in the back layer portion of the semiconductor substrate 10 and exposed to the back surface 10 B of the semiconductor substrate 10. The drain region 11 is also a base substrate for the drift region 12 to grow epitaxially. The drain region 11 is in ohmic contact with the drain electrode 22 that coats the back surface 10 </ b> B of the semiconductor substrate 10.

ドリフト領域１２は、ドレイン領域１１上に設けられており、ドレイン領域１１とボディ領域１３の間に配置されている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成されている。ドリフト領域１２の不純物濃度は、半導体基板１０の厚み方向に一定である。   The drift region 12 is provided on the drain region 11 and disposed between the drain region 11 and the body region 13. Drift region 12 is formed by crystal growth from the surface of drain region 11 using an epitaxial growth technique. The impurity concentration of the drift region 12 is constant in the thickness direction of the semiconductor substrate 10.

ボディ領域１３は、ドリフト領域１２上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１３は、エピタキシャル成長技術又はイオン注入技術を利用して、半導体基板１０の表層部にアルミニウムを導入して形成されている。   Body region 13 is provided on drift region 12 and disposed in the surface layer portion of semiconductor substrate 10. The body region 13 is formed by introducing aluminum into the surface layer portion of the semiconductor substrate 10 using an epitaxial growth technique or an ion implantation technique.

ボディコンタクト領域１４は、ボディ領域１３上に設けられており、半導体基板１０の表層部に配置されている。ボディコンタクト領域１４は、イオン注入技術を利用して、半導体基板１０の表層部にアルミニウムを導入して形成されている。ボディコンタクト領域１４は、ソース電極２６のニッケルシリサイド層２３にオーミック接触している。なお、ボディコンタクト領域１４は、ｐ型コンタクト領域の一例である。   The body contact region 14 is provided on the body region 13 and disposed in the surface layer portion of the semiconductor substrate 10. The body contact region 14 is formed by introducing aluminum into the surface layer portion of the semiconductor substrate 10 using an ion implantation technique. Body contact region 14 is in ohmic contact with nickel silicide layer 23 of source electrode 26. The body contact region 14 is an example of a p-type contact region.

ソース領域１５は、ボディ領域１３上に設けられており、半導体基板１０の表層部に配置されている。ソース領域１５は、ボディ領域１３によってドリフト領域１２から隔てられている。ソース領域１５は、絶縁トレンチゲート３０の側面に接している。ソース領域１５は、イオン注入技術を利用して、半導体基板１０の表層部に窒素又はリンを導入して形成されている。ソース領域１５は、ソース電極２６のニッケルシリサイド層２３にオーミック接触している。なお、ソース領域１５は、ｎ型コンタクト領域の一例である。   Source region 15 is provided on body region 13 and is disposed in the surface layer portion of semiconductor substrate 10. Source region 15 is separated from drift region 12 by body region 13. Source region 15 is in contact with the side surface of isolation trench gate 30. The source region 15 is formed by introducing nitrogen or phosphorus into the surface layer portion of the semiconductor substrate 10 using an ion implantation technique. The source region 15 is in ohmic contact with the nickel silicide layer 23 of the source electrode 26. The source region 15 is an example of an n-type contact region.

絶縁トレンチゲート３０は、半導体基板１０の表層部に形成されているトレンチ内に充填されており、ソース領域１５とボディ領域１３を貫通してドリフト領域１２に達している。絶縁トレンチゲート３０は、ゲート絶縁膜３２及びゲート電極３４を有している。ゲート電極３４は、ドリフト領域１２とソース領域１５を隔てる位置にあるボディ領域１３にゲート絶縁膜３２を介して対向している。また、ゲート電極３４は、層間絶縁膜３６によってソース電極２６から絶縁されている。ゲート絶縁膜３２は、例えば酸化シリコンである。ゲート電極３４は、例えば不純物を含むポリシリコンである。   The insulating trench gate 30 is filled in a trench formed in the surface layer portion of the semiconductor substrate 10, and reaches the drift region 12 through the source region 15 and the body region 13. The insulating trench gate 30 has a gate insulating film 32 and a gate electrode 34. The gate electrode 34 faces the body region 13 at a position separating the drift region 12 and the source region 15 via the gate insulating film 32. The gate electrode 34 is insulated from the source electrode 26 by the interlayer insulating film 36. The gate insulating film 32 is, for example, silicon oxide. The gate electrode 34 is, for example, polysilicon containing an impurity.

ソース電極２６は、ニッケルシリサイドのニッケルシリサイド層２３、チタン単層のバリアメタル層２４、及び、アルミニウム又はアルミニウム合金の主面電極層２５を有している。バリアメタル層２４は、チタンと窒化チタンの複層であってもよい。ニッケルシリサイド層２３、バリアメタル層２４及び主面電極層２５は、半導体基板１０の表面１０Ａからこの順で積層されている。ニッケルシリサイド層２３は、ボディコンタクト領域１４及びソース領域１５とのオーミック性を改善するために設けられている。バリアメタル層２４は、例えば主面電極層２５を成膜するときに発生する水素がゲート絶縁膜３２と半導体基板１０の界面に移動するのを抑える役割を有している。バリアメタル層２４の厚みは、例えば１００〜６００ｎｍである。   The source electrode 26 includes a nickel silicide layer 23 of nickel silicide, a barrier metal layer 24 of a single titanium layer, and a main surface electrode layer 25 of aluminum or an aluminum alloy. The barrier metal layer 24 may be a multilayer of titanium and titanium nitride. The nickel silicide layer 23, the barrier metal layer 24, and the main surface electrode layer 25 are stacked in this order from the surface 10A of the semiconductor substrate 10. The nickel silicide layer 23 is provided in order to improve ohmic characteristics with the body contact region 14 and the source region 15. The barrier metal layer 24 has a role of suppressing, for example, hydrogen generated when the main surface electrode layer 25 is formed from moving to the interface between the gate insulating film 32 and the semiconductor substrate 10. The thickness of the barrier metal layer 24 is, for example, 100 to 600 nm.

図２に、ボディコンタクト領域１４及びソース領域１５を含む範囲の拡大要部断面図を模式的に示す。ここで、ボディコンタクト領域１４とニッケルシリサイド層２３の接触界面１４Ａの半導体基板１０の表面１０Ａに対する深さを第１深さ１４Ｄとする。ソース領域１５とニッケルシリサイド層２３の接触界面１５Ａの半導体基板１０の表面１０Ａに対する深さを第２深さ１５Ｄとする。半導体装置１では、第１深さ１４Ｄが第２深さ１５Ｄよりも大きいという関係が成立している。換言すると、半導体基板１０の深さ方向（紙面上下方向）において、ボディコンタクト領域１４とニッケルシリサイド層２３の接触界面１４Ａは、ソース領域１５とニッケルシリサイド層２３の接触界面１５Ａよりも深い位置（紙面下側の位置）に存在している。   FIG. 2 schematically shows an enlarged cross-sectional view of a main part in a range including the body contact region 14 and the source region 15. Here, the depth of the contact interface 14A between the body contact region 14 and the nickel silicide layer 23 with respect to the surface 10A of the semiconductor substrate 10 is defined as a first depth 14D. The depth of the contact interface 15A of the source region 15 and the nickel silicide layer 23 with respect to the surface 10A of the semiconductor substrate 10 is a second depth 15D. In the semiconductor device 1, the relationship that the first depth 14D is larger than the second depth 15D is established. In other words, the contact interface 14A of the body contact region 14 and the nickel silicide layer 23 is deeper than the contact interface 15A of the source region 15 and the nickel silicide layer 23 in the depth direction of the semiconductor substrate 10 (vertical direction in the drawing) Exists in the lower position).

次に、図１を参照し、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２６が接地され、絶縁トレンチゲート３０のゲート電極３４にソース電極２６よりも正となる電圧が印加されていると、半導体装置１はオンである。このとき、ソース領域１５とドリフト領域１２を隔てる位置にあるボディ領域１３に反転層が形成される。ソース領域１５から供給される電子は、その反転層を経由してドリフト領域１２に達する。ドリフト領域１２に達した電子は、ドリフト領域１２を経由してドレイン領域１１に流れる。このようにして、半導体装置１は、ドレイン電極２２とソース電極２６の間が導通する。   Next, the operation of the semiconductor device 1 will be described with reference to FIG. When a positive voltage is applied to the drain electrode 22, the source electrode 26 is grounded, and a voltage that is more positive than the source electrode 26 is applied to the gate electrode 34 of the insulating trench gate 30, the semiconductor device 1 is on. At this time, an inversion layer is formed in body region 13 at a position separating source region 15 and drift region 12. Electrons supplied from the source region 15 reach the drift region 12 via the inversion layer. The electrons that have reached the drift region 12 flow to the drain region 11 via the drift region 12. Thus, in the semiconductor device 1, the drain electrode 22 and the source electrode 26 are electrically connected.

ドレイン電極２２に正電圧が印加され、ソース電極２６が接地され、絶縁トレンチゲート３０のゲート電極３４が接地されていると、半導体装置１はオフである。このとき、ソース領域１５とドリフト領域１２を隔てる位置にあるボディ領域１３に反転層が形成されず、電流が遮断される。   When a positive voltage is applied to the drain electrode 22, the source electrode 26 is grounded, and the gate electrode 34 of the insulating trench gate 30 is grounded, the semiconductor device 1 is off. At this time, the inversion layer is not formed in the body region 13 at a position separating the source region 15 and the drift region 12, and the current is cut off.

（第１製造方法）
次に、図３Ａ〜図３Ｆを参照し、半導体装置１の第１製造方法のうちのソース電極２６を形成する工程を説明する。 (First manufacturing method)
Next, with reference to FIGS. 3A to 3F, steps of forming the source electrode 26 in the first manufacturing method of the semiconductor device 1 will be described.

まず、図３Ａに示されるように、ボディ領域１３、ボディコンタクト領域１４、ソース領域１５及び絶縁トレンチゲート３０が形成された半導体基板１０を準備する。これら表面構造は、既知の製造技術を利用して形成することができる。   First, as shown in FIG. 3A, a semiconductor substrate 10 on which a body region 13, a body contact region 14, a source region 15 and an insulating trench gate 30 are formed is prepared. These surface structures can be formed using known manufacturing techniques.

次に、図３Ｂに示されるように、エッチング技術を利用して、半導体基板１０の表面１０Ａの一部に溝４２を形成する。溝４２は、半導体基板１０の表面１０Ａのうちのボディコンタクト領域１４が形成されている範囲に選択的に形成されている。具体的には、半導体基板１０の表面１０Ａのうちのボディコンタクト領域１４が形成されている範囲に対応して開口が形成されているマスクを半導体基板１０の表面１０Ａ上に成膜する。次に、マスクの開口から露出するボディコンタクト領域１４のうちの深さ方向の一部を除去し、溝４２を形成する。次に、マスクを除去する。   Next, as shown in FIG. 3B, a trench 42 is formed in a part of the surface 10A of the semiconductor substrate 10 using an etching technique. The groove 42 is selectively formed in the area of the surface 10A of the semiconductor substrate 10 where the body contact region 14 is formed. Specifically, a mask having an opening corresponding to a range where the body contact region 14 is formed in the surface 10 </ b> A of the semiconductor substrate 10 is formed on the surface 10 </ b> A of the semiconductor substrate 10. Next, a part of the body contact region 14 exposed from the opening of the mask in the depth direction is removed, and a groove 42 is formed. Next, the mask is removed.

図３Ｃに示されるように、溝４２は、半導体基板１０の表面１０Ａに対して深さ４２Ｄを有するように形成されている。溝４２は、ボディコンタクト領域１４とソース領域１５によって画定されており、その底面にボディコンタクト領域１４が露出しており、その側面にソース領域１５が露出している。このように、溝４２が形成されることにより、ボディコンタクト領域１４がソース領域１５よりも低い位置となる段差が形成される。この段差は、溝４２の深さ４２Ｄに対応する。溝４２の深さ４２Ｄは、完成した半導体装置１のニッケルシリサイド層２３の厚み２３Ｔ（図２参照）の２５％以上であって３５％以下となるように設計されている。   As shown in FIG. 3C, the groove 42 is formed to have a depth 42D with respect to the surface 10A of the semiconductor substrate 10. The groove 42 is defined by the body contact region 14 and the source region 15. The body contact region 14 is exposed on the bottom surface, and the source region 15 is exposed on the side surface. Thus, the formation of the groove 42 forms a step where the body contact region 14 is positioned lower than the source region 15. The step corresponds to the depth 42D of the groove 42. The depth 42D of the groove 42 is designed to be 25% or more and 35% or less of the thickness 23T (see FIG. 2) of the nickel silicide layer 23 of the completed semiconductor device 1.

次に、図３Ｄに示されるように、スパッタ技術を利用して、半導体基板１０上にニッケル層１２３を成膜する。具体的には、ニッケル層１２３は、半導体基板１０の表面１０Ａに形成されている溝４２の内壁（即ち、ボディコンタクト領域１４が露出する底面とソース領域１５が露出する側面）、半導体基板１０の表面１０Ａ（即ち、ソース領域１５が露出する表面）、及び、層間絶縁膜３６の表面及び側面に成膜される。   Next, as shown in FIG. 3D, a nickel layer 123 is formed on the semiconductor substrate 10 using a sputtering technique. Specifically, the nickel layer 123 is formed on the inner wall of the groove 42 formed on the surface 10A of the semiconductor substrate 10 (that is, the bottom surface where the body contact region 14 is exposed and the side surface where the source region 15 is exposed), The film is formed on the surface 10A (that is, the surface on which the source region 15 is exposed), and the surface and the side surface of the interlayer insulating film 36.

次に、図３Ｅに示されるように、アニール処理により、ニッケル層１２３をシリサイド化してニッケルシリサイド層２３を形成する。具体的には、１回目のアニール処理、ＳＰＭ洗浄、２回目のアニール処理を順に実施し、ニッケル層１２３をシリサイド化してニッケルシリサイド層２３を形成する。１回目のアニール処理は、相対的に低温で実施され、ニッケル層１２３のニッケルと半導体基板１０のシリコンを反応させる。ＳＰＭ洗浄は、層間絶縁膜３６の表面及び側面を被膜する未反応のニッケル層１２３を除去する。２回目のアニール処理は、相対的に高温で実施され、ニッケル層１２３をシリサイド化させ、ニッケルシリサイド層２３を形成する。   Next, as shown in FIG. 3E, the nickel layer 123 is silicided to form a nickel silicide layer 23 by annealing. Specifically, the first annealing process, the SPM cleaning, and the second annealing process are sequentially performed, and the nickel layer 123 is silicided to form the nickel silicide layer 23. The first annealing process is performed at a relatively low temperature, and the nickel of the nickel layer 123 and the silicon of the semiconductor substrate 10 are reacted. The SPM cleaning removes the unreacted nickel layer 123 that coats the surface and side surfaces of the interlayer insulating film 36. The second annealing process is performed at a relatively high temperature, and the nickel layer 123 is silicided to form the nickel silicide layer 23.

図３Ｅに示されるように、ボディコンタクト領域１４上に形成されるニッケルシリサイド層２３の厚みは、ソース領域１５上に形成されるニッケルシリサイド層２３の厚みよりも大きい。この厚みの差は、ボディコンタクト領域１４のドーパントであるアルミニウムの原子半径が大きいことからイオン注入時のダメージがボディコンタクト領域１４に存在しており、これにより、シリコンとニッケルの相互拡散が活発化することが原因と考えられる。仮に、ボディコンタクト領域１４に対応して溝４２が形成されていないとすると、この厚みの差に基づいてニッケルシリサイド層２３の表面に凹凸が形成される。このようなニッケルシリサイド層２３の凹凸は、ニッケルシリサイド層２３の表面上に成膜されるバリアメタル層２４の膜質を悪化させる。しかしながら、上記の製造方法では、ボディコンタクト領域１４とソース領域１５の間に予め段差が形成されているので、この段差がニッケルシリサイド層２３の厚みの差を吸収し、ニッケルシリサイド層２３の表面に凹凸が形成されることを抑制する。このため、ニッケルシリサイド層２３の表面が平坦に形成されている。   As shown in FIG. 3E, the thickness of the nickel silicide layer 23 formed on the body contact region 14 is larger than the thickness of the nickel silicide layer 23 formed on the source region 15. The difference in thickness is due to the large atomic radius of the aluminum that is the dopant of the body contact region 14, and damage at the time of ion implantation is present in the body contact region 14, thereby activating the mutual diffusion of silicon and nickel. The cause is considered to be. Assuming that the groove 42 is not formed corresponding to the body contact region 14, unevenness is formed on the surface of the nickel silicide layer 23 based on the difference in thickness. Such unevenness of the nickel silicide layer 23 deteriorates the film quality of the barrier metal layer 24 formed on the surface of the nickel silicide layer 23. However, in the above manufacturing method, a step is formed in advance between the body contact region 14 and the source region 15, so this step absorbs the difference in thickness of the nickel silicide layer 23, and the surface of the nickel silicide layer 23 is absorbed. Suppresses the formation of irregularities. Therefore, the surface of the nickel silicide layer 23 is formed flat.

次に、図３Ｆに示されるように、スパッタ技術を利用して、ニッケルシリサイド層２３の表面及び層間絶縁膜３６の表面及び側面にバリアメタル層２４を成膜する。上記したように、ニッケルシリサイド層２３の表面が平坦に形成されているので、その平坦なニッケルシリサイド層２３の表面に形成されるバリアメタル層２４は、結晶粒径肥大化又は膜疎化が抑えられ、良好な膜質を有することができる。   Next, as shown in FIG. 3F, a barrier metal layer 24 is formed on the surface of the nickel silicide layer 23 and the surface and side surfaces of the interlayer insulating film 36 by using a sputtering technique. As described above, since the surface of the nickel silicide layer 23 is formed flat, the barrier metal layer 24 formed on the surface of the flat nickel silicide layer 23 is suppressed in the increase of the crystal grain size or the film desolubilization. And can have good film quality.

最後に、スパッタ技術を利用して、バリアメタル層２４上に主面電極層２５を成膜する。これらの工程を経て、図１に示す半導体装置１が完成する。   Finally, a main surface electrode layer 25 is formed on the barrier metal layer 24 by using a sputtering technique. Through these steps, the semiconductor device 1 shown in FIG. 1 is completed.

（第２製造方法）
次に、図４Ａ〜図４Ｄを参照し、半導体装置１の第２製造方法のうちのソース電極２６を形成する工程を説明する。 (Second manufacturing method)
Next, with reference to FIGS. 4A to 4D, the process of forming the source electrode 26 in the second manufacturing method of the semiconductor device 1 will be described.

まず、図４Ａに示されるように、ボディ領域１３が形成された半導体基板１０を準備する。   First, as shown in FIG. 4A, the semiconductor substrate 10 in which the body region 13 is formed is prepared.

次に、図４Ｂに示されるように、イオン注入技術を利用して、半導体基板１０の表層部の一部にソース領域１５を形成する。具体的には、開口が形成されているマスクを半導体基板１０の表面１０Ａ上に成膜する。次に、マスクの開口から露出する半導体基板１０の表面１０Ａにｎ型不純物をイオン注入し、ソース領域１５を形成する。隣り合うソース領域１５の間において、ボディ領域１３が半導体基板１０の表面１０Ａに露出する。次に、マスクを除去する。   Next, as shown in FIG. 4B, the source region 15 is formed in a part of the surface layer portion of the semiconductor substrate 10 by using an ion implantation technique. Specifically, a mask having an opening is formed on the surface 10A of the semiconductor substrate 10. Next, n-type impurities are ion-implanted into the surface 10A of the semiconductor substrate 10 exposed from the opening of the mask to form the source region 15. The body region 13 is exposed to the surface 10 A of the semiconductor substrate 10 between the adjacent source regions 15. Next, the mask is removed.

次に、図４Ｃに示されるように、エッチング技術を利用して、半導体基板１０の表面１０Ａの一部に溝４４を形成する。溝４４は、半導体基板１０の表面１０Ａのうちのボディ領域１３が露出する範囲に選択的に形成されている。具体的には、半導体基板１０の表面１０Ａのうちのボディ領域１３が露出する範囲に対応して開口が形成されているマスクを半導体基板１０の表面１０Ａ上に成膜する。次に、マスクの開口から露出するボディ領域１３のうちの深さ方向の一部を除去し、溝４４を形成する。次に、マスクを除去する。   Next, as shown in FIG. 4C, a groove 44 is formed in a part of the surface 10A of the semiconductor substrate 10 by using an etching technique. The groove 44 is selectively formed in a range in which the body region 13 of the surface 10A of the semiconductor substrate 10 is exposed. Specifically, a mask having an opening corresponding to a range in which the body region 13 is exposed in the surface 10A of the semiconductor substrate 10 is formed on the surface 10A of the semiconductor substrate 10. Next, a part of the body region 13 exposed from the opening of the mask in the depth direction is removed to form a groove 44. Next, the mask is removed.

次に、図４Ｄに示されるように、イオン注入技術を利用して、半導体基板１０の表面１０Ａに形成されている溝４４の底部にボディコンタクト領域１４を形成する。具体的には、半導体基板１０の表面１０Ａに形成されている溝４４に対応して開口が形成されているマスクを半導体基板１０の表面１０Ａ上に成膜する。次に、マスクの開口から露出する溝４４の底部にｐ型不純物をイオン注入し、ボディコンタクト領域１４を形成する。次に、マスクを除去する。   Next, as shown in FIG. 4D, the body contact region 14 is formed at the bottom of the groove 44 formed in the surface 10A of the semiconductor substrate 10 by using an ion implantation technique. Specifically, a mask having an opening corresponding to the groove 44 formed on the surface 10 </ b> A of the semiconductor substrate 10 is formed on the surface 10 </ b> A of the semiconductor substrate 10. Next, p-type impurities are ion-implanted into the bottom of the trench 44 exposed from the opening of the mask to form the body contact region 14. Next, the mask is removed.

図４Ｅに示されるように、溝４４は、半導体基板１０の表面１０Ａに対して深さ４４Ｄを有するように形成されている。溝４４は、ボディコンタクト領域１４とソース領域１５によって画定されており、その底面にボディコンタクト領域１４が露出しており、その側面にソース領域１５が露出している。このように、溝４４が形成されることにより、ボディコンタクト領域１４がソース領域１５よりも低い位置となる段差が形成される。この段差は、溝４４の深さ４４Ｄに対応する。溝４４の深さ４４Ｄは、完成した半導体装置１のニッケルシリサイド層２３の厚み２３Ｔ（図２参照）の２５％以上であって３５％以下となるように設計されている。   As shown in FIG. 4E, the groove 44 is formed to have a depth 44 D with respect to the surface 10 A of the semiconductor substrate 10. The groove 44 is defined by the body contact region 14 and the source region 15, the body contact region 14 is exposed at the bottom thereof, and the source region 15 is exposed at the side thereof. Thus, the formation of the groove 44 forms a step in which the body contact region 14 is at a lower position than the source region 15. This step corresponds to the depth 44 D of the groove 44. The depth 44D of the groove 44 is designed to be 25% or more and 35% or less of the thickness 23T (see FIG. 2) of the nickel silicide layer 23 of the completed semiconductor device 1.

次に、図４Ｆに示されるように、半導体基板１０の表層部に絶縁トレンチゲート３０を形成する。この絶縁トレンチゲート３０は、既知の製造技術を利用して形成することができる。   Next, as shown in FIG. 4F, the insulating trench gate 30 is formed in the surface layer portion of the semiconductor substrate 10. The isolation trench gate 30 can be formed using a known manufacturing technique.

この後の製造工程は、図３Ｄ〜図３Ｆと同様である。これらの工程を経て、図１に示す半導体装置１が完成する。なお、上記製造方法では、ソース領域１５、溝４４、ボディコンタクト領域１４の順に形成したが、他の順序で形成することもできる。   The subsequent manufacturing steps are the same as in FIGS. 3D to 3F. Through these steps, the semiconductor device 1 shown in FIG. 1 is completed. Although the source region 15, the groove 44, and the body contact region 14 are formed in this order in the above manufacturing method, they can be formed in another order.

次に、半導体装置１の特徴及び変形例を説明する。
（１）上記したように、ニッケルシリサイド層２３の表面が平坦に形成されているので、バリアメタル層２４が良好な膜質を有することができる。例えば、バリアメタル層２４の膜質が悪いと、主面電極層２５を成膜するときに発生する水素がゲート絶縁膜３２と半導体基板１０の界面に移動し、その界面にダングリングボンドが形成される。このようなダングリングボンドは、ゲート電極３４に負バイアスを印加したときに正電荷（正孔）を固定することから、負バイアス印加後の閾値電圧の変動を引き起こすと考えられる。半導体装置１では、バリアメタル層２４が良好な膜質を有しているので、水素の移動が妨げられており、ゲート絶縁膜３２と半導体基板１０の界面におけるダングリングボンドの形成が抑えられている。これにより、半導体装置１は、負バイアス印加後の閾値電圧の変動が小さいという特性を有することができる。 Next, features and modifications of the semiconductor device 1 will be described.
(1) As described above, since the surface of the nickel silicide layer 23 is formed flat, the barrier metal layer 24 can have a good film quality. For example, if the film quality of the barrier metal layer 24 is poor, hydrogen generated when forming the main surface electrode layer 25 moves to the interface between the gate insulating film 32 and the semiconductor substrate 10, and dangling bonds are formed at the interface. The Such dangling bonds fix positive charges (holes) when a negative bias is applied to the gate electrode 34, and thus are considered to cause fluctuations in threshold voltage after the negative bias is applied. In the semiconductor device 1, since the barrier metal layer 24 has a good film quality, the movement of hydrogen is hindered, and the formation of dangling bonds at the interface between the gate insulating film 32 and the semiconductor substrate 10 is suppressed. . Thereby, the semiconductor device 1 can have the characteristic that the fluctuation of the threshold voltage after the negative bias application is small.

（２）半導体装置１では、半導体基板１０の表面１０Ａに溝が形成されていることにより、ボディコンタクト領域１４の厚みが薄く形成されている。ボディコンタクト領域１４は、半導体装置１の内蔵ダイオード（ＦＷＤ）におけるアノードである。このため、半導体装置１の内蔵ダイオードに関しては、アノードの厚みが薄く形成されていることとなる。これにより、半導体装置１の内蔵ダイオードは、低い順方向電圧で動作することができる。 (2) In the semiconductor device 1, the groove is formed on the surface 10 </ b> A of the semiconductor substrate 10, so that the body contact region 14 is thin. The body contact region 14 is an anode in a built-in diode (FWD) of the semiconductor device 1. For this reason, regarding the built-in diode of the semiconductor device 1, the anode is formed thin. Thereby, the built-in diode of the semiconductor device 1 can operate at a low forward voltage.

（３）半導体装置１では、半導体基板１０の表面１０Ａに溝が形成されていることにより、ソース領域１５が、その表面と側面でニッケルシリサイド層２３に接触することができる。このため、ソース領域１５とニッケルシリサイド層２３の接触面積が増加するので、ソース領域１５とニッケルシリサイド層２３の接触抵抗が低下する。 (3) In the semiconductor device 1, the groove is formed on the surface 10 </ b> A of the semiconductor substrate 10, so that the source region 15 can be in contact with the nickel silicide layer 23 on the surface and the side. For this reason, since the contact area between the source region 15 and the nickel silicide layer 23 increases, the contact resistance between the source region 15 and the nickel silicide layer 23 decreases.

（４）図５に、変形例の半導体装置２を示す。半導体装置２は、絶縁プレーナゲート１３０を備えることを特徴とする。なお、半導体装置１と同一の構成要素については同一符号を付し、その説明を省略する。絶縁プレーナゲート１３０は、半導体基板１０の表面１０Ａ上に形成されており、ゲート絶縁膜１３２とゲート電極１３４を有している。ゲート電極１３４は、ドリフト領域１２とソース領域１５を隔てる位置にあるボディ領域１３にゲート絶縁膜１３２を介して対向している。この半導体装置２でも、半導体基板１０の深さ方向において、ボディコンタクト領域１４とニッケルシリサイド層２３の接触界面が、ソース領域１５とニッケルシリサイド層２３の接触界面よりも深い位置に存在している。このため、半導体装置２でも、ニッケルシリサイド層２３を形成するときに、その表面の平坦性が改善して形成されている。 (4) FIG. 5 shows a semiconductor device 2 of a modification. The semiconductor device 2 is characterized in that it comprises an insulating planar gate 130. The same components as those of the semiconductor device 1 are denoted by the same reference numerals, and the description thereof is omitted. Insulating planar gate 130 is formed on surface 10 A of semiconductor substrate 10 and has gate insulating film 132 and gate electrode 134. The gate electrode 134 is opposed to the body region 13 at a position separating the drift region 12 and the source region 15 via the gate insulating film 132. Also in this semiconductor device 2, the contact interface between the body contact region 14 and the nickel silicide layer 23 exists deeper than the contact interface between the source region 15 and the nickel silicide layer 23 in the depth direction of the semiconductor substrate 10. Therefore, in the semiconductor device 2 as well, when the nickel silicide layer 23 is formed, the flatness of the surface is improved.

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。   The technical elements disclosed in this specification are listed below. The following technical elements are each independently useful.

本明細書が開示する半導体装置は、炭化珪素の半導体基板及びニッケルシリサイド層を備えることができる。ニッケルシリサイド層は、半導体基板の一方の主面を被覆している。半導体基板は、ｐ型コンタクト領域とｎ型コンタクト領域を有することができる。ｐ型コンタクト領域は、半導体基板の一方の主面側に設けられており、ニッケルシリサイド層に接触する。ｎ型コンタクト領域は、半導体基板の一方の主面側に設けられており、ｎ型コンタクト領域に隣接して配置されており、ニッケルシリサイド層に接触する。半導体基板の深さ方向において、ｐ型コンタクト領域とニッケルシリサイド層の接触界面は、ｎ型コンタクト領域とニッケルシリサイド層の接触界面よりも深い位置に存在している。ｐ型コンタクト領域とｎ型コンタクト領域は、半導体装置を構成する様々な構成要素に適用することができる。例えば、ｐ型コンタクト領域はボディコンタクト領域であってもよく、ｎ型コンタクト領域はソース領域であってもよい。   The semiconductor device disclosed in this specification may include a silicon carbide semiconductor substrate and a nickel silicide layer. The nickel silicide layer covers one main surface of the semiconductor substrate. The semiconductor substrate can have a p-type contact region and an n-type contact region. The p-type contact region is provided on one main surface side of the semiconductor substrate and contacts the nickel silicide layer. The n-type contact region is provided on one main surface side of the semiconductor substrate, is disposed adjacent to the n-type contact region, and contacts the nickel silicide layer. In the depth direction of the semiconductor substrate, the contact interface between the p-type contact region and the nickel silicide layer is present at a position deeper than the contact interface between the n-type contact region and the nickel silicide layer. The p-type contact region and the n-type contact region can be applied to various components constituting the semiconductor device. For example, the p-type contact region may be a body contact region, and the n-type contact region may be a source region.

上記半導体装置は、ニッケルシリサイド層上に設けられているバリアメタル層と、バリアメタル層上に設けられており、バリアメタル層によってニッケルシリサイド層から隔てられている主面電極層と、をさらに備えていてもよい。バリアメタル層は、半導体基板内に侵入して半導体装置の特性を悪化させる原子の通過を抑制するためのものであり、対象となる原子に応じて様々な材料が採用され得る。この半導体装置では、バリアメタル層が良好な膜質で形成されており、このような原子の通過を抑制することができる。   The semiconductor device further includes a barrier metal layer provided on the nickel silicide layer, and a main surface electrode layer provided on the barrier metal layer and separated from the nickel silicide layer by the barrier metal layer. It may be. The barrier metal layer is for suppressing the passage of atoms that penetrate into the semiconductor substrate and deteriorate the characteristics of the semiconductor device, and various materials can be adopted depending on the target atoms. In this semiconductor device, the barrier metal layer is formed with a good film quality, and the passage of such atoms can be suppressed.

上記半導体装置では、バリアメタル層の材料は、特に限定されるものではないが、例えばチタン単層、又は、チタンと窒化チタンの複層であってもよい。   In the semiconductor device, the material of the barrier metal layer is not particularly limited, but may be, for example, a titanium single layer or a multilayer of titanium and titanium nitride.

上記半導体装置では、主面電極層の材料は、特に限定されるものではないが、例えばアルミニウム又はアルミニウム合金であってもよい。   In the semiconductor device, the material of the main surface electrode layer is not particularly limited, but may be, for example, aluminum or an aluminum alloy.

本明細書が開示する半導体装置の製造方法は、半導体基板準備工程、ニッケル層成膜工程及びニッケルシリサイド層形成工程を備えることができる。半導体基板準備工程では、一方の主面に溝が設けられた炭化珪素の半導体基板を準備する。半導体基板は、ｐ型コンタクト領域とｎ型コンタクト領域を有している。ｐ型コンタクト領域は、半導体基板の一方の主面に形成された溝の底面に露出している。ｎ型コンタクト領域は、ｐ型コンタクト領域に隣接して配置されているとともに、半導体基板の一方の主面に露出している。なお、半導体基板準備工程では、溝とｐ型コンタクト領域とｎ型コンタクト領域を形成する順序は特に限定されない。ニッケル層成膜工程では、半導体基板の一方の主面及び溝の内壁にニッケル層を成膜する。ニッケルシリサイド層形成工程では、アニール処理により、ニッケル層をシリサイド化してニッケルシリサイド層を形成する。ｐ型コンタクト領域とｎ型コンタクト領域は、半導体装置を構成する様々な構成要素に適用することができる。例えば、ｐ型コンタクト領域はボディコンタクト領域であってもよく、ｎ型コンタクト領域はソース領域であってもよい。   The method of manufacturing a semiconductor device disclosed in the present specification can include a semiconductor substrate preparation step, a nickel layer deposition step, and a nickel silicide layer formation step. In the semiconductor substrate preparation step, a silicon carbide semiconductor substrate having a groove on one main surface is prepared. The semiconductor substrate has a p-type contact region and an n-type contact region. The p-type contact region is exposed at the bottom surface of the groove formed on one main surface of the semiconductor substrate. The n-type contact region is disposed adjacent to the p-type contact region and is exposed to one main surface of the semiconductor substrate. In the semiconductor substrate preparation step, the order of forming the groove, the p-type contact region, and the n-type contact region is not particularly limited. In the nickel layer deposition step, a nickel layer is deposited on one main surface of the semiconductor substrate and the inner wall of the groove. In the nickel silicide layer forming step, the nickel layer is silicided by annealing to form a nickel silicide layer. The p-type contact region and the n-type contact region can be applied to various components constituting the semiconductor device. For example, the p-type contact region may be a body contact region, and the n-type contact region may be a source region.

上記半導体装置の製造方法はさらに、ニッケルシリサイド層上にバリアメタル層を成膜する工程と、バリアメタル層上に主面電極層を成膜する工程と、備えていてもよい。バリアメタル層は、半導体基板内に侵入して半導体装置の特性を悪化させる原子の通過を抑制するためのものであり、対象となる原子に応じて様々な材料が採用され得る。この半導体装置の製造方法では、良好な膜質でバリアメタル層を形成することができるので、このような原子の通過が抑制された半導体装置を製造することができる。   The semiconductor device manufacturing method may further include a step of forming a barrier metal layer on the nickel silicide layer and a step of forming a main surface electrode layer on the barrier metal layer. The barrier metal layer is for suppressing the passage of atoms that penetrate into the semiconductor substrate and deteriorate the characteristics of the semiconductor device, and various materials can be adopted depending on the target atoms. In this method for manufacturing a semiconductor device, a barrier metal layer can be formed with good film quality, and thus a semiconductor device in which such passage of atoms is suppressed can be manufactured.

上記半導体装置の製造方法では、バリアメタル層の材料は、特に限定されるものではないが、例えばチタン単層、又は、チタンと窒化チタンの複層であってもよい。   In the semiconductor device manufacturing method, the material of the barrier metal layer is not particularly limited, but may be, for example, a titanium single layer or a multilayer of titanium and titanium nitride.

上記半導体装置の製造方法では、主面電極層の材料は、特に限定されるものではないが、例えばアルミニウム又はアルミニウム合金であってもよい。   In the method of manufacturing a semiconductor device, the material of the main surface electrode layer is not particularly limited, but may be, for example, aluminum or an aluminum alloy.

上記半導体装置の製造方法の半導体基板準備工程では、半導体基板の一方の主面に設けられる溝の深さが、ニッケルシリサイド層形成工程において半導体基板の溝に対応する範囲に形成されるニッケルシリサイド層の厚みに対して２５％以上であって３５％以下であってもよい。溝の深さがこのように設計されていると、ニッケルシリサイド層の表面の平坦性が極めて良好に改善される。   In the semiconductor substrate preparation step of the method of manufacturing a semiconductor device, the nickel silicide layer is formed such that the depth of the groove provided on one main surface of the semiconductor substrate corresponds to the groove of the semiconductor substrate in the nickel silicide layer forming step. It may be 25% or more and 35% or less with respect to the thickness of When the groove depth is designed in this way, the flatness of the surface of the nickel silicide layer is very well improved.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   As mentioned above, although the specific example of this invention was described in detail, these are only an illustration and do not limit a claim. The art set forth in the claims includes various variations and modifications of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１：半導体装置
１０：半導体基板
１１：ドレイン領域
１２：ドリフト領域
１３：ボディ領域
１４：ボディコンタクト領域
１５：ソース領域
２２：ドレイン電極
２３：ニッケルシリサイド層
２４：バリアメタル層
２５：主面電極層
２６：ソース電極
３０：絶縁トレンチゲート
３２：ゲート絶縁膜
３４：ゲート電極
３６：層間絶縁膜 1: Semiconductor device 10: Semiconductor substrate 11: Drain region 12: Drift region 13: Body region 14: Body contact region 15: Source region 22: Drain electrode 23: Nickel silicide layer 24: Barrier metal layer 25: Principal surface electrode layer 26 Source electrode 30: Insulating trench gate 32: Gate insulating film 34: Gate electrode 36: Interlayer insulating film

Claims (9)

炭化珪素の半導体基板と、
前記半導体基板の一方の主面を被覆しているニッケルシリサイド層と、を備えており、
前記半導体基板は、
前記一方の主面側に設けられており、前記ニッケルシリサイド層に接触するｐ型コンタクト領域と、
前記一方の主面側に設けられており、前記ｐ型コンタクト領域に隣接して配置されており、前記ニッケルシリサイド層に接触するｎ型コンタクト領域と、を有しており、
前記半導体基板の深さ方向において、前記ｐ型コンタクト領域と前記ニッケルシリサイド層の接触界面は、前記ｎ型コンタクト領域と前記ニッケルシリサイド層の接触界面よりも深い位置に存在する、半導体装置。 A silicon carbide semiconductor substrate,
And a nickel silicide layer covering one of the main surfaces of the semiconductor substrate,
The semiconductor substrate is
A p-type contact region provided on the one main surface side and in contact with the nickel silicide layer;
And a n-type contact region provided on the side of the one main surface, disposed adjacent to the p-type contact region, and in contact with the nickel silicide layer.
The semiconductor device, wherein the contact interface between the p-type contact region and the nickel silicide layer is located deeper than the contact interface between the n-type contact region and the nickel silicide layer in the depth direction of the semiconductor substrate. 前記ニッケルシリサイド層上に設けられているバリアメタル層と、
前記バリアメタル層上に設けられており、前記バリアメタル層によって前記ニッケルシリサイド層から隔てられている主面電極層と、をさらに備える、請求項１に記載の半導体装置。 A barrier metal layer provided on the nickel silicide layer;
The semiconductor device according to claim 1, further comprising: a main surface electrode layer provided on the barrier metal layer and separated from the nickel silicide layer by the barrier metal layer. 前記バリアメタル層の材料が、チタン単層、又は、チタンと窒化チタンの複層である、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the material of the barrier metal layer is a single layer of titanium or a double layer of titanium and titanium nitride. 前記主面電極層の材料が、アルミニウム又はアルミニウム合金である、請求項２又は３に記載の半導体装置。   The semiconductor device according to claim 2, wherein a material of the main surface electrode layer is aluminum or an aluminum alloy. 一方の主面に溝が設けられた炭化珪素の半導体基板を準備する半導体基板準備工程であって、前記半導体基板がｐ型コンタクト領域とｎ型コンタクト領域を有しており、前記ｐ型コンタクト領域が前記溝の底面に露出しており、前記ｎ型コンタクト領域が前記ｐ型コンタクト領域に隣接して配置されているとともに前記一方の主面に露出する、半導体基板を準備する半導体基板準備工程と、
前記半導体基板の前記一方の主面及び前記溝の内壁にニッケル層を成膜するニッケル層成膜工程と、
アニール処理により、前記ニッケル層をシリサイド化してニッケルシリサイド層を形成するニッケルシリサイド層形成工程と、を備える、半導体装置の製造方法。 A semiconductor substrate preparation step of preparing a silicon carbide semiconductor substrate provided with a groove in one main surface, wherein the semiconductor substrate has a p-type contact region and an n-type contact region, and the p-type contact region A semiconductor substrate preparing step of preparing a semiconductor substrate in which the n-type contact region is disposed adjacent to the p-type contact region and exposed on the one main surface, ,
Forming a nickel layer on the one main surface of the semiconductor substrate and the inner wall of the groove;
A nickel silicide layer forming step of forming the nickel silicide layer by siliciding the nickel layer by annealing treatment. 前記ニッケルシリサイド層上にバリアメタル層を成膜する工程と、
前記バリアメタル層上に主面電極層を成膜する工程と、をさらに備える、請求項５に記載の半導体装置の製造方法。 Forming a barrier metal layer on the nickel silicide layer;
The method of manufacturing the semiconductor device according to claim 5, further comprising: forming a main surface electrode layer on the barrier metal layer. 前記バリアメタル層の材料が、チタン単層、又は、チタンと窒化チタンの複層である、請求項６に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 6, wherein the material of the barrier metal layer is a single layer of titanium or a double layer of titanium and titanium nitride. 前記主面電極層の材料が、アルミニウム又はアルミニウム合金である、請求項６又は７に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 6, wherein a material of the main surface electrode layer is aluminum or an aluminum alloy. 前記半導体基板準備工程では、前記半導体基板の前記一方の主面に設けられる前記溝の深さが、前記ニッケルシリサイド層形成工程において前記半導体基板の前記溝に対応する範囲に形成される前記ニッケルシリサイド層の厚みに対して２５％以上であって３５％以下である、請求項５〜８のいずれか一項に記載の半導体装置の製造方法。   In the semiconductor substrate preparation step, the depth of the groove provided in the one main surface of the semiconductor substrate is formed in a range corresponding to the groove of the semiconductor substrate in the nickel silicide layer forming step. The manufacturing method of the semiconductor device as described in any one of Claims 5-8 which is 25% or more and 35% or less with respect to the thickness of a layer.
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