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JP2019161012A - 記憶装置 - Google Patents

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JP2019161012A JP2018045703A JP2018045703A JP2019161012A JP 2019161012 A JP2019161012 A JP 2019161012A JP 2018045703 A JP2018045703 A JP 2018045703A JP 2018045703 A JP2018045703 A JP 2018045703A JP 2019161012 A JP2019161012 A JP 2019161012A
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怜子 小宮
Reiko Komiya
怜子 小宮
達雄 泉
Tatsuo Izumi
達雄 泉
貴哉 山中
Takaya Yamanaka
貴哉 山中
健 長友
Ken Nagatomo
健 長友
華梨 高木
Karin Takagi
華梨 高木
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Abstract

【課題】セル電流の低下を防ぐことが可能な記憶装置を提供する。【解決手段】記憶装置は、メモリセル領域と、引き出し領域と、を含み、メモリセル領域には、複数の柱状体が設けられる。柱状体ＰＢ１は、メモリ膜ＭＦ、半導体層ＳＦおよび絶縁性コアＣＡを含む。半導体層ＳＦは、最下層のワード線ＷＬＢ１と交差する位置における外周のＸ方向の幅ＷＳ１と、メモリ膜ＭＦの下端位置における外周のＸ方向の幅ＷＳ２と、絶縁膜３３に囲まれた外周のＸ方向の幅ＷＳ３を有する。さらに、半導体ベースＳＢの上に絶縁膜３３が設けられるため、半導体層ＳＦと半導体ベースＳＢとが接する面、すなわち、半導体ベースＳＢの上面と、電荷トラップ膜ＣＴの下端と、の間の間隔Ｔ１は、ブロック絶縁膜ＢＬＫの膜厚ＴＢＬＫよりも広い。また、メモリ膜ＭＦは、ワード線ＷＬＢ１に接する位置における外周のＸ方向の幅ＷＰＢを有し、ＷＳ３は、ＷＰＢよりも狭い。【選択図】図３

Description

実施形態は、記憶装置に関する。
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型不揮発性記憶装置は、複数の電極層と、それらを貫く柱状の半導体層と、を含み、半導体層と各電極層との間にメモリセルが設けられる。このような構造の記憶装置では、電極層の数を増すことにより、記憶容量を大きくすることができる。しかしながら、電極層を増やすと、それらを貫く半導体層を流れるセル電流の低下を招く場合がある。
米国特許公開公報２０１１０７３８６６号明細書
実施形態は、セル電流の低下を防ぐことが可能な記憶装置を提供する。
実施形態に係る記憶装置は、導電層と、前記導電層の上方に積層された複数の第１電極層と、前記導電層から前記複数の第１電極層に向かう第１方向に前記複数の第１電極を貫く第１半導体層と、前記複数の第１電極層と前記第１半導体層との間において、前記第１半導体層を囲むように設けられ、前記第１半導体層から前記複数の第１電極層のうちの１つに向かう第２方向に順に設けられた第１膜、第２膜および第３膜を含む第１絶縁膜と、を備える。さらに、前記複数の第１電極層のうちの前記導電層に最近接した第１電極層と前記導電層との間に設けられた第２電極層と、前記導電層と前記第１半導体層との間において、前記第１半導体層に接続され、前記第１方向に前記第２電極層を貫くように設けられた半導体ベースと、を備える。前記第１半導体層に接する前記半導体ベースの表面と前記第２膜との間の前記第１方向における間隔は、前記第２方向における前記第３膜の膜厚よりも広い。前記第１半導体層の前記第１絶縁膜に囲まれた部分における外周の前記第２方向における最小幅は、前記第１半導体層の前記最近接した第１電極を貫く部分における外周の前記第２方向の幅と略同一であり、前記第１半導体層の前記半導体ベースと前記第１絶縁膜との間のレベルに位置する外周の前記第２方向における幅は、前記第１半導体層の前記最近接した第１電極を貫く部分における外周の前記第２方向の幅と略同一か、もしくは、それよりも広く、且つ、前記第１半導体層の前記最近接した第１電極を貫く部分を覆う前記第１絶縁膜の前記第２方向における外周の幅よりも狭い。
第１実施形態に係る記憶装置を模式的に示す斜視図である。 第１実施形態に係る記憶装置を示す模式断面図である。 第１実施形態に係る記憶装置を模式的示す部分断面図である。 第１実施形態に係る記憶装置の製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 図１０に続く製造過程を示す模式断面図である。 図１１に続く製造過程を示す模式断面図である。 図１２に続く製造過程を示す模式断面図である。 図１３に続く製造過程を示す模式断面図である。 第１実施形態の変形例に係る記憶装置を示す模式断面図である。 第１実施形態の変形例に係る記憶装置を示す模式断面図である。 第１実施形態の変形例に係る記憶装置を示す模式断面図である。 第２実施形態に係る記憶装置の製造過程を示す模式断面図である。 図１８に続く製造過程を示す模式断面図である。 図１９に続く製造過程を示す模式断面図である。 図２０に続く製造過程を示す模式断面図である。 図２１に続く製造過程を示す模式断面図である。 図２２に続く製造過程を示す模式断面図である。 図２３に続く製造過程を示す模式断面図である。 図２４に続く製造過程を示す模式断面図である。 図２５に続く製造過程を示す模式断面図である。 第３実施形態に係る記憶装置を示す模式断面図である。 第３実施形態に係る記憶装置の製造過程を示す模式断面図である。 図２８に続く製造過程を示す模式断面図である。 図２９に続く製造過程を示す模式断面図である。 図３０に続く製造過程を示す模式断面図である。 図３１に続く製造過程を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型フラシュメモリ装置であり、３次元配置されたメモリセルを含む。なお、図１では、隣接する構成要素間を電気的に絶縁する絶縁膜を省略している。
図１に示すように、記憶装置１は、導電層（以下、ソース層ＳＬ）と、選択ゲートＳＧＳと、ワード線ＷＬ１と、ワード線ＷＬ２と、選択ゲートＳＧＤと、を含む。選択ゲートＳＧＳ、ワード線ＷＬ１、ＷＬ２および選択ゲートＳＧＤは、ソース層ＳＬの上に積層される。ソース層ＳＬ、選択ゲートＳＧＳ、ワード線ＷＬ１、ＷＬ２および選択ゲートＳＧＤは、図示しない層間絶縁膜により相互に電気的に絶縁される。また、ワード線ＷＬ１およびＷＬ２の積層数は、図１に示す例に限定される訳ではない。
記憶装置１は、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を含む。メモリセル領域ＭＣＲには、複数の柱状体ＰＢが設けられる。柱状体ＰＢは、それぞれ柱状部ＰＢ１、ＰＢ２および接続部ＪＰを含む。さらに、柱状体ＰＢとソース層ＳＬとの間に半導体ベースＳＢが設けられる。
柱状部ＰＢ１は、ワード線ＷＬ１を貫いてＺ方向に延びる。柱状部ＰＢ２は、ワード線ＷＬ２および選択ゲートＳＧＤを貫いてＺ方向に延びる。接続部ＪＰは、柱状部ＰＢ１と柱状部ＰＢ２とを接続する。柱状部ＰＢ１は、半導体ベースＳＢに接続される。
半導体ベースＳＢは、選択ゲートＳＧＳを貫いてＺ方向に延びる。柱状体ＰＢは、半導体ベースＳＢを介してソース層ＳＬに接続される。また、柱状体ＰＢは、接続プラグＶＢを介してビット線ＢＬに接続される。
引き出し領域ＨＵＲは、選択ゲートＳＧＳ、ワード線ＷＬ１、ＷＬ２および選択ゲートＳＧＤのそれぞれの端部を含む。図１に示すように、ワード線ＷＬ２および選択ゲートＳＧＤの端部は階段状に設けられ、それぞれの端部にコンタクトプラグＣＣが接続される。コンタクトプラグＣＣは、ワード線ＷＬ２とゲート配線ＧＬとの間、および、選択ゲートＳＧＤとゲート配線ＧＬとの間を、接続プラグＶＣを介して電気的に接続する。さらに、選択ゲートＳＧＳ、ワード線ＷＬ１のそれぞれの端部も図示しない部分において階段状に設けられ、コンタクトプラグＣＣ、接続プラグＶＣを介してゲート配線ＧＬに電気的に接続される。
引き出し領域ＨＵＲは、柱状支持体ＳＰをさらに含む。柱状支持体ＳＰは、コンタクトプラグＣＣの近傍に設けられ、ワード線ＷＬ１、ＷＬ２および選択ゲートＳＧＤのうちの少なくとも１つを貫いてＺ方向に延びる。柱状支持体ＳＰは、ワード線ＷＬ１を貫く下部と、ワード線ＷＬ２および選択ゲートＳＧＤを貫く上部と、その間をつなぐ接続部ＪＰと、を含む。
図２（ａ）および（ｂ）は、第１実施形態に係る記憶装置１を示す模式断面図である。図２（ａ）は、柱状体ＰＢの模式断面図であり、図２（ｂ）は、柱状支持体ＳＰの模式断面図である。
図２（ａ）に示すように、記憶装置１は、層間絶縁膜１３、１５、２３、２５および３０を含む。層間絶縁膜１３は、ソース層ＳＬと選択ゲートＳＧＳとの間に設けられる。層間絶縁膜１５は、Ｚ方向において隣接するワード線ＷＬ１の間、選択ゲートＳＧＳとワード線ＷＬ１との間に設けられる。層間絶縁膜２３は、ワード線ＷＬ１とワード線ＷＬ２との間に設けられ、接続部ＪＰは、層間絶縁膜２３中に位置する。
層間絶縁膜２５は、Ｚ方向において隣接するワード線ＷＬ２の間に設けられる。さらに、層間絶縁膜２５は、ワード線ＷＬ２と層間絶縁膜３０との間に設けられる。層間絶縁膜３０は、柱状体ＰＢの上端を覆う。
柱状体ＰＢは、メモリ膜ＭＦ、半導体層ＳＦおよび絶縁性コアＣＡを含む。絶縁性コアは、柱状体ＰＢの内部においてＺ方向に延在する。半導体層ＳＦは、絶縁性コアＣＡを囲み、Ｚ方向に延在する。メモリ膜ＭＦは、半導体層ＳＦとワード線ＷＬとの間に位置し、半導体層ＳＦに沿ってＺ方向に延在する。また、メモリ膜ＭＦは、半導体層ＳＦと選択ゲートＳＧＤとの間に位置する。以下、ワード線ＷＬ１とワード線ＷＬ２とを総称して説明する場合には、ワード線ＷＬと表現する。
半導体層ＳＦは、その下端において半導体ベースＳＢに接続される。半導体ベースＳＢは、その下端においてソース層ＳＬに接続され、半導体層ＳＦとソース層ＳＬとを電気的に接続する。半導体ベースＳＢと選択ゲートＳＧＳとの間には、絶縁膜３１が設けられる。また、半導体ベースＳＢとメモリ膜ＭＦとの間には、絶縁膜３３が設けられる。
半導体層ＳＦは、その上端において接続プラグＶＢに接続される。接続プラグＶＢは、層間絶縁膜３０中に設けられ、層間絶縁膜３０の上に設けられたビット線ＢＬと半導体層ＳＦとを電気的に接続する。
記憶装置１は、選択トランジスタＳＴＳと、メモリセルＭＣと、選択トランジスタＳＴＤと、を含む。選択トランジスタＳＴＤは、半導体層ＳＦが選択ゲートＳＧＤと交差する部分に設けられる。メモリセルＭＣは、半導体層ＳＦがワード線ＷＬと交差する部分に設けられる。選択トランジスタＳＴＤは、メモリ膜ＭＦの一部をゲート絶縁膜として含む。また、メモリセルＭＣは、メモリ膜ＭＦの一部を電荷保持部として含む。
選択トランジスタＳＴＳは、半導体ベースＳＢが選択ゲートＳＧＳを貫く部分に設けられる。半導体ベースＳＢと選択ゲートＳＧＳとの間に設けられた絶縁膜３１は、選択トランジスタＳＴＳのゲート絶縁膜として機能する。
図２（ｂ）に示すように、柱状支持体ＳＰは、メモリ膜ＭＦＳ、半導体層ＳＦＳおよび絶縁性コアＣＡＳを含む。柱状支持体ＳＰは、柱状体ＰＢと同じ過程を通して形成され、類似した構造を有する。メモリ膜ＭＦＳの材料は、柱状体ＰＢのメモリ膜ＭＦの材料と同じである。半導体層ＳＦＳの材料は、柱状体ＰＢの半導体層ＳＦの材料と同じである。絶縁性コアＣＡＳの材料は、柱状体ＰＢの絶縁性コアＣＡの材料と同じである。
柱状支持体ＳＰは、引き出し領域ＨＵＲにおいて階段状に形成されたワード線ＷＬおよび選択ゲートＳＧＤの端部を貫くように形成される。このため、柱状支持体ＳＰと交差するワード線ＷＬおよび選択ゲートＳＧＤの数は、柱状支持体ＳＰが設けられる位置により異なる。すなわち、柱状支持体ＳＰは、最下層のワード線ＷＬから数えて、少なくとも１つのワード線ＷＬを貫くように設けられる。
柱状支持体ＳＰの上部は、階段状に形成されたワード線ＷＬの端部を埋め込んだ絶縁膜２９を貫くように設けられる。また、柱状支持体ＳＰの上端は、絶縁膜２９の上に設けられた層間絶縁膜３０に覆われ、上層の配線（図示しない）から電気的に絶縁される。
図３は、第１実施形態に係る記憶装置１を模式的示す部分断面図である。図３は、柱状体ＰＢの下部の構造を示す模式断面図である。
図３に示すように、メモリ膜ＭＦは、トンネル絶縁膜ＴＮと、電荷トラップ膜ＣＴと、ブロック絶縁膜ＢＬＫと、を含む。電荷トラップ膜ＣＴは、トンネル絶縁膜ＴＮとブロック絶縁膜ＢＬＫとの間に設けられる。トンネル絶縁膜ＴＮは、半導体層ＳＦに接し、ブロック絶縁膜ＢＬＫは、ワード線ＷＬ１および層間絶縁膜１５に接する。
トンネル絶縁膜ＴＮは、例えば、シリコン酸化膜であり、電荷トラップ膜ＣＴは、例えば、シリコン窒化膜である。ブロック絶縁膜ＢＬＫは、例えば、シリコン酸化膜である。また、ブロック絶縁膜ＢＬＫは、絶縁性の金属酸化物、例えば、酸化アルミニウム等を含んでも良い。
実施形態は、この例に限定される訳ではなく、例えば、フローティングゲート構造のメモリセルＭＣであっても良い。例えば、メモリ膜ＭＦは、電荷トラップ膜ＣＴに代えて、ワード線ＷＬと半導体層ＳＦとの間に位置する部分に導電性膜を含んでも良い。導電性膜は、トンネル絶縁膜ＴＮとブロック絶縁膜ＢＬＫとの間に位置し、Ｚ方向において相互に離間して配置される。
半導体層ＳＦは、最下層のワード線ＷＬＢ１と交差する位置における外周のＸ方向の幅ＷＳ１と、メモリ膜ＭＦの下端位置における外周のＸ方向の幅ＷＳ２と、絶縁膜３３に囲まれた外周のＸ方向の幅ＷＳ３を有する。なお、半導体層ＳＦの水平断面が略円形の場合には、ＷＳ１、ＷＳ２およびＷＳ３は、それぞれの位置における半導体層ＳＦの外径である。
ここで、ＷＳ２は、半導体層ＳＦのＸ方向における最小幅であり、本実施形態では、ＷＳ１と略同一である。また、ＷＳ３は、ＷＳ２と略同一、もしくは、ＷＳ２よりも広い。
さらに、半導体ベースＳＢの上に絶縁膜３３が設けられるため、半導体層ＳＦと半導体ベースＳＢとが接する面、すなわち、半導体ベースＳＢの上面と、電荷トラップ膜ＣＴの下端と、の間の間隔Ｔ１は、ブロック絶縁膜ＢＬＫの膜厚ＴＢＬＫよりも広い。また、メモリ膜ＭＦは、ワード線ＷＬＢ１に接する位置における外周のＸ方向の幅ＷＰＢを有し、ＷＳ３は、ＷＰＢよりも狭い。
次に、図４（ａ）〜図１４（ｂ）を参照して、第１実施形態に係る記憶装置１の製造方法を説明する。図４（ａ）〜図１４（ｂ）は、記憶装置１の製造過程を示す模式断面図である。図４（ａ）〜図１４（ｂ）は、半導体ベースＳＢおよび柱状体ＰＢの製造過程を示しているが、本実施形態では、柱状支持体ＳＰも同時に形成されることに留意すべきである。
図４（ａ）に示すように、ソース層ＳＬの上に層間絶縁膜１３、１５、２１および犠牲膜１７を積層した後、メモリホールＭＨ１を形成する。また、引き出し領域ＨＵＲとなる部分（図示しない）において、犠牲膜１７の端部は階段状に形成される。
犠牲膜１７は、層間絶縁膜１３と層間絶縁膜１５Ｂとの間、Ｚ方向において隣接する層間絶縁膜１５の間、層間絶縁膜１５Ｔと層間絶縁膜２１との間に設けられる。ここで、層間絶縁膜１５Ｂは、複数の層間絶縁膜１５のうちの最も下に位置する層間絶縁膜１５である。また、層間絶縁膜１５Ｔは、複数の層間絶縁膜１５のうちの最も上に位置する層間絶縁膜１５である。
メモリホールＭＨ１は、層間絶縁膜２１の上面からソース層ＳＬに達する深さを有する。メモリホールＭＨ１は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて層間絶縁膜１３、１５、２１および犠牲膜１７を選択的に除去することにより形成される。
ソース層ＳＬは、例えば、シリコン基板の一部、もしくは、シリコン基板（図示しない）の上に層間絶縁膜（図示しない）を介して設けられたポリシリコン層である。層間絶縁膜１３、１５および２１は、例えば、シリコン酸化膜である。犠牲膜１７は、例えば、シリコン窒化膜である。
図４（ｂ）に示すように、メモリホールＭＨ１の底部に半導体ベースＳＢを形成する。半導体ベースＳＢは、例えば、メモリホールＭＨ１の底面に露出したソース層ＳＬの上にエピタキシャル成長されたシリコンである。
半導体ベースＳＢは、その上面ＳＢＴが犠牲膜１７Ａと犠牲膜１７Ｂとの間のレベルに位置するように形成される。ここで、犠牲膜１７Ｂは、複数の犠牲膜１７のうちの最下層の犠牲膜１７である。犠牲膜１７Ａは、Ｚ方向において犠牲膜１７Ｂに隣接する犠牲膜１７である。
図４（ｃ）に示すように、半導体ベースＳＢの上に絶縁膜３３を形成する。絶縁膜３３は、例えば、シリコン酸化膜であり、半導体ベースＳＢの一部を酸化することにより形成される。絶縁膜３３は、半導体ベースＳＢの上面ＳＢＴが犠牲膜１７Ａと犠牲膜１７Ｂとの間のレベルに位置するように形成される。なお、半導体ベースＳＢを酸化する際に、メモリホールＭＨ１の内壁に露出した犠牲膜１７の一部も酸化され、例えば、薄い酸化膜（図示しない）が形成される場合もある。
図５（ａ）に示すように、メモリホールＭＨ１の内部を埋め込んだ犠牲層３５を形成する。犠牲層３５は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて堆積されるアモルファスシリコン層である。
図５（ｂ）に示すように、犠牲層３５をエッチバックし、メモリホールＭＨ１を埋め込んだ犠牲膜３５の上にスペースＥＳを形成する。スペースＥＳは、犠牲膜１７Ｔよりも上方のレベルに位置するように形成される。
図５（ｃ）に示すように、スペースＥＳを横方向に拡張した接続部ＪＰを形成する。接続部ＪＰは、例えば、等方性のエッチング方法を用いて層間絶縁膜２１をエッチングすることにより形成される。
図６（ａ）に示すように、接続部ＪＰを埋め込んだ犠牲層３７を形成する。犠牲層３７は、例えば、ＣＶＤを用いて堆積されるアモルファスシリコン層である。
図６（ｂ）に示すように、犠牲層３７の一部を除去し、層間絶縁膜２１の表面を露出されせる。例えば、犠牲層３７をエッチバックするか、もしくは、ＣＭＰ（Chemical Mechanical Plishing）を用いて犠牲層３７の一部を除去し、層間絶縁膜２１および犠牲層３７の表面を平坦化する。
図７（ａ）に示すように、層間絶縁膜２１および犠牲層３７の上に層間絶縁膜２５と犠牲膜２７とを交互に積層する。層間絶縁膜２５は、例えば、シリコン酸化膜であり、犠牲膜２７は、例えば、シリコン窒化膜である。ここで、層間絶縁膜２１および層間絶縁膜２５が共にシリコン酸化膜であれば、両者は一体化される。以下の図では、層間絶縁膜２１および２５を一体化した層間絶縁膜２３として説明する。
図７（ｂ）に示すように、層間絶縁膜２５Ｔの上面から犠牲層３７に連通するメモリホールＭＨ２を形成する。メモリホールＭＨ２は、例えば、異方性ＲＩＥを用いて層間絶縁膜２５および犠牲膜２７を選択的に除去することにより形成される。層間絶縁膜２５Ｔは、複数の層間絶縁膜２５のうちの最も上に位置する層間絶縁膜２５である。
図８（ａ）に示すように、メモリホールＭＨ１とメモリホールＭＨ２とを一体化したメモリホールＭＨを形成する。メモリホールＭＨは、メモリホールＭＨ２を介して犠牲層３５および３７を選択的に除去することにより形成される。犠牲層３５および３７は、例えば、ウェットエッチングを用いて除去される。
この際、絶縁膜３３は、犠牲層３５および３７のエッチング液に対して半導体ベースＳＢを保護する。これにより、半導体べースＳＢがエッチングされ、その上面ＳＢＴ（図４（ｃ）参照）の位置が低下し、選択ゲートＳＧＳに近づくことを回避できる（図２参照）。ただし、選択ゲートＳＧＳに対する半導体ベースＳＢの上面位置の許容度が大きければ、絶縁膜３３の形成を省略できることに留意すべきである。
本実施形態では、メモリホールＭＨ１とメモリホールＭＨ２とを接続することにより、層間絶縁膜２５Ｔから絶縁膜３３に至るメモリホールＭＨを容易に形成できる。例えば、メモリホールＭＨのアスペクト比（深さ／底面の径）が大きい場合、深さ方向に均一な径を有するメモリホールＭＨを形成することが難しくなる。本実施形態では、アスペクト比が小さいメモリホールＭＨ１およびメモリホールＭＨ２を接続することにより、所望の高アスペクト比を有するメモリホールＭＨを実現することができる。さらに、メモリホールＭＨ１とメモリホールＭＨ２との間に拡大した径を有する接続部ＪＰを設けることにより、メモリホールＭＨ１に対するメモリホールＭＨ２の位置合わせを容易にしている。
図８（ｂ）に示すように、メモリホールＭＨの内面上にメモリ膜ＭＦと半導体層ＳＦ１とを形成する。メモリ膜ＭＦは、メモリホールＭＨの内面上に順に積層されたブロック絶縁膜ＢＬＫ、電荷トラップ膜ＣＴおよびトンネル絶縁膜ＴＮを含む（図３参照）。半導体層ＳＦ１は、例えば、アモルファスシリコン層である。半導体層ＳＦ１は、メモリ膜ＭＦ上に積層され、メモリホールＭＨの内部にスペースを残すように形成される。
図９（ａ）に示すように、メモリホールＭＨの底面において、メモリ膜ＭＦ、半導体層ＳＦおよび絶縁膜３３のそれぞれの一部を選択的に除去する。メモリ膜ＭＦ、半導体層ＳＦおよび絶縁膜３３は、例えば、異方性ＲＩＥを用いて選択的に除去される。これにより、メモリホールＭＨの底面には、半導体ベースＳＢが露出される。
図９（ｂ）に示すように、メモリホールＭＨの壁面に露出したメモリ膜ＭＦの下端および絶縁膜３３の一部を選択的に除去することにより、メモリホールＭＨの底部を横方向に拡張する。メモリ膜ＭＦおよび絶縁膜３３のそれぞれの一部は、例えば、等方性のドライエッチングを用いて除去される。
図１０（ａ）に示すように、メモリホールＭＨの底部は、そのＸ方向の幅ＷＭＢが犠牲膜１７Ａのレベルにおける半導体層ＳＦ１の外周のＸ方向の幅ＷＳ１と略同じか、それよりも広くなるように拡張される。
図１０（ｂ）に示すように、メモリホールＭＨの内面上に半導体層ＳＦ２を形成する。半導体層ＳＦ２は、例えば、アモルファスシリコン層である。半導体層ＳＦ２は、半導体層ＳＦ１の上に形成され、メモリホールＭＨの底面において半導体ベースＳＢに接する。
半導体層ＳＦ２は、メモリホールＭＨの拡張された底部において、例えば、異方性ＲＩＥによるダメージを受けていない半導体ベースＳＢの表面に接する。これにより、半導体層ＳＦ（図１０（ｂ）参照）と半導体ベースＳＢとの間のコンタクト抵抗を低減することができる。
図１１（ａ）に示すように、半導体層ＳＦ１と半導体層ＳＦ２とを一体化した半導体層ＳＦを形成する。半導体層ＳＦは、例えば、アモルファスシリコン層である半導体層ＳＦ１およびＳＦ２を熱処理によりポリシリコン層に変化させることにより形成される。
図１１（ｂ）に示すように、メモリホールＭＨの内部に埋め込まれた絶縁性コアＣＡを形成する。絶縁性コアＣＡは、例えば、ＣＶＤを用いて堆積される酸化シリコンである。
図１２（ａ）に示すように、層間絶縁膜１３、１５、２３および犠牲膜１７を分断するスリットＳＴを形成する。スリットＳＴは、例えば、異方性ＲＩＥを用いて層間絶縁膜１３、１５、２３および犠牲膜１７を選択的に除去することにより形成される。スリットＳＴは、層間絶縁膜２５Ｔ（図９（ｂ）参照）の上面からソース層ＳＬに至る深さを有し、Ｘ方向に延在する。すなわち、スリットＳＴは、図示しない層間絶縁膜２５および犠牲膜２７も分断する。
図１２（ｂ）に示すように、犠牲膜１７を選択的に除去し、層間絶縁膜１３と層間絶縁膜１５との間、Ｚ方向において隣接する層間絶縁膜１５の間、および、層間絶縁膜１５と層間絶縁膜２３との間にスペース１７Ｓを形成する。犠牲膜１７は、例えば、スリットＳＴを介してエッチング液を供給することにより除去される。この際、犠牲膜１７は、層間絶縁膜１３、１５および２３に対して選択的に除去される。また、図示しない部分において、犠牲膜２７も選択的に除去される。
柱状体ＰＢは、メモリセル領域ＭＣＲにおいて層間絶縁膜１５、２３および２５を支持し、層間絶縁膜間のスペースを保持する。また、柱状支持体ＳＰ（図３参照）は、引き出し領域ＨＵＲにおいて層間絶縁膜１５、２３および２５を支持し、層間絶縁膜間のスペースを保持する。
図１３（ａ）に示すように、半導体ベースＳＢの側面上に絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜であり、スペース１７ＢＳを介して半導体ベースＳＢの一部を酸化することにより形成される。この際、スリットＳＴの底面に露出したソース層ＳＬの一部も酸化され、絶縁膜３９が形成される。ここで、スペース１７ＢＳは、ソース層ＳＬに最も近い位置の犠牲膜１７Ｂを除去することにより形成され、その内部に半導体ベースＳＢの側面の一部が露出される。
図１３（ｂ）に示すように、スペース１７Ｓ（図１２（ｂ）参照）の内部に金属層４３を形成する。金属層４３は、例えば、ＣＶＤを用いて堆積され、タングステン（Ｗ）を含む。金属層４３の原料ガスは、スリットＳＴを介してスペース１７Ｓの内部に供給される。
図１４（ａ）に示すように、金属層４３のスリットＳＴの内面に堆積された部分を除去し、ワード線ＷＬ１および選択ゲートＳＧＳを形成する。また、図示しない部分において、ワード線ＷＬ２および選択ゲートＳＧＤも形成される。
図１４（ｂ）に示すように、スリットＳＴの内部にソースコンタクトＬＩを形成する。ソースコンタクトＬＩは、スリットＳＴの底面においてソース層ＳＬに接続される。ソースコンタクトＬＩは、例えば、タングステン（Ｗ）などの金属であり、ソース層ＳＬと上層の配線（図示しない）を電気的に接続する。
ソースコンタクトＬＩは、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤから絶縁膜４５により電気的に絶縁される。絶縁膜４５は、例えば、シリコン酸化膜であり、スリットＳＴの内壁上に設けられる。
続いて、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤにそれぞれ接続されるコンタクトプラグＣＣおよび上層の配線（図１参照）を形成して記憶装置１を完成させる。
図１５は、第１実施形態の変形例に係る記憶装置２を示す模式断面図である。図１５は、柱状体ＰＢの下部の模式断面図である。
図１５に示すように、記憶装置２では、半導体層ＳＦの下端における外周のＸ方向の幅ＷＳ４が、ワード線ＷＬＢ１と交差する部分における外周のＸ方向の幅ＷＳ１よりも狭く設けられる。すなわち、メモリ膜ＭＦは、絶縁性コアＣＡに向かって延びる下端ＭＦＢを有し、半導体膜ＳＦおよび絶縁性コアの絶縁膜３３を貫く部分の全幅も狭く形成される。このような構造は、例えば、図９（ｂ）に示すメモリホールＭＨの底部を横方向に拡張する工程を省くことにより形成される。
記憶装置２では、例えば、メモリセルＭＣからのデータ読み出し時に半導体層ＳＦを流れる電流（以下、セル電流）がメモリ膜ＭＦの下端ＭＦＢおよび絶縁膜３３によりブロックされる場合がある。これに対し、図３に示す記憶装置１では、メモリ膜ＭＦの下端ＭＦＢが除去され、さらに、半導体膜ＳＦの絶縁膜３３を貫く部分が横方向に拡張される。これにより、半導体層ＳＦと半導体ベースＳＢとの間におけるチャネル抵抗が低減され、セル電流を大きくすることができる。
図１６は、第１実施形態の変形例に係る記憶装置３を示す模式断面図である。図１６は、柱状体ＰＢの下部の模式断面図である。
図１６に示すように、記憶装置３では、半導体ベースＳＢとメモリ膜ＭＦとの間に位置する半導体層ＳＦの下部が層間絶縁膜１５と接するように設けられる。また、半導体層ＳＦのメモリ膜ＭＦの下端における外周のＸ方向の幅ＷＳ２（図３参照）は、半導体層ＳＦのワード線ＷＬＢ１と交差する部分における外周のＸ方向の幅ＷＳ１と略同一である。このような構造は、例えば、図９（ｂ）に示すメモリホールＭＨの底部を拡張する工程において、絶縁膜３３およびメモリ膜ＭＦの下端ＭＦＢ（図１５参照）を完全に除去することにより形成される。
半導体層ＳＦの層間絶縁膜１５に接する外周のＸ方向の幅ＷＳ３は、ワード線ＷＬＢ１のレベルにおけるメモリ膜ＭＦの外周のＸ方向の幅ＷＭＨと略同一か、それよりも広い。また、半導体ベースＳＢの上面と、電荷トラップ膜ＣＴの下端と、の間の間隔Ｔ２は、メモリ膜ＭＦの膜厚ＴＭＦよりも広い。例えば、メモリホールＭＨの水平断面が略円形であれば、ＷＭＨはメモリホールＭＨの径である。
記憶装置３では、半導体層ＳＦのメモリ膜ＭＦの下端における外周の幅ＷＳ３を、ワード線ＷＬＢ１のレベルにおける半導体層ＳＦの外周の幅ＷＳ１と略同一とし、さらに、半導体層ＳＦのメモリ膜ＭＦと半導体ベースＳＢとの間に位置する部分を横方向に拡張することにより、半導体層ＳＦと半導体ベースＳＢとの間のチャネル抵抗を低減し、セル電流を大きくすることができる。
図１７は、第１実施形態の変形例に係る記憶装置４を示す模式断面図である。図１７は、柱状体ＰＢおよびソースコンタクトＬＩの下部を示す模式断面図である。
図１７に示すように、記憶装置４では、半導体ベースＳＢが設けられず、半導体層ＳＦは、直接ソース層ＳＬに接続される。さらに、半導体層ＳＦのメモリ膜ＭＦの下端における外周のＸ方向の幅ＷＳ３を、選択ゲートＳＧＳと交差するレベルにおける半導体層ＳＦの外周のＸ方向の幅ＷＳ１と略同一とし、半導体層ＳＦのソース層ＳＬに接する部分を横方向に拡張する。また、メモリ膜ＭＦの下端は、ソース層ＳＬと選択ゲートＳＧＳとの間のレベルに位置する。
記憶装置４は、例えば、図４（ｂ）および（ｃ）に示す半導体ベースＳＢの形成および絶縁膜３３の形成を省略することにより形成することができる。また、図９（ｂ）に示すメモリホールＭＨの底部を拡張する工程において、メモリ膜ＭＦの下端ＭＦＢ（図１５参照）を完全に除去する。これにより、半導体層ＳＦのソース層ＳＬに接する部分における外周の最大幅ＷＳ５は、例えば、選択ゲートＳＧＳのレベルにおけるメモリ膜ＭＦの外周のＸ方向の幅ＷＭＨと略同一か、それよりも広く形成される。
記憶装置４においても、半導体層ＳＦの下端におけるチャネル抵抗を低減することができる。また、半導体層ＳＦの一部は、ソース層ＳＬのＲＩＥによるダメージを受けていない部分に接するため、半導体層ＳＦとソース層ＳＬとの間のコンタクト抵抗を低減することができる。これにより、半導体層ＳＦからソース層ＳＬを介してソースコンタクトＬＩに流れるセル電流ＩＣＥＬを大きくすることができる。
上記の通り、本実施形態では、メモリ膜ＭＦの下端ＭＦＢおよび絶縁膜３３を部分的に除去し、メモリホールＭＨの底部を拡張する。これにより、メモリホールＭＨの内部に設けられる半導体層ＳＦの抵抗を低減することができる。例えば、ワード線ＷＬの積層数が多くなり、メモリセルＭＣのチャネル長全体が長くなったとしても、半導体層ＳＦの下部におけるチャネル抵抗の低減によりセル電流の低下を防ぐことが可能となる。
［第２実施形態］
図１８〜図２６は、第２実施形態に係る記憶装置５（図２６参照）の製造過程を示す模式断面図である。各図は、柱状体ＰＢおよび柱状支持体ＳＰの製造過程を示す模式断面図である。
図１８（ａ）に示すように、ソース層ＳＬの上に層間絶縁膜１３、１５、２１および犠牲膜１７を積層する。犠牲膜１７は、層間絶縁膜１３と層間絶縁膜１５Ｂとの間、Ｚ方向において隣接する層間絶縁膜１５の間、層間絶縁膜１５Ｔと層間絶縁膜２１との間に設けられる。
図１８（ｂ）に示すように、引き出し領域ＨＵＲとなる部分において、サポートホールＨＲが形成される。サポートホールＨＲは、層間絶縁膜２１の上面からソース層ＳＬに達する深さを有する。続いて、サポートホールＨＲの底面に露出したソース層ＳＬを酸化し、絶縁膜５３を形成する。絶縁膜５３は、例えば、シリコン酸化膜である。
この過程において、サポートホールＨＲの内壁に露出された犠牲膜１７の端面も酸化され、絶縁膜５５が形成される。犠牲膜１７は、例えば、シリコン窒化膜であり、絶縁膜５５は、例えば、シリコン酸化膜である。絶縁膜５３は、例えば、ＣＶＤを用いてサポートホールＨＲの内面上に堆積させても良い。
図１９（ａ）に示すように、メモリセル領域ＭＣＲとなる部分において、メモリホールＭＨ１が形成される。メモリホールＭＨ１は、層間絶縁膜２１の上面からソース層ＳＬに達する深さを有する。
メモリホールＭＨ１は、例えば、レジストマスク５７を用いて層間絶縁膜１３、１５、２１および犠牲膜１７を選択的に除去することにより形成される。この間、図１９（ｂ）に示すように、サポートホールＨＲは、レジストマスク５７により保護される。
図２０（ａ）に示すように、メモリホールＭＨ１の底部に半導体ベースＳＢを形成する。半導体ベースＳＢは、メモリホールＭＨ１の底部に露出されたソース層ＳＬの上にエピタキシャル成長される。図２０（ｂ）に示すように、サポートホールＨＲの内部には、ソース層ＳＬが露出されていないため、半導体ベースＳＢは形成されない。
さらに、メモリホールＭＨ１において半導体ベースＳＢを酸化し、絶縁膜３３を形成する。サポートホールＨＲでは、ソース層ＳＬおよび犠牲膜１７の酸化が進み、絶縁膜５３および５５の膜厚が厚くなる。この間、メモリホールＭＨ１の内壁に露出された犠牲膜１７も酸化されるが、図２０（ａ）およびそれに続く図では、メモリホールＭＨ１内の犠牲膜１７の端面上に形成される絶縁膜を省略している。
図２１（ａ）に示すように、犠牲膜１７Ｔの上に層間絶縁膜２３、２５および犠牲膜２７を形成し、層間絶縁膜２５Ｔの上面から絶縁膜３３に至る深さを有するメモリホールＭＨを形成する。層間絶縁膜２３の内部には、接続部ＪＰが形成される。この過程は、図５（ａ）〜図８（ａ）に示す製造過程と同じである。
図２１（ｂ）に示すように、引き出し領域ＨＵＲには、層間絶縁膜２５Ｔの上面から絶縁膜５３に至る深さを有するサポートホールＨＲが形成される。
図２２（ａ）に示すように、メモリホールＭＨの内面上にメモリ膜ＭＦおよび半導体層ＳＦ１を積層する。メモリ膜ＭＦは、例えば、ブロック絶縁膜ＢＬＫ、電荷トラップ膜ＣＴおよびトンネル絶縁膜ＴＮを積層した構造を有する（図３参照）。半導体層ＳＦ１は、例えば、アモルファスシリコン層であり、メモリ膜ＭＦの上に形成される。
図２２（ｂ）に示すように、サポートホールＨＲの内面上にもメモリ膜ＭＦおよび半導体層ＳＦ１が形成される。
図２３（ａ）に示すように、メモリホールＭＨの底面において、半導体層ＳＦ１、メモリ膜ＭＦおよび絶縁膜３３のそれぞれの一部を選択的に除去する。これにより、メモリホールＭＨの底面には、半導体ベースＳＢの一部が露出される。
図２３（ｂ）に示すように、サポートホールＨＲの底面においても、半導体層ＳＦ１、メモリ膜ＭＦおよび絶縁膜５３のそれぞれの一部を選択的に除去する。絶縁膜５３は、サポートホールＨＲの底面にソース層ＳＬを露出させない厚さを有する。
図２４（ａ）に示すように、メモリ膜ＭＦの下端および絶縁膜３３のそれぞれの一部を除去し、メモリホールＭＨの底部を横方向に拡張する。
また、図２４（ｂ）に示すように、サポートホールＨＲの底部においてもメモリ膜ＭＦの下端および絶縁膜５３の一部が除去される。この過程の後においても、絶縁膜５３は、サポートホールＨＲの底部とソース層ＳＬとの間に介在するように設けられる。
図２５（ａ）に示すように、メモリホールＭＨの内面を覆う半導体層ＳＦ２を形成する。半導体層ＳＦ２は、半導体ベースＳＢおよび半導体層ＳＦ１に接するように形成される。
図２５（ｂ）に示すように、サポートホールＨＲの内面を覆う半導体層ＳＦ２を形成する。サポートホールＨＲでは、絶縁膜５３が介在するため、半導体層ＳＦ２は、ソース層ＳＬに接続されることはない。
図２６（ａ）に示すように、半導体層ＳＦ１およびＳＦ２を一体化した半導体層ＳＦを形成した後、メモリホールＭＨの内部に絶縁性コアＣＡを形成する。半導体層ＳＦ１およびＳＦ２は、例えば、熱処理によりポリシリコン層に変換され、一体化される。絶縁性コアＣＡの上にはキャップ層ＳＣが埋め込まれる。キャップ層ＳＣは、例えば、アモルファスシリコン層である。
また、図２６（ｂ）に示すように、サポートホールＨＲの内部にも半導体層ＳＦ、絶縁性コアＣＡおよびキャップ層ＳＣが形成される。半導体層ＳＦは、絶縁膜５３によりソース層ＳＬから電気的に絶縁される。
以下、図１２（ａ）〜１４（ｂ）に示す製造過程により、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤが形成される。本実施形態では、柱状支持体ＳＰの内部に設けられた半導体層ＳＦが、絶縁膜５３によりソース層ＳＬから電気的に絶縁される。例えば、マスクアライメントの位置づれ等によりコンタクトプラグＣＣが半導体層ＳＦに接することがあっても、ソース層ＳＬとコンタクトプラグＣＣとの間の電気的な絶縁を維持することができる。
［第３実施形態］
図２７は、第３実施形態に係る記憶装置６を示す模式断面図である。図２７は、柱状体ＰＢの断面を示す模式図である。記憶装置６では、接続部ＪＰよりも下方に位置する柱状部ＰＢ１と、接続部ＪＰよりも上方に位置する柱状部ＰＢ２と、の間でメモリ膜ＭＦの構造が異なる。
図２７に示すように、柱状部ＰＢ１では、ブロック絶縁膜ＢＬＫは、電荷トラップ膜ＣＴと各ワード線ＷＬ１との間にそれぞれ設けられ、Ｚ方向において相互に離間している。これに対し、柱状部ＰＢ２では、ブロック絶縁膜ＢＬＫは、電荷トラップ膜ＣＴとワード線ＷＬ２との間において、Ｚ方向に連続して延在するように設けられる。電荷トラップ膜ＣＴおよびトンネル絶縁膜ＴＮは、半導体層ＳＦに沿ってＺ方向に延びるように設けられる。
次に、図２８（ａ）〜図３２（ｂ）を参照して、第３実施形態に係る記憶装置６の製造方法を説明する。図２８（ａ）〜図３２（ｂ）は、記憶装置６の製造過程を示す模式断面図である。
図２８（ａ）に示すように、半導体ベースＳＢが形成されたメモリホールＭＨ１の内部に絶縁膜３３およびブロック絶縁膜ＢＬＫ１を形成する。絶縁膜３３は、例えば、シリコン酸化膜であり、半導体ベースＳＢの一部を酸化することにより形成される。ブロック絶縁膜ＢＬＫ１は、例えば、シリコン酸化膜であり、メモリホールＭＨ１の内壁に露出した犠牲膜１７を酸化することにより形成される。絶縁膜３３およびブロック絶縁膜ＢＬＫ１は同時に形成され、それぞれの膜厚は、半導体ベースＳＢおよび犠牲膜１７の酸化時間により制御される。
図２８（ｂ）に示すように、メモリホールＭＨ１の内部に犠牲層３５を形成した後、接続部ＪＰを形成し、その内部に犠牲層３７を形成する（図５（ａ）〜図６（ｂ）参照）。犠牲層３５および３７は、例えば、アモルファスシリコン層である。
図２９（ａ）に示すように、層間絶縁膜２１および犠牲層３７の上に層間絶縁膜２５および犠牲膜２７を交互に積層した後、メモリホールＭＨ２を形成する。メモリホールＭＨ２は、最上層の層間絶縁膜２５Ｔの上面から犠牲層３７に連通するように形成される。
図２９（ｂ）に示すように、メモリホールＭＨ２の内壁上にブロック絶縁膜ＢＬＫ２を形成する。ブロック絶縁膜ＢＬＫ２は、例えば、シリコン酸化膜である。ブロック絶縁膜ＢＬＫ２は、メモリホールＭＨ２の内面および層間絶縁膜２５Ｔの上面を覆うように形成された後、メモリホールＭＨ２の底面上に堆積された部分、および、層間絶縁膜２５Ｔの上面に堆積された部分を選択的に除去することにより形成される。ブロック絶縁膜ＢＬＫ２は、例えば、異方性ＲＩＥを用いて選択的に除去される。
図３０（ａ）に示すように、メモリホールＭＨ１に埋め込まれた犠牲層３５および接続部ＪＰに埋め込まれた犠牲層３７を選択的に除去する。これにより、メモリホールＭＨ１、接続部ＪＰおよびメモリホールＭＨ２を一体化したメモリホールＭＨを形成する。
図３０（ｂ）に示すように、メモリホールＭＨの内面上に電荷トラップ膜ＣＴ、トンネル絶縁膜ＴＮおよび半導体層ＳＦ１を順に形成する。電荷トラップ膜ＣＴは、例えば、シリコン窒化膜であり、トンネル絶縁膜ＴＮは、例えば、シリコン酸化膜である。半導体層ＳＦ１は、例えば、アモルファスシリコン層である。
図３１（ａ）に示すように、メモリホールＭＨの底面において、半導体層ＳＦ１、トンネル絶縁膜ＴＮ、電荷トラップ膜ＣＴおよび絶縁膜３３のそれぞれの一部を選択的に除去し、半導体ベースＳＢの一部を露出させる。
図３１（ｂ）に示すように、トンネル絶縁膜ＴＮおよび電荷トラップ膜ＣＴのそれぞれの下端、および、絶縁膜３３の一部を除去し、メモリホールＭＨの下端を横方向に拡張する。
図３２（ａ）に示すように、メモリホールＭＨの内面を覆う半導体層ＳＦ２を形成する。半導体層ＳＦ２は、例えば、アモルファスシリコン層であり、半導体層ＳＦ１に接する。また、半導体層ＳＦ２は、メモリホールＭＨの下端において半導体ベースＳＢに接するように形成される。
図３２（ｂ）に示すように、半導体層ＳＦ１およびＳＦ２を一体化した半導体層ＳＦを形成した後、メモリホールＭＨの内部に絶縁性コアＣＡを形成する。さらに、図１２（ａ）〜１４（ｂ）に示す製造過程により、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤを形成する。
本実施形態では、柱状部ＰＢ１および柱状部ＰＢ２において、ブロック絶縁膜ＢＬＫ１とブロック絶縁膜ＢＬＫ２とが別々に形成される。これにより、柱状部ＰＢ１およびＰＢ２のそれぞれにおいて、メモリ膜ＭＦの電気的特性を独立して制御することができる。例えば、柱状部ＰＢ１およびＰＢ２のそれぞれの外径の違いに起因したカップリング比の差を小さくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１〜６…記憶装置、 １３、１５、２１、２３、２５、３０…層間絶縁膜、 １７、２７…犠牲膜、 １７Ｓ、１７ＢＳ、ＥＳ…スペース、 ２９、３１、３３、３９、４５、５３、５５…絶縁膜、 ３５、３７…犠牲層、 ４３…金属層、 ５７…レジストマスク、 ＢＬ…ビット線、 ＢＬＫ…ブロック絶縁膜、 ＣＡ、ＣＡＳ…絶縁性コア、 ＣＣ…コンタクトプラグ、 ＣＴ…電荷トラップ膜、 ＧＬ…ゲート配線、 ＨＲ…サポートホール、 ＨＵＲ…引き出し領域、 ＪＰ…接続部、 ＬＩ…ソースコンタクト、 ＭＣ…メモリセル、 ＭＣＲ…メモリセル領域、 ＭＦ、ＭＦＳ…メモリ膜、 ＭＦＢ…下端、 ＭＨ…メモリホール、 ＰＢ…柱状体、 ＰＢ１、ＰＢ２…柱状部、 ＳＢ…半導体ベース、 ＳＢＴ…上面、 ＳＣ…キャップ層、 ＳＦ、ＳＦ１、ＳＦ２、ＳＦＳ…半導体層、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＳＬ…ソース層、 ＳＰ…柱状支持体、 ＳＴ…スリット、 ＳＴＤ、ＳＴＳ…選択トランジスタ、 ＴＮ…トンネル絶縁膜、 ＶＢ、ＶＣ…接続プラグ、 ＷＬ１、ＷＬＢ１、ＷＬ２…ワード線

Claims (6)

  1. 導電層と、
    前記導電層の上方に積層された複数の第１電極層と、
    前記導電層から前記複数の第１電極層に向かう第１方向に前記複数の第１電極を貫く第１半導体層と、
    前記複数の第１電極層と前記第１半導体層との間において、前記第１半導体層を囲むように設けられ、前記第１半導体層から前記複数の第１電極層のうちの１つに向かう第２方向に順に設けられた第１膜、第２膜および第３膜を含む第１絶縁膜と、
    前記複数の第１電極層のうちの前記導電層に最近接した第１電極層と、前記導電層と、の間に設けられた第２電極層と、
    前記導電層と前記第１半導体層との間において、前記第１半導体層に接続され、前記第１方向に前記第２電極層を貫くように設けられた半導体ベースと、
    を備え、
    前記第１半導体層に接する前記半導体ベースの表面と前記第２膜との間の前記第１方向における間隔は、前記第２方向における前記第３膜の膜厚よりも広く、
    前記第１半導体層の前記第１絶縁膜に囲まれた部分における外周の前記第２方向における最小幅は、前記第１半導体層の前記最近接した第１電極を貫く部分における外周の前記第２方向の幅と略同一であり、
    前記第１半導体層の前記半導体ベースと前記第１絶縁膜との間のレベルに位置する外周の前記第２方向における幅は、前記第１半導体層の前記最近接した第１電極を貫く部分における外周の前記第２方向の幅と略同一か、もしくは、それよりも広く、且つ、前記第１半導体層の前記最近接した第１電極を貫く部分を覆う前記第１絶縁膜の前記第２方向における外周の幅よりも狭い記憶装置。
  2. 前記第１絶縁膜と前記半導体ベースとの間に設けられ、前記半導体ベースに接する第２絶縁膜をさらに備えた請求項１記載の記憶装置。
  3. 前記半導体ベースは、前記導電層上に設けられたシリコンを含み、
    前記第２絶縁膜は、シリコン酸化膜である請求項１または２に記載の記憶装置。
  4. 前記複数の第１電極層に接続され、前記第１方向に延在するコンタクトプラグと、
    前記コンタクトプラグの近傍に設けられ、前記複数の第１電極層の少なくとも１つを貫いて前記第１方向に延在する柱状体と、
    をさらに備え、
    前記柱状体は、前記第１半導体層と同じ材料の第２半導体層と、前記第１絶縁膜と同じ材料の第３絶縁膜と、前記導電層と前記第２半導体層との間に設けられ、前記第２半導体層を前記導電層から電気的に絶縁した第４絶縁膜と、を含む請求項１〜３のいずれか１つに記載の記憶装置。
  5. 導電層と、
    前記導電層の上方に積層された複数の第１電極層と、
    前記複数の第１電極層の上方に積層された複数の第２電極層と、
    前記導電層から前記複数の第１電極層に向かう第１方向に前記複数の第１電極および前記複数の第２電極層を貫く第１半導体層と、
    前記複数の第１電極層と前記第１半導体層との間、および、前記複数の第２電極層と前記第１半導体層との間において、前記第１半導体層を囲むように設けられ、前記第１半導体層から前記複数の第１電極層のうちの１つに向かう第２方向に順に第１膜、第２膜および第３膜を含む第１絶縁膜と、
    前記複数の第１電極層のうちの前記導電層に最近接した第１電極層と、前記導電層と、の間に設けられた第２電極層と、
    前記導電層と前記第１半導体層との間において、前記第１半導体層に接続され、前記第１方向に前記第２電極層を貫くように設けられた半導体ベースと、
    を備え、
    前記最近接した第１電極層と前記第１半導体層との間に位置する前記第２膜の外周の前記第２方向の幅は、前記半導体ベースの前記第２方向の幅と略同一である記憶装置。
  6. 前記第１膜および前記第２膜は、前記第１半導体層に沿って前記第１方向に延在し、
    前記第３膜は、前記複数の第１電極層と前記第２膜との間にそれぞれ設けられ、前記第１方向において相互に離間した複数の部分と、前記複数の第２電極層と前記第２膜との間に位置し、前記第１方向に連続的に延在する部分と、を含む請求項５記載の記憶装置。
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