JP2019160893A - 固体撮像素子、半導体装置、電子機器、および製造方法 - Google Patents

Abstract

【課題】貫通電極の信頼性の向上とともに高密度化を図る。【解決手段】半導体基板の素子形成面から、接合面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極が形成される領域である貫通電極形成領域にて、素子形成面から電極パッドまでの深さよりも浅い深さで共通開口部が形成される。そして、共通開口部において複数の電極パッドそれぞれまで貫通するように複数の貫通部が形成され、それぞれの貫通電極に対応して電極パッドから素子形成面まで共通開口部および貫通部に沿って配線が形成される。本技術は、例えば、積層型の固体撮像素子に適用できる。【選択図】図１

Description

本開示は、固体撮像素子、半導体装置、電子機器、および製造方法に関し、特に、貫通電極の信頼性の向上とともに高密度化を図ることができるようにした固体撮像素子、半導体装置、電子機器、および製造方法に関する。

従来、複数の半導体基板を積層して構成される積層型の固体撮像素子では、例えば、半導体基板に半導体素子やソルダーボールなどが形成される面（以下、素子形成面と称する）に対して反対側となる面に電極パッドが形成される構造となっている。従って、積層型の固体撮像素子では、半導体基板を貫通するように貫通電極を形成し、その貫通電極を介して電極パッドへの接続が行われることになる。例えば、貫通電極は、フォトリソグラフィー法とドライエッチング法により形成され、貫通電極の深さは、一般的に、通常の半導体プロセスの数倍以上であり、５μｍ〜300μｍとなる。

また、貫通電極が高アスペクト比となるのに伴って、ドライエッチングによる加工時間が長くなるため、貫通電極の側面の断面形状が垂直となるように形成することが困難となり、貫通電極の側面や底部において窪みが生じたり、オーバーハングが形成されたりすることがあった。そのため、配線の段切れが発生したり、ソルダーマスクの被覆性が劣化したりすることによって、デバイスの歩留まりや品質が悪化することが懸念されていた。そこで、配線の段切れを回避し、かつ、ソルダーマスクの被覆性が向上した貫通電極の構造、および、そのような貫通電極製造方法の確立が望まれていた。

例えば、特許文献１には、個々の貫通孔に対応して第１のホールより開口面積の大きな第２のホールを漏斗状に形成することで、貫通孔のオーバーハングやバードビークなどに起因するシリコン基板との短絡や貫通電極の断線を解決する漏斗状の貫通電極が開示されている。

また、特許文献２には、半導体基板の裏面から開口部がすり鉢状の貫通孔を、等方性および異方性のドライエッチングにより形成することにより、孔部にレジストが充填され易く、かつ、絶縁膜開口パターンが容易に形成可能な半導体ウエハが開示されている。

特開２０１５−２２９９号公報 特開２００７−５３１４９号公報

ところで、特許文献１で開示されている技術では、１個の貫通電極に対して一対となる漏斗状のホールが形成され、特許文献２で開示されている技術では、１個の貫通電極に対して一対となるすり鉢状の孔が形成される構成となっている。このため、貫通電極の信頼性の向上を図ることはできても、貫通電極の高密度化を図ることは困難であった。

本開示は、このような状況に鑑みてなされたものであり、貫通電極の信頼性の向上とともに高密度化を図ることができるようにするものである。

本開示の一側面の固体撮像素子は、半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線とを備える。

本開示の一側面の半導体装置は、半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線とを備える。

本開示の一側面の電子機器は、半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線とを有する固体撮像素子を備える。

本開示の一側面の製造方法は、半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで共通開口部を形成することと、前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように複数の貫通部を形成することと、それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って配線を形成することとを含む。

本開示の一側面においては、半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極が形成される領域である貫通電極形成領域にて、第１の主平面から電極パッドまでの深さよりも浅い深さで共通開口部が形成される。そして、共通開口部において複数の電極パッドそれぞれまで貫通するように複数の貫通部が形成され、それぞれの貫通電極に対応して電極パッドから第１の主平面まで共通開口部および貫通部に沿って配線が形成される。

本開示の一側面によれば、貫通電極の信頼性の向上とともに高密度化を図ることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

固体撮像素子の第１の実施の形態の構成例を示す図である。 固体撮像素子の製造方法の第１乃至第４の工程を説明する図である。 固体撮像素子の製造方法の第５乃至第８の工程を説明する図である。 固体撮像素子の製造方法の第９乃至第１２の工程を説明する図である。 固体撮像素子の製造方法の他の例を説明する図である。 固体撮像素子の第２の実施の形態の構成例を示す図である。 図６の固体撮像素子の製造方法を説明する図である。 固体撮像素子の第３の実施の形態の構成例を示す図である。 貫通電極の断面形状の第１の形状例を示す図である。 貫通電極の断面形状の第２の形状例を示す図である。 貫通電極の断面形状の第３の形状例を示す図である。 貫通電極の断面形状の第４の形状例を示す図である。 貫通電極の断面形状の第５の形状例を示す図である。 貫通電極の垂直面およびテーパ面の定義について説明する図である。 貫通電極形成領域の平面的なレイアウトを示す図である。 貫通電極形成領域の平面的なバリエーションについて説明する図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。 積層型の固体撮像装置23020の第１の構成例を示す断面図である。 積層型の固体撮像装置23020の第２の構成例を示す断面図である。 積層型の固体撮像装置23020の第３の構成例を示す断面図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

＜固体撮像素子の第１の構成例＞
図１は、本技術を適用した固体撮像素子の第１の実施の形態の構成例を示す図である。

図１に示される断面構成のように、固体撮像素子１１は、回路基板１２およびセンサ基板１３が積層された２層積層構造となっている。なお、本技術は、例えば、回路基板１２およびセンサ基板１３の間にメモリ基板（図示せず）が挟み込まれて積層された３層積層構造に適用してもよく、３層以上の積層構造に適用することも可能である。

回路基板１２は、例えば、センサ基板１３から出力される信号に対して各種の信号処理を施すためのロジック回路を構成する半導体素子が素子形成面（図１の上側を向く面）に形成されている。また、回路基板１２の素子形成面は、電気的に保護するための絶縁性を備えたソルダーマスク１４により覆われている。

センサ基板１３は、例えば、半導体基板の裏面（図１の下側を向く面）において複数の画素が形成された撮像面が設けられており、固体撮像素子１１は、その撮像面に対して光が照射されるように構成された裏面照射型のイメージセンサである。

また、固体撮像素子１１では、図１において破線で示す接合面において回路基板１２とセンサ基板１３とが電気的および物理的に接合された積層構造となっている。そして、回路基板１２の接合面側には複数個の電極パッド２１が形成されており、それらの電極パッド２１に対して電気的に接続する複数の貫通電極２２が形成されている。図１に示す例では、回路基板１２には５個の電極パッド２１−１乃至２１−５が形成されており、それぞれに対して電気的に接続するように５個の貫通電極２２−１乃至２２−５が形成されている。

電極パッド２１−１は、回路基板１２を貫通するように形成される貫通電極２２−１を介して、回路基板１２の素子形成面へ電気的に接続される。同様に、電極パッド２１−２は、回路基板１２を貫通するように形成される貫通電極２２−２を介して、回路基板１２の素子形成面へ電気的に接続される。また、電極パッド２１−３乃至２１−５は、センサ基板１３を貫通するように形成される貫通電極２２−３乃至２２−５により、それぞれセンサ基板１３の裏面へ電気的に接続される。

そして、貫通電極２２−１および２２−２は、回路基板１２の素子形成面から電極パッド２１までの深さＨよりも浅い深さｈで形成された共通開口部３１において、それぞれ電極パッド２１−１および２１−２まで貫通するように貫通部３２が形成されて構成される。即ち、固体撮像素子１１は、複数の貫通電極２２が形成される一定の領域である貫通電極形成領域において、それらの貫通電極２２で共通となる深さｈの共通開口部３１が形成され、さらに深さＨの電極パッド２１まで貫通部３２が形成される構造となっている。この様な構造により、固体撮像素子１１は、それぞれの貫通電極２２の貫通部３２におけるアスペクト比（貫通深さＡ／貫通径Ｂ）が1.5以下となるように構成される。

また、貫通電極２２−１は、電極パッド２１−１から回路基板１２の素子形成面まで共通開口部３１および貫通部３２−１の内面（側面や底面など）に沿って形成された貫通電極配線３３−１と、貫通電極配線３３−１から外部への接続に利用されるソルダーボール３４−１とにより形成される。同様に、貫通電極２２−２は、電極パッド２１−２から回路基板１２の素子形成面まで共通開口部３１および貫通部３２−２の内面に沿って形成された貫通電極配線３３−２と、貫通電極配線３３−２から外部への接続に利用されるソルダーボール３４−２とにより形成される。

ここで、図１に拡大して示すように、貫通電極配線３３は、回路基板１２に対して成膜された絶縁膜４１に対し、バリアメタル層４２、めっきシード層４３、および再配線層４４が積層された積層構造となっている。

このように構成される固体撮像素子１１は、回路基板１２の素子形成面から、接合面側に設けられた複数の電極パッド２１それぞれに対して電気的に接続する複数の貫通電極２２が形成される貫通電極形成領域にて、素子形成面から電極パッド２１までの深さＨよりも浅い深さｈで共通開口部３１が形成される。そして、共通開口部３１において複数の電極パッド２１それぞれまで貫通するように複数の貫通部３２が形成され、それぞれの貫通電極２２に対応して電極パッド２１から素子形成面まで共通開口部３１および貫通部３２に沿って貫通電極配線３３が形成される構成となっている。

このとき、固体撮像素子１１は、貫通部３２のアスペクト比が1.5以下となるように深さｈを設定することで、貫通部３２を形成するためのドライエッチングによる加工時間を短くすることができ、貫通部３２の側面の断面形状が垂直となるように形成することができる。これにより、貫通電極２２の側面や底面において窪みが生じたり、オーバーハングが形成されたりすることを防止することができ、貫通電極配線３３の断線や、ソルダーマスク１４の被覆性の劣化を防止することが可能となる。従って、固体撮像素子１１は、歩留まりを向上させることができ、貫通電極２２の信頼性の向上を図ることができる。さらに、固体撮像素子１１は、複数の貫通電極２２で共通開口部３１を共有することで、高密度化を図ることができる。

＜固体撮像素子の製造方法＞
図２乃至図４を参照して、固体撮像素子１１を製造する製造方法のうち、回路基板１２に貫通電極２２を形成する製造プロセスについて説明する。

まず、第１の工程において、図２の１段目に示すように、所定の厚みの半導体基板５１の裏面に絶縁膜５２が成膜され、絶縁膜５２によって互いに絶縁されるように電極パッド２１−１乃至２１−４が形成される。

第２の工程において、半導体基板５１の表面に対してCMP（Chemical Mechanical Polishing）などを用いた研磨を行うことで、図２の２段目に示すように、規定の厚みとなるまで薄肉化された回路基板１２が形成される。

第３の工程において、共通開口部３１となる領域を除き、回路基板１２の素子形成面に対してフォトレジスト５３を成膜する。そして、フォトレジスト５３をマスクとして、回路基板１２の素子形成面から所定の深さ（図１の深さｈ）となるまでドライエッチングを行うことで、図２の３段目に示すように、共通開口部３１を形成する。

第４の工程において、フォトレジスト５３を剥離した後、貫通部３２−１乃至３２−４となる領域を除き、回路基板１２および共通開口部３１に対してフォトレジスト５４を成膜する。そして、フォトレジスト５４をマスクとして、共通開口部３１の底面から回路基板１２を貫通する手前の深さとなるまでドライエッチングを行うことで、図２の４段目に示すように、貫通部３２−１乃至３２−４を形成する。

続いて、第５の工程において、フォトレジスト５４を剥離した後、プラズマCVD（Chemical Vapor Deposition）法などを用いて、シリコン酸化膜（SiO2）やシリコン酸窒化膜（SiON）を成膜する。これにより、図３の１段目に示すように、回路基板１２の素子形成面や、共通開口部３１および貫通部３２−１乃至３２−４の内面などに対して絶縁膜４１が形成される。

第６の工程において、ドライエッチングを用いた絶縁膜４１の全面エッチバックを行うことで、図３の２段目に示すように、貫通部３２−１乃至３２−４が電極パッド２１−１２１−４まで貫通された状態とし、電極パッド２１−１２１−４を露出させる。

第７の工程において、スパッタ法を用いて、図３の３段目に示すように、チタンなどを成膜することによりバリアメタル層４２を形成する。さらに、銅などを成膜することにより、図示しないめっきシード層４３（図１参照）を形成する。

第８の工程において、再配線層４４を形成する領域を除き、図３の４段目に示すように、フォトレジスト５５を成膜する。

続いて、第９の工程において、図４の１段目に示すように、銅の電解めっきによって再配線層４４のパターンを形成する。

第１０の工程において、フォトレジスト５５を剥離した後、ウェットエッチングなどを用いて、露出しているめっきシード層４３（図示せず）およびバリアメタル層４２を除去する。これにより、図４の２段目に示すように、貫通電極２２−１乃至２２−４ごとに独立した状態の貫通電極配線３３−１乃至３３−４が形成される。

第１１の工程において、感光性のソルダーマスク１４を形成する。なお、ソルダーマスク１４は、液状であればスピン塗布を行うことにより形成することができ、フィルム状であれば真空ラミネートによる貼り付けにより形成することができる。このとき、ソルダーボール３４−１を形成する領域はフォトリソグラフィー法により現像除去することで、その領域で貫通電極配線３３−１が露出するように開口部５６−１が設けられたソルダーマスク１４が形成される。このとき、同様に、ソルダーボール３４−２乃至３４−４（図示せず）が形成される領域に対応して、貫通電極配線３３−２乃至３３−４が露出するように、ソルダーマスク１４に開口部５６−２乃至５６−４（図示せず）が設けられる。

第１２の工程において、開口部５６−１において貫通電極配線３３−１に対して、図４の４段目に示すように、ソルダーボール３４−１を形成することで、図１を参照して説明したような貫通電極配線３３−１を有する貫通電極２２−１が形成される。このとき、同様に、貫通電極配線３３−２乃至３３−４に対してもソルダーボール３４（図示せず）がそれぞれ形成され、貫通電極配線３３−２乃至３３−４を有する貫通電極２２−２乃至２２−４が形成される。

以上のような工程により、図１を参照して説明したような構造を実現することができ、信頼性を向上させるとともに高密度化が図られた貫通電極２２が回路基板１２に形成された固体撮像素子１１を製造することができる。

図５を参照して、固体撮像素子１１を製造する製造方法のうちの、回路基板１２に貫通電極２２−１を形成する製造プロセスの変形例について説明する。例えば、図２を参照して説明した第１および第２の工程は、同様の製造プロセスが用いられる。

第２の工程に続いて、第２１の工程において、貫通部３２−１乃至３２−４となる領域を除き、回路基板１２の素子形成面に対してフォトレジスト５７を成膜する。そして、フォトレジスト５７をマスクとして、回路基板１２の素子形成面から所定の深さ（図１の深さＡ）となるまでドライエッチングを行うことで、図５の１段目に示すように、凹部５８−１乃至５８−４を形成する。

第２２の工程において、共通開口部３１となる領域を除き、回路基板１２の素子形成面に対してフォトレジスト５９を成膜する。そして、フォトレジスト５９をマスクとして、回路基板１２の素子形成面から所定の深さ（図１の深さｈ）となるまでドライエッチングを行う。これにより、図５の２段目に示すように、共通開口部３１を形成するのと同時に、凹部５８−１乃至５８−４がエッチングされることによって貫通部３２−１乃至３２−４が形成される。

その後、図３および図４を参照して説明したのと同様に、第５の工程から第１２の工程までが行われる。即ち、図５の製造方法は、上述した図２乃至図４の製造方法に対して、共通開口部３１を形成するための工程と、貫通部３２を形成するための工程との順番が入れ替わった製造プロセスとなっている。

このような製造方法によっても、図２乃至図４を参照して説明した製造方法と同様に、図１を参照して説明したような構造を実現することができる。これにより、信頼性を向上させるとともに高密度化が図られた貫通電極２２が回路基板１２に形成された固体撮像素子１１を製造することができる。

＜固体撮像素子の第２の構成例＞
図６は、本技術を適用した固体撮像素子の第２の実施の形態の構成例を示す図である。なお、図６に示す固体撮像素子１１Ａにおいて、図１の固体撮像素子１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

図６に示すように、固体撮像素子１１Ａは、例えば、回路基板１２およびセンサ基板１３が積層された２層積層構造となっていて、貫通電極形成領域となる共通開口部３１に複数の貫通部３２が形成されている点で、図１の固体撮像素子１１と共通する構成となっている。

そして、固体撮像素子１１Ａは、貫通電極２２Ａ−１および２２Ａ−２において貫通電極配線３３−１および３３−２から外部への接続に、平面電極パッド３５−１および３５−２が利用される点で、図１の固体撮像素子１１と異なる構成となっている。即ち、図１の固体撮像素子１１は、複数のソルダーボール３４を並べたBGA（Ball Grid Array）であったのに対し、固体撮像素子１１Ａは、複数の平面電極パッド３５を並べたLGA（Land grid array）となっている。このように、本技術は、BGAおよびLGAのどちらにも適用することができる。

図７を参照して、固体撮像素子１１Ａを製造する製造方法のうち、回路基板１２に貫通電極２２Ａを形成する製造プロセスについて説明する。例えば、図２乃至図４を参照して説明した第１の工程から第１０の工程までは、同様の工程による製造プロセスが用いられる。

第１０の工程に続いて、第３１の工程において、フォトレジスト６１を成膜する。このとき、平面電極パッド３５−１が形成される領域をフォトリソグラフィー法により現像除去することにより、図７の１段目に示すように、フォトレジスト６１に開口部６２−１が形成される。このとき、同様に、平面電極パッド３５−２乃至３５−４（図示せず）が形成される領域に対応して、フォトレジスト６１に開口部６２−２乃至６２−４（図示せず）が設けられる。

第３２の工程において、銅の電解めっきを行って、図７の２段目に示すように、平面電極パッド３５−１を形成する。このとき、同様に、平面電極パッド３５−２乃至３５−４（図示せず）が形成される。

第３３の工程において、ソルダーマスク１４を形成する。なお、この工程で形成するソルダーマスク１４は、感光性および非感光性のどちらでもよく、液状であればスピン塗布を行うことにより形成することができ、フィルム状であれば真空ラミネートによる貼り付けにより形成することができる。このとき、図７の３段目に示すように、平面電極パッド３５−１を含み全体を被覆するようにソルダーマスク１４が形成される。

第３４の工程において、ソルダーマスク１４に対してCMPまたはドライエッチングを行うことにより、図７の４段目に示すように、平面電極パッド３５−１の表面を露出させる。

以上のような工程により、図６を参照して説明したような構造を実現することができ、信頼性を向上させるとともに高密度化が図られた貫通電極２２Ａが回路基板１２に形成された固体撮像素子１１Ａを製造することができる。

＜固体撮像素子の第３の構成例＞
図８は、本技術を適用した固体撮像素子の第３の実施の形態の構成例を示す図である。なお、図８に示す固体撮像素子１１Ｂにおいて、図１の固体撮像素子１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

図８に示すように、固体撮像素子１１Ｂは、例えば、回路基板１２およびセンサ基板１３が積層された２層積層構造となっていて、回路基板１２の素子形成面への接続を行う貫通電極２２−１および２２−２が形成されている点で、図１の固体撮像素子１１と共通する構成となっている。

そして、固体撮像素子１１Ｂは、センサ基板１３の裏面側への接続を行う貫通電極２２Ｂ−３乃至２２Ｂ−５が、図１の固体撮像素子１１と異なる構成となっている。例えば、固体撮像素子１１Ｂでは、貫通電極２２Ｂ−３および２２Ｂ−４が、共通開口部３１Ｂにおいて貫通部３２−３および３２−４が形成された構成となっている。

即ち、複数の貫通電極２２で共通開口部３１を共有する構成は、回路基板１２の素子形成面への接続を行うのと同様に、センサ基板１３の裏面への接続を行うのに適用することができる。

これにより、固体撮像素子１１Ｂは、センサ基板１３の裏面への接続を行う貫通電極２２Ｂにおいても、信頼性を向上させるとともに高密度化を図ることができる。

＜貫通電極の断面形状のバリエーション＞
図９乃至図１３を参照して、貫通電極２２の断面形状のバリエーションについて説明する。

例えば、貫通電極２２を構成する共通開口部３１および貫通部３２の側面の断面形状として、等方性ドライエッチングを行うことでテーパ形状（上部に向かうに従い広がる順テーパ形状）に形成したり、異方性ドライエッチングを行うことで垂直形状に形成したりすることができる。例えば、図１の固体撮像素子１１では、共通開口部３１および貫通部３２の側面が垂直形状に形成されている。さらに、初期段階において等方性のドライエッチングを行い、続いて異方性のドライエッチングに切り替えることで、上部がテーパ形状となるような共通開口部３１および貫通部３２の側面の断面形状を形成することができる。

図９に示す第１のバリエーションでは、共通開口部３１ａの側面が垂直形状に形成されるとともに、貫通部３２ａ−１乃至３２ａ−３の側面の上部がテーパ形状で下部が垂直形状に形成されるような断面形状となっている。

図１０に示す第２のバリエーションでは、共通開口部３１ｂおよび貫通部３２ｂ−１乃至３２ｂ−３のどちらも、側面の上部がテーパ形状で下部が垂直形状に形成されるような断面形状となっている。

図１１に示す第３のバリエーションでは、共通開口部３１ｃおよび貫通部３２ｃ−１乃至３２ｃ−３のどちらも、側面の全体がテーパ形状に形成されるような断面形状となっている。

図１２に示す第４のバリエーションでは、共通開口部３１ｄの側面の全体がテーパ形状に形成されるとともに、貫通部３２ｄ−１乃至３２ｄ−３の側面の上部がテーパ形状で下部が垂直形状に形成されるような断面形状となっている。

図１３に示す第５のバリエーションでは、共通開口部３１ｅの側面の全体がテーパ形状に形成されるとともに、貫通部３２ｅ−１乃至３２ｅ−３の側面が垂直形状に形成されるような断面形状となっている。

このように、貫通電極２２の断面形状としては、テーパ形状および垂直形状を組み合わせて用いることができる。もちろん、貫通電極２２の断面形状として、図９から図１３に示した組み合わせ以外を採用してもよい。

ここで、図１４に示す模式的な断面図を参照して、上述した貫通電極２２の断面形状における垂直形状およびテーパ形状の定義について説明する。

例えば、図１４のＡに示すように、貫通電極２２の断面形状において、垂直面とは、底面と側面との境界となる点ａと、表面と側面との境界となる点ｂとを結ぶ直線の水平に対する角度θが、９０°に対して±５°の範囲内であることと定義する。

また、図１４のＢに示すように、貫通電極２２の断面形状において、テーパ面とは、下部の垂直な側面と上部のテーパ上の側面との境界となる点ｃと、表面と側面との境界となる点ｄとを結ぶ直線の水平に対する角度θが、８５°未満であることと定義する。

＜貫通電極形成領域のレイアウト＞
図１５および図１６を参照して、複数の貫通電極２２が形成される貫通電極形成領域の平面的なレイアウトについて説明する。

図１５のＡには、複数の貫通電極２２が形成される貫通電極形成領域の平面的なレイアウトが示されており、図１５のＢには、図１５のＡに示すＡ−Ａ断面における断面的な構成例が示されている。

図１５に示すように、例えば、４つの貫通電極２２−１乃至２２−４が一列に並ぶように配置され、貫通電極２２−１乃至２２−４により共通開口部３１が共通して用いられている。

図１６には、複数の貫通電極２２が形成される貫通電極形成領域の平面的なバリエーションが示されている。

例えば、図１６のＡには、１行あたり３個の貫通電極２２が列方向に３行で並んで配置される９個の貫通電極２２の全ての貫通部３２に対応して１つの共通開口部３１が設けられる貫通電極形成領域が示されている。同様に、図１６のＢには、１行あたり３個の貫通電極２２が列方向に２行で並んで配置される６個の貫通電極２２の全ての貫通部３２に対応して１つの共通開口部３１が設けられる貫通電極形成領域が示されている。

また、図１６のＣには、１行あたり３個の貫通電極２２が列方向に３行で並んで配置される９個の貫通電極２２に対応して、それぞれの行ごとの貫通部３２に、３つの共通開口部３１が設けられる貫通電極形成領域が示されている。同様に、図１６のＤには、１行あたり３個の貫通電極２２が列方向に２行で並んで配置される６個の貫通電極２２に対応して、それぞれの行ごとの貫通部３２に、２つの共通開口部３１が設けられる貫通電極形成領域が示されている。

このように、固体撮像素子１１は、１つの共通開口部３１を設け、複数の貫通電極２２の全てで共有したり、複数の共通開口部３１を設け、所定数の貫通電極２２ごとに共有したりするような構成とすることができる。

なお、本実施の形態の貫通電極２２は、固体撮像素子１１の他、ロジックチップやメモリチップなどの様々な半導体装置に適用することができる。

＜電子機器の構成例＞
上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図１７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

図１７に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。

光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。

撮像素子１０３としては、上述した固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。

信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。

このように構成されている撮像装置１０１では、上述した固体撮像素子１１を適用することで、例えば、より信頼性の高い撮像を行うことができる。

＜イメージセンサの使用例＞
図１８は、上述のイメージセンサ（固体撮像素子）を使用する使用例を示す図である。

上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

＜本開示に係る技術を適用し得る積層型の固体撮像装置の構成例＞
図１９は、本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。

図１９のＡは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置23010は、図１９のＡに示すように、１枚のダイ（半導体基板）23011を有する。このダイ23011には、画素がアレイ状に配置された画素領域23012と、画素の駆動その他の各種の制御を行う制御回路23013と、信号処理するためのロジック回路23014とが搭載されている。

図１９のＢ及びＣは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置23020は、図１９のＢ及びＣに示すように、センサダイ23021とロジックダイ23024との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。

図１９のＢでは、センサダイ23021には、画素領域23012と制御回路23013が搭載され、ロジックダイ23024には、信号処理を行う信号処理回路を含むロジック回路23014が搭載されている。

図１９のＣでは、センサダイ23021には、画素領域23012が搭載され、ロジックダイ23024には、制御回路23013及びロジック回路23014が搭載されている。

図２０は、積層型の固体撮像装置23020の第１の構成例を示す断面図である。

センサダイ23021には、画素領域23012となる画素を構成するPD（フォトダイオード）や、FD（フローティングディフュージョン）、Tr（MOS FET）、及び、制御回路23013となるTr等が形成される。さらに、センサダイ23021には、複数層、本例では３層の配線23110を有する配線層23101が形成される。なお、制御回路23013（となるTr）は、センサダイ23021ではなく、ロジックダイ23024に構成することができる。

ロジックダイ23024には、ロジック回路23014を構成するTrが形成される。さらに、ロジックダイ23024には、複数層、本例では３層の配線23170を有する配線層23161が形成される。また、ロジックダイ23024には、内壁面に絶縁膜23172が形成された接続孔23171が形成され、接続孔23171内には、配線23170等と接続される接続導体23173が埋め込まれる。

センサダイ23021とロジックダイ23024とは、互いの配線層23101及び23161が向き合うように貼り合わされ、これにより、センサダイ23021とロジックダイ23024とが積層された積層型の固体撮像装置23020が構成されている。センサダイ23021とロジックダイ23024とが貼り合わされる面には、保護膜等の膜23191が形成されている。

センサダイ23021には、センサダイ23021の裏面側（PDに光が入射する側）（上側）からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達する接続孔23111が形成される。さらに、センサダイ23021には、接続孔23111に近接して、センサダイ23021の裏面側から１層目の配線23110に達する接続孔23121が形成される。接続孔23111の内壁面には、絶縁膜23112が形成され、接続孔23121の内壁面には、絶縁膜23122が形成される。そして、接続孔23111及び23121内には、接続導体23113及び23123がそれぞれ埋め込まれる。接続導体23113と接続導体23123とは、センサダイ23021の裏面側で電気的に接続され、これにより、センサダイ23021とロジックダイ23024とが、配線層23101、接続孔23121、接続孔23111、及び、配線層23161を介して、電気的に接続される。

図２１は、積層型の固体撮像装置23020の第２の構成例を示す断面図である。

固体撮像装置23020の第２の構成例では、センサダイ23021に形成する１つの接続孔23211によって、センサダイ23021（の配線層23101（の配線23110））と、ロジックダイ23024（の配線層23161（の配線23170））とが電気的に接続される。

すなわち、図２１では、接続孔23211が、センサダイ23021の裏面側からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達し、且つ、センサダイ23021の最上層の配線23110に達するように形成される。接続孔23211の内壁面には、絶縁膜23212が形成され、接続孔23211内には、接続導体23213が埋め込まれる。上述の図２０では、２つの接続孔23111及び23121によって、センサダイ23021とロジックダイ23024とが電気的に接続されるが、図２１では、１つの接続孔23211によって、センサダイ23021とロジックダイ23024とが電気的に接続される。

図２２は、積層型の固体撮像装置23020の第３の構成例を示す断面図である。

図２２の固体撮像装置23020は、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されていない点で、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されている図２０の場合と異なる。

図２２の固体撮像装置23020は、配線23110及び23170が直接接触するように、センサダイ23021とロジックダイ23024とを重ね合わせ、所要の加重をかけながら加熱し、配線23110及び23170を直接接合することで構成される。

図２３は、本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。

図２３では、固体撮像装置23401は、センサダイ23411と、ロジックダイ23412と、メモリダイ23413との3枚のダイが積層された３層の積層構造になっている。

メモリダイ23413は、例えば、ロジックダイ23412で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。

図２３では、センサダイ23411の下に、ロジックダイ23412及びメモリダイ23413が、その順番で積層されているが、ロジックダイ23412及びメモリダイ23413は、逆順、すなわち、メモリダイ23413及びロジックダイ23412の順番で、センサダイ23411の下に積層することができる。

なお、図２３では、センサダイ23411には、画素の光電変換部となるPDや、画素Trのソース／ドレイン領域が形成されている。

PDの周囲にはゲート絶縁膜 を介してゲート電極 が形成され、ゲート電極と対のソース／ドレイン領域 により画素Tr23421、画素Tr23422が形成されている。

PDに隣接する画素Tr23421が転送Trであり、その画素Tr23421を構成する対のソース／ドレイン領域の一方がFD になっている。

また、センサダイ23411には、層間絶縁膜 が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Tr23421、及び、画素Tr23422に接続する接続導体23431が形成されている。

さらに、センサダイ23411には、各接続導体23431に接続する複数層の配線23432を有する配線層23433が形成されている。

また、センサダイ23411の配線層23433の最下層には、外部接続用の電極となるアルミパッド23434が形成されている。すなわち、センサダイ23411では、配線23432よりもロジックダイ23412との接着面23440に近い位置にアルミパッド23434が形成されている。アルミパッド23434は、外部との信号の入出力に係る配線の一端として用いられる。

さらに、センサダイ23411には、ロジックダイ23412との電気的接続に用いられるコンタクト23441が形成されている。コンタクト23441は、ロジックダイ23412のコンタクト23451に接続されるとともに、センサダイ23411のアルミパッド23442にも接続されている。

そして、センサダイ23411には、センサダイ23411の裏面側（上側）からアルミパッド23442に達するようにパッド孔23443が形成されている。

本開示に係る技術は、以上のような固体撮像装置に適用することができる。

＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、
複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、
前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、
それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線と
を備える固体撮像素子。
（２）
複数の前記貫通電極は、複数枚の半導体基板が積層される積層構造において、ロジック回路が形成される回路基板を貫通するように形成される
上記（１）に記載の固体撮像素子。
（３）
複数の前記貫通電極は、複数枚の半導体基板が積層される積層構造において、画素が形成されるセンサ基板を貫通するように形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記共通開口部および前記貫通部の側面の断面形状が垂直形状に形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記共通開口部の側面の断面形状がテーパ形状に形成されるとともに、前記貫通部の側面の断面形状が垂直形状に形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（６）
前記共通開口部の側面の断面形状が垂直形状に形成されるとともに、前記貫通部の側面の断面形状が下部で垂直形状に形成され、上部でテーパ形状に形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（７）
前記共通開口部の側面の断面形状がテーパ形状に形成されるとともに、前記貫通部の側面の断面形状が下部で垂直形状に形成され、上部でテーパ形状に形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（８）
前記共通開口部および前記貫通部の側面の断面形状が、それぞれ下部で垂直形状に形成され、それぞれ上部でテーパ形状に形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（９）
前記共通開口部および前記貫通部の側面の断面形状が、それぞれテーパ形状に形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（１０）
複数の前記貫通電極には、前記配線から外部への接続に利用されるソルダーボールが形成される
上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１１）
複数の前記貫通電極には、前記配線から外部への接続に利用される平面電極パッドが形成される
上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１２）
半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、
複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、
前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、
それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線と
を備える半導体装置。
（１３）
半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、
複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、
前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、
それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線と
を有する固体撮像素子を備える電子機器。
（１４）
半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで共通開口部を形成することと、
前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように複数の貫通部を形成することと、
それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って配線を形成することと
を含む製造方法。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

１１ 固体撮像素子， １２ 回路基板， １３ センサ基板， １４ ソルダーマスク， ２１ 電極パッド， ２２ 貫通電極， ３１ 共通開口部， ３２ 貫通部， ３３ 貫通電極配線， ３４ ソルダーボール， ３５ 平面電極パッド， ４１ 絶縁膜， ４２ バリアメタル層， ４３ めっきシード層， ４４ 再配線層

Claims (14)

1. 半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、
   複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、
   前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、
   それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線と
   を備える固体撮像素子。
2. 複数の前記貫通電極は、複数枚の半導体基板が積層される積層構造において、ロジック回路が形成される回路基板を貫通するように形成される
   請求項１に記載の固体撮像素子。
3. 複数の前記貫通電極は、複数枚の半導体基板が積層される積層構造において、画素が形成されるセンサ基板を貫通するように形成される
   請求項１に記載の固体撮像素子。
4. 前記共通開口部および前記貫通部の側面の断面形状が垂直形状に形成されている
   請求項１に記載の固体撮像素子。
5. 前記共通開口部の側面の断面形状がテーパ形状に形成されるとともに、前記貫通部の側面の断面形状が垂直形状に形成されている
   請求項１に記載の固体撮像素子。
6. 前記共通開口部の側面の断面形状が垂直形状に形成されるとともに、前記貫通部の側面の断面形状が下部で垂直形状に形成され、上部でテーパ形状に形成されている
   請求項１に記載の固体撮像素子。
7. 前記共通開口部の側面の断面形状がテーパ形状に形成されるとともに、前記貫通部の側面の断面形状が下部で垂直形状に形成され、上部でテーパ形状に形成されている
   請求項１に記載の固体撮像素子。
8. 前記共通開口部および前記貫通部の側面の断面形状が、それぞれ下部で垂直形状に形成され、それぞれ上部でテーパ形状に形成されている
   請求項１に記載の固体撮像素子。
9. 前記共通開口部および前記貫通部の側面の断面形状が、それぞれテーパ形状に形成されている
   請求項１に記載の固体撮像素子。
10. 複数の前記貫通電極には、前記配線から外部への接続に利用されるソルダーボールが形成される
    請求項１に記載の固体撮像素子。
11. 複数の前記貫通電極には、前記配線から外部への接続に利用される平面電極パッドが形成される
    請求項１に記載の固体撮像素子。
12. 半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、
    複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、
    前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、
    それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線と
    を備える半導体装置。
13. 半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極と、
    複数の前記貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで形成される共通開口部と、
    前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように形成される複数の貫通部と、
    それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って形成される配線と
    を有する固体撮像素子を備える電子機器。
14. 半導体基板の第１の主平面から、第２の主平面側に設けられた複数の電極パッドそれぞれに対して電気的に接続する複数の貫通電極が形成される領域である貫通電極形成領域にて、前記第１の主平面から前記電極パッドまでの深さよりも浅い深さで共通開口部を形成することと、
    前記共通開口部において複数の前記電極パッドそれぞれまで貫通するように複数の貫通部を形成することと、
    それぞれの前記貫通電極に対応して前記電極パッドから前記第１の主平面まで前記共通開口部および前記貫通部に沿って配線を形成することと
    を含む製造方法。

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