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JP2019149491A - Printed wiring board - Google Patents

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JP2019149491A
JP2019149491A JP2018034092A JP2018034092A JP2019149491A JP 2019149491 A JP2019149491 A JP 2019149491A JP 2018034092 A JP2018034092 A JP 2018034092A JP 2018034092 A JP2018034092 A JP 2018034092A JP 2019149491 A JP2019149491 A JP 2019149491A
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JP
Japan
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metal post
land
electronic component
layer
wiring board
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Application number
JP2018034092A
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Japanese (ja)
Inventor
台蔵茂外也
Motoya Daizo
黒田展久
Nobuhisa Kuroda
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Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
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Publication date
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Abstract

To provide a printed wiring board with increased information transmission speed between electronic components.SOLUTION: The outer diameter d1 of a first via land 34R is smaller than the outer diameter d4 of a metal post forming land 58R such that the number of first wirings 34L between the first via lands 34R is larger than the number of second wirings 58L between the metal post forming lands 58R. Since the number of first wirings 34L on the inner layer side can be increased, the information transmission speed between a first electronic component 90A and a second electronic component 90M can be increased.SELECTED DRAWING: Figure 1

Description

本発明は、第１電子部品と第２電子部品とを搭載するプリント配線板に関する。 The present invention relates to a printed wiring board on which a first electronic component and a second electronic component are mounted.

特許文献１は、絶縁層の表面から突出するビア導体の一部を電子部品に接続させるバンプとする配線基板を開示している。突出するビア導体の一部は、絶縁層内に位置するビア導体よりも幅広に形成されている。 Patent Document 1 discloses a wiring board that uses bumps that connect a part of a via conductor protruding from the surface of an insulating layer to an electronic component. A part of the protruding via conductor is formed wider than the via conductor located in the insulating layer.

特開２０１０−３４３２４号公報JP 2010-34324 A

[特許文献１の課題]
特許文献１では、外層、内層でビアランド径が同一であると推測される。ここで、外層、内層でビアランド径が同一であると、内層において外層よりも配線密度を高めることが難しいと考えられる。 [Problems of Patent Document 1]
In Patent Document 1, it is estimated that the via land diameter is the same in the outer layer and the inner layer. Here, when the via land diameter is the same in the outer layer and the inner layer, it is considered difficult to increase the wiring density in the inner layer as compared with the outer layer.

本発明に係るプリント配線板は、第１電子部品と第２電子部品が搭載される。そして、第１ビアランドと第１配線とを備える第１導体層と、前記第１導体層上の樹脂絶縁層と、
前記第１電子部品を搭載するための金属ポストの形成される金属ポスト形成ランドと、前記第２電子部品を搭載するためのバンプの形成されるパッド形成ランドと、第２配線と、を有する前記樹脂絶縁層上の第２導体層と、前記樹脂絶縁層を貫通し、前記第１ビアランドと前記金属ポスト形成ランドを接続するビア導体と、前記パッド形成ランド上にパッドを露出させる開口を有し、前記樹脂絶縁層及び前記第２導体層を被覆するソルダーレジスト層と、を有し、前記金属ポストは前記ソルダーレジスト層から突出し、前記金属ポスト形成ランドの形成される部位の前記ソルダーレジスト層よりも、前記開口の形成される部位の前記ソルダーレジスト層の厚みが厚く、前記第１ビアランドと前記第１ビアランドとの間の前記第１配線の数が、前記金属ポスト形成ランドと前記金属ポスト形成ランドとの間の前記第２配線の数よりも多くなるように、前記第１ビアランドの径は、前記金属ポスト形成ランドの径よりも小さい。 In the printed wiring board according to the present invention, the first electronic component and the second electronic component are mounted. A first conductor layer including a first via land and a first wiring; a resin insulating layer on the first conductor layer;
A metal post forming land on which a metal post for mounting the first electronic component is formed; a pad forming land on which a bump for mounting the second electronic component is formed; and a second wiring. A second conductor layer on the resin insulating layer; a via conductor that penetrates the resin insulating layer and connects the first via land and the metal post forming land; and an opening that exposes the pad on the pad forming land. A solder resist layer that covers the resin insulation layer and the second conductor layer, and the metal post protrudes from the solder resist layer and is formed from the solder resist layer at a portion where the metal post formation land is formed. Also, the thickness of the solder resist layer at the portion where the opening is formed is thick, and the number of the first wirings between the first via land and the first via land is: Serial to be larger than the number of the second wiring between the metal post forming lands and the metal post forming lands, the diameter of the first via land is smaller than the diameter of the metal post forming lands.

[実施形態の効果]
本発明の実施形態によれば、第１ビアランドと第１ビアランドとの間の第１配線の数が、金属ポスト形成ランドと金属ポスト形成ランドとの間の第２配線の数よりも多くなるように、第１ビアランドの径は、金属ポスト形成ランドの径よりも小さい。内層側の第１配線数を多くできるので、第１電子部品と第２電子部品との接続配線の数を増やし第１電子部品と第２電子部品との間の情報伝達量を増大させることができる。また、第１電子部品は、金属ポストを介して接続するため、高密度実装の第１電子部品を搭載することができる。相対的に径の大きなパッド用の開口が形成され、強度が低下する部位のソルダーレジスト層の厚みを、相対的に径の小さな金属ポストが貫通し、強度低下の小さい部位のソルダーレジスト層の厚みよりも厚くすることで、第２電子部品との接続信頼性を向上させることができる。 [Effect of the embodiment]
According to the embodiment of the present invention, the number of first wirings between the first via land and the first via land is larger than the number of second wirings between the metal post forming land and the metal post forming land. In addition, the diameter of the first via land is smaller than the diameter of the metal post forming land. Since the number of first wirings on the inner layer side can be increased, the number of connection wirings between the first electronic component and the second electronic component can be increased to increase the amount of information transmitted between the first electronic component and the second electronic component. it can. Further, since the first electronic component is connected via the metal post, the first electronic component with high-density mounting can be mounted. The thickness of the solder resist layer in the portion where the opening for the pad having a relatively large diameter is formed and the strength decreases, and the thickness of the solder resist layer in the portion where the metal post having a relatively small diameter penetrates and the strength decrease is small. By increasing the thickness, the connection reliability with the second electronic component can be improved.

図１（Ａ）は本発明の実施形態に係るプリント配線板の断面図であり、図１（Ｂ）は実施形態のプリント配線板の応用例の断面図であり、図１（Ｃ）はプリント配線板の要部の断面図である。1A is a cross-sectional view of a printed wiring board according to an embodiment of the present invention, FIG. 1B is a cross-sectional view of an application example of the printed wiring board of the embodiment, and FIG. It is sectional drawing of the principal part of a wiring board. 図２（Ａ）は第１実施形態のプリント配線板の第１導体層の平面図であり、図２（Ｂ）は第２導体層の平面図である。FIG. 2A is a plan view of the first conductor layer of the printed wiring board according to the first embodiment, and FIG. 2B is a plan view of the second conductor layer.

図１（Ａ）は本発明の実施形態に係るプリント配線板の断面図であり、図１（Ｂ）は実施形態のプリント配線板の応用例の断面図である。
プリント配線板１０は、第１電子部品（例えば、ロジックチップ）９０Ａと第２電子部品（例えば、メモリーチップ）９０Ｍを搭載し、該第１電子部品９０Ａと第２電子部品９０Ｍ間でデータ伝送を行わせるものである。第２電子部品９０Ｍは、第１電子部品９０Ａの回りに複数個搭載されている。 FIG. 1A is a cross-sectional view of a printed wiring board according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view of an application example of the printed wiring board of the embodiment.
The printed wiring board 10 includes a first electronic component (for example, a logic chip) 90A and a second electronic component (for example, a memory chip) 90M, and transmits data between the first electronic component 90A and the second electronic component 90M. It is what you want to do. A plurality of second electronic components 90M are mounted around the first electronic component 90A.

プリント配線板１０は、第１ビアランド３４Ｒとパッドビアランド３４Ｐと第１配線３４Ｌとを備える第１導体層３４を有する。第１導体層３４上に、電子部品９０Ａ、９０Ｍ側の第１面Ｆと第１面と反対側の第２面Ｓとを有する樹脂絶縁層５０が形成されている。樹脂絶縁層５０上に、第１電子部品９０Ａを搭載するための金属ポスト６２の形成される金属ポスト形成ランド５８Ｒと、第２電子部品９０Ｍを搭載するためのパッド７４の形成されるパッド形成ランド５８Ｐと、第２配線５８Ｌと、を有する第２導体層５８が形成されている。樹脂絶縁層５０には、樹脂絶縁層を貫通し第１ビアランド３４Ｒと金属ポスト形成ランド５８Ｒを接続する第１ビア導体６０Ｒと、パッドビアランド３４Ｐとパッド形成ランド５８Ｐを接続するパッドビア導体６０Ｐとが形成されている。樹脂絶縁層５０及び第２導体層５８上には、パッド形成ランド５８Ｐ上にパッド７４を露出させる開口７２を有するソルダーレジスト層７０が形成されている。図１（Ｂ）に示されるようにパッド７４上の半田バンプ７６を介して第２電子部品９０Ｍは実装される。樹脂絶縁層５０の第２面Ｓ側には、外部基板にプリント配線板１０を実装されるための図示されない樹脂絶縁層、ビア導体、導体層が形成されている。 The printed wiring board 10 includes a first conductor layer 34 including a first via land 34R, a pad via land 34P, and a first wiring 34L. On the first conductor layer 34, a resin insulating layer 50 having a first surface F on the electronic component 90A, 90M side and a second surface S opposite to the first surface is formed. On the resin insulating layer 50, a metal post forming land 58R in which a metal post 62 for mounting the first electronic component 90A is formed and a pad forming land in which a pad 74 for mounting the second electronic component 90M is formed. A second conductor layer 58 having 58P and a second wiring 58L is formed. The resin insulating layer 50 includes a first via conductor 60R that passes through the resin insulating layer and connects the first via land 34R and the metal post forming land 58R, and a pad via conductor 60P that connects the pad via land 34P and the pad forming land 58P. Is formed. On the resin insulation layer 50 and the second conductor layer 58, a solder resist layer 70 having an opening 72 for exposing the pad 74 is formed on the pad formation land 58P. As shown in FIG. 1B, the second electronic component 90M is mounted via the solder bumps 76 on the pads 74. On the second surface S side of the resin insulation layer 50, a resin insulation layer, a via conductor, and a conductor layer (not shown) for mounting the printed wiring board 10 on the external substrate are formed.

図１（Ｃ）はプリント配線板の要部を示す。
第１ビアランド３４Ｒ−第１ビアランド３４Ｒ間、第１ビア導体６０Ｒ−第１ビア導体６０Ｒ間、金属ポスト形成ランド５８Ｒ−金属ポスト形成ランド５８Ｒ間、金属ポスト６２−金属ポスト６２間のピッチＰ１は８０μｍである。第１ビアランド３４Ｒの外径ｄ１は５４μｍである。第１ビアランド３４Ｒ、即ち、第１導体層３４の厚みｔ１は５μｍである。金属ポスト形成ランド５８Ｒの外径ｄ４は６４μｍである。金属ポスト形成ランド５８Ｒ、即ち、第２導体層５８の厚みｔ２は５μｍである。第１導体層３４と第２導体層５８との絶縁距離Ｓ３は１５μｍである。第１ビア導体６０Ｒの樹脂絶縁層５０の上面における外径ｄ２は３０μｍである。金属ポスト６２の外径ｄ３は４０μｍである。金属ポスト６２の高さｔ５は１０μｍである。金属ポスト６２の形成される金属ポスト形成ランド５８Ｒ上（部位α）のソルダーレジスト層７０の厚みｔ４は５μｍで、金属ポスト６２のソルダーレジスト層７０からの突出高さｔ３は５μｍである。パッド７４を露出する開口７２の周囲（部位β）では、ソルダーレジスト層７０の厚みｔ６は１１μｍである。金属ポスト形成ランド５８Ｒ上（部位α）のソルダーレジスト層７０の厚みｔ４と開口７２の周囲（部位β）のソルダーレジスト層７０の厚みｔ６とでは、差ｔ７が６μｍある。金属ポスト形成ランド５８Ｒ（部位α）上のソルダーレジスト層７０と開口７２の周囲（部位β）との間のソルダーレジスト層７０に段差７０Ｓが形成されている。ソルダーレジスト層７０の開口７２の形成される周囲（部位β）の高さは、金属ポスト６２の頂部６２Ｔの高さよりも高い。第１ビア導体６０Ｒの樹脂絶縁層５０の上面における外径ｄ２は、金属ポスト６２の外径ｄ３よりも小さい。金属ポスト６２を介して第１電子部品９０Ａ側からの応力を受ける金属ポスト形成ランド５８Ｒの外径ｄ４を大きくしているため、第１ビア導体６０Ｒの外径ｄ２を小さくすることができる。 FIG. 1C shows a main part of the printed wiring board.
A pitch P1 between the first via land 34R and the first via land 34R, between the first via conductor 60R and the first via conductor 60R, between the metal post forming land 58R and the metal post forming land 58R, and between the metal post 62 and the metal post 62 is 80 μm. It is. The outer diameter d1 of the first via land 34R is 54 μm. The first via land 34R, that is, the thickness t1 of the first conductor layer 34 is 5 μm. The outer diameter d4 of the metal post forming land 58R is 64 μm. The metal post forming land 58R, that is, the thickness t2 of the second conductor layer 58 is 5 μm. The insulation distance S3 between the first conductor layer 34 and the second conductor layer 58 is 15 μm. The outer diameter d2 of the first via conductor 60R on the upper surface of the resin insulation layer 50 is 30 μm. The outer diameter d3 of the metal post 62 is 40 μm. The height t5 of the metal post 62 is 10 μm. The thickness t4 of the solder resist layer 70 on the metal post forming land 58R (site α) where the metal post 62 is formed is 5 μm, and the protruding height t3 of the metal post 62 from the solder resist layer 70 is 5 μm. In the periphery (part β) of the opening 72 exposing the pad 74, the thickness t6 of the solder resist layer 70 is 11 μm. The difference t7 is 6 μm between the thickness t4 of the solder resist layer 70 on the metal post forming land 58R (part α) and the thickness t6 of the solder resist layer 70 around the opening 72 (part β). A step 70S is formed in the solder resist layer 70 between the solder resist layer 70 on the metal post forming land 58R (part α) and the periphery of the opening 72 (part β). The height of the periphery (part β) where the opening 72 of the solder resist layer 70 is formed is higher than the height of the top portion 62T of the metal post 62. The outer diameter d2 of the first via conductor 60R on the upper surface of the resin insulating layer 50 is smaller than the outer diameter d3 of the metal post 62. Since the outer diameter d4 of the metal post forming land 58R that receives stress from the first electronic component 90A side through the metal post 62 is increased, the outer diameter d2 of the first via conductor 60R can be decreased.

金属ポスト６２を介して第１電子部品９０Ａ側からの応力を受ける金属ポスト形成ランド５８Ｒの外径ｄ４は、応力を直接は受けない第１ビアランド３４Ｒの外径ｄ１よりも大きい。ピッチＰ１（８０μｍ）で配置された外径ｄ４（６４μｍ）の金属ポスト形成ランド５８Ｒ−金属ポスト形成ランド５８Ｒ間のスペース間隔Ｓ２は１６μｍになる。金属ポスト形成ランド５８Ｒ−金属ポスト形成ランド５８Ｒ間のスペース間隔Ｓ２（１６μｍ）に、線幅ｗ２（４μｍ）の第２配線５８Ｌが１本、スペース幅（最小スペース幅）ｓ２（６μｍ）で配置される。即ち、線幅ｗ２（４μｍ）、スペース幅ｓ２（６μｍ）の第２配線５８Ｌが１本設けられるように、金属ポスト形成ランド５８Ｒ−金属ポスト形成ランド５８Ｒのスペース間隔Ｓ２（１６μｍ）が設けられる。 The outer diameter d4 of the metal post forming land 58R that receives stress from the first electronic component 90A side via the metal post 62 is larger than the outer diameter d1 of the first via land 34R that does not receive stress directly. The space interval S2 between the metal post forming land 58R and the metal post forming land 58R having the outer diameter d4 (64 μm) arranged at the pitch P1 (80 μm) is 16 μm. In the space interval S2 (16 μm) between the metal post forming land 58R and the metal post forming land 58R, one second wiring 58L having a line width w2 (4 μm) is arranged with a space width (minimum space width) s2 (6 μm). The That is, the space interval S2 (16 μm) between the metal post forming land 58R and the metal post forming land 58R is provided so that one second wiring 58L having a line width w2 (4 μm) and a space width s2 (6 μm) is provided.

図２（Ｂ）は、第２導体層５８の平面図である。
ピッチＰ１（８０μｍ）で配置された金属ポスト形成ランド５８Ｒ−金属ポスト形成ランド５８Ｒ間のスペース間隔Ｓ２（１６μｍ）に線幅ｗ２（４μｍ）、スペース幅ｓ２（６μｍ）の第２配線５８Ｌが１本設けられる。 FIG. 2B is a plan view of the second conductor layer 58.
One second wiring 58L having a line width w2 (4 μm) and a space width s2 (6 μm) in the space interval S2 (16 μm) between the metal post forming land 58R and the metal post forming land 58R arranged at the pitch P1 (80 μm). Provided.

第１ビアランド３４Ｒの外径ｄ１は、金属ポスト６２を介して第１電子部品９０Ａ側からの応力を直接受ける金属ポスト形成ランド５８Ｒの外径ｄ４より小さくすることができる。金属ポスト形成ランド５８Ｒ−金属ポスト形成ランド５８Ｒ間と同一のピッチＰ１（８０μｍ）で配置された外径ｄ１（５４μｍ）の第１ビアランド３４Ｒ−第１ビアランド３４Ｒ間のスペース間隔Ｓ１は２６μｍになる。第１ビアランド３４Ｒ−第１ビアランド３４Ｒ間のスペース間隔Ｓ１（２６μｍ）に、第２導体層５８の第２配線５８Ｌの線幅ｗ２と等しい線幅ｗ１（４μｍ）の第１配線３４Ｌが２本、第２導体層５８の第２配線５８Ｌのスペース幅ｓ２と等しいスペース幅（最小スペース幅）ｓ１（６μｍ）で配置される。即ち、線幅ｗ１（４μｍ）、スペース幅ｓ１（６μｍ）の第１配線３４Ｌが２本設けられるように、第１ビアランド３４Ｒ−第１ビアランド３４Ｒ間のスペース間隔Ｓ１（２６μｍ）が設けられる。 The outer diameter d1 of the first via land 34R can be made smaller than the outer diameter d4 of the metal post forming land 58R that directly receives the stress from the first electronic component 90A side via the metal post 62. The space interval S1 between the first via land 34R and the first via land 34R having the outer diameter d1 (54 μm) arranged at the same pitch P1 (80 μm) as that between the metal post forming land 58R and the metal post forming land 58R is 26 μm. In the space interval S1 (26 μm) between the first via land 34R and the first via land 34R, two first wirings 34L having a line width w1 (4 μm) equal to the line width w2 of the second wiring 58L of the second conductor layer 58, The second conductor layer 58 is arranged with a space width (minimum space width) s1 (6 μm) equal to the space width s2 of the second wiring 58L. That is, the space interval S1 (26 μm) between the first via land 34R and the first via land 34R is provided so that two first wirings 34L having a line width w1 (4 μm) and a space width s1 (6 μm) are provided.

図２（Ａ）は、第１導体層３４の平面図である。
ピッチＰ１（８０μｍ）で配置された第１ビアランド３４Ｒ−第１ビアランド３４Ｒ間のスペース間隔Ｓ１（２６μｍ）に線幅ｗ１（４μｍ）、スペース幅ｓ１（６μｍ）の第１配線３４Ｌが２本設けられる。 FIG. 2A is a plan view of the first conductor layer 34.
Two first wirings 34L having a line width w1 (4 μm) and a space width s1 (6 μm) are provided in the space interval S1 (26 μm) between the first via land 34R and the first via land 34R arranged at the pitch P1 (80 μm). .

第１導体層の第１配線３４Ｌには、第１電子部品９０Ａと第２電子部品９０Ｍとの間のデータ伝送用の専用配線が含まれる。ここで、内層に設けられる専用配線の一部は上層（第２導体層５８）と図示しない下層にベタ層が設けられ、マイクロストリップ構造にしてノイズが遮断されている。実施形態のプリント配線板１０によれば、第１ビアランド３４Ｒと第１ビアランド３４Ｒとの間の第１配線３４Ｌの数が、金属ポスト形成ランド５８Ｒと金属ポスト形成ランド５８Ｒとの間の第２配線５８Ｌの数よりも多くなるように、第１ビアランド３４Ｒの外径ｄ１は、金属ポスト形成ランド５８Ｒの外径ｄ４よりも小さい。内層側の第１配線３４Ｌの配線数を多くできるので、第１電子部品９０Ａと第２電子部品９０Ｍとの接続配線の数を増やし第１電子部品９０Ａと第２電子部品９０Ｍとの間の情報伝達量を増大させ、情報伝達速度を高めることができる。 The first wiring 34L of the first conductor layer includes a dedicated wiring for data transmission between the first electronic component 90A and the second electronic component 90M. Here, a part of the dedicated wiring provided in the inner layer is provided with an upper layer (second conductor layer 58) and a solid layer not shown in the figure, and a microstrip structure is used to block noise. According to the printed wiring board 10 of the embodiment, the number of the first wirings 34L between the first via land 34R and the first via land 34R is the second wiring between the metal post forming land 58R and the metal post forming land 58R. The outer diameter d1 of the first via land 34R is smaller than the outer diameter d4 of the metal post forming land 58R so as to be larger than the number of 58L. Since the number of wirings of the first wiring 34L on the inner layer side can be increased, the number of connection wirings between the first electronic component 90A and the second electronic component 90M is increased, and information between the first electronic component 90A and the second electronic component 90M. The amount of transmission can be increased and the information transmission speed can be increased.

実施形態のプリント配線板１０で、第１電子部品９０Ａは、金属ポスト６２を介して接続するため、高密度実装の第１電子部品９０Ａを搭載することができる。金属ポスト６２よりも相対的に径の大きなパッド７４用の開口７２が形成され、強度が低下する部位βのソルダーレジスト層７０の厚みを、相対的に径の小さな金属ポスト６２が貫通し、強度低下の小さい部位αのソルダーレジスト層７０の厚みよりも厚くすることで、ソルダーレジスト層が７０が剥がれ難くなり、第２電子部品９０Ｍとの接続信頼性を向上させることができる。金属ポスト６２が貫通する部位αのソルダーレジスト層７０の厚みを薄くすることで、金属ポスト６２の高さを低くし、第１電子部品９０Ａとプリント配線板１０との間の配線長を短縮し、熱伝導性を高めている。 In the printed wiring board 10 of the embodiment, since the first electronic component 90A is connected via the metal post 62, the first electronic component 90A with high-density mounting can be mounted. An opening 72 for the pad 74 having a relatively larger diameter than the metal post 62 is formed, and the metal post 62 having a relatively small diameter penetrates through the thickness of the solder resist layer 70 at the portion β where the strength is reduced. By making it thicker than the thickness of the solder resist layer 70 of the portion α where the decrease is small, the solder resist layer 70 becomes difficult to peel off, and the connection reliability with the second electronic component 90M can be improved. By reducing the thickness of the solder resist layer 70 in the portion α through which the metal post 62 penetrates, the height of the metal post 62 is reduced, and the wiring length between the first electronic component 90A and the printed wiring board 10 is shortened. , Increase thermal conductivity.

３４Ｒ 第１ビアランド
３４Ｌ 第１配線
３４ 第１導体層
５０ 樹脂絶縁層
５８Ｒ 金属ポスト形成ランド
５８Ｌ 第２配線
５８ 第２導体層
６０ ビア導体
６２ 金属ポスト
７０ ソルダーレジスト層
７４ パッド 34R 1st via land 34L 1st wiring 34 1st conductor layer 50 resin insulation layer 58R metal post formation land 58L 2nd wiring 58 2nd conductor layer
60 Via conductor 62 Metal post 70 Solder resist layer 74 Pad

Claims (8)

第１電子部品と第２電子部品が搭載されるプリント配線板であって、
第１ビアランドと第１配線とを備える第１導体層と、
前記第１導体層上の樹脂絶縁層と、
前記第１電子部品を搭載するための金属ポストの形成される金属ポスト形成ランドと、前記第２電子部品を搭載するためのバンプの形成されるパッド形成ランドと、第２配線と、を有する前記樹脂絶縁層上の第２導体層と、
前記樹脂絶縁層を貫通し、前記第１ビアランドと前記金属ポスト形成ランドを接続するビア導体と、
前記パッド形成ランド上にパッドを露出させる開口を有し、前記樹脂絶縁層及び前記第２導体層を被覆するソルダーレジスト層と、を有し、
前記金属ポストは前記ソルダーレジスト層から突出し、
前記金属ポスト形成ランドの形成される部位の前記ソルダーレジスト層よりも、前記開口の形成される部位の前記ソルダーレジスト層の厚みが厚く、
前記第１ビアランドと前記第１ビアランドとの間の前記第１配線の数が、前記金属ポスト形成ランドと前記金属ポスト形成ランドとの間の前記第２配線の数よりも多くなるように、前記第１ビアランドの径は、前記金属ポスト形成ランドの径よりも小さい。 A printed wiring board on which the first electronic component and the second electronic component are mounted,
A first conductor layer comprising a first via land and a first wiring;
A resin insulation layer on the first conductor layer;
A metal post forming land on which a metal post for mounting the first electronic component is formed; a pad forming land on which a bump for mounting the second electronic component is formed; and a second wiring. A second conductor layer on the resin insulation layer;
A via conductor that penetrates through the resin insulating layer and connects the first via land and the metal post forming land;
An opening for exposing a pad on the pad forming land, and a solder resist layer covering the resin insulating layer and the second conductor layer,
The metal post protrudes from the solder resist layer,
The thickness of the solder resist layer at the site where the opening is formed is thicker than the solder resist layer at the site where the metal post forming land is formed,
The number of the first wirings between the first via land and the first via land is larger than the number of the second wirings between the metal post forming land and the metal post forming land. The diameter of the first via land is smaller than the diameter of the metal post forming land. 請求項１のプリント配線板であって、
前記第１配線と前記第２配線との配線幅、スペース幅は等しい。 The printed wiring board according to claim 1,
The first wiring and the second wiring have the same wiring width and space width. 請求項１又は請求項２のプリント配線板であって、
前記ビア導体の前記樹脂絶縁層の上面における径は、前記金属ポストの径よりも小さい。 The printed wiring board according to claim 1 or 2,
The diameter of the via conductor on the upper surface of the resin insulating layer is smaller than the diameter of the metal post. 請求項１〜請求項３のいずれか１のプリント配線板であって、
前記ソルダーレジスト層は、前記金属ポスト形成ランドの形成される部位と、前記開口の形成される部位との間に段差を有する。 A printed wiring board according to any one of claims 1 to 3,
The solder resist layer has a step between a portion where the metal post forming land is formed and a portion where the opening is formed. 請求項１〜請求項４のいずれか１のプリント配線板であって、
前記第１配線には、前記第１電子部品と前記第２電子部品とを接続する専用配線が含まれる。 The printed wiring board according to any one of claims 1 to 4,
The first wiring includes a dedicated wiring for connecting the first electronic component and the second electronic component. 請求項１〜請求項５のいずれか１のプリント配線板であって、
前記ソルダーレジスト層の前記開口の形成される部位の高さが、前記金属ポストの頂部の高さよりも高い。 A printed wiring board according to any one of claims 1 to 5,
The height of the part where the opening is formed in the solder resist layer is higher than the height of the top of the metal post. 請求項１〜請求項６のいずれか１のプリント配線板であって、
前記第１電子部品はロジックチップであり、
前記第２電子部品はメモリチップである。 A printed wiring board according to any one of claims 1 to 6,
The first electronic component is a logic chip;
The second electronic component is a memory chip. 請求項７のプリント配線板であって、
前記メモリチップは、前記ロジックチップの回りに複数個搭載される。 The printed wiring board according to claim 7,
A plurality of the memory chips are mounted around the logic chip.
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