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JP2019145191A - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

半導体記憶装置及び半導体記憶装置の制御方法 Download PDF

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悠介 東
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Abstract

【課題】読み出し特性の向上を可能とする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１ないし第４の導電層と、ｎ型半導体領域と、第１ないし第４の導電層を貫通し、ｎ型半導体領域とｐ型半導体領域との間に設けられ、不純物濃度がｎ型半導体領域の不純物濃度及びｐ型半導体領域の不純物濃度よりも低い半導体層と、第１ないし第４の電荷蓄積領域と、第１ないし第４の導電層に印加する電圧を制御し、第１の読み出しシークエンスと、第１の読み出しシークエンスと異なる第２の読み出しシークエンスを実行する電圧制御回路と、第１の読み出しシークエンスで読み出された第１のデータと、第２の読み出しシークエンスで読み出された第２のデータを比較する比較回路と、第１のデータと第２のデータのいずれが真値かを判定する判定回路と、を備え、第１の読み出しシークエンスのオフ電圧と第２の読み出しシークエンスのオフ電圧は異なる値である。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリの読み出し特性を向上させるため、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリが提案されている。ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリは、メモリセルトランジスタが急峻なサブスレショルドスロープを有するため、読み出し特性が向上する。３次元ＮＡＮＤフラッシュメモリの高性能化を実現するため、ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリの読み出し特性が更に向上することが期待される。
米国特許出願公開第２０１６／０００５４７９号明細書
本発明が解決しようとする課題は、読み出し特性の向上を可能とする半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、第１の導電層と、前記第１の導電層の上の第２の導電層と、前記第２の導電層の上の第３の導電層と、前記第３の導電層の上の第４の導電層と、ｎ型半導体領域と、前記ｎ型半導体領域よりも前記第４の導電層に近いｐ型半導体領域と、前記第１の導電層、前記第２の導電層、前記第３の導電層、及び、前記第４の導電層を貫通し、前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられ、不純物濃度が前記ｎ型半導体領域の不純物濃度及び前記ｐ型半導体領域の不純物濃度よりも低い半導体層と、前記第１の導電層と前記半導体層との間に設けられた第１の電荷蓄積領域と、前記第２の導電層と前記半導体層との間に設けられた第２の電荷蓄積領域と、前記第３の導電層と前記半導体層との間に設けられた第３の電荷蓄積領域と、前記第４の導電層と前記半導体層との間に設けられた第４の電荷蓄積領域と、前記第１の導電層、前記第２の導電層、前記第３の導電層、及び、前記第４の導電層に印加する電圧を制御し、前記第２の電荷蓄積領域の中の電荷量に基づく第１のデータを読み出す第１の読み出しシークエンスと、前記第２の電荷蓄積領域の中の電荷量に基づく第２のデータを前記第１の読み出しシークエンスと異なるシークエンスで読み出す第２の読み出しシークエンスとを実行する電圧制御回路と、前記第１のデータと前記第２のデータを比較する比較回路と、前記比較回路の比較結果に基づき前記第１のデータと前記第２のデータのいずれが真値かを判定する判定回路と、を備え、前記第１の読み出しシークエンス及び前記第２の読み出しシークエンスは、前記第２の導電層へのオフ電圧の印加を含むオフステップと、前記第２の導電層への前記オフ電圧よりも高い読み出し電圧の印加を含む読み出しステップを有し、前記第１の読み出しシークエンスの前記オフ電圧と前記第２の読み出しシークエンスの前記オフ電圧は異なる値である。
第１の実施形態の半導体記憶装置のブロック図。 第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリストリングの模式断面図。 第１の実施形態のデータの読み出しシークエンスを説明する模式図。 第１の実施形態のデータの読み出しシークエンスのタイミングチャート。 第１の実施形態のデータの読み出しシークエンスを説明する模式図。 第１の実施形態の読み出しシークエンスを説明するバンド図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体記憶装置のメモリセルＭＣの模式断面図。 第２の実施形態の半導体記憶装置のブロック図。 第２の実施形態の半導体記憶装置の基本動作の説明図。 第２の実施形態の半導体記憶装置の基本動作の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中、「電圧」とは、別段の定義をしないかぎり、グラウンド電位との間の電位差を意味するものとする。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の導電層と、第１の導電層の上の第２の導電層と、第２の導電層の上の第３の導電層と、第３の導電層の上の第４の導電層と、ｎ型半導体領域と、ｎ型半導体領域よりも第４の導電層に近いｐ型半導体領域と、第１の導電層、第２の導電層、第３の導電層、及び、第４の導電層を貫通し、ｎ型半導体領域とｐ型半導体領域との間に設けられ、不純物濃度がｎ型半導体領域の不純物濃度及びｐ型半導体領域の不純物濃度よりも低い半導体層と、第１の導電層と半導体層との間に設けられた第１の電荷蓄積領域と、第２の導電層と半導体層との間に設けられた第２の電荷蓄積領域と、第３の導電層と半導体層との間に設けられた第３の電荷蓄積領域と、第４の導電層と半導体層との間に設けられた第４の電荷蓄積領域と、第１の導電層、第２の導電層、第３の導電層、及び、第４の導電層に印加する電圧を制御し、第２の電荷蓄積領域の中の電荷量に基づく第１のデータを読み出す第１の読み出しシークエンスと、第２の電荷蓄積領域の中の電荷量に基づく第２のデータを第１の読み出しシークエンスと異なるシークエンスで読み出す第２の読み出しシークエンスとを実行する電圧制御回路と、第１のデータと第２のデータを比較する比較回路と、比較回路の比較結果に基づき第１のデータと第２のデータのいずれが真値かを判定する判定回路と、を備え、第１の読み出しシークエンス及び第２の読み出しシークエンスは、第２の導電層へのオフ電圧の印加を含むオフステップと、第２の導電層へのオフ電圧よりも高い読み出し電圧の印加を含む読み出しステップを有し、第１の読み出しシークエンスのオフ電圧と第２の読み出しシークエンスのオフ電圧は異なる値である。
図１は、第１の実施形態の半導体記憶装置のブロック図である。図２は、第１の実施形態の半導体記憶装置のメモリセルアレイ１００の回路図である。図３は、第１の実施形態の半導体記憶装置のメモリストリングＭＳの模式断面図である。図３は、図２のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの断面を示す。
第１の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置は、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、一つのメモリセルトランジスタＭＴが複数のデータを記憶する多値メモリ（Ｍｕｌｔｉ−ｌｅｖｅｌ Ｍｅｍｏｒｙ）である。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、メモリセルアレイ１００、第１の制御回路１０１、第２の制御回路１０２、ワード線電圧制御回路１０３（電圧制御回路）、オフ電圧生成回路１０４（電圧生成回路）、第１のメモリ１１１、第２のメモリ１１２、比較回路１２０、判定回路１３０を備える。
メモリセルアレイ１００は、図２に示すようにワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第５の導電層）、ワード線ＷＬ３（第２の導電層）、ワード線ＷＬ４（第３の導電層）、ワード線ＷＬ５（第６の導電層）、ワード線ＷＬ６（第４の導電層）、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。
図２に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。
メモリセルアレイ１００は、図３に示すように、半導体基板１０、層間絶縁層１２（絶縁層）、第１ないし第６のワード線ＷＬ１〜ＷＬ６、ｎ型半導体領域２０、ｐ型半導体領域２２、半導体層２４、電荷蓄積膜２６、ビット線ＢＬを備える。電荷蓄積膜２６は、電荷蓄積領域２６ａ（第１の電荷蓄積領域）、電荷蓄積領域２６ｂ、電荷蓄積領域２６ｃ（第２の電荷蓄積領域）、電荷蓄積領域２６ｄ（第３の電荷蓄積領域）、電荷蓄積領域２６ｅ、電荷蓄積領域２６ｆ（第４の電荷蓄積領域）を含む。
半導体基板１０は、例えば、単結晶のｐ型シリコン基板である。半導体基板１０は、例えば、ボロン（Ｂ）をｐ型不純物として含有する。
ワード線ＷＬ１〜ＷＬ６は、半導体基板１０の上に設けられる。ワード線ＷＬ１〜ＷＬ６は、板状の導電層である。ワード線ＷＬ１〜ＷＬ６は、それぞれの間に層間絶縁層１２を挟んで積層される。ワード線ＷＬ１〜ＷＬ６は、ｚ方向に積層される。ワード線ＷＬ１〜ＷＬ６は、ｚ方向に積層される。ワード線ＷＬ１〜ＷＬ６は、メモリセルトランジスタＭＴの制御電極として機能する。
ワード線ＷＬ１〜ＷＬ６は、例えば、導電性不純物を含む多結晶シリコンである。また、ワード線ＷＬ１〜ＷＬ６は、例えば、金属である。層間絶縁層１２は、例えば、酸化シリコンである。
ｎ型半導体領域２０は、半導体基板１０の中に設けられる。ｎ型半導体領域２０は、ｎ型不純物を含む。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｎ型半導体領域２０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。ｎ型半導体領域２０は、共通ソース線ＣＳＬとして機能する。ｎ型半導体領域２０を、半導体基板１０と独立した領域として設けることも可能である。
ｐ型半導体領域２２は、ｎ型半導体領域２０よりもワード線ＷＬ６（第４の導電層）に近い。ｐ型半導体領域２２は、半導体層２４のビット線ＢＬ側にある。
ｐ型半導体領域２２は、ｐ型不純物を含む。ｐ型半導体領域２２は、例えば、ｐ型不純物を含む多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域２２のｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
半導体層２４は、ｎ型半導体領域２０とｐ型半導体領域２２との間に設けられる。半導体層２４は、ｎ型半導体領域２０及びｐ型半導体領域２２に接する。半導体層２４は、第１ないし第６のワード線ＷＬ１〜ＷＬ６を貫通する。半導体層２４は、ｚ方向に伸長する。半導体層２４は、例えば、柱状又は円筒状である。半導体層２４は、第１ないし第６のワード線ＷＬ１〜ＷＬ６に囲まれる。
半導体層２４は、例えば、多結晶シリコンである。半導体層２４のｎ型不純物濃度は、ｎ型半導体領域２０のｎ型不純物濃度よりも低い。また、半導体層２４のｐ型不純物濃度は、ｐ型半導体領域２２のｐ型不純物濃度よりも低い。半導体層２４のｎ型不純物濃度及びｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３以下である。半導体層２４は、例えば、真性半導体である。
電荷蓄積膜２６は、ワード線ＷＬ１〜ＷＬ６と半導体層２４との間に設けられる。電荷蓄積膜２６は、電荷蓄積膜２６に印加される電界により、電荷蓄積膜２６の内部に電荷を蓄積する機能を有する。電荷蓄積膜２６の内部に蓄積された電荷を、電荷蓄積膜２６に段階を印加し、消去することも可能である。
電荷蓄積膜２６は、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層構造である。電荷蓄積膜２６は、例えば、窒化シリコン膜の中に電子を蓄積する。
電荷蓄積領域２６ａ（第１の電荷蓄積領域）は、ワード線ＷＬ１と半導体層２４との間に設けられる。電荷蓄積領域２６ｂは、ワード線ＷＬ２（第５の導電層）と半導体層２４との間に設けられる。電荷蓄積領域２６ｃ（第２の電荷蓄積領域）は、ワード線ＷＬ３（第２の導電層）と半導体層２４との間に設けられる。電荷蓄積領域２６ｄ（第３の電荷蓄積領域）は、ワード線ＷＬ４（第３の導電層）と半導体層２４との間に設けられる。電荷蓄積領域２６ｅは、ワード線ＷＬ５（第６の導電層）と半導体層２４との間に設けられる。電荷蓄積領域２６ｆ（第４の電荷蓄積領域）は、ワード線ＷＬ６（第４の導電層）と半導体層２４との間に設けられる。
メモリセルトランジスタＭＴは、ワード線、電荷蓄積領域、及び、半導体層２４で構成される。例えば、メモリセルトランジスタＭＴは、ワード線ＷＬ３（第２の導電層）、電荷蓄積領域２６ｃ（第２の電荷蓄積領域）、及び、半導体層２４で構成される。メモリセルトランジスタＭＴは、電荷蓄積領域の中の電荷量に基づくデータを保持する機能を備える。
メモリセルトランジスタＭＴに保持されるデータは、例えば、メモリセルトランジスタの閾値電圧である。メモリセルトランジスタＭＴは、例えば、複数のデータを記憶することが可能である。メモリセルトランジスタＭＴは、例えば、３値以上の閾値電圧を記憶することが可能である。
ビット線ＢＬは、ｐ型半導体領域２２に電気的に接続される。ビット線ＢＬは、例えば、ｐ型半導体領域２２に接する。ビット線ＢＬは、メモリセルトランジスタＭＴから読み出されたデータを伝達する機能を有する。また、ビット線ＢＬは、メモリセルトランジスタＭＴに書き込むデータを伝達する機能を有する。ビット線ＢＬは、例えば、金属である。
ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに与えられる信号に基づきメモリセルストリングＭＳを選択する機能を有する。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される信号に基づきメモリストリングＭＳを選択する機能を有する。
共通ソース線ＣＳＬには、例えば、グラウンド電位が印加される。
第１の制御回路１０１は、ワード線ＷＬ１〜ＷＬ６に接続される。第１の制御回路１０１は、所望のワード線ＷＬ１〜ＷＬ６を選択する機能を有する。第１の制御回路１０１は、選択されたワード線に、指令された電圧を印加する機能を有する。
第２の制御回路１０２は、複数のビット線ＢＬに接続される。第２の制御回路１０２は、所望のビット線ＢＬを選択する機能を有する。また、第２の制御回路１０２は、選択されたビット線ＢＬから読み出されたメモリセルトランジスタＭＴのデータをセンスする機能を有する。また、第２の制御回路１０２は、選択されたビット線ＢＬに、メモリセルトランジスタＭＴに書き込む所定のデータを転送する機能を有する。
ワード線電圧制御回路１０３は、ワード線ＷＬ１〜ＷＬ６に印加する電圧を制御する機能を有する。ワード線電圧制御回路１０３は、メモリセルトランジスタＭＴに対する第１の読み出しシークエンスと、第１の読み出しシークエンスと異なる第２の読み出しシークエンスを実行する機能を有する。ワード線電圧制御回路１０３からの指令に基づき、第１の制御回路１０１が選択されたワード線に電圧を印加する。
なお、第１の読み出しシークエンス及び第２の読み出しシークエンスは、ワード線へのオフ電圧の印加を含むオフステップと、ワード線へのオフ電圧よりも高い読み出し電圧の印加を含む読み出しステップを有する。そして、第１の読み出しシークエンスのオフ電圧と第２の読み出しシークエンスのオフ電圧は異なる値である。
オフ電圧生成回路１０４は、ワード線ＷＬ１〜ＷＬ６に印加するオフ電圧を生成する機能を有する。オフ電圧生成回路１０４は、複数の異なるレベルの電圧を生成する。オフ電圧生成回路は、負の電圧、又は、負の電圧と正の電圧の両方を生成する。オフ電圧生成回路１０４は、例えば、昇圧回路又は降圧回路である。
第１のメモリ１１１は、メモリセルトランジスタＭＴのデータを記憶する機能を有する。メモリセルトランジスタＭＴのデータは、電荷蓄積領域の中の電荷量に基づく。データは、例えば、メモリセルトランジスタＭＴの閾値電圧である。第１のメモリ１１１は、第１の読み出しシークエンスで読み出されたメモリセルトランジスタＭＴの第１のデータを記憶する。
第２のメモリ１１２は、第１のメモリ１１１と同様、メモリセルトランジスタＭＴのデータを記憶する機能を有する。データは、メモリセルトランジスタＭＴの電荷蓄積領域の中の電荷量に基づく。データは、例えば、メモリセルトランジスタＭＴの閾値電圧である。第２のメモリ１１２は、第２の読み出しシークエンスで読み出されたメモリセルトランジスタＭＴの第２のデータを記憶する。
比較回路１２０は、第１のメモリ１１１に記憶された第１のデータと、第２のメモリ１１２に記憶された第２のデータを比較する機能を備える。判定回路１３０は、比較回路１２０の比較結果に基づき第１のデータと第２のデータのいずれが真値かを判定する機能を備える。
第１の制御回路１０１、第２の制御回路１０２、ワード線電圧制御回路１０３、オフ電圧生成回路１０４、第１のメモリ１１１、第２のメモリ１１２、比較回路１２０、及び、判定回路１３０は、例えば、半導体基板１０上に形成される半導体デバイスを用いた電子回路で構成される。
次に、第１の実施形態の３次元ＮＡＮＤフラッシュメモリの基本動作について説明する。図４は、第１の実施形態のデータの読み出しシークエンスを説明するための模式図である。図５は、第１の実施形態のデータの読み出しシークエンスのタイミングチャートである。
図４は、各層、各領域の呼称（ｄｅｓｉｇｎａｔｉｏｎ）を示す。以下、選択ワード線ＳＷＬで制御されるメモリセルトランジスタＭＴのデータを読み出す場合を例に説明する。選択ワード線ＳＷＬは、図３のワード線ＷＬ３（第２の導電層）に対応する。選択ワード線ＳＷＬに隣接する隣接ワード線ＮＷＬは、図３のワード線ＷＬ４（第３の導電層）に対応する。また、２本の下部ワード線ＬＷＬは、図３のワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第５の導電層）に対応する。また、２本の上部ワード線ＵＷＬは、図３のワード線ＷＬ５（第６の導電層）、ワード線ＷＬ６（第４の導電層）に対応する。ソースは図３のｎ型半導体領域２０、ドレインは図３のｐ型半導体領域２２に対応する。
図５に示すように、メモリセルトランジスタＭＴのデータを読み出すための読み出しシークエンスは、プリチャージステップ、オフステップ、読み出しステップを備える。
図５（ａ）は、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ドレインのタイミングチャートである。図５（ｂ）は、下部ワード線ＬＷＬ、及び、上部ワード線ＵＷＬのタイミングチャートである。図５（ｃ）は、選択ワード線ＳＷＬ、及び、隣接ワード線ＮＷＬのタイミングチャートである。なお、ソースはグラウンド電位、すなわち、０Ｖに常に固定される。
プリチャージステップは、読み出しシークエンス前のメモリセルトランジスタＭＴの状態をイニシャライズするためのステップである。プリチャージステップにより、例えば、読み出し動作の不安定性が解消される。
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬ、選択ワード線ＳＷＬに正の電圧が印加される。ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬには負の電圧が印加される。隣接ワード線ＮＷＬは０Ｖである。ドレインの電圧は０Ｖである（図５中のＴａ）。
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬ、選択ワード線ＳＷＬに対向する半導体層２４に、電子が蓄積されｎ型化する。また、ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬに対向する半導体層２４に、正孔が蓄積されｐ型化する。
オフステップは、半導体層２４の中に電荷に対するエネルギー障壁を形成するためのステップである。プリチャージステップからオフステップに移行する際、ソース選択ゲート線ＳＧＳに印加する電圧を、正の電圧から０Ｖに低下させる。選択ワード線ＳＷＬに印加する電圧を、正の電圧から負の電圧に変化させる。また、隣接ワード線ＮＷＬに印加する電圧を、０Ｖから正の電圧に変化させる（図５中のＴｂ）。
選択ワード線ＳＷＬに印加する電圧を負の電圧、隣接ワード線ＮＷＬに印加する電圧を正の電圧にすることにより、半導体層２４に電荷に対するエネルギー障壁が形成される。オフステップで選択ワード線ＳＷＬに印加する電圧をオフ電圧Ｖｏｆｆと称する。
オフステップでは、半導体層２４にエネルギー障壁を形成した後、ドレインに印加する電圧を０Ｖから正の電圧にする。その後、ソース選択ゲート線ＳＧＳに印加する電圧を０Ｖから正の電圧にする（図５中のＴｃ）。
図６は、データの読み出しシークエンスを説明するための模式図である。図６は、読み出しステップの時間Ｔｃにおける、印加電圧と半導体層２４の状態とを示す模式断面図である。図６に示すように、選択ワード線ＳＷＬに印加する電圧を負の電圧にすることにより、選択ワード線ＳＷＬに対向する半導体層２４に、正孔が蓄積されｐ型化する。一方、隣接ワード線ＮＷＬに印加する電圧を正の電圧にすることにより、隣接ワード線ＮＷＬに対向する半導体層２４に、電子が蓄積されｎ型化する。したがって、ソースからドレインに向けて半導体層２４の中にｎｐｎｐのサイリスタ構造が形成される。
読み出しステップは、メモリセルトランジスタＭＴのデータを実際に読み出すステップである。選択ワード線ＳＷＬに印加する電圧を負の電圧から正の電圧にする（図５中のＴｄ）。選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が低下することにより、サイリスタ動作が生じ、ソースとドレインの間に電流が流れる。読み出しステップで選択ワード線ＳＷＬに印加する電圧を、読み出し電圧Ｖｒｅａｄと称する。読み出し電圧Ｖｒｅａｄは、オフ電圧Ｖｏｆｆよりも高い。
図７は、第１の実施形態の読み出しシークエンスを説明するためのバンド図である。図７は、オフステップの時間Ｔｃと読み出しステップの時間Ｔｄ（図５参照）における伝導帯下端と価電子帯上端のエネルギーレベルを示す。図中Ｅｇがバンドギャップエネルギーである。
時間Ｔｃでは、選択ワード線ＳＷＬに負の電圧が印加されるため、選択ワード線ＳＷＬの下に電子に対するエネルギー障壁が形成される。また、隣接ワード線ＮＷＬに正の電圧が印加されるため、隣接ワード線ＮＷＬの下に正孔に対するエネルギー障壁が形成される。電子及び正孔に対するエネルギー障壁が形成されるため、ドレインに正の電圧が印加されても電流は流れない。
時間Ｔｄでは、選択ワード線ＳＷＬに印加する電圧を負の電圧から上昇させる。このため、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が低下する（図７中の矢印（１））。電子に対するエネルギー障壁が低下するため、ソースからドレインに向けて電子が流れる（図７中の矢印（２））。電子が流れることで、隣接ワード線ＮＷＬの下の正孔に対するエネルギー障壁が低下する（図７中の矢印（３））。正孔に対するエネルギー障壁が低下するため、ドレインからソースに向けて正孔が流れる（図７中の矢印（４））。
正孔が流れることで、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が更に低下するため、ポジティブフィードバックがかかり、ドレインとソースの間に流れる電流が急峻に立ちあがる。言い換えればサイリスタ動作が生じる。最終的に、時間Ｔｄでは、電子及び正孔に対するエネルギー障壁が消滅し電流が流れ続ける。
ドレインとソースの間に流れる電流が急峻に立ちあがるため、メモリセルトランジスタＭＴのＳファクタが小さくなる。したがって、メモリセルトランジスタＭＴのデータの読み出し特性が向上する。
なお、サイリスタ動作が生じる閾値電圧は、メモリセルトランジスタＭＴの電荷蓄積領域に蓄積された電荷量に依存する。電子の蓄積量が多いと、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が高くなるため、閾値電圧は高くなる。一方、電子の蓄積量が少ないと、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が低くなるため、閾値電圧は低くなる。
電子の蓄積量を段階的に異ならせることで、メモリセルトランジスタＭＴに複数の閾値電圧を持たせることができる。複数の閾値電圧を持たせることで、メモリセルトランジスタＭＴは、多値を記憶できる。
メモリセルトランジスタＭＴへのデータの書き込みは、例えば、半導体層２４に対してワード線の電圧を正の電圧に維持し、半導体層２４から電荷蓄積領域へ電子を注入することで実現できる。ワード線の書き込み電圧レベルを制御することで、電荷蓄積領域への電子の注入量が制御できる。よって、メモリセルトランジスタＭＴに複数の閾値電圧を持たせることができる。
メモリセルトランジスタＭＴのデータの消去は、例えば、ワード線に対して半導体層２４の電圧を正の電圧に維持し、電荷蓄積領域から半導体層２４へ電子を引き抜くことで実現できる。
次に、第１の実施形態の半導体記憶装置の制御方法について説明する。
第１の実施形態の半導体記憶装置の制御方法は、第１の導電層と、第１の導電層の上の第２の導電層と、第２の導電層の上の第３の導電層と、第３の導電層の上の第４の導電層と、ｎ型半導体領域と、ｎ型半導体領域よりも第４の導電層に近いｐ型半導体領域と、第１の導電層、第２の導電層、第３の導電層、及び、第４の導電層を貫通し、ｎ型半導体領域とｐ型半導体領域との間に設けられ、不純物濃度がｎ型半導体領域の不純物濃度及びｐ型半導体領域の不純物濃度よりも低い半導体層と、第１の導電層と半導体層との間に設けられた第１の電荷蓄積領域と、第２の導電層と半導体層との間に設けられた第２の電荷蓄積領域と、第３の導電層と半導体層との間に設けられた第３の電荷蓄積領域と、第４の導電層と半導体層との間に設けられた第４の電荷蓄積領域と、を備える半導体記憶装置の制御方法であって、第２の導電層への第１のオフ電圧の印加を含む第１のオフステップと、第２の導電層への第１のオフ電圧よりも高い第１の読み出し電圧の印加を含む第１の読み出しステップを有する第１の読み出しシークエンスを実行し、第２の電荷蓄積領域の中の電荷量に基づく第１のデータを読み出し、第２の導電層への第１のオフ電圧と異なる値の第２のオフ電圧の印加を含む第２のオフステップと、第２の導電層への第２のオフ電圧よりも高い第２の読み出し電圧の印加を有する第２の読み出しステップを含む第２の読み出しシークエンスを実行し、第２の電荷蓄積領域の中の電荷量に基づく第２のデータを読み出し、第１のデータと第２のデータを比較し、第１のデータと第２のデータのいずれが真値かを判定する。
第１の実施形態の半導体記憶装置の制御方法は、図１に示す第１の実施形態の半導体記憶装置の制御方法である。第１の実施形態の半導体記憶装置の制御方法は、メモリセルトランジスタＭＴに記憶されたデータの読み出し方法に関する。
まず、特定のメモリセルトランジスタＭＴに対して、第１の読み出しシークエンスを実行する。例えば、図３のワード線ＷＬ３（第２の導電層）が選択ワード線ＳＷＬとする。第１の読み出しシークエンスでは、選択ワード線ＳＷＬを制御電極とするメモリセルトランジスタＭＴの第１のデータを読み出す。第１の読み出しシークエンスでは、電荷蓄積領域２６ｃの中の電荷量に基づく第１のデータを読み出す。
第１の読み出しシークエンスは、図５のタイミングチャートに示した読み出しシークエンスと同様である。第１の読み出しシークエンスは、第１のプリチャージステップ、第１のオフステップ、第１の読み出しステップを備える。
第１のオフステップは、ワード線ＷＬ３への第１のオフ電圧Ｖｏｆｆ１の印加を含む。第１のオフ電圧Ｖｏｆｆ１は、負の電圧である。第１のオフ電圧Ｖｏｆｆ１は、例えば、−５Ｖである。
第１の読み出しステップは、ワード線ＷＬ３への第１の読み出し電圧Ｖｒｅａｄ１の印加を含む。第１の読み出し電圧Ｖｒｅａｄ１は、正の電圧である。第１の読み出し電圧Ｖｒｅａｄ１は、例えば、５Ｖである。
第１の読み出しシークエンスの際に、ワード線ＷＬ１〜ＷＬ６に印加する電圧は、ワード線電圧制御回路１０３によって制御される。
第１の読み出しシークエンスで読み出された第１のデータは、第１のメモリ１１１に記憶される。第１のデータは、例えば、メモリセルトランジスタＭＴの閾値電圧である。
次に、同一のメモリセルトランジスタＭＴに対し、第２の読み出しシークエンスを実行する。第２の読み出しシークエンスでは、電荷蓄積領域２６ｃの中の電荷量に基づく第２のデータを読み出す。
第２の読み出しシークエンスも、図５のタイミングチャートに示した読み出しシークエンスと同様である。第２の読み出しシークエンスは、第２のプリチャージステップ、第２のオフステップ、第２の読み出しステップを備える。
第２のオフステップは、ワード線ＷＬ３への第２のオフ電圧Ｖｏｆｆ２の印加を含む。第２のオフ電圧Ｖｏｆｆ２は、第１のオフ電圧Ｖｏｆｆ１と異なる値の電圧である。例えば、第２のオフ電圧Ｖｏｆｆ２は、第１のオフ電圧Ｖｏｆｆ１よりも高い電圧である。第２のオフ電圧Ｖｏｆｆ２は、例えば、負の電圧である。第２のオフ電圧Ｖｏｆｆ２は、例えば、−２Ｖである。
第２のオフ電圧Ｖｏｆｆ２は、例えば、０Ｖ又は正の電圧である。第２のオフ電圧Ｖｏｆｆ２は、例えば、１Ｖである。例えば、第１のオフ電圧Ｖｏｆｆ１、及び、第２のオフ電圧Ｖｏｆｆ２の少なくともいずれか一方は正の電圧である。
例えば、第２のオフ電圧Ｖｏｆｆ２は、第１のオフ電圧Ｖｏｆｆ１よりも高い電圧とすることで、ワード線ＷＬ３の下の半導体層２４の電子に対するエネルギー障壁が第１のオフ電圧Ｖｏｆｆ１と比較して低下する。
第２の読み出しステップは、ワード線ＷＬ３への第２の読み出し電圧Ｖｒｅａｄ２の印加を含む。第２の読み出し電圧Ｖｒｅａｄ２は、第１の読み出し電圧Ｖｒｅａｄ１に等しい。第２の読み出し電圧Ｖｒｅａｄ２は、例えば、５Ｖである。
第２の読み出しシークエンスの際に、ワード線ＷＬ１〜ＷＬ６に印加する電圧は、ワード線電圧制御回路１０３によって制御される。
第２の読み出しシークエンスと第１の読み出しシークエンスは、オフ電圧Ｖｏｆｆの値が異なる以外は同一のシークエンスである。
第２の読み出しシークエンスで読み出された第２のデータは、第２のメモリ１１２に記憶される。第２のデータは、例えば、メモリセルトランジスタＭＴの閾値電圧である。
次に、第１のメモリ１１１に記憶された第１のデータと、第２のメモリ１１２に記憶された第２のデータを比較する。第１のデータと第２のデータの比較は、比較回路１２０で行われる。
例えば、第１のデータが第１の閾値電圧、第２のデータが第２の閾値電圧であるとする。比較回路１２０は、第１の閾値電圧と第２の閾値電圧のいずれが高いかを比較する。
次に、第１のデータと第２のデータのいずれが真値かを判定する。判定は、判定回路１３０で行われる。例えば、第１のデータが第１の閾値電圧、第２のデータが第２の閾値電圧であるとする。判定回路１３０は、第１の閾値電圧と第２の閾値電圧のいずれか高い方を真値と判定する。
次に、第１の実施形態の作用及び効果について説明する。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリでは、メモリセルトランジスタＭＴの電荷蓄積領域に蓄積された電子の量が多い程、メモリセルトランジスタＭＴの閾値電圧が高くなる。これは、電荷蓄積領域に蓄積された電子の量が多い程、選択ワード線ＳＷＬの直下の電子に対するエネルギー障壁が高くなるためである。
しかしながら、発明者らの検討により、電荷蓄積領域に蓄積された電子の量が一定量を超えると、メモリセルトランジスタＭＴの閾値電圧の上昇が飽和することが明らかになった。このため、電子の量が一定量を超えると、想定された真の閾値電圧の値を読み出せなくなる。したがって、多値メモリの場合、閾値電圧が高い領域を有効活用できないという問題が生じる。
図８は、第１の実施形態の作用及び効果の説明図である。図８は、電荷蓄積領域に蓄積された電子の密度が変化した場合の伝導帯下端のエネルギーレベルの変化を示している。図８（ａ）はプリチャージステップの時間Ｔａにおけるエネルギーレベル、図８（ｂ）はオフステップの時間Ｔｂにおける伝導帯下端のエネルギーレベルである。
図８（ａ）で示されるように、電子密度が、電子なしから、１×１０１９ｃｍ−３、２×１０１９ｃｍ−３、４×１０１９ｃｍ−３と増加するにしたがって、選択ワード線ＳＷＬの直下の電子に対するエネルギー障壁が高くなることが分かる。しかし、図８（ｂ）では、電子密度が２×１０１９ｃｍ−３を超えると、選択ワード線ＳＷＬの直下の電子に対するエネルギー障壁の高さが一定になっていることが分かる。
図８と同一の電子密度の条件で、メモリセルトランジスタＭＴの閾値電圧のシミュレーションを行った。メモリセルトランジスタＭＴの閾値電圧は、電子密度が２×１０１９ｃｍ−３を超えると飽和した。
図８に示すように、選択ワード線ＳＷＬの直下の電子に対するエネルギー障壁の高さが、一定の電子密度を超えることと飽和することが、閾値電圧の上昇が飽和する原因であると考えられる。
図９は、第１の実施形態の作用及び効果の説明図である。図９はオフステップの時間Ｔｂにおける伝導帯下端及び価電子帯上端のエネルギーレベルである。
オフステップで選択ワード線ＳＷＬに負の電圧であるオフ電圧Ｖｏｆｆが印加されると、選択ワード線ＳＷＬの直下の電子に対するエネルギー障壁が上昇する。言い換えれば、選択ワード線ＳＷＬの直下の伝導帯下端のエネルギーレベルが上昇する。この時、選択ワード線ＳＷＬの直下の価電子帯下端のエネルギーレベルも上昇する。その結果、図９に示すように隣接ワード線ＮＷＬ直下の伝導帯下端と、選択ワード線ＳＷＬ直下の価電子帯上端が近づき、正孔のバンド間トンネリング（ｂａｎｄ ｔｏ ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）が生じるおそれがある（図９の矢印（１））。
正孔のバンド間トンネリングが生ずると、選択ワード線ＳＷＬの直下の電子に対するエネルギー障壁が低下する（図９の矢印（２））。したがって、メモリセルトランジスタＭＴの閾値電圧が低下する。正孔のバンド間トンネリングは、オフ電圧Ｖｏｆｆを印加する前の選択ワード線ＳＷＬの直下の伝導帯下端のエネルギーレベルが高い程、生じやすい。言い換えれば、電荷蓄積領域に蓄積された電子の量が多い程、正孔のバンド間トンネリングが生じやすい。
オフ電圧Ｖｏｆｆを低くすることで、選択ワード線ＳＷＬの直下の伝導帯下端のエネルギーレベルの上昇が抑制される。したがって、オフ電圧Ｖｏｆｆを低くすることで、正孔のバンド間トンネリングが抑制できる。
一方、オフ電圧Ｖｏｆｆを低くすると、選択ワード線ＳＷＬの直下の電子に対するエネルギー障壁が低くなることによるドレインとソース間のリーク電流の増加が懸念される。リーク電流が増加すると、閾値電圧の低いメモリセルトランジスタでは閾値電圧の測定が不能となるという問題が生ずる。
第１の実施形態の半導体記憶装置の制御方法では、同一のメモリセルトランジスタＭＴについて２回のデータの読み出しを行う。第１の読み出しシークエンス及び第２の読み出しシークエンスの２回のデータの読み出しを行う。それぞれのデータ読み出しの際のオフ電圧Ｖｏｆｆを異なる値に設定する。これにより、メモリセルトランジスタＭＴのデータの真値を得ることができる。
図１０は、第１の実施形態の作用及び効果の説明図である。図１０は、メモリセルトランジスタＭＴの閾値電圧分布を示す。図１０は、３次元ＮＡＮＤフラッシュメモリが８値を記憶する場合を例に示している。メモリセルトランジスタは、Ａ〜Ｈの８個の閾値電圧を異なるデータとして記憶することが可能である。閾値電圧Ａから閾値電圧Ｈに向けて閾値電圧の値は大きくなる。
図１０では、例えば、メモリセルトランジスタＭＴ１が閾値電圧Ａ、メモリセルトランジスタＭＴ２が閾値電圧Ｂ、メモリセルトランジスタＭＴ３が閾値電圧Ｃ、メモリセルトランジスタＭＴ４が閾値電圧Ｄ、メモリセルトランジスタＭＴ５が閾値電圧Ｅ、メモリセルトランジスタＭＴ６が閾値電圧Ｆ、メモリセルトランジスタＭＴ７が閾値電圧Ｇ、メモリセルトランジスタＭＴ８が閾値電圧Ｈをデータとして記憶している仮定している。
図１０（ａ）は、正孔のバンド間トンネリングが無いと仮定した場合の各メモリセルトランジスタＭＴの読み出しデータ、図１０（ｂ）は、正孔のバンド間トンネリングがあると仮定した場合でＶｏｆｆが低い場合の各メモリセルトランジスタＭＴの読み出しデータ、図１０（ｃ）は、正孔のバンド間トンネリングがあると仮定した場合でＶｏｆｆが高い場合の各メモリセルトランジスタＭＴの読み出しデータである。例えば、図１０（ｂ）が第１の読み出しシークエンスの読み出しデータ、図１０（ｃ）が第２の読み出しシークエンスの読み出しデータである。
なお、メモリセルトランジスタＭＴがＡ〜Ｈの８個の閾値電圧を異なるデータとして記憶可能な場合、例えば、データの読み出しステップでは異なるレベルの読み出し電圧Ｖｒｅａｄを段階的に印加する。異なるレベルの読み出し電圧Ｖｒｅａｄを段階的に印加することで、メモリセルトランジスタＭＴの閾値電圧の大きさが判定できる。
正孔のバンド間トンネリングが無いと仮定した場合は、図１０（ａ）に示すように、メモリセルトランジスタＭＴ１〜ＭＴ８について、常に閾値電圧の真値が得られる。
正孔のバンド間トンネリングの影響があり、かつ、Ｖｏｆｆが低い場合、図１０（ｂ）に示すように、閾値電圧の高いメモリセルトランジスタＭＴ５〜ＭＴ８については真値が得られない。すなわち、正孔のバンド間トンネリングにより閾値電圧が飽和し、メモリセルトランジスタＭＴ５〜ＭＴ８の閾値電圧は、閾値電圧Ｄになる。
正孔のバンド間トンネリングの影響があり、かつ、Ｖｏｆｆが高い場合、図１０（ｃ）に示すように、閾値電圧の低いメモリセルトランジスタＭＴ１、ＭＴ２についてはリーク電流の影響で真値が得られない。一方、正孔のバンド間トンネリングは抑制され、メモリセルトランジスタＭＴ５〜ＭＴ８の閾値電圧については真値が得られる。
第１の実施形態の半導体記憶装置の制御方法では、第１の読み出しシークエンスで得られた第１のデータと、オフ電圧Ｖｏｆｆが異なる第２の読み出しシークエンスで得られた第２のデータを記憶して、比較して、データの真値を判定する。例えば、メモリセルトランジスタＭＴ１〜ＭＴ８について、閾値電圧の高い方のデータを真値と判定することにより、メモリセルトランジスタＭＴ１〜ＭＴ８のデータの真値を得ることができる。
第１の実施形態では、特に、選択ワード線ＳＷＬが図３のワード線ＷＬ３（第２の導電層）である場合を例に説明したが、選択ワード線ＳＷＬがワード線ＷＬ３（第２の導電層）以外のワード線の場合も同様に読み出し動作を行うことができる。
第１の実施形態では、メモリストリングＭＳが備えるメモリセルトランジスタＭＴが６個の場合を例に説明したが、メモリセルトランジスタＭＴは６個未満であっても、７個以上であっても構わない。
また、例えば、ワード線ＷＬ１とソース選択ゲート線ＳＧＳとの間、又は、ワード線ＷＬ６とドレイン選択ゲート線ＳＧＤとの間に、メモリセルトランジスタＭＴの制御電極として機能しないダミーワード線を設けることも可能である。
また、第１の実施形態では、同一のメモリセルトランジスタＭＴについて、２回の読み出しシークエンスを行い、２個のデータを比較する場合を例に説明したが、３回以上の読み出しシークエンスを異なるオフ電圧Ｖｏｆｆで行い、３個以上のデータを比較して真値を求めることも可能である。
また、第１の実施形態では、第２のオフ電圧Ｖｏｆｆ２が第１のオフ電圧Ｖｏｆｆ１よりも高い場合を例に説明したが、第２のオフ電圧Ｖｏｆｆ２が第１のオフ電圧Ｖｏｆｆ１よりも低くすることも可能である。
また、第１の実施形態では、ワード線ＷＬ１（第１の導電層）、及び、ワード線ＷＬ２（第５の導電層）に同一の電圧を印加する場合を例に説明した。しかし、例えば、電子に対するエネルギー障壁の高さを調整するために、選択ワード線ＳＷＬに近いワード線ＷＬ２に、ワード線ＷＬ１と異なる電圧を印加することも可能である。
また、第１の実施形態では、ワード線ＷＬ５（第６の導電層）、及び、ワード線ＷＬ６（第４の導電層）に同一の電圧を印加する場合を例に説明した。しかし、例えば、正孔に対するエネルギー障壁の高さを調整するために、隣接ワード線ＮＷＬに近いワード線ＷＬ５に、ワード線ＷＬ６と異なる電圧を印加することも可能である。
以上、第１の実施形態によれば、オフ電圧Ｖｏｆｆが異なる複数回の読み出しシークエンスを行い、それぞれのデータを比較することでデータの真値を判定することが可能である。したがって、読み出し可能な閾値電圧の幅が広がる。よって、読み出し特性の向上を可能とする半導体記憶装置が実現される。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の導電層と、第１の導電層の上の第２の導電層と、ｎ型半導体領域と、ｐ型半導体領域と、第１の導電層、及び、第２の導電層を貫通し、ｎ型半導体領域とｐ型半導体領域との間に設けられ、不純物濃度がｎ型半導体領域の不純物濃度及びｐ型半導体領域の不純物濃度よりも低い半導体層と、を備える。第２の実施形態の半導体記憶装置は、電荷蓄積領域を備えない点で第１の実施形態と異なる。
図１１は、第２の実施形態の半導体記憶装置のメモリセルＭＣの模式断面図である。図１２は、第２の実施形態の半導体記憶装置のブロック図である。図１１は、図１２のメモリセルアレイ２００の中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
第２の実施形態の半導体記憶装置は、メモリセルアレイ２００、第１の制御回路２１０、第２の制御回路２２０、第３の制御回路２３０、センス回路２４０を備える。メモリセルアレイ２００は、半導体基板２０１、第１の制御電極２０２（第１の導電層）、第２の制御電極２０３（第２の導電層）、ｎ型半導体領域２０４、ｐ型半導体領域２０５、半導体層２０６、ゲート絶縁層２０７、複数のワード線２１１、複数のビット線２１２、層間絶縁層２１３を備える。
ワード線２１１と、ビット線２１２が交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の半導体記憶装置は、クロスポイント構造を備えるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。第１の実施形態のＤＲＡＭはサイリスタ動作によりメモリセルＭＣにデータを書き込む。
複数のワード線２１１は、それぞれ、第１の制御回路２１０に接続される。また、複数のビット線２１２は、それぞれ、第２の制御回路２２０に接続される。第１の制御電極２０２及び第２の制御電極２０３は、第３の制御回路２３０に接続される。センス回路２４０は、第１の制御回路２１０及び第２の制御回路２２０に接続される。
第１の制御回路２１０及び第２の制御回路２２０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルＭＣへのデータの書き込み、メモリセルＭＣのデータの読み出し、メモリセルＭＣのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルＭＣのデータは、ワード線２１１と、ビット線２１２との間に流れる電流量として読み出される。センス回路２４０は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
第３の制御回路２３０は、第１の制御電極２０２及び第２の制御電極２０３に印加する電圧を制御する。
第１の制御回路２１０、第２の制御回路２２０、第３の制御回路２３０、及び、センス回路２４０は、例えば、半導体基板２０１上に形成される半導体デバイスを用いた電子回路で構成される。
半導体基板２０１は、例えば、単結晶のｐ型シリコン基板である。半導体基板２０１は、例えば、ボロン（Ｂ）をｐ型不純物として含有する。
第１の制御電極２０２及び第２の制御電極２０３は、半導体基板２０１の上に設けられる。第１の制御電極２０２及び第２の制御電極２０３は、板状の導電層である。半導体基板２０１と第１の制御電極２０２との間、第１の制御電極２０２と第２の制御電極２０３との間には、層間絶縁層２１３が設けられる。
第１の制御電極２０２及び第２の制御電極２０３は、例えば、導電性不純物を含む多結晶シリコンである。また、第１の制御電極２０２及び第２の制御電極２０３は、例えば、金属である。層間絶縁層２１３は、例えば、酸化シリコンである。
ｎ型半導体領域２０４は、ｎ型不純物を含む。ｎ型半導体領域２０４は、半導体層２０６とワード線２１１との間に設けられる。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｎ型半導体領域２０４のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
ｐ型半導体領域２０５は、ｐ型不純物を含む。ｐ型半導体領域２０５は、半導体層２０６とビット線２１２との間に設けられる。ｐ型半導体領域２０５は、例えば、ｐ型不純物を含む多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域２０５のｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
半導体層２０６は、ｎ型半導体領域２０４とｐ型半導体領域２０５との間に設けられる。半導体層２０６は、ｎ型半導体領域２０４及びｐ型半導体領域２０５に接する。半導体層２０６は、第１の制御電極２０２及び第２の制御電極２０３を貫通する。半導体層２０６は、ｚ方向に伸長する。半導体層２０６は、例えば、柱状又は円筒状である。半導体層２０６は、第１の制御電極２０２及び第２の制御電極２０３に囲まれる。
半導体層２０６は、例えば、多結晶シリコンである。半導体層２０６のｎ型不純物濃度は、ｎ型半導体領域２０４のｎ型不純物濃度よりも低い。また、半導体層２０６のｐ型不純物濃度は、ｐ型半導体領域２０５のｐ型不純物濃度よりも低い。半導体層２０６のｎ型不純物濃度及びｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以下である。半導体層２０６は、例えば、真性半導体である。
ゲート絶縁層２０７は、第１の制御電極２０２と半導体層２０６との間に設けられる。ゲート絶縁層２０７は、第２の制御電極２０３と半導体層２０６との間に設けられる。ゲート絶縁層２０７は、例えば、酸化シリコンである。
ワード線２１１は、ｎ型半導体領域２０４に電気的に接続される。ワード線２１１は、例えば、ｎ型半導体領域２０４に接する。ワード線２１１は、例えば、金属である。
ビット線２１２は、ｐ型半導体領域２０５に電気的に接続される。ビット線２１２は、例えば、ｐ型半導体領域２２に接する。ビット線２１２は、例えば、金属である。
図１３、図１４は、第２の実施形態の半導体記憶装置の基本動作の説明図である。図１３は、書き込み動作時の、印加電圧と半導体層２０６の状態を示す図である。図１４は、ドレイン電圧とドレイン電流の関係を示す図である。ドレイン電圧は、ビット線２１２とワード線２１１との間の電圧である。ドレイン電流は、ビット線２１２とワード線２１１との間に流れる電流である。
書き込み動作時には、例えば、ワード線２１１に０Ｖ、第１の制御電極２０２に−５Ｖ、第２の制御電極２０３に５Ｖを印加する。第１の制御電極２０２に対向する半導体層２０６に、正孔が蓄積されｐ型化する。第２の制御電極２０３に対向する半導体層２０６に、電子が蓄積されｎ型化する。したがって、ワード線２１１からビット線２１２に向けて半導体層２０６の中にｎｐｎｐのサイリスタ構造が形成される。
書き込み動作時には、ビット線２１２は０Ｖから３Ｖとの間をスイープする。すなわち、ドレイン電圧は０Ｖから３Ｖとの間をスイープする。図１４に示すように、ドレイン電圧が一定の値に達するとサイリスタ動作が生じ、ドレイン電流が急峻に立ち上がる。
サイリスタ動作が生じた後は、ドレイン電流が高い状態が一定の時間維持される。したがって、例えば、Ｖｒｅａｄ＝１．５Ｖとすることで、低電流状態（図１４の点Ａ）と高電流状態（図１４の点Ｂ）の２つの電流状態を読み出すことができる。この２つの電流状態を利用することで、第２の実施形態の半導体記憶装置は２値のＤＲＡＭとして機能する。
第２の実施形態の半導体記憶装置によれば、メモリセルサイズの小さいＤＲＡＭが容易に実現できる。また、例えば、メモリセルアレイを３次元方向（ｚ方向）に積み重ねることで、メモリ容量の大きなＤＲＡＭの実現が可能である。
なお、図１１では、第１の制御電極２０２及び第２の制御電極２０３が、それぞれ１本の場合を例に説明したが、第１の制御電極２０２及び第２の制御電極２０３をそれぞれ複数本設けることも可能である。
以上、第２の実施形態の半導体記憶装置によれば、メモリセルサイズが小さく、メモリ容量の大きなＤＲＡＭが容易に実現できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 層間絶縁層（絶縁層）
２０ ｎ型半導体領域
２２ ｐ型半導体領域
２４ 半導体層
２６ 電荷蓄積膜
２６ａ 電荷蓄積領域（第１の電荷蓄積領域）
２６ｃ 電荷蓄積領域（第２の電荷蓄積領域）
２６ｄ 電荷蓄積領域（第３の電荷蓄積領域）
２６ｆ 電荷蓄積領域（第４の電荷蓄積領域）
１０３ ワード線電圧制御回路（電圧制御回路）
１０４ オフ電圧生成回路（電圧生成回路）
１１１ 第１のメモリ
１１２ 第２のメモリ
１２０ 比較回路
１３０ 判定回路
ＷＬ１ ワード線（第１の導電層）
ＷＬ２ ワード線（第５の導電層）
ＷＬ３ ワード線（第２の導電層）
ＷＬ４ ワード線（第３の導電層）
ＷＬ５ ワード線（第６の導電層）
ＷＬ６ ワード線（第４の導電層）

Claims (16)

  1. 第１の導電層と、
    前記第１の導電層の上の第２の導電層と、
    前記第２の導電層の上の第３の導電層と、
    前記第３の導電層の上の第４の導電層と、
    ｎ型半導体領域と、
    前記ｎ型半導体領域よりも前記第４の導電層に近いｐ型半導体領域と、
    前記第１の導電層、前記第２の導電層、前記第３の導電層、及び、前記第４の導電層を貫通し、前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられ、不純物濃度が前記ｎ型半導体領域の不純物濃度及び前記ｐ型半導体領域の不純物濃度よりも低い半導体層と、
    前記第１の導電層と前記半導体層との間に設けられた第１の電荷蓄積領域と、
    前記第２の導電層と前記半導体層との間に設けられた第２の電荷蓄積領域と、
    前記第３の導電層と前記半導体層との間に設けられた第３の電荷蓄積領域と、
    前記第４の導電層と前記半導体層との間に設けられた第４の電荷蓄積領域と、
    前記第１の導電層、前記第２の導電層、前記第３の導電層、及び、前記第４の導電層に印加する電圧を制御し、前記第２の電荷蓄積領域の中の電荷量に基づく第１のデータを読み出す第１の読み出しシークエンスと、前記第２の電荷蓄積領域の中の電荷量に基づく第２のデータを前記第１の読み出しシークエンスと異なるシークエンスで読み出す第２の読み出しシークエンスとを実行する電圧制御回路と、
    前記第１のデータと前記第２のデータを比較する比較回路と、
    前記比較回路の比較結果に基づき前記第１のデータと前記第２のデータのいずれが真値かを判定する判定回路と、
    を備え、
    前記第１の読み出しシークエンス及び前記第２の読み出しシークエンスは、前記第２の導電層へのオフ電圧の印加を含むオフステップと、前記第２の導電層への前記オフ電圧よりも高い読み出し電圧の印加を含む読み出しステップを有し、前記第１の読み出しシークエンスの前記オフ電圧と前記第２の読み出しシークエンスの前記オフ電圧は異なる値である半導体記憶装置。
  2. 前記第１のデータを記憶する第１のメモリと、前記第２のデータを記憶する第２のメモリと、を更に備える請求項１記載の半導体記憶装置。
  3. 前記第１のデータ及び前記第２のデータは、前記第２の導電層、前記第２の電荷蓄積領域、及び、前記半導体層で構成されるメモリセルトランジスタの閾値電圧である請求項１又は請求項２記載の半導体記憶装置。
  4. 複数のレベルの前記オフ電圧を生成する電圧生成回路を、更に備える請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
  5. 前記複数のレベルの前記オフ電圧の少なくとも一つは正の電圧である請求項４記載の半導体記憶装置。
  6. 前記オフステップは、前記第１の導電層への正の電圧の印加と、前記第３の導電層への正の電圧の印加と、前記第４の導電層への負の電圧の印加を含む請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
  7. 前記読み出しステップは、前記第１の導電層への正の電圧の印加と、前記第３の導電層への正の電圧の印加と、前記第４の導電層への負の電圧の印加と、前記ｐ型半導体領域への正の電圧の印加を含む請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
  8. 前記第１の導電層と前記第２の導電層との間、前記第２の導電層と前記第３の導電層と、前記第３の導電層と前記第４の導電層との間に設けられた絶縁層を、更に備える請求項１ないし請求項７いずれか一項記載の半導体記憶装置。
  9. 前記第１の導電層と前記第２の導電層との間に設けられた第５の導電層と、前記第３の導電層と前記第４の導電層との間に設けられた第６の導電層と、を更に備える請求項１ないし請求項８いずれか一項記載の半導体記憶装置。
  10. 前記半導体層は、多結晶シリコンである請求項１ないし請求項９いずれか一項記載の半導体記憶装置。
  11. 第１の導電層と、
    前記第１の導電層の上の第２の導電層と、
    前記第２の導電層の上の第３の導電層と、
    前記第３の導電層の上の第４の導電層と、
    ｎ型半導体領域と、
    前記ｎ型半導体領域よりも前記第４の導電層に近いｐ型半導体領域と、
    前記第１の導電層、前記第２の導電層、前記第３の導電層、及び、前記第４の導電層を貫通し、前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられ、不純物濃度が前記ｎ型半導体領域の不純物濃度及び前記ｐ型半導体領域の不純物濃度よりも低い半導体層と、
    前記第１の導電層と前記半導体層との間に設けられた第１の電荷蓄積領域と、
    前記第２の導電層と前記半導体層との間に設けられた第２の電荷蓄積領域と、
    前記第３の導電層と前記半導体層との間に設けられた第３の電荷蓄積領域と、
    前記第４の導電層と前記半導体層との間に設けられた第４の電荷蓄積領域と、
    を備える半導体記憶装置の制御方法であって、
    前記第２の導電層への第１のオフ電圧の印加を含む第１のオフステップと、前記第２の導電層への前記第１のオフ電圧よりも高い第１の読み出し電圧の印加を含む第１の読み出しステップを有する第１の読み出しシークエンスを実行し、前記第２の電荷蓄積領域の中の電荷量に基づく第１のデータを読み出し、
    前記第２の導電層への前記第１のオフ電圧と異なる値の第２のオフ電圧の印加を含む第２のオフステップと、前記第２の導電層への前記第２のオフ電圧よりも高い第２の読み出し電圧の印加を有する第２の読み出しステップを含む第２の読み出しシークエンスを実行し、前記第２の電荷蓄積領域の中の電荷量に基づく第２のデータを読み出し、
    前記第１のデータと前記第２のデータを比較し、
    前記第１のデータと前記第２のデータのいずれが真値かを判定する半導体記憶装置の制御方法。
  12. 前記第１のデータ及び前記第２のデータは、前記第２の導電層、前記第２の電荷蓄積領域、及び、前記半導体層で構成されるメモリセルトランジスタの閾値電圧である請求項１１記載の半導体記憶装置の制御方法。
  13. 前記第１のオフ電圧及び前記第２のオフ電圧の少なくともいずれか一方は正の電圧である請求項１１又は請求項１２記載の半導体記憶装置の制御方法。
  14. 前記第１のオフステップ及び前記第２のオフステップは、前記第１の導電層への正の電圧の印加と、前記第３の導電層への正の電圧の印加と、前記第４の導電層への負の電圧の印加を含む請求項１１ないし請求項１３いずれか一項記載の半導体記憶装置の制御方法。
  15. 前記第１の読み出しステップ及び前記第２の読み出しステップは、前記第１の導電層への正の電圧の印加と、前記第３の導電層への正の電圧の印加と、前記第４の導電層への負の電圧の印加と、前記ｐ型半導体領域への正の電圧の印加を含む請求項１１ないし請求項１４いずれか一項記載の半導体記憶装置の制御方法。
  16. 前記第１の読み出しシークエンスは、前記第１の読み出しステップの前に、前記第１の導電層への正の電圧の印加と、前記第２の導電層への正の電圧の印加と、前記第４の導電層への負の電圧の印加を含む第１のプリチャージステップを有し、
    前記第２の読み出しシークエンスは、前記第２の読み出しステップの前に、前記第１の導電層への正の電圧の印加と、前記第２の導電層への正の電圧の印加と、前記第４の導電層への負の電圧の印加を含む第２のプリチャージステップを有する請求項１１ないし請求項１５いずれか一項記載の半導体記憶装置の制御方法。
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