[go: up one dir, main page]

JP2019140348A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019140348A
JP2019140348A JP2018025062A JP2018025062A JP2019140348A JP 2019140348 A JP2019140348 A JP 2019140348A JP 2018025062 A JP2018025062 A JP 2018025062A JP 2018025062 A JP2018025062 A JP 2018025062A JP 2019140348 A JP2019140348 A JP 2019140348A
Authority
JP
Japan
Prior art keywords
adjacent
diode
transistor
temperature sensing
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018025062A
Other languages
English (en)
Other versions
JP7073773B2 (ja
Inventor
正裕 田岡
Masahiro Taoka
正裕 田岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018025062A priority Critical patent/JP7073773B2/ja
Priority to US16/208,377 priority patent/US11404564B2/en
Publication of JP2019140348A publication Critical patent/JP2019140348A/ja
Application granted granted Critical
Publication of JP7073773B2 publication Critical patent/JP7073773B2/ja
Priority to US17/867,694 priority patent/US20220352360A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01KMEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/01Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411Insulated-gate bipolar transistors [IGBT]
    • H10D12/441Vertical IGBTs
    • H10D12/461Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126Top-view geometrical layouts of the regions or the junctions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126Top-view geometrical layouts of the regions or the junctions
    • H10D62/127Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133Emitter regions of BJTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137Collector regions of BJTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/111Field plates
    • H10D64/117Recessed field plates, e.g. trench field plates or buried field plates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231Emitter or collector electrodes for bipolar transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/617Combinations of vertical BJTs and only diodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10Integrated device layouts
    • H10D89/105Integrated device layouts adapted for thermal considerations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393Body regions of DMOS transistors or IGBTs 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00Diodes

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】トランジスタ部およびダイオード部を備える半導体装置であって、温度センス部を備える半導体装置を提供する。
【解決手段】トランジスタ部およびダイオード部を備える半導体装置であって、温度センス部と、温度センス部に隣接する隣接トランジスタ部と、温度センス部に隣接する隣接ダイオード部と、温度センス部に隣接しない第1の非隣接ダイオード部とを備え、第1の非隣接ダイオード部は、上面視で、隣接ダイオード部と異なるパターンを有する半導体装置を提供する。
【選択図】図1

Description

本発明は、半導体装置に関する。
従来、トランジスタ部およびダイオード部を有する半導体装置において、温度センス部を設けることが知られている(例えば、特許文献1および2参照)。
特許文献1 特開2016−012647号公報
特許文献2 特開2008−235405号公報
半導体装置においては、半導体装置の温度の検出精度を向上させることが好ましい。
本発明の第1の態様においては、トランジスタ部およびダイオード部を備える半導体装置であって、温度センス部と、温度センス部に隣接する隣接トランジスタ部と、温度センス部に隣接する隣接ダイオード部と、温度センス部に隣接しない第1の非隣接ダイオード部とを備えてよい。第1の非隣接ダイオード部は、上面視で、隣接ダイオード部と異なるパターンを有してよい。
温度センス部は、長手および短手を有し、短手の辺において、隣接トランジスタ部および隣接ダイオード部の一方にのみ隣接していてよい。
トランジスタ部は、温度センス部に隣接しない非隣接トランジスタ部を有してよい。隣接ダイオード部および隣接トランジスタ部は、温度センス部の長手の辺に隣接し、長手方向に配列されていてよい。
半導体装置は、温度センス部に隣接しない第2の非隣接ダイオード部を更に備えてよい。第2の非隣接ダイオード部および非隣接トランジスタ部は、長手方向に配列された隣接ダイオード部と隣接トランジスタ部とは逆の順番で、温度センス部と反対側において長手方向に配列されていてよい。
第2の非隣接ダイオード部は、上面視で、隣接ダイオード部と同一のパターンを有してよい。
隣接トランジスタ部および隣接ダイオード部は、トランジスタ部が有するトレンチ部の延伸方向に長手方向を有してよい。
隣接ダイオード部は、温度センス部の長手方向と直交する方向に長手方向を有してよい。第1の非隣接ダイオード部は、温度センス部の長手方向と平行な方向に長手方向を有してよい。
隣接ダイオード部および隣接トランジスタ部の少なくとも一方は、温度センス部の一辺において、2箇所で隣接していてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例1に係る半導体装置100の上面図の一例を示す。 比較例に係る半導体装置500の上面図の一例を示す。 実施例2に係る半導体装置100の上面図の一例を示す。 実施例2の半導体装置100における領域Aの拡大図の一例を示す。 ゲートトレンチ部40がダイオード部80を貫通する場合の一例である。 トランジスタ部70に設けられたゲートトレンチ部40の一例を示す。 温度センス部90の断面の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。本明細書において、半導体基板の上面側からの視点を「上面視」と称する。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をXY面とし、半導体基板の深さ方向をZ軸とする。
各実施例においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、NまたはPは、それぞれ電子または正孔が多数キャリアであることを意味する。NまたはPに記載した+または−について、+はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピングされた領域におけるドーピング濃度分布がピークを有する場合、当該ピーク値を当該ドーピング領域におけるドーピング濃度としてよい。ドーピングされた領域におけるドーピング濃度がほぼ均一な場合等においては、当該ドーピング領域におけるドーピング濃度の平均値をドーピング濃度としてよい。
図1は、実施例1に係る半導体装置100の上面図の一例を示す。半導体装置100は、トランジスタ部70およびダイオード部80を備える半導体チップである。半導体装置100は、温度センス部90を備え、IPM(Intelligent Power Module)等のモジュールに搭載されてよい。
トランジスタ部70は、IGBT(Insulated Gate Bipolar Transistor)等のトランジスタを含む。ダイオード部80は、還流ダイオード(FWD:Free Wheel Diode)等のダイオードを含む。本例の半導体装置100は、トランジスタ部70およびダイオード部80を同一のチップに有する逆導通IGBT(RC−IGBT:Reverse Conducting IGBT)である。
半導体基板10は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板10は、シリコン基板である。半導体基板10は、活性領域110および外周領域120を有する。
トランジスタ部70は、半導体基板10の下面側に設けられたコレクタ領域を半導体基板10の上面に投影した領域である。コレクタ領域は、第2導電型を有する。コレクタ領域は、一例としてP+型である。
ダイオード部80は、半導体基板10の下面側に設けられたカソード領域を半導体基板10の上面に投影した領域である。カソード領域は、第1導電型を有する。本例のカソード領域は、一例としてN+型である。
トランジスタ部70およびダイオード部80は、XY平面内において交互に周期的に配列されてよい。本例のトランジスタ部70およびダイオード部80は、トランジスタ部およびダイオード部を複数有する。トランジスタ部70およびダイオード部80の間の領域において、半導体基板10の上方には、ゲート金属層50が設けられてよい。
なお、本例のトランジスタ部70およびダイオード部80は、Y軸方向に延伸するトレンチ部を有する。但し、トランジスタ部70およびダイオード部80は、X軸方向に延伸するトレンチ部を有していてもよい。
活性領域110は、トランジスタ部70およびダイオード部80を有する。活性領域110は、半導体装置100をオン状態に制御した場合に、半導体基板10の上面と下面との間で主電流が流れる領域である。即ち、半導体基板10の上面から下面、または下面から上面に、半導体基板10の内部を深さ方向に電流が流れる領域である。本明細書では、トランジスタ部70およびダイオード部80をそれぞれ素子部または素子領域と称する。
なお、上面視において、2つの素子部に挟まれた領域も活性領域110とする。本例では、素子部に挟まれてゲート金属層50が設けられている領域も活性領域110に含めている。
ゲート金属層50は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン−銅合金で形成されてよい。ゲート金属層50は、トランジスタ部70のゲート導電部と電気的に接続され、トランジスタ部70にゲート電圧を供給する。ゲート金属層50は、上面視で、活性領域110の外周を囲うように設けられる。ゲート金属層50は、外周領域120に設けられるゲートパッド122と電気的に接続される。ゲート金属層50は、半導体基板10の外周端に沿って設けられてよい。また、ゲート金属層50は、上面視で、温度センス部90の周囲や、トランジスタ部70およびダイオード部80の間に設けられてよい。
外周領域120は、上面視において、活性領域110と半導体基板10の外周端との間の領域である。外周領域120は、上面視において、活性領域110を囲んで設けられる。外周領域120には、半導体装置100と外部の装置とをワイヤ等で接続するための1つ以上の金属のパッドが配置されてよい。なお、外周領域120は、エッジ終端構造部を有してよい。エッジ終端構造部は、半導体基板10の上面側の電界集中を緩和する。例えば、エッジ終端構造部は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。外周領域120には、ゲートパッド122と、温度測定用パッド124と、電流センスパッド126と、ケルビンパッド128とが設けられる。
ゲートパッド122は、トランジスタ部70のゲート導電部と電気的に接続される。温度測定用パッド124は、温度センス部90と電気的に接続される。電流センスパッド126は、電源と負荷、またはグランドと負荷との間に配置された電流センス素子に流れる電流を検出する。ケルビンパッド128は、活性領域110の上方に設けられたエミッタ電極と電気的に接続される。
温度センス部90は、活性領域110の上方に設けられる。温度センス部90は、活性領域110の温度を検知する。温度センス部90は、単結晶または多結晶のシリコンで形成されるpn型温度センスダイオードであってよい。温度センス部90は、半導体装置100の温度を検出して、半導体チップを過熱から保護するために用いられる。温度センス部90は、定電流源に接続される。半導体装置100の温度が変化すると、温度センス部90に流れる電流の順方向電圧が変化する。半導体装置100は、順方向電圧の変化に基づいて、温度を検出することができる。温度センス部90は、Y軸方向に長手方向を有し、X軸方向に短手方向を有するが、これに限られない。
本例の温度センス部90は、上面視で、活性領域110の中央付近に設けられる。温度センス部90は、トランジスタ部70およびダイオード部80のいずれの領域に設けられてもよい。即ち、温度センス部90が設けられた半導体基板10の下面側には、第2導電型のコレクタ領域が設けられても第1導電型のカソード領域が設けられてもよい。温度センス部90は、トランジスタ部70およびダイオード部80に隣接して設けられる。
本明細書において、トランジスタ部70が温度センス部90と隣接するとは、トランジスタ部70と温度センス部90との間に、ダイオード部80が設けられていないことを指す。また、ダイオード部80が温度センス部90と隣接するとは、ダイオード部80と温度センス部90との間に、トランジスタ部70が設けられていないことを指す。温度センス部90は、各辺毎にトランジスタ部70又はダイオード部80のいずれかと隣接していてもよい。温度センス部90は、1辺において、トランジスタ部70およびダイオード部80の両方と隣接していてもよい。
温度センス部90には、温度センス配線(不図示)が電気的に接続される。温度センス配線は、上面視で、活性領域110の上方に設けられる。また、温度センス配線は、外周領域120まで、延伸して設けられる。本例の温度センス配線は、温度センス部90からY軸方向に延伸して設けられる。温度センス配線は、外周領域120に設けられた温度測定用パッド124と接続される。温度測定用パッド124から流れる電流は、温度センス配線を流れ、温度センス部90に流れる。
トランジスタ部70は、少なくとも一部が温度センス部90と隣接して設けられる。本例のトランジスタ部70は、長手および短手を有する。トランジスタ部70は、隣接トランジスタ部71および非隣接トランジスタ部73を含む。即ち、トランジスタ部70は、Y軸方向に長手方向を有する。
隣接トランジスタ部71は、温度センス部90と隣接して設けられる。隣接トランジスタ部71は、温度センス部90の長手方向と平行な方向に長手方向を有する。隣接トランジスタ部71は、トランジスタ部70が有するトレンチ部の延伸方向に長手方向を有する。即ち、隣接トランジスタ部71は、Y軸方向に長手方向を有する。
非隣接トランジスタ部73は、温度センス部90と隣接しない。非隣接トランジスタ部73は、温度センス部90の長手方向と平行な方向に長手方向を有する。即ち、非隣接トランジスタ部73は、Y軸方向に長手方向を有する。非隣接トランジスタ部73は、非隣接トランジスタ部73aおよび非隣接トランジスタ部73bを含む。
非隣接トランジスタ部73aは、上面視で、隣接トランジスタ部71と異なるパターンを有する。本明細書において、パターンとは、上面視における、トランジスタ部70およびダイオード部80の外周の形状を指す。本例の非隣接トランジスタ部73aは、Y軸方向に長手を有し、X軸方向に短手を有する。非隣接トランジスタ部73aは、長手方向および短手方向の長さが隣接トランジスタ部71と相違する。非隣接トランジスタ部73aは、第1の非隣接トランジスタ部の一例である。
非隣接トランジスタ部73bは、上面視で、非隣接トランジスタ部73aと異なるパターンを有する。非隣接トランジスタ部73bは、上面視で、隣接トランジスタ部71と同一のパターンを有する。本例の非隣接トランジスタ部73bは、Y軸方向に長手を有し、X軸方向に短手を有する。非隣接トランジスタ部73bは、長手方向および短手方向の長さが隣接トランジスタ部71と同一である。非隣接トランジスタ部73bは、第2の非隣接トランジスタ部の一例である。
隣接ダイオード部81は、温度センス部90に隣接する。本例の隣接ダイオード部81は、長手および短手を有する。隣接ダイオード部81は、トランジスタ部70が有するトレンチ部の延伸方向に長手方向を有する。本例の隣接トランジスタ部71および隣接ダイオード部81は、X軸方向の幅が等しい。但し、隣接トランジスタ部71および隣接ダイオード部81の幅は異なっていてもよい。隣接トランジスタ部71の面積は、隣接ダイオード部81の面積よりも大きくてよい。
非隣接ダイオード部83は、温度センス部90に隣接しない。本例の非隣接ダイオード部83は、長手および短手を有する。非隣接ダイオード部83は、トランジスタ部70が有するトレンチ部の延伸方向に長手方向を有する。非隣接ダイオード部83は、非隣接ダイオード部83aおよび非隣接ダイオード部83bを含む。
非隣接ダイオード部83aは、上面視で、隣接ダイオード部81と異なるパターンを有する。本明細書において、パターンとは、上面視における、トランジスタ部70およびダイオード部80の外周の形状を指す。本例の非隣接ダイオード部83aは、Y軸方向に長手を有し、X軸方向に短手を有する。非隣接ダイオード部83aは、長手方向および短手方向の長さが隣接ダイオード部81と相違する。非隣接ダイオード部83aは、第1の非隣接ダイオード部の一例である。なお、非隣接ダイオード部83aのX軸方向における幅は、非隣接トランジスタ部73aよりも狭い。
非隣接ダイオード部83bは、上面視で、非隣接ダイオード部83aと異なるパターンを有する。非隣接ダイオード部83bは、上面視で、隣接ダイオード部81と同一のパターンを有する。本例の非隣接ダイオード部83bは、Y軸方向に長手を有し、X軸方向に短手を有する。非隣接ダイオード部83bは、長手方向および短手方向の長さが隣接ダイオード部81と同一である。非隣接ダイオード部83bは、第2の非隣接ダイオード部の一例である。
温度センス部90は、長手および短手を有する。温度センス部90の短手の辺は、トランジスタ部70および隣接ダイオード部81の一方にのみ隣接している。本例では、温度センス部90のY軸方向の正側において、隣接トランジスタ部71と隣接し、隣接ダイオード部81と隣接していない。但し、温度センス部90は、短手の辺において、トランジスタ部70およびダイオード部80の両方と隣接していてもよい。
一方、温度センス部90の長手の辺は、隣接トランジスタ部71および隣接ダイオード部81と隣接している。本例では、温度センス部90のX軸方向の正側および負側において、隣接トランジスタ部71および隣接ダイオード部81と隣接している。隣接トランジスタ部71および隣接ダイオード部81は、長手方向に配列されている。温度センス部90の長手方向においては、複数の隣接トランジスタ部71および複数の隣接ダイオード部81が、それぞれ繰り返し配列されていてもよい。
隣接ダイオード部81の長手は、非隣接ダイオード部83の長手よりも短い。これにより、温度センス部90の長手の辺において、隣接トランジスタ部71および隣接ダイオード部81が温度センス部90と隣接しやすくなる。
また、非隣接トランジスタ部73bおよび非隣接ダイオード部83bは、Y軸方向に配列されている。非隣接トランジスタ部73bおよび非隣接ダイオード部83bは、長手方向に配列された隣接トランジスタ部71および隣接ダイオード部81とは逆の順番で、温度センス部90と反対側において、長手方向に配列されている。即ち、非隣接トランジスタ部73bは、非隣接ダイオード部83bよりも、Y軸方向の負側に設けられてよい。
本例の半導体装置100は、温度センス部90をトランジスタ部70およびダイオード部80と隣接させることにより、トランジスタ部70の通電時における温度およびダイオード部80の通電時における温度の双方を正確に検出することができる。すなわち、トランジスタ部70の通電時における温度およびダイオード部80の通電時における温度の検出精度を向上させることができる。これにより、半導体装置100の保護動作の精度が向上する。
温度センス部90と隣接するトランジスタ部70とダイオード部80との比率は、温度センス部90が検出する温度と、半導体装置100の最大温度との差分を考慮して決定されてよい。温度センス部90と隣接するトランジスタ部70の比率が増えると、トランジスタ部70の発熱の影響を受けやすくなる。一方、温度センス部90と隣接するダイオード部80の比率が増えると、ダイオード部80の発熱の影響を受けやすくなる。
ここで、チップサイズが小さくなることにより、ダイオード部80の面積がトランジスタ部70の面積よりも小さくなる場合がある。この場合、半導体装置100は、ダイオード部80の発熱の影響が大きくなる。そのため、半導体装置100は、温度センス部90と隣接するダイオード部80の比率を、トランジスタ部70よりも大きくしてよい。これにより、温度センス部90は、半導体装置100のチップ最大温度を正確に検出しやすくなる。
以上の通り、半導体装置100は、温度センス部90に隣接する隣接ダイオード部81を備えるので、ダイオード部80の通電時のチップ過熱保護機能の検出と、チップ最大温度とのずれを低減することができる。これにより、半導体装置100は、チップ保護動作の精度を向上できる。
図2は、比較例に係る半導体装置500の上面図の一例を示す。本例の半導体装置500は、トランジスタ部570およびダイオード部580を備える。トランジスタ部570およびダイオード部580は、パターンおよび位置が実施例1に係るトランジスタ部70およびダイオード部80と相違する。
温度センス部590は、トランジスタ部570と隣接するが、ダイオード部580とは隣接していない。そのため、温度センス部590は、トランジスタ部570の発熱の影響を受けやすくなる。ダイオード部580が導通して発熱する場合、ダイオード部580の発熱に起因する温度の検出精度が悪化する。特に、ダイオード部580が発熱してチップ最大温度となる場合、温度センス部590は、チップ最大温度を正確に検出することができない。これにより、半導体装置500の保護動作の精度が悪化する。
図3は、実施例2に係る半導体装置100の上面図の一例を示す。本例の半導体装置100は、トランジスタ部70およびダイオード部80の配置が実施例1に係る半導体装置100と相違する。
隣接トランジスタ部71は、温度センス部90の長手方向と直交する方向に長手方向を有する。本例の温度センス部90の長手方向は、Y軸方向である。よって、隣接トランジスタ部71の長手方向は、X軸方向である。隣接トランジスタ部71は、温度センス部90と隣接している。隣接トランジスタ部71と温度センス部90との間には、ゲート金属層50が設けられてよい。
非隣接トランジスタ部73aは、トランジスタ部70が有するトレンチ部の延伸方向に長手方向を有する。本例のトランジスタ部70のトレンチ部は、Y軸方向に延伸している。非隣接トランジスタ部73aの長手方向は、Y軸方向である。非隣接トランジスタ部73aの長手方向は、温度センス部90の長手方向と同一である。非隣接トランジスタ部73aは、温度センス部90と隣接していない。本例の非隣接トランジスタ部73aは、上面視で、隣接トランジスタ部71と異なるパターンを有する。
非隣接トランジスタ部73bは、X軸方向に長手方向を有する。即ち、温度センス部90の長手方向と直交する方向に長手方向を有する。また、非隣接トランジスタ部73bは、そのトレンチ部の配列方向が長手方向となる。非隣接トランジスタ部73bは、非隣接トランジスタ部73aと異なるパターンを有する。また、本例の非隣接トランジスタ部73bは、上面視で、隣接トランジスタ部71と異なるパターンを有するが、これに限られない。本例では、非隣接トランジスタ部73bは、外周領域120と非隣接ダイオード部83bとの間に配置されており、そのY軸方向の幅が隣接トランジスタ部71よりも狭い。
隣接ダイオード部81は、トランジスタ部70が有するトレンチ部の配列方向に長手方向を有する。本例のトランジスタ部70のトレンチ部は、X軸方向に配列されている。隣接ダイオード部81は、温度センス部90の長手方向と直交する方向に長手方向を有する。即ち、隣接ダイオード部81は、X軸方向に長手方向を有する。
非隣接ダイオード部83aは、トランジスタ部70が有するトレンチ部の延伸方向に長手方向を有する。非隣接ダイオード部83aは、温度センス部90の長手方向と平行な方向に長手方向を有する。即ち、非隣接ダイオード部83は、Y軸方向に長手方向を有する。なお、非隣接ダイオード部83aのX軸方向における幅は、非隣接トランジスタ部73aよりも狭い。
非隣接ダイオード部83bは、トランジスタ部70が有するトレンチ部の配列方向に長手方向を有する。非隣接ダイオード部83bは、温度センス部90の長手方向と直交する方向に長手方向を有する。即ち、非隣接ダイオード部83bは、X軸方向に長手方向を有する。非隣接ダイオード部83bは、非隣接ダイオード部83aと異なるパターンを有する。本例の非隣接ダイオード部83bは、上面視で、隣接ダイオード部81と同一のパターンを有するが、これに限られない。
隣接トランジスタ部71および隣接ダイオード部81の少なくとも一方は、温度センス部90の一辺の2箇所で隣接している。本例では、隣接トランジスタ部71が温度センス部90の長手の辺の2箇所で隣接している。これにより、温度センス部90は、トランジスタ部70およびダイオード部80の両方の発熱の影響を受ける。よって、温度センス部90は、トランジスタ部70およびダイオード部80の一方が発熱する場合であっても、半導体装置100の保護動作の精度が悪化しにくくなる。
例えば、温度センス部90は、隣接トランジスタ部71および隣接ダイオード部81と隣接する境界の長さが同一となるように配置されてよい。温度センス部90と隣接トランジスタ部71との境界の長さは、温度センス部90と隣接ダイオード部81との境界の長さと同一であってよい。また、温度センス部90と隣接トランジスタ部71との境界の長さと、温度センス部90と隣接ダイオード部81との境界の長さとの比は、1:3であっても、1:2であっても、2:1であっても、3:1であってもよい。温度センス部90と、トランジスタ部70およびダイオード部80との境界は、半導体装置100におけるトランジスタ部70およびダイオード部80の面積や用途に応じて適宜変更されてよい。
なお、トランジスタ部70、ダイオード部80および温度センス部90の長手方向や短手方向は、適宜入れ替えられてよい。また、本例の半導体装置100の配置は、実施例1に係る半導体装置100の配置と適宜組み合わせて用いられてよい。
図4は、実施例2の半導体装置100における領域Aの拡大図の一例を示す。同図は、図3の領域Aの拡大図を示している。なお、本例の半導体装置100の構成は、他のいずれの実施例と組み合わせて用いられてもよい。
半導体装置100は、半導体基板10の上面側において、エミッタ領域12と、ベース領域14と、コンタクト領域15と、ウェル領域17とを有する。半導体基板10には、ダミートレンチ部30と、ゲートトレンチ部40と、エミッタトレンチ部60とが設けられている。半導体装置100は、半導体基板10の上方において、エミッタ電極52およびゲート金属層50を有する。
ゲートトレンチ部40は、所定の配列方向(本例ではX軸方向)に沿って所定の間隔で配列される。本例のゲートトレンチ部40は、半導体基板10の上面に平行であって配列方向と垂直な延伸方向(本例ではY軸方向)に沿って延伸する。ゲートトレンチ部40は、Y軸方向の負側の端部において、ゲート金属層50と接続されている。
ダミートレンチ部30は、ゲートトレンチ部40と同様に、所定の配列方向(本例ではX軸方向)に沿って所定の間隔で配列される。本例のダミートレンチ部30は、半導体基板10の上面に平行であって配列方向と垂直な延伸方向(本例ではY軸方向)に沿って延伸する。本例のダミートレンチ部30は、ゲートトレンチ部40と同様に、半導体基板10の上面においてU字形状を有してよい。
エミッタトレンチ部60は、半導体基板10の上面において、Y軸方向の正側にU字形状を有する。また、エミッタトレンチ部60は、Y軸方向の負側においても、U字形状を有していてもよい。エミッタトレンチ部60は、コンタクトホール57を介してエミッタ電極52と電気的に接続されたエミッタ導電部を有してよい。
エミッタ電極52は、金属を含む材料で形成される。例えば、エミッタ電極52の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、又はアルミニウム‐シリコン−銅合金で形成されてよい。ゲート金属層50の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、又はアルミニウム‐シリコン−銅合金で形成されてよい。エミッタ電極52は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。なお、半導体基板10の上方には、ゲート金属層が設けられてもよい。
エミッタ電極52は、層間絶縁膜を挟んで、半導体基板10の上方に設けられる。層間絶縁膜は、省略されている。層間絶縁膜には、コンタクトホール54、コンタクトホール55、コンタクトホール56およびコンタクトホール57が貫通して設けられている。
コンタクトホール54は、トランジスタ部70およびダイオード部80に設けられる。コンタクトホール54は、エミッタ電極52と半導体基板10の上面とを電気的に接続する。例えば、コンタクトホール54は、トランジスタ部70において、半導体基板10の上面に設けられたエミッタ領域12およびコンタクト領域15と、エミッタ電極52とを電気的に接続する。また、コンタクトホール54は、ダイオード部80において、半導体基板10の上面に設けられたベース領域14とエミッタ電極52とを電気的に接続する。
コンタクトホール55は、ゲート金属層50の下方に設けられる。コンタクトホール55は、ゲート金属層50とゲートランナ45とを接続する。コンタクトホール55の内部には、タングステン等で形成されたプラグが形成されてもよい。
コンタクトホール56は、トランジスタ部70に設けられる。コンタクトホール56は、ダミートレンチ部30のダミー導電部とエミッタ電極52とを電気的に接続する。
コンタクトホール57は、ダイオード部80に設けられる。コンタクトホール57は、エミッタトレンチ部60のエミッタ導電部と、エミッタ電極52とを電気的に接続する。
ゲートランナ45は、ゲート金属層50とトランジスタ部70のゲートトレンチ部40とを接続する。ゲートランナ45は、半導体基板10の上面において、ゲートトレンチ部40内のゲート導電部と接続される。ゲートランナ45は、ダミートレンチ部30内のダミー導電部とは接続されない。例えば、ゲートランナ45は、不純物がドープされたポリシリコン等で形成される。
本例のゲートランナ45は、コンタクトホール55の下方から、ゲートトレンチ部40の先端部まで形成される。ゲートランナ45と半導体基板10の上面との間には、酸化膜等の絶縁膜が形成される。ゲートトレンチ部40の先端部において、ゲート導電部は半導体基板10の上面に露出している。ゲートトレンチ部40は、ゲート導電部の当該露出した部分にて、ゲートランナ45と接触する。
ベース領域14は、トランジスタ部70およびダイオード部80において、半導体基板10の上面側に設けられた第2導電型の領域である。ベース領域14は、一例としてP−型である。
エミッタ領域12は、半導体基板10の上面において、ダミートレンチ部30およびゲートトレンチ部40の少なくとも一方と接して設けられる。エミッタ領域12は、トランジスタ部70の2本のトレンチ部の一方から他方まで、X軸方向に設けられている。エミッタ領域12は、コンタクトホール54の下方にも設けられている。上面視でコンタクトホール54と重なるエミッタ領域12の境界が破線で示されている。
また、エミッタ領域12は、ダミートレンチ部30と接してよく、接しなくてもよい。本例においては、エミッタ領域12がダミートレンチ部30と接する。本例のエミッタ領域12は第1導電型である。本例のエミッタ領域12は、一例としてN+型である。
コンタクト領域15は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のコンタクト領域15は、一例としてP+型である。本例のコンタクト領域15は、半導体基板10の上面に設けられる。コンタクト領域15は、ゲートトレンチ部40と接してよく、接しなくてもよい。また、コンタクト領域15は、ダミートレンチ部30と接してよく、接しなくてもよい。本例においては、コンタクト領域15が、ダミートレンチ部30およびゲートトレンチ部40と接する。コンタクト領域15は、コンタクトホール54の下方にも設けられている。上面視でコンタクトホール54と重なるコンタクト領域15の境界が破線で示されている。
本例のように、トランジスタ部70が温度センス部90と隣接して設けられる場合であっても、トランジスタ部70と温度センス部90との間にはゲート金属層50が設けられてよい。但し、トランジスタ部70が発熱している場合に、温度センス部90が検出する温度と、半導体装置100の最大温度との差分が設計範囲内となるように、トランジスタ部70と温度センス部90との間が十分に小さいことが好ましい。
また、ダイオード部80が温度センス部90と隣接して設けられる場合であっても、ダイオード部80と温度センス部90との間にはゲート金属層50が設けられてよい。但し、ダイオード部80が発熱している場合に、温度センス部90が検出する温度と、半導体装置100の最大温度との差分が設計範囲内となるように、ダイオード部80と温度センス部90との間が十分に小さいことが好ましい。
図5は、ゲートトレンチ部40がダイオード部80を貫通する場合の一例である。なお、本例の半導体装置100の構成は、他のいずれの実施例と組み合わせて用いられてもよい。
ゲートトレンチ部40は、トランジスタ部70からダイオード部80を貫通して設けられる。本例のゲートトレンチ部40は、Y軸方向にダイオード部80を貫通して設けられる。ゲートトレンチ部40は、ダイオード部80を貫通することにより、トランジスタ部70とダイオード部80との間にゲート金属層50を設ける必要がない。そのため、ゲート金属層50の配線の自由度が向上する。ゲート金属層50の配線の自由度が向上すると、隣接トランジスタ部71および隣接ダイオード部81の配置の自由度も向上することができる。例えば、ゲートトレンチ部40は、ダイオード部80がX軸方向に長手を有する場合であっても、ダイオード部80を超えてゲート金属層50に接続することができる。
なお、トランジスタ部70とダイオード部80との間には、ウェル領域17が設けられている。また、トランジスタ部70とダイオード部80との間には、ゲート金属層50が設けられていない。そのため、エミッタ電極52は、トランジスタ部70からダイオード部80まで延伸して設けられている。
図6は、トランジスタ部70に設けられたゲートトレンチ部40の一例を示す。なお、本例の半導体装置100の構成は、他のいずれの実施例と組み合わせて用いられてもよい。
ゲートトレンチ部40は、トランジスタ部70の内部をX軸方向に貫通している。これにより、ゲートトレンチ部40は、近傍のゲート金属層50に接続される。ゲートトレンチ部40の配線の自由度が向上することにより、トランジスタ部70およびダイオード部80の配置の自由度を向上することができる。例えば、ゲートトレンチ部40は、活性領域110の外周に設けられたゲート金属層50に接続される。また、ゲートトレンチ部40は、温度センス部90の周囲に設けられたゲート金属層50に接続されてもよい。
なお、本例では、ゲートトレンチ部40がトランジスタ部70の内部をX軸方向に貫通する場合について示したが、ゲートトレンチ部40がダイオード部80の内部をX軸方向に貫通してもよい。本例は、図5で示したように、ゲートトレンチ部40がトランジスタ部70およびダイオード部80をY軸方向に貫通する実施例と組み合わせて用いられてもよい。
図7は、温度センス部90の断面の一例を示す。同図は、特に温度センス部90が形成された領域の近傍の断面について示している。
温度センス部90は、半導体装置100の温度を検出するためのPNダイオードを有する。温度センス部90は、PNダイオードの電流−電圧特性が温度に応じて変化することを利用して、半導体装置100の温度を検出する。温度センス部90は、絶縁膜96を介して半導体基板10の上方に配置されている。また、温度センス部90は、ウェル領域17の上方に形成されている。本例の温度センス部90は、第1導電型領域91、第2導電型領域92、第1接続部93、第2接続部94および絶縁膜95を備える。
第1導電型領域91および第2導電型領域92は、PNダイオードを構成する。例えば、第1導電型領域91はN型半導体で形成され、第2導電型領域92はP型半導体で形成される。第1導電型領域91および第2導電型領域92は、絶縁膜96上に設けられる。
第1接続部93は、第1導電型領域91と電気的に接続される。第2接続部94は、第2導電型領域92と電気的に接続される。第1接続部93および第2接続部94は、温度センス配線により温度測定用パッド124と電気的に接続されている。
絶縁膜95は、第1導電型領域91および第2導電型領域92の上面に設けられる。また、絶縁膜95は、絶縁膜96の上面に設けられる。絶縁膜95は、第1接続部93を第1導電型領域91と電気的に接続するための開口を有する。絶縁膜95は、第2接続部94を第2導電型領域92と電気的に接続するための開口を有する。
ドリフト領域18は、半導体基板10に設けられた第1導電型の領域である。本例のドリフト領域18は、一例としてN−型である。ドリフト領域18は、半導体基板10において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域18のドーピング濃度は半導体基板10のドーピング濃度であってよい。
コレクタ領域22は、半導体基板10の下面側に設けられる第2導電型の領域である。コレクタ領域22は、一例としてP+型である。コレクタ領域22は、ドリフト領域18の下面側に設けられる。
コレクタ電極24は、半導体基板10の下面23に形成される。コレクタ電極24は、金属等の導電材料で形成される。
本例の温度センス部90は、対応する半導体基板10の下面側にウェル領域17を有する。温度センス部90の下方には、トランジスタ部70およびダイオード部80等の素子領域が設けられてもよい。本例の温度センス部90の下方には、コレクタ領域22が設けられている。即ち、温度センス部90は、トランジスタ部70に設けられている。
また、温度センス部90は、ダイオード部80に設けられてもよい。この場合、温度センス部90の下方には、コレクタ領域22の代わりに第1導電型のカソード領域が設けられる。例えば、カソード領域は、N+型の導電型を有する。なお、温度センス部90の下方には、トランジスタ部70とダイオード部80との境界が設けられてよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・半導体基板、12・・・エミッタ領域、14・・・ベース領域、15・・・コンタクト領域、17・・・ウェル領域、18・・・ドリフト領域、22・・・コレクタ領域、23・・・下面、24・・・コレクタ電極、30・・・ダミートレンチ部、40・・・ゲートトレンチ部、45・・・ゲートランナ、50・・・ゲート金属層、52・・・エミッタ電極、54・・・コンタクトホール、55・・・コンタクトホール、56・・・コンタクトホール、57・・・コンタクトホール、60・・・エミッタトレンチ部、70・・・トランジスタ部、71・・・隣接トランジスタ部、73・・・非隣接トランジスタ部、80・・・ダイオード部、81・・・隣接ダイオード部、83・・・非隣接ダイオード部、90・・・温度センス部、91・・・第1導電型領域、92・・・第2導電型領域、93・・・第1接続部、94・・・第2接続部、95・・・絶縁膜、96・・・絶縁膜、100・・・半導体装置、110・・・活性領域、120・・・外周領域、122・・・ゲートパッド、124・・・温度測定用パッド、126・・・電流センスパッド、128・・・ケルビンパッド、500・・・半導体装置、570・・・トランジスタ部、580・・・ダイオード部、590・・・温度センス部

Claims (8)

  1. トランジスタ部およびダイオード部を備える半導体装置であって、
    温度センス部と、
    前記温度センス部に隣接する隣接トランジスタ部と、
    前記温度センス部に隣接する隣接ダイオード部と、
    前記温度センス部に隣接しない第1の非隣接ダイオード部と
    を備え、
    前記第1の非隣接ダイオード部は、上面視で、前記隣接ダイオード部と異なるパターンを有する
    半導体装置。
  2. 前記温度センス部は、長手および短手を有し、前記短手の辺において、前記隣接トランジスタ部および前記隣接ダイオード部の一方にのみ隣接している
    請求項1に記載の半導体装置。
  3. 前記トランジスタ部は、前記温度センス部に隣接しない非隣接トランジスタ部を有し、
    前記隣接ダイオード部および前記隣接トランジスタ部は、前記温度センス部の長手の辺に隣接し、前記長手方向に配列されている
    請求項1又は2に記載の半導体装置。
  4. 前記温度センス部に隣接しない第2の非隣接ダイオード部を更に備え、
    前記第2の非隣接ダイオード部および前記非隣接トランジスタ部は、前記長手方向に配列された前記隣接ダイオード部と前記隣接トランジスタ部とは逆の順番で、前記温度センス部と反対側において前記長手方向に配列されている
    請求項3に記載の半導体装置。
  5. 前記第2の非隣接ダイオード部は、上面視で、前記隣接ダイオード部と同一のパターンを有する
    請求項4に記載の半導体装置。
  6. 前記隣接トランジスタ部および前記隣接ダイオード部は、前記トランジスタ部が有するトレンチ部の延伸方向に長手方向を有する
    請求項1から4のいずれか一項に記載の半導体装置。
  7. 前記隣接ダイオード部は、前記温度センス部の長手方向と直交する方向に長手方向を有し、
    前記第1の非隣接ダイオード部は、前記温度センス部の長手方向と平行な方向に長手方向を有する
    請求項1から5のいずれか一項に記載の半導体装置。
  8. 前記隣接ダイオード部および前記隣接トランジスタ部の少なくとも一方は、前記温度センス部の一辺において、2箇所で隣接している
    請求項7に記載の半導体装置。
JP2018025062A 2018-02-15 2018-02-15 半導体装置 Active JP7073773B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018025062A JP7073773B2 (ja) 2018-02-15 2018-02-15 半導体装置
US16/208,377 US11404564B2 (en) 2018-02-15 2018-12-03 Integrated circuit having a transistor, a diode, and a temperature sensor
US17/867,694 US20220352360A1 (en) 2018-02-15 2022-07-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018025062A JP7073773B2 (ja) 2018-02-15 2018-02-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2019140348A true JP2019140348A (ja) 2019-08-22
JP7073773B2 JP7073773B2 (ja) 2022-05-24

Family

ID=67540288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018025062A Active JP7073773B2 (ja) 2018-02-15 2018-02-15 半導体装置

Country Status (2)

Country Link
US (2) US11404564B2 (ja)
JP (1) JP7073773B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022183441A (ja) * 2021-05-31 2022-12-13 セイコーエプソン株式会社 集積回路装置
WO2024202987A1 (ja) * 2023-03-31 2024-10-03 ローム株式会社 半導体装置
US12550348B2 (en) 2020-10-16 2026-02-10 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7001104B2 (ja) * 2017-12-14 2022-01-19 富士電機株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235405A (ja) * 2007-03-19 2008-10-02 Denso Corp 半導体装置
JP2016012647A (ja) * 2014-06-27 2016-01-21 トヨタ自動車株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3982842B2 (ja) * 1993-08-18 2007-09-26 株式会社ルネサステクノロジ 半導体装置
CN105103284B (zh) * 2013-09-11 2017-11-14 富士电机株式会社 半导体装置
DE112014007266B4 (de) * 2014-12-17 2024-05-29 Mitsubishi Electric Corporation Halbleitervorrichtung
US10529839B2 (en) * 2015-05-15 2020-01-07 Fuji Electric Co., Ltd. Semiconductor device
JP6878848B2 (ja) 2016-02-16 2021-06-02 富士電機株式会社 半導体装置
CN107086217B (zh) 2016-02-16 2023-05-16 富士电机株式会社 半导体装置
US10396189B2 (en) * 2017-05-30 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device
JP6835243B2 (ja) * 2017-10-18 2021-02-24 富士電機株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235405A (ja) * 2007-03-19 2008-10-02 Denso Corp 半導体装置
JP2016012647A (ja) * 2014-06-27 2016-01-21 トヨタ自動車株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12550348B2 (en) 2020-10-16 2026-02-10 Fuji Electric Co., Ltd. Semiconductor device
JP2022183441A (ja) * 2021-05-31 2022-12-13 セイコーエプソン株式会社 集積回路装置
JP7725873B2 (ja) 2021-05-31 2025-08-20 セイコーエプソン株式会社 集積回路装置
WO2024202987A1 (ja) * 2023-03-31 2024-10-03 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20190252532A1 (en) 2019-08-15
US11404564B2 (en) 2022-08-02
JP7073773B2 (ja) 2022-05-24
US20220352360A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
CN113474886B (zh) 半导体装置
JPWO2019116696A1 (ja) 半導体装置
US20220352360A1 (en) Semiconductor device
JP7613570B2 (ja) 半導体装置
JP2009188178A (ja) 半導体装置
JP2019145613A (ja) 半導体装置
US10777549B2 (en) Semiconductor device
US12426352B2 (en) Semiconductor device and method for fabricating semiconductor device
JP6954449B2 (ja) 半導体装置
US20260013164A1 (en) Semiconductor device
US20210280712A1 (en) Semiconductor device
JP7024891B2 (ja) 半導体装置
JP7613569B2 (ja) 半導体装置
KR102153550B1 (ko) 전력 반도체 소자
JP6048126B2 (ja) 半導体装置及び半導体装置の製造方法
JP7099017B2 (ja) 半導体装置
US20240332173A1 (en) Semiconductor device
US20230019632A1 (en) Semiconductor device
WO2024166460A1 (ja) 半導体装置
JP2025187739A (ja) 半導体装置
WO2024262142A1 (ja) 半導体装置および半導体装置の製造方法
JPWO2020129444A1 (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220425

R150 Certificate of patent or registration of utility model

Ref document number: 7073773

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250