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JP2019033166A - 磁気メモリ - Google Patents

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Abstract

【課題】動作マージンが大きく消費電力を低減することのできる磁気メモリを提供する。【解決手段】メモリセル１は、導電層１０ａ、１０ｂ、１０ｃと、磁気抵抗素子２０ａ、２０ｂと、端子１３ａ、１３ｂ、１４ａ、１４ｂと、を備えている。導電層１０ａと導電層１０ｂは、同じ階層において略平行に配置され、導電層１０ｃは導電層１０ａと導電層１０ｂとを接続する。導電層１０ａは第１乃至第３領域を有し、第２領域は第１領域と第３領域との間に位置し、第１領域は端子１３ａに電気的に接続され、第３領域は導電層１０ｃに電気的に接続される。導電層１０ｂは第４乃至第６領域を有し、第５領域は第４領域と第６領域との間に位置し、第６領域は端子１３ｂに電気的に接続され、第４領域は導電層１０ｃに電気的に接続される。【選択図】図１

Description

本発明の実施形態は、磁気メモリに関する。
既存のメモリとしては、揮発性であるＳＲＡＭ(Static Random Access Memory)とＤＲＡＭ(Dynamic Random Access Memory)などのワーキングメモリ、および不揮発性であるＮＡＮＤフラッシュメモリ、ＨＤＤ(Hard Disk Drive)などのストレージに分類される。
これらの揮発性メモリは、高速で動作するが、リーク電流により待機時の消費電力が大きいという課題がある。この課題を解決するために、さまざまな不揮発性メモリが検討されている。ＭＲＡＭ(Magnetic Random Access Memory)は磁気抵抗素子（Magnetoresistance device）を用いたメモリで、不揮発で高速動作が可能であるため既存のワーキングメモリに代わるメモリとして期待されている。
書込みで磁場を発生させるＭＲＡＭは、書込み時に大きな電流が必要となるため、書込みの電力が大きい。そのため待機時の消費電力が小さくても、動作時の消費電力が大きいため、総合的にみると低消費電力の実現が困難になる。
書込みに磁場を発生させる必要のないＳＴＴ−ＭＲＡＭ(Spin Transfer Torque - MRAM)では消費電力を低減できる。そのためＳＴＴ−ＭＲＡＭを最下層のキャッシュメモリであるＬＬＣ（Last Level Cache）などに用いると既存のメモリよりも消費電力を低減することができると期待される。
しかし、ＳＴＴ−ＭＲＡＭでは、書込み電流と読出し電流のパスが同じため、読出しの動作マージンが小さいという課題がある。また、ＳＴＴ−ＭＲＡＭでは、書込み電流を流し過ぎると素子が壊れてしまうため、書込みの動作マージンが小さいという課題がある。
特許第３９１３９７１号公報
本実施形態は、動作マージンが大きく消費電力を低減することのできる磁気メモリを提供する。
本実施形態による磁気メモリは、第１端子および第２端子と、第１方向に沿って配列された第１乃至第３領域を有する第１導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続された第１導電層と、前記第１方向に沿って配列された第４乃至第６領域を有する第２導電層であって、前記第５領域は前記第４領域と前記第６領域との間に位置し、前記第６領域は前記第２端子に電気的に接続された第２導電層と、前記第３領域と前記第４領域とを電気的に接続する第３導電層と、前記第２領域に配置された第１磁気抵抗素子であって、前記第１方向に交差する第２方向に前記第２領域から離れて配置された第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を有する第１磁気抵抗素子と、前記第５領域に配置された第２磁気抵抗素子であって、前記第２方向に前記第５領域から離れて配置された第３磁性層と、前記第５領域と前記第３磁性層との間に配置され前記第５領域に電気的に接続された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第４端子と、を有する第２磁気抵抗素子と、書込み時に前記第１導電層、前記第３導電層、および前記第２導電層を介して前記第１端子と前記第２端子との間に電流を流す第１回路と、を備え、前記第１領域から前記第３領域に向かう向きと前記第４領域から前記第６領域に向かう向きが異なり、前記２磁性層から前記第４磁性層に向かう方向が前記第１方向および前記第２方向に交差する。
第１実施形態による磁気メモリのメモリセルを示す斜視図。 第１実施形態による磁気メモリを示すブロック図。 第１実施形態の磁気メモリの書込み動作を説明する図。 第１実施形態の磁気メモリの書込み動作を説明する図。 第１実施形態の磁気メモリの読出し動作を説明する図。 第１実施形態の第１変形例による磁気メモリのメモリセルを示す斜視図。 第１実施形態の第２変形例による磁気メモリのメモリセルを示す斜視図。 第１実施形態の第３変形例による磁気メモリのメモリセルを示す斜視図。 第１実施形態の第４変形例による磁気メモリのメモリセルを示す斜視図。 第２実施形態による磁気メモリの書込み動作を説明する図。 第２実施形態の書込み動作を説明する図。 第２実施形態の書込み動作を説明する図。 第３実施形態による磁気メモリのメモリセルを示す斜視図。 図１４Ａおよび図１４Ｂは、第３実施形態の磁気抵抗素子の構成を示す断面図。 第４実施形態による磁気メモリのメモリセルを示す斜視図。 図１６Ａおよび図１６Ｂは、第４実施形態の磁気抵抗素子の構成を示す断面図。 第５実施形態による磁気メモリのメモリセルを示す斜視図。 第６実施形態による磁気メモリのメモリセルを示す斜視図。 第７実施形態による磁気メモリのメモリセルを示す斜視図。 第７実施形態の磁気メモリの読出し動作を説明する図。
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
一実施形態による磁気メモリは、第１端子および第２端子と、第１方向に沿って配列された第１乃至第３領域を有する第１導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続された第１導電層と、前記第１方向に沿って配列された第４乃至第６領域を有する第２導電層であって、前記第５領域は前記第４領域と前記第６領域との間に位置し、前記第６領域は前記第２端子に電気的に接続された第２導電層と、前記第３領域と前記第４領域とを電気的に接続する第３導電層と、前記第２領域に配置された第１磁気抵抗素子であって、前記第１方向に交差する第２方向に前記第２領域から離れて配置された第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を有する第１磁気抵抗素子と、前記第５領域に配置された第２磁気抵抗素子であって、前記第２方向に前記第５領域から離れて配置された第３磁性層と、前記第５領域と前記第３磁性層との間に配置され前記第５領域に電気的に接続された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第４端子と、を有する第２磁気抵抗素子と、書込み時に前記第１導電層、前記第３導電層、および前記第２導電層を介して前記第１端子と前記第２端子との間に電流を流す第１回路と、を備え、前記第１領域から前記第３領域に向かう向きと前記第４領域から前記第６領域に向かう向きが異なり、前記２磁性層から前記第４磁性層に向かう方向が前記第１方向および前記第２方向に交差する。ここで、前記第１領域から前記第３領域に向かう向きは、第１領域の重心から第３領域の重心に向かう向きを意味し、前記第４領域から前記第６領域に向かう向きは、第４領域の重心から第６領域の重心に向かう向きを意味し、前記２磁性層から前記第４磁性層に向かう方向は、第２磁性層の重心から第４磁性層の重心に向かう方向を意味する。
（第１実施形態）
第１実施形態による磁気メモリを図１乃至図８を参照して説明する。この実施形態の磁
気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１に示す。このメモリセル１は、導電層１０ａ、１０ｂ、１０ｃと、磁気抵抗素子２０ａ、２０ｂと、端子１３ａ、１３ｂ、１４ａ、１４ｂと、を備えている。
導電層１０ａと導電層１０ｂは、例えば同じ階層において略平行に配置され、導電層１０ｃは導電層１０ａと導電層１０ｂとを接続する。導電層１０ａは第１導電層に対応し、導電層１０ｂは第２導電層に対応し、導電層１０ｃは第３導電層に対応する。なお、第１導電層と第２導電層は必ずしも同じ階層に配置される必要は無く、磁気メモリが設けられた基板側から見て、異なる高さ（異なる階層）に位置するように配置されても良い。例えば、平面配置と高さがいずれも異なる位置に配置されても良い。
端子１３ａは導電層１０ａに電気的に接続され、端子１３ｂは導電層１０ｂに電気的に接続される。ここで、「ＡはＢに電気的に接続される」とは、ＡはＢに直接接続されてもよいし、導電体を介して接続されてもよいことを意味する。すなわち、導電層１０ａは第１乃至第３領域を有し、第２領域は第１領域と第３領域との間に位置し、第１領域は端子１３ａに電気的に接続され、第３領域は導電層１０ｃに電気的に接続される。導電層１０ｂは第４乃至第６領域を有し、第５領域は第４領域と第６領域との間に位置し、第６領域は端子１３ｂに電気的に接続され、第４領域は導電層１０ｃに電気的に接続される。
磁気抵抗素子２０ａは、導電層１０ａの第２領域に配置される。磁気抵抗素子２０ｂは、導電層１０ｂの第５領域に配置される。
磁気抵抗素子２０ａは、磁化方向が可変の記憶層（第２磁性層）２１ａ、非磁性層（第１非磁性層）２２ａ、および磁化方向が不変の参照層（第３磁性層）２３ａを有する積層構造を備えている。ここで、「磁化方向が可変である」とは、磁気抵抗素子に書込みを行ったときに、書込みの前後で、磁化方向が変化可能であることを意味する。また、「磁化方向が不変である」とは、磁気抵抗素子に書込みを行ったときに、書込みの前後で、磁化方向が変化しないことを意味する。参照層２３ａは端子１４ａに電気的に接続され、記憶層２１ａは参照層２３ａと導電層１２ａの第２領域との間に配置され、非磁性層２２ａは参照層２３ａと記憶層２１ａとの間に配置される。なお、本実施形態および以降の実施形態ならびにそれらの変形例においては、記憶層２１ａへの書込みは、導電層１２ａに電流を流すことにより発生するスピンオービットトルク（以下、ＳＯＴとも云う）を用いて行うので、記憶層２１ａは導電層１２ａの第２領域に電気的に接続される。
磁気抵抗素子２０ｂは、磁化方向が可変の記憶層（第４磁性層）２１ｂ、非磁性層（第２非磁性層）２２ｂ、および磁化方向が不変の参照層（第３磁性層）２３ｂを有する積層構造を備えている。参照層２３ｂは端子１４ｂに電気的に接続され、記憶層２１ｂは参照層２３ｂと導電層１２ｂの第５領域との間に配置され、非磁性層２２ｂは参照層２３ｂと記憶層２１ｂとの間に配置される。また、磁気抵抗素子２０ａと同様に、記憶層２１ｂへの書込みは後述するように、導電層１２ｂに電流を流すことにより発生するＳＯＴを用いて行うので、記憶層２１ｂは導電層１２ｂの第５領域に電気的に接続される。
なお、導電層１０ａと導電層１０ｂは同じ作製プロセスで形成され、磁気抵抗素子２０ａと磁気抵抗素子２０ｂは同じ作製プロセスで形成されることが好ましい。同じ作製プロセスで形成されると、磁気抵抗素子同士の特性のバラツキが小さくなり、大きな動作マージンを得ることができる。また、導電層１０ａ、導電層１０ｂ、および導電層１０ｃは、同じ作製プロセスを用いて一体として形成することが好ましい。この場合は、導電層１０ａ、導電層１０ｂ、および導電層１０ｃは同じ材料で形成される。また、導電層１０ｃは、導電層１０ａおよび導電層１０ｂと別の作製プロセスを用いて形成してもよい。
このメモリセル１においては、図２に示すように、端子１３ａ、１３ｂ、１４ａ、１４ｂは、制御回路１００に電気的に接続される。端子１３ａ、１３ｂ、１４ａ、１４ｂは、制御回路１００により電圧もしくは電流が印加される。
次に、メモリセル１を構成する各要素について説明する。
（導電層）
導電層１０ａ、１０ｂには、スピンホール効果を有する非磁性材料、例えば、Ｔａ、Ｗ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ―Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含む材料が用いられる。また、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、またはＩｒ−Ｂｉを含む材料が用いられる。ここで、「Ａ−Ｂ」は、元素Ａと元素Ｂとを含む合金を意味する。第１実施形態においては、導電層１０、１０ｂには、例えばＴａが用いられる。導電層１０ｃは、導電層１０ａ、１０ｂと同じ材料を用いて良い。
図３に示すように、端子１３ａから端子１３ｂに電流Ｉｗを流すと、導電層１０ａには、右向きのスピンを有する電子が導電層１０ａの上側に、左向きのスピンを有する電子が導電層１０ａの下側に蓄積し、導電層１０ｂには、左向きのスピンを有する電子が導電層１０ｂの上側に、右向きのスピンを有する電子が導電層１０ｂの下側に蓄積する。
図３とは逆に、図４に示すように端子１３ｂから端子１３ａに電流Ｉｗを流すと、導電層１０ａには、左向きのスピンを有する電子が導電層１０ａの上側に、右向きのスピンを有する電子が導電層１０ａの下側に蓄積し、導電層１０ｂには、右向きのスピンを有する電子が導電層１０ｂの上側に、右向きのスピンを有する電子が導電層１０ｂの下側に蓄積する。蓄積するスピンの向きは、導電層１０ａ、１０ｂの材料のスピンホール角に依存し、図３及び図４と逆になることもある。導電層１０ａ、１０ｂに流れる書込み電流Ｉｗの向きは、制御回路１００によって制御される。
（磁気抵抗素子）
磁気抵抗素子２０ａ、２０ｂは記憶層２１ａ、２１ｂ、および参照層２３ａ、２３ｂの磁化の向きは、それぞれ膜面に平行である。ここで、膜面とは磁気抵抗素子２０ａ、２０ｂの上面を意味する。つまり、記憶層２１ａ、２１ｂおよび参照層２３ａ、２３ｂは、磁化方向がそれぞれの積層方向に交差する面に対して平行な向きとなる面内磁化層である。
記憶層２１ａ、２１ｂとして例えばＣｏＦｅＢ層が用いられ、非磁性層２２ａ、２２ｂとして例えばＭｇＯ層が用いられ、参照層２３ａ、２３ｂとしては例えばＣｏＦｅＢ／Ｒｕ／ＣｏＦｅ／ＩｒＭｎからなる積層構造が用いられる。参照層２３ａ、２３ｂは、ＣｏＦｅＢ層とＣｏＦｅ層とがＲｕ層介して反強磁性結合するシンセティック反強磁性積層構造を有している。すなわち、参照層２３ａ、２３ｂ内のＣｏＦｅＢ層とＣｏＦｅ層の磁化方向は互いに反平行である。
磁気抵抗素子２０ａ、および磁気抵抗素子２０ｂは矩形状にパターン化されており、形状磁気異方性により記憶層２１ａ、２１ｂの磁化は矩形の長軸方向が安定方向となる。本実施形態においては、矩形の長軸方向は導電層１０ａ、１０ｂに流れる書込み電流Ｉｗの方向に交差する方向、例えば直交する方向である。
（書込み動作）
メモリセル１中の磁気抵抗素子２０ａ、２０ｂは、情報（データ）を記憶層２１ａおよび記憶層２１ｂの磁化方向として記憶する。本実施形態では、高速の読出しを実現させるために、磁気抵抗素子２０ａおよび磁気抵抗素子２０ｂの記憶層２１ａおよび記憶層２１ｂの磁化の向きを互いに反対方向とする。記憶層２１ａの磁性体の磁化の向きおよび記憶層２１ｂの磁性体の磁化の向きは互いに反対向きになっている。
書込み動作においては、制御回路１００により、端子１３ａと端子１３ｂとの間に書込み電流Ｉｗを流す。すなわち、制御回路１００は、書込み回路を備えている。本実施形態においては、書込みのパスが磁気抵抗素子２０ａ、２０ｂの非磁性層２２ａ、２２ｂを通らないために、素子の破壊の懸念が小さい。そのため、書込みで大きな動作マージンを得ることができる。
端子１３ａから端子１３ｂに書込み電流Ｉｗを流す場合を図３に、端子１３ｂから端子１３ａに書込み電流Ｉｗを流す場合を図４に示す。
本実施形態では、非磁性層２２ａ側の参照層２３ａの磁性層の磁化の向き、および非磁性層２２ｂ側の参照層２３ｂの磁性層の磁化の向きは、図３および図４に示すように、右向きに磁化している。
書込み電流Ｉｗを流すとスピンホール効果により導電層１０ａおよび導電層１０ｂの上部にスピンが蓄積され、記憶層２１ａおよび記憶層２１ｂにスピンが注入されて、記憶層２１ａと記憶層２１ｂの磁化方向が反転する。
図３において、導電層１０ａの電流は紙面の奥から手前の方向に流れ、導電層１０ｂの電流は紙面の手前から奥の方向に流れ、導電層１０ａと導電層１０ｂの電流の向きは互いに反対向きになっている。
図３においては、スピンホール効果によるスピン蓄積により、磁気抵抗素子２０ａの記憶層２１ａの磁化は右向き、磁気抵抗素子２０ｂの記憶層２１ｂの磁化は左向きとなる。図３に示すように書込み電流を流すと、磁気抵抗素子２０ａは低抵抗状態、磁気抵抗素子２０ｂは高抵抗状態となる。図３に示すように書込み電流Ｉｗを流すと、メモリセル１は“０”状態となる。
図４において、導電層１０ａの書込み電流Ｉｗは紙面の手前から奥の方向に流れ、導電層１０ｂの書込み電流Ｉｗは紙面の奥から手前の方向に流れ、導電層１０ａと導電層１０ｂの電流の向きは互いに反対向きになっている。
図４においては、スピンホール効果によるスピン蓄積により、磁気抵抗素子２０ａの記憶層２１ａの磁化は左向き、磁気抵抗素子２０ｂの記憶層２１ｂの磁化は右向きとなる。図４に示すように書込み電流Ｉｗを流すと、磁気抵抗素子２０ａは高抵抗状態、磁気抵抗素子２０ｂは低抵抗状態となる。図４に示すように書込み電流Ｉｗを流すと、メモリセル１は“１”状態となる。このように、本実施形態においては、書込みはＳＯＴ（Spin Orbit Torque）を用いて行われる。このＳＯＴを用いた書込みはＳＴＴ方式と同様に、書込みに磁場を発生させる必要がなく、消費電力を低くすることができる。
図３もしくは図４に示すように、書込み電流Ｉｗにより、磁気抵抗素子２０ａの記憶層２１ａの磁化の向きおよび磁気抵抗素子２０ｂの記憶層２１ｂの磁化の向きは互いに反対向きになるため、磁気抵抗素子２０ａおよび磁気抵抗素子２０ｂのうち、どちらかが高抵抗状態でもう一方が低抵抗状態となる。
本実施形態では、１回の書込み電流Ｉｗで磁気抵抗素子２０ａおよび磁気抵抗素子２０ｂの抵抗はどちらかが高抵抗状態でもう一方が低抵抗状態になる。本実施形態では、書込みにおいて、図３に示すように書込み電流Ｉｗを流してメモリセル１を“０”状態とするか、もしくは図４に示すように書込み電流を流してメモリセル１を“１”状態とする。
（読出し動作）
次に、メモリセル１からの読出しについて説明する。
図５に示すように、端子１３ａと端子１３ｂに同じ電圧Ｖａを印加し、端子１４ａおよび端子１４ｂから制御回路１００へ電流を流す。制御回路１００ではセンスアンプ１０２により、端子１４ａおよび端子１４ｂの電圧差を読み取る。すなわち、制御回路１００は、読出し回路を備えている。
図５では端子１３ａと端子１３ｂに電圧Ｖａを印加したが、端子１３ａと端子１３ｂに同じ電流を印加しても構わない。また、図５では端子１４ａと端子１４ｂとの電圧差を、センスアンプ１０２を用いて読み出したが、センスアンプの代わりに比較器（図示せず）によって電圧差を読み出してもよい。また、本実施形態では、端子１３ａと端子１３ｂに同じ電圧Ｖａを印加したが、端子１３ａもしくは端子１３ｂのどちらか一方に電圧を印加し、もう一方を浮遊としても構わない。
磁気抵抗素子２０ａおよび磁気抵抗素子２０ｂはどちらかが高抵抗状態でもう一方が低抵抗状態になっている。メモリセルが１個の磁気抵抗素子を有している場合は、磁気抵抗素子が高抵抗と低抵抗の中間程度の抵抗と磁気抵抗素子の抵抗の差を比較する。
これに対して、本実施形態では、メモリセル１内に２個の磁気抵抗素子があるため、端子１４ａと端子１４ｂとの電圧を差動で読み出すことにより、メモリセルが１個の磁気抵抗素子を有する場合に比べて、２倍の読出の電圧を得ることができる。
また、本実施形態では、書込み電流のパスと読出し電流のパスが異なるため、読出し時に大きな電圧を印加することができる。読出し動作において、読出し電圧が大きいほど高速な読出しを行える。
したがって、本実施形態では、大きな電圧で、さらに差動で読み出すことにより高速な読み出しを実現することができる。
本実施形態では、書込みおよび読出しの動作が高速でかつ読出しの動作マージンが大きく、書込みの動作マージンが大きい磁気メモリを実現することができる。
本実施形態では、大きな動作マージンの磁気メモリを実現するとともに低消費電力の磁気メモリを実現することができる。
本実施形態の磁気抵抗素子２０ａ、２０ｂは、非磁性層２２ａ、２２ｂが絶縁体であるＭＴＪ（Magnetic Tunnel Junction）素子であってもよいし、非磁性層２２ａ、２２ｂが金属層であるＧＭＲ（Giant Magneto-Resistance）素子であってもよい。
本実施形態の導電層１０ａ、１０ｂとして、単体のＨｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｂｉの金属材料、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｂｉを含む金属材料、もしくは導電体にＨｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｂｉを添加した材料、などのスピンホール効果が大きな材料を用いてもよい。
本実施形態の参照層２３ａ、２３ｂとして、磁性層／反強磁性層からなる積層構造を用いてもよい。例えば、参照層２３ａ、２３ｂとして、ＣｏＦｅ／ＩｒＭｎの積層構造を用いてもよい。
本実施形態の参照層２３ａ、２３ｂはシンセティック積層構造を有していたが、単一の磁性層を有する構造としてもよい。参照層２３ａ、２３ｂに、例えばＣｏＦｅＢの単層構造を用いてもよい。
本実施形態の記憶層２１ａ、２１ｂの磁性層および参照層２３ａ、２３ｂの磁性層としてＣｏＦｅＢおよびＣｏＦｅ以外の磁性層を用いてもよい。
本実施形態の記憶層２１ａ、２１ｂおよび参照層２３ａ、２３ｂとして、磁化の向きが磁性層の膜面と垂直方向に向いている垂直磁化材料を用いてもよい。
記憶層および参照層の磁性材料は、Ｎｉ、ＦｅおよびＣｏの元素金属、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｎｉ、Ｃｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系、Ｃｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、またはホイスラー合金からなる群より選ばれる少なくとも１種の層またはそれらの積層構造で構成してもよい。ここで、例えば（Ｃｏ，Ｆｅ，Ｎｉ）は、Ｃｏ，Ｆｅ、およびＮｉのうちの少なくとも１つの元素を含むことを意味する。また、ホイスラー合金は、ＸがＣｏを、ＹがＶ、Ｃｒ、Ｍｎ、Ｆｅのうちの少なくとも１つの元素を、ＺがＡｌ、Ｓｉ、Ｇａ、Ｇｅのうちの少なくとも１つの元素を表すと、Ｘ２ＹＺと表す組成を有している。
また、記憶層および参照層の磁性材料は、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、もしくは（Ｃｏ，Ｆｅ、Ｎｉ）−（Ｐｔ，Ｉｒ、Ｐｄ、Ｒｈ）−（Ｃｒ、Ｈｆ，Ｚｒ、Ｔｉ、Ａｌ、Ｔａ、Ｎｂ）のいずれかを含む合金、もしくは（Ｃｏ，Ｆｅ）／（Ｐｔ，Ｉｒ，Ｐｄ）のいずれかの垂直磁化材料を用いて良い。また、これらの垂直磁化材料を積層した積層構造を有していてもよい。
また、上記磁性材料には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
非磁性層２２ａ、２２ｂの材料として、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＬａＡｌＯ３（ランタンアルミネート）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、ＨｆＯ（酸化ハフニウム）のいずれかの絶縁体もしくは複数の絶縁体を組み合わせた複合材料を用いることができる。
非磁性層２２ａ、２２ｂの材料として、銅、銀、金、バナジウム、クロム、およびルテニウムのうちの少なくとも１つの非磁性金属、もしくは電流狭窄のための絶縁体を含んだ上記非磁性金属を用いてもよい。
反強磁性体の材料として、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、Ｐｄ−Ｐｔ−Ｍｎ（パラジウム−白金−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
また、反強磁性体として磁気カップリングした磁性体／非磁性体／反強磁性体の積層構造、もしくは（磁性体／非磁性体）ｎ／反強磁性体（ｎ≧２）の積層構造を用いてもよい。ここで、（磁性体／非磁性体）ｎは、磁性体と非磁性体との積層構造をｎ回積層したことを意味する。
本実施形態においては、磁気抵抗素子２０ａおよび端子１３ａは導電層１０ａの上方に設置され、磁気抵抗素子２０ｂおよび端子１３ｂは導電層１０ｂの上方に設置されている。しかし、磁気抵抗素子２０ａおよび端子１３ａを導電層１０ａの下方に設置し、磁気抵抗素子２０ｂおよび端子１３ｂを導電層１０ｂの下方に設置してもよい。また、端子１３ａを導電層１０ａの上方に設置し、端子１３ｂを導電層１０ｂの下方に設置してもよく、端子１３ａを導電層１０ａの下方に設置し、端子１３ｂを導電層１０ｂの上方に設置してもよい。
本実施形態において、磁気抵抗素子２０ａおよび磁気抵抗素子２０ｂは、平行四辺形状、または楕円状にパターン化し、形状異方性によりその形状の長軸方向を磁化の向きとしてもよい。
本実施形態において、非磁性層２２ａに接している参照層２３ａの磁性層の磁化の向きと、非磁性層２２ｂに接している参照層２３ｂの磁性層の磁化の向きは図３および図４に示すように、右向きであった。しかし、図３および図４において示す場合と異なり、左向きとしても構わない。
本実施形態において、書込みにおいて、図３に示すように書込み電流を流した場合のメモリセル１を“１”状態とし、図４に示すように書込み電流を流した場合のメモリセル１を“０”状態として定義してもよい。
（第１変形例）
第１実施形態の第１変形例による磁気メモリについて図６を参照して説明する。この第１変形例の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図６に示す。この第１変形例のメモリセル１は、図１に示す第１実施形態のメモリセル１において、端子１３ａにソースおよびドレインの一方が電気的に接続されるＭＯＳトランジスタ３０ａと、端子１４ａにソースおよびドレインの一方が電気的に接続されるＭＯＳトランジスタ２５ａと、端子１４ｂにソースおよびドレインの一方が電気的に接続されるＭＯＳトランジスタ２５ｂとを新たに配置した構成を有している。
この第１変形例の磁気メモリも第１実施形態と同様に、動作マージンが大きく低消費電力を実現することができる。
（第２変形例）
第１実施形態の第２変形例による磁気メモリについて図７を参照して説明する。この第２変形例の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図７に示す。この第１変形例のメモリセル１は、図６に示す第１変形例のメモリセル１において、端子１３ｂにソースおよびドレインの一方が電気的に接続されるＭＯＳトランジスタ３０ｂを新たに配置した構成を有している。
この第２変形例の磁気メモリも第１変形例と同様に、動作マージンが大きく低消費電力を実現することができる。
（第３変形例）
第１実施形態の第３変形例による磁気メモリについて図８を参照して説明する。この第３変形例の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図８に示す。この第１変形例のメモリセル１は、図１に示す第１実施形態のメモリセル１において、端子１３ａに一方の端子が電気的に接続されるスイッチ３１ａと、端子１４ａに一方の端子が電気的に接続されるスイッチ２６ａと、端子１４ｂに一方の端子が電気的に接続されるスイッチ２６ｂとを新たに配置した構成を有している。
この第３変形例の磁気メモリも第１実施形態と同様に、動作マージンが大きく低消費電力を実現することができる。
（第４変形例）
第１実施形態の第４変形例による磁気メモリについて図８を参照して説明する。この第４変形例の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図８に示す。この第１変形例のメモリセル１は、図７に示す第３変形例のメモリセル１において、端子１３ｂに一方の端子が電気的に接続されるスイッチ３１ｂを新たに配置した構成を有している。
この第４変形例の磁気メモリも第３変形例と同様に、動作マージンが大きく低消費電力を実現することができる。
本実施形態およびその変形例においては、書込み時に、端子１３ａと端子１３ｂとの間に電流を流したが、端子１３ａと端子１３ｂとの間に電圧を印加してもよい。
本実施形態およびその変形例では、読出し時に、端子１３ａと端子１３ｂに電圧を印加したが、端子１３ａと端子１３ｂにそれぞれ電流を印加してもよい。
本実施形態では、読出し時に、端子１３ａと端子１３ｂに電圧を印加して端子１４ａと端子１４ｂの電圧を読み取ったが、端子１４ａと端子１４ｂとの間に電流を流して端子１３ａもしくは端子１３ｂの電圧を読み取ってもよい。
本実施形態では、読出し時に、端子１３ａと端子１３ｂに電圧を印加して端子１４ａと端子１４ｂの電圧を読み取ったが、端子１４ａと端子１４との間に電圧を印加して端子１３ａもしくは端子１３ｂの電圧を読み取ってもよい。
（第２実施形態）
第２実施形態による磁気メモリについて説明する。この第２実施形態の磁気メモリは図１に示す第１実施形態の磁気メモリと同じ構成を有しているが、制御回路１００による書込み方法が異なる。
この第２実施形態のメモリセル１への書込みは、図５に示す第１実施形態のメモリセル１への書込において、磁気抵抗素子２０ａおよび磁気抵抗素子２０ｂにそれぞれ端子１４ａおよび端子１４ｂを介して電圧を印加し、記憶層２１ａと非磁性層２２ａとの間および記憶層２１ｂと非磁性層２２ｂとの間の垂直磁気異方性を制御することにより書込みを行う。このような書き込みは電圧磁気異方性制御（ＶＣＭＡ（Voltage-control Magnetic Anisotropy））と呼ばれる。このＶＣＭＡを用いることにより、書込み電流を低減することができる。
本実施形態における書込みでは、書込み電流Ｉｗを流す前に、制御回路１００により、端子１４ａおよび端子１４ｂに制御電圧Ｖｗを印加する。磁気抵抗素子２０ａおよび磁気抵抗素子２０ｂに情報を書き込む場合、制御電圧Ｖｗは負電圧で、端子１３ａもしくは端子１３ｂに対して例えば−０．６Ｖに設定する。電圧磁気異方性制御により、記憶層２１ａと記憶層２１ｂは垂直方向の磁気異方性が加わり、磁化が反転しやすくなる。
図１０に示すように、端子１４ａと端子１４ｂに制御電圧Ｖｗを印加した後に、端子１３ａと端子１３ｂとの間に書込み電流Ｉｗを流す。書込み電流Ｉｗを流すとスピンホール効果により導電層１０ａ、１０ｂの上部にスピンが蓄積され、記憶層２１ａおよび記憶層２１ｂにスピンが注入されて、記憶層２１ａおよび記憶層２１ｂの磁化が反転する。
この書込み動作に関する磁気抵抗素子２０ａの状態を図１１に示す。図１１では、縦軸は書込み電流Ｉｗを、横軸は制御電圧Ｖｗを、斜線領域は磁気抵抗素子２０ａが低抵抗状態”Ｌ”、斜線領域ではない領域は磁気抵抗素子２０ａが低抵抗と高抵抗の両方の状態がありうる“Ｌ−ｏｒ−Ｈ”状態を表す。
最初に、磁気抵抗素子２０ａは、図１に示す制御回路１００によって書込み電流および制御電圧が印加されていない状態Ｐ０になっている。
次に、制御回路１００から、端子１４ａに−０．６Ｖの制御電圧Ｖｗを印加した状態Ｐ１にする。続いて、制御回路１００が端子１３ａから端子１３ｂに８０μＡの書込電流Ｉｗを流した状態Ｐ２にする。状態Ｐ２は低抵抗状態”Ｌ”の領域なので、磁気抵抗素子２０ａが低抵抗状態になる。
最後に、制御回路１００が書込み電流および制御電圧を印加していない状態Ｐ０にする。
磁気抵抗素子２０ｂの状態を図１２に示す。図１２では、縦軸は書込電流を符号反転させた−Ｉｗを、横軸は制御電圧Ｖｗを、斜線領域は磁気抵抗素子２０ｂが高抵抗状態“Ｈ”を、斜線領域ではない領域は磁気抵抗素子２０ｂが低抵抗と高抵抗の両方の状態がありうる”Ｌ−ｏｒ−Ｈ”状態を表す。
最初に、磁気抵抗素子２０ｂは、制御回路１００によって書込み電流および書込み電圧を印加されていない状態Ｑ０になっている。
次に、制御回路１００から、端子１４ｂに−０．６Ｖの制御電圧Ｖｗを印加した状態Ｑ１にする。続いて、制御回路１００が端子１３ａと端子１３ｂとの間に８０μＡの書込み電流Ｉｗを流した状態Ｑ２にする。状態Ｑ２では高抵抗状態”Ｈ”の領域なので、磁気抵抗素子２０ｂが高抵抗状態になる。
最後に、制御回路１００が書込み電流および制御電圧を印加していない状態Ｑ０にする。
上記の書込み手順により、磁気抵抗素子２０ａは低抵抗状態、磁気抵抗素子２０ｂは高抵抗状態となり、メモリセル１が状態“０”になる。
同様の手順で、−０．６Ｖの制御電圧Ｖｗを端子１４ａ、１４ｂに印加し、端子１３ｂから端子１３ａに８０μＡの書込電流Ｉｗを流すことにより、磁気抵抗素子２０ａは高抵抗状態、磁気抵抗素子２０ｂは低抵抗状態となり、メモリセル１が状態“１”になる。
第２実施形態では、スピンホール効果と電圧磁気異方性制御により、小さな書込み電流で書込を実現することができる。
本実施形態では、書込みおよび読出しの動作が高速な不揮発性メモリを、大きな読出の動作マージンと大きな書込の動作マージンで実現する。
第２実施形態では、大きな動作マージンを有するとともに低消費電力の磁気メモリを実現することができる。
第２実施形態において、制御電圧Ｖｗは、記憶層２１ａ、２１ｂに磁化が反転しやすくなる任意の負電圧を印加してもよい。
本実施形態において、書込電流Ｉｗは、記憶層２１ａ、２１ｂの磁化が反転しやすくなる任意の電流値を印加してもよい。
第２実施形態では、制御電圧Ｖｗに負電圧を印加したが、記憶層２１ａ、２１ｂに、正電圧の制御電圧Ｖｗにより書込み電流が下がる磁性材料を用いる場合には、制御電圧Ｖｗに正電圧を印加してもよい。
なお、第２実施形態は、図６乃至図９に示す第１実施形態の磁気メモリに適用することができる。
（第３実施形態）
第３実施形態による磁気メモリについて図１３乃至図１４Ｂを参照して説明する。この第３実施形態の磁気メモリは少なくとも１つもメモリセルを有し、このメモリセルを図１３に示す。この第３実施形態のメモリセル１は、図１に示す第１実施形態または第２実施形態のメモリセル１において、磁気抵抗素子２０ａ、２０ｂをそれぞれ磁気抵抗素子２０Ａａ、２０Ａｂに置き換えた構成を有している。
磁気抵抗素子２０Ａａ、２０Ａｂをそれぞれ図１４Ａ、１４Ｂに示す。磁気抵抗素子２０Ａａは、導電層１０ａ上に配置された記憶層２１Ａａと、この記憶層２１Ａａ上に配置された非磁性層２２ａと、非磁性層２２ａ上に配置された参照層２３Ａａと、参照層２３Ａａ上に配置された垂直磁性材料層２４ａとを有する積層構造を備えている。第１実施形態と同様に、記憶層２１Ａａは、導電層１０ａに電気的に接続される。記憶層２１Ａａおよび参照層２３Ａａはそれぞれ磁化方向が導電層１０ａに流れる書込み電流Ｉｗの方向に平行である。垂直磁性材料層２４ａの磁化方向は、磁気抵抗素子２０Ａａの積層方向に平行である。
磁気抵抗素子２０Ａｂは、導電層１０ｂ上に配置された記憶層２１Ａｂと、この記憶層２１Ａｂ上に配置された非磁性層２２ｂと、非磁性層２２ｂ上に配置された参照層２３Ａｂと、参照層２３Ａｂ上に配置された垂直磁性材料層２４ｂとを有する積層構造を備えている。第１実施形態と同様に、記憶層２１Ａｂは、導電層１０ｂに電気的に接続される。記憶層２１Ａｂおよび参照層２３Ａｂはそれぞれ磁化方向が導電層１０ｂに流れる書込み電流Ｉｗの方向に平行である。垂直磁性材料層２４ｂの磁化方向は、磁気抵抗素子２０Ａｂの積層方向に平行である。参照層２３Ａａと参照層２３Ａｂの磁化方向は同じ方向、例えば図１４Ａ、図１４Ｂにおいて右向きとなっている。
本実施形態の磁気抵抗素子２０Ａａおいて、垂直磁性材料層２４ａから磁気抵抗素子２０Ａａの積層方向に発生している磁界により、記憶層２０Ａａに膜面に垂直方向のバイアス磁界が印加される。磁化の方向が導電層１０ａに流れる書込み電流Ｉｗに平行で、膜面に垂直のバイアス磁界が記憶層２０Ａａに印加されている。このため、書込み時には、記憶層２０Ａａはダイレクトモードで磁化反転する。なお、垂直磁性材料層２４ａは、記憶層２１Ａａに膜面に垂直方向のバイアス磁界を印加するので、参照層２３Ａａから離間して設置するか、または記憶層２１Ａａの下の方に設置してもよい。
磁気抵抗素子２０Ａａにおいて、図１４Ｂに示すように垂直磁性材料層２４ｂから磁気抵抗素子２０Ａｂの積層方向に発生している磁界により、記憶層２１Ａａに膜面に垂直方向のバイアス磁界が印加される。記憶層２１Ａｂの磁化の方向が導電層１０ｂに流れる書込み電流Ｉｗに平行で、膜面に垂直のバイアス磁界が記憶層２１Ａｂに印加される。このため、書込み時には、記憶層２１Ａｂはダイレクトモードで磁化反転する。垂直磁性材料層２４ｂは、記憶層２１Ａｂに膜面に垂直方向のバイアス磁界を印加するので、参照層２３Ａｂから離間して設置するか、または記憶層２１Ａｂの下の方に設置してもよい。
本実施形態において、垂直磁性材料層２４ａ、２４ｂの代わりに、磁気抵抗素子２０Ａａ、２０Ａｂより大きな永久磁石を用い、記憶層２１Ａａおよび記憶層２１Ａｂを含む広い領域に、膜面に垂直方向にバイアス磁界を印加してもよい。
第３実施形態によれば、第１実施形態と同様に、スピンホール効果により、小さな書込み電流で書込みを実現することができる。
また、第３実施形態によれば、第２実施形態と同様に、スピンホール効果および電圧磁気異方性制御により、小さな書込み電流で書込みを実現することができる。
第３実施形態によれば、書込みおよび読出しの動作が高速でかつ大きな読出しの動作マージンと大きな書込みの動作マージンを有する磁気メモリを実現することができる。
第３実施形態によれば、大きな動作マージンを有しかつ低消費電力の磁気メモリを実現することができる。
なお、第３実施形態は、図６乃至図９に示す第１実施形態の磁気メモリに適用することができる。
（第４実施形態）
第４実施形態による磁気メモリについて図１５乃至図１６Ｂを参照して説明する。この第４実施形態の磁気メモリは少なくとも１つもメモリセルを有し、このメモリセルを図１５に示す。第４実施形態のメモリセル１は、図１に示す第１実施形態または第２実施形態のメモリセル１において、磁気抵抗素子２０ａ、２０ｂをそれぞれ磁気抵抗素子２０Ｂａ、２０Ｂｂに置き換えるとともに、磁性層２７ａ、２７ｂを新たに設けた構成を有している。
磁気抵抗素子２０Ｂａは、図１６Ａに示すように、導電層１０ａ上に配置された記憶層２１Ｂａと、記憶層２１Ｂａ上に配置された非磁性層２２ａと、非磁性層２２ａ上に配置された参照層２３Ｂａとを備えている。第１実施形態と同様に、記憶層２１Ｂａは、導電層１０ａに電気的に接続される。記憶層２１Ｂａおよび参照層２３Ｂａはそれぞれ膜面に垂直方向の磁化を有している。磁性層２７ａは導電層１０ａ上に磁気抵抗素子２０Ｂａと離間して配置され、膜面に平行な磁化を有している。この磁性層２７ａから記憶層２１Ｂａに膜面に平行なバイアス磁界が印加される。すなわち、記憶層２１Ｂａは膜面に垂直な方向の磁化を有し、膜面に平行なバイアス磁界が印加される。このため、書き込み時には、記憶層２１Ｂａはダイレクトモードで磁化が反転する。なお、磁性層２７ａは、記憶層２１Ｂａに膜面に平行なバイアス磁界を発生するために、記憶層２１Ｂａと略同一面上に配置されていればよく、隣接するメモリセルの導電層上に配置してもよい。
磁気抵抗素子２０Ｂｂは、図１６Ｂに示すように、導電層１０ｂ上に配置された記憶層２１Ｂｂと、記憶層２１Ｂｂ上に配置された非磁性層２２ｂと、非磁性層２２ｂ上に配置された参照層２３Ｂｂとを備えている。第１実施形態と同様に、記憶層２１Ｂｂは、導電層１０ｂに電気的に接続される。記憶層２１Ｂｂおよび参照層２３Ｂｂはそれぞれ膜面に垂直方向の磁化を有している。磁性層２７ｂは導電層１０ｂ上に磁気抵抗素子２０Ｂｂと離間して配置され、膜面に平行な磁化を有している。この磁性層２７ｂから記憶層２１Ｂｂに膜面に平行なバイアス磁界が印加される。すなわち、記憶層２１Ｂｂは膜面に垂直な方向の磁化を有し、膜面に平行なバイアス磁界が印加される。このため、書き込み時には、記憶層２１Ｂｂはダイレクトモードで磁化が反転する。なお、磁性層２７ａは、記憶層２１Ｂａに膜面に平行なバイアス磁界を発生するために、記憶層２１Ｂａと略同一面上に配置されていればよく、隣接するメモリセルの導電層上に配置してもよい。
なお、参照層２３Ｂａと参照層２３Ｂｂはそれぞれ磁化が同じ方向を向いている。例えば、図１６Ａ、１６Ｂに示すように、参照層２３Ｂａと参照層２３Ｂｂはそれぞれ磁化が上に向いている。
また、本実施形態において、磁性層２７ａ、２７ｂの代わりに、磁気抵抗素子２０Ｂａ、２０Ｂｂより大きな永久磁石を設置し、記憶層２１Ｂａおよび記憶層２１Ｂｂに膜面に平行な方向にバイアス磁界を印加してもよい。
第４実施形態によれば、第１実施形態と同様に、スピンホール効果により、小さな書込み電流で書込みを実現することができる。
第４実施形態によれば、第２実施形態と同様に、スピンホール効果および電圧磁気異方性制御により、小さな書込み電流で書込みを実現することができる。
第４実施形態によれば、書込みおよび読出しの動作でかつ大きな読出しの動作マージンと大きな書込みの動作マージンを有する磁気メモリを実現することができる。
第４実施形態によれば、大きな動作マージンを有し、低消費電力の磁気メモリを実現することができる。
なお、第４実施形態は、図６乃至図９に示す第１実施形態の磁気メモリに適用することができる。
（第５実施形態）
第５実施形態による磁気メモリについて図１７を参照して説明する。第５実施形態の磁気メモリは少なくとも１つのメモリセルを有し、このメモリセルを図１７に示す。この第５実施形態のメモリセル１は、図１に示す第１実施形態または第２実施形態のメモリセル１において、導電層１０ａ上に磁気抵抗素子２０ａの代わりに複数の磁気抵抗素子２０ａ１〜２０ａ４を設けるとともに、導電層１０ｂ上に磁気抵抗素子２０ａの代わりに複数の磁気抵抗素子２０ｂ１〜２０ｂ４を設けた構成を有している。
磁気抵抗素子２０ａ１〜２０ａ４はそれぞれ、第１実施形態で説明した磁気抵抗素子２０ａと同じ構成を有し、磁気抵抗素子２０ｂ１〜２０ｂ４はそれぞれ、第１実施形態で説明した磁気抵抗素子２０ｂと同じ構成を有している。磁気抵抗素子２０ａｉ（ｉ＝１，・・・，４）の参照層は端子１４ａｉに電気的に接続される。磁気抵抗素子２０ｂｉ（ｉ＝１，・・・，４）の参照層は端子１４ｂｉに電気的に接続される。
この第５実施形態においては、書込みを行う場合、書込みを行う磁気抵抗素子、例えば磁気抵抗素子２０ａ１には、参照層に電気的に接続された端子１４ａ１に負電圧を印加し、書込を行わない磁気抵抗素子、例えば磁気抵抗素子２０ａ２〜２０ａ４、２０ｂ１〜２０ｂ４には参照層に電気的接続された端子１４ａ２〜１４ａ４、１４ｂ１〜１４ｂ４に正電圧を印加し、端子１３ａと端子１３ｂとの間に書込電流を流す。
また、本実施形態においては、導電層１０ａ上に配置された磁気抵抗素子２０ａ１〜２０ａ４のうちの一つと、導電層１０ｂ上に配置された磁気抵抗素子２０ｂ１〜２０ｂ４のうちの一つとが対を形成し、対となっている２つの磁気抵抗素子の一方が高抵抗状態に、他方が低抵抗状態となるように、書込みを行う。
読出しは対となっている磁気抵抗素子同士の抵抗差を、端子１３ａと端子１３ｂの両方もしくはどちらかの一方から電流を印加し、対となっている磁気抵抗素子の参照層に電気的に接続された端子の電位差を差動で読み出す。例えば、磁気抵抗素子２０ａ１と磁気抵抗素子２０ｂ２が対となっている場合は、端子１４ａ１と端子１４ｂ２の電位差を差動で読み出す。このようにして、残りの対になっている磁気抵抗素子同士の抵抗差を読み出す。なお、端子１３ａと端子１３ｂの両方もしくはどちらかの一方に電圧を印加し、対となっている磁気抵抗素子の参照層に電気的に接続された端子の電位差を差動で読み出してもよい。
以上説明したように、第５実施形態のように構成することで、磁気抵抗素子を高密度に集積することができる。
本実施形態では、導電層１０ａおよび導電層１０ｂ上に４つずつの磁気抵抗素子を配置したが、導電層１０ａおよび導電層１０ｂに２つ以上の磁気抵抗素子を配置してもよい。
第５実施形態によれば、第１実施形態と同様に、スピンホール効果により、小さな書込み電流で書込みを実現することができる。
第５実施形態によれば、第２実施形態と同様に、スピンホール効果および電圧磁気異方性制御により、小さな書込み電流で書込みを実現することができる。
第５実施形態によれば、書込みおよび読出しの動作が高速でかつ大きな読出しの動作マージンと大きな書込みの動作マージンを有する磁気メモリを実現することができる。
第５実施形態によれば、大きな動作マージンを有しかつ低消費電力の磁気メモリを実現することができる。
なお、第５実施形態は、図６乃至図９に示す第１実施形態の磁気メモリに適用することができる。
（第６実施形態）
第６実施形態による磁気メモリについて図１８を参照して説明する。この第６実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１８に示す。この第６実施形態のメモリセル１は、図１に示す第１実施形態または第２実施形態の磁気メモリセル１において、導電層１０ｃをコンタクト１５ａおよびコンタクト１５ｂを介して導電層１０ａおよび導電層１０ｂに接続した構成を有している。すなわち、導電層１０ｃはコンタクト１５ａを介して導電層１０ａの一端（第３領域）に接続され、導電層１０ａの他端（第１領域）には端子１３ａが電気的に接続される。導電層１０ｃはコンタクト１５ｂを介して導電層１０ｂの一端（第４領域）に接続され、導電層１０ｂの他端（第６領域）には端子１３ｂが電気的に接続される。したがって、導電層１０ｃと接続した領域（第３領域）と、端子１３ａが接続した領域（第１領域）との間の導電層１０ａの領域（第２領域）に磁気抵抗素子２０ａが配置され、導電層１０ｃと接続した領域（第４領域）と、端子１３ｂが接続した領域（第６領域）との間の導電層１０ｂの領域（第５領域）に磁気抵抗素子２０ｂが配置される。
導電層１０ｃは、導電層１０ａおよび導電層１０ｂとは他の階層で形成され、導電層１０ａおよび導電層１０ｂの形成プロセルとは、別のプロセスで作製される。
本実施形態においては、導電層１０ａおよび導電層１０ｂは線状の形なので容易に作製できる利点を有する。
また、本実施形態と異なり、導電層１０ｃおよびコンタクト１５ａ、１５ｂは、導電層１０ａおよび導電層１０ｂの下方に設置してもよい。
また、第５実施形態のように、導電層１０ａおよび導電層１０ｂにそれぞれ複数の磁気抵抗素子を配置してもよい。
第６実施形態によれば、第１実施形態と同様に、スピンホール効果により、小さな書込み電流で書込みを実現することができる。
第６実施形態によれば、第２実施形態と同様に、スピンホール効果および電圧磁気異方性制御により、小さな書込み電流で書込みを実現することができる。
第６実施形態によれば、書込みおよび読出しの動作が高速でかつ大きな読出しの動作マージンと大きな書込みの動作マージンを有する磁気メモリを実現することができる。
第６実施形態によれば、大きな動作マージンを有しかつ低消費電力の磁気メモリを実現することができる。
なお、第６実施形態は、図６乃至図９に示す第１実施形態の磁気メモリに適用することができる。
（第７実施形態）
第７実施形態による磁気メモリについて図１９および図２０を参照して説明する。この第７実施形態の磁気メモリは少なくとも１つのメモリセルを有し、このメモリセルを図１９に示す。第７実施形態のメモリセル１は、図１に示す第１実施形態または第２実施形態のメモリセルにおいて、導電層１０ｃに電気的に接続する端子１３ｃを新たに配置した構成を有している。この端子１３ｃは、図１に示す制御回路１００に電気的に接続される。
この第７実施形態の磁気メモリの書込みは、第１または第２実施形態で説明した書込み方法と同様にして行う。なお、導電層１０ａ、１０ｂ、１０ｃに書込み電流Ｉｗを流すときには、端子１３ｃはどこにも接続しない。
読出し動作について図２０を参照して説明する。読出しの時には、図２０に示すように制御回路１００により、端子１３ｃと端子１４ａとの間および端子１３ｃと端子１４ｂとの間に電圧Ｖｂを印加し、端子１４ａと端子１４ｂの差動電圧を読み出す。これにより、読出しが行われる。図２０では端子１３ｃに電圧Ｖｂを印加したが、端子１３ｃと端子１４ａとの間および端子１３ｃと端子１４ｂとの間に電流を流してもよい。
本実施形態では、端子１３ｃに接続されているスイッチの抵抗値のばらつきは、端子１４ａと端子１４ｂとの電圧差への影響が小さいため、読出しにおいて大きな動作マージンを得ることができる。
第７実施形態によれば、第１実施形態と同様に、スピンホール効果により、小さな書込み電流で書込みを実現することができる。
第７実施形態によれば、第２実施形態と同様に、スピンホール効果および電圧磁気異方性制御により、小さな書込み電流で書込みを実現することができる。
第７実施形態によれば、書込みおよび読出しの動作が高速でかつ大きな読出しの動作マージンと大きな書込みの動作マージンを有する磁気メモリを実現することができる。
第７実施形態によれば、大きな動作マージンを有しかつ低消費電力の磁気メモリを実現することができる。
なお、第７実施形態は、図６乃至図９に示す第１実施形態の磁気メモリに適用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・メモリセル、１０ａ．１０ｂ，１０ｃ・・・非磁性の導電層、１３ａ，１３ｂ，１３ｃ・・・端子、１４ａ，１４ａ１〜１４ａ４，１４ｂ，１４ｂ１〜１４ｂ４・・・端子、２０Ａａ，２０Ａｂ，２０Ｂａ，２０Ｂｂ，２０ａ，２０ａ１〜２０ａ４，２０ｂ，２０ｂ１〜２０ｂ４・・・磁気抵抗素子、２１ａ，２１ｂ・・・記憶層、２２ａ，２２ｂ・・・非磁性層、２３ａ，２３ｂ・・・参照層、２４ａ，２４ｂ・・・垂直磁性材料層、２５ａ，２５ｂ・・・トランジスタ、２６ａ，２６ｂ・・・スイッチ、２７ａ，２７ｂ・・・磁性層、１００・・・制御回路、１０２・・・センスアンプ

Claims (10)

  1. 第１端子および第２端子と、
    第１方向に沿って配列された第１乃至第３領域を有する第１導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続された第１導電層と、
    前記第１方向に沿って配列された第４乃至第６領域を有する第２導電層であって、前記第５領域は前記第４領域と前記第６領域との間に位置し、前記第６領域は前記第２端子に電気的に接続された第２導電層と、
    前記第３領域と前記第４領域とを電気的に接続する第３導電層と、
    前記第２領域に配置された第１磁気抵抗素子であって、前記第１方向に交差する第２方向に前記第２領域から離れて配置された第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を有する第１磁気抵抗素子と、
    前記第５領域に配置された第２磁気抵抗素子であって、前記第２方向に前記第５領域から離れて配置された第３磁性層と、前記第５領域と前記第３磁性層との間に配置され前記第５領域に電気的に接続された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第４端子と、を有する第２磁気抵抗素子と、
    書込み時に前記第１導電層、前記第３導電層、および前記第２導電層を介して前記第１端子と前記第２端子との間に電流を流す第１回路と、
    を備え、前記第１領域から前記第３領域に向かう向きと前記第４領域から前記第６領域に向かう向きが異なり、前記２磁性層から前記第４磁性層に向かう方向が前記第１方向および前記第２方向に交差する磁気メモリ。
  2. 前記第１回路は、前記書込み時に前記第３端子および前記第４端子に電圧を印加する請求項１記載の磁気メモリ。
  3. 読出し時に前記第１端子および前記第２端子のうちの少なくとも一方に電圧を印加し、前記第３端子と前記第４端子との間の電位差に基づいて読出しを行う第２回路を更に備えた請求項１または２記載の磁気メモリ。
  4. 前記第３導電層に電気的に接続された第５端子と、読出し時に前記第５端子と前記第３端子との間および前記第５端子と前記第４端子との間に電圧を印加し、前記第３端子と前記第４端子との間の電位差に基づいて読出しを行う第２回路を更に備えた請求項１または２記載の磁気メモリ。
  5. 前記第１磁気抵抗素子および前記第２磁気抵抗素子のうちの一方が高抵抗状態であり、他方が低抵抗状態に設定される請求項１乃至４のいずれかに記載の磁気メモリ。
  6. 前記第２磁性層にバイアス磁界を印加する第１磁界印加部と、前記第４磁性層にバイアス磁界を印加する第２磁界印加部と、を更に備えた請求項１乃至５のいずれかに記載の磁気メモリ。
  7. 前記第１磁性層および前記第２磁性層は前記第２方向に交差する磁化成分を有し、前記第３磁性層および前記第４磁性層は前記第２方向に交差する磁化成分を有し、
    前記第１磁界印加部は、前記第１磁性層と前記第３端子との間に配置され前記第２方向に平行な磁化成分を有する第５磁性層を含み、
    前記第２磁界印加部は、前記第３磁性層と前記第４端子との間に配置され前記第第２方向に平行な磁化成分を有する第６磁性層を含む請求項６記載の磁気メモリ。
  8. 前記第３導電層は、前記第３領域に第１コンタクトを介して電気的に接続され、前記第４領域に第２コンタクトを介して電気的に接続される請求項１乃至７のいずれかに記載の磁気メモリ。
  9. 第１端子および第２端子と、
    第１方向に沿って配置された第１乃至第４領域を有し、前記第２領域は前記第１領域と前記第４領域との間に位置し、前記第３領域は前記第２領域と前記第４領域との間に位置し、前記第１領域は前記第１端子に電気的に接続された第１導電層と、
    前記第１方向に沿って配置された第５乃至第８領域を有し、前記第６領域は前記第５領域と前記第８領域との間に位置し、前記第７領域は前記第６領域と前記第８領域との間に位置し、前記第８領域は前記第２端子に電気的に接続された第２導電層と、
    前記第４領域と前記第５領域とを電気的に接続する第３導電層と、
    前記第２領域に配置された第１磁気抵抗素子であって、前記第１方向に交差する第２方向に前記第２領域から離れて配置された第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を有する第１磁気抵抗素子と、
    前記第３領域に配置された第２磁気抵抗素子であって、前記第２方向に前記第３領域から離れて配置された第３磁性層と、前記第３領域と前記第３磁性層との間に配置され前記第３領域に電気的に接続された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第４端子と、を有する第２磁気抵抗素子と、
    前記第６領域に配置された第３磁気抵抗素子であって、前記第２方向に前記第６領域から離れて配置された第５磁性層と、前記第６領域と前記第５磁性層との間に配置され前記第６領域に電気的に接続された第６磁性層と、前記第５磁性層と前記第６磁性層との間に配置された第３非磁性層と、前記第５磁性層に電気的に接続された第５端子と、を有する第３磁気抵抗素子と、
    前記第７領域に配置された第４磁気抵抗素子であって、前記第２方向に前記第７領域から離れて配置された第７磁性層と、前記第７領域と前記第７磁性層との間に配置され前記第７領域に電気的に接続された第８磁性層と、前記第７磁性層と前記第８磁性層との間に配置された第４非磁性層と、前記第７磁性層に電気的に接続された第６端子と、を有する第４磁気抵抗素子と、
    書込み時に前記第１導電層、前記第３導電層、および前記第２導電層を介して前記第１端子と前記第２端子との間に電流を流す第１回路と、
    を備え、前記第１領域から前記第４領域に向かう向きと前記第５領域から前記第８領域に向かう向きが異なり、前記２磁性層から前記第８磁性層に向かう方向が前記第１方向および前記第２方向に交差する磁気メモリ。
  10. 読出し時に、前記第１端子および前記第２端子のうちの少なくとも一方に電圧を印加し、前記第３端子と前記第５および第６端子のうちの一方との間の電位差に基づいて読出しを行うとともに、前記第４端子と前記第５および第６端子のうちの他方との間の電位差に基づいて読出しを行う第２回路を更に備えた請求項９記載の磁気メモリ。
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