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JP2019004084A - 半導体装置 - Google Patents

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Abstract

【課題】本発明が解決しようとする課題は、高移動度と高耐圧を両立した半導体装置を提供することにある。【解決手段】本発明の半導体装置は、ＳｉＣ上にＧａＮ系半導体が形成された縦型ＧａＮ系ＦＥＴである。ＳｉＣである第１の半導体層１上の、第２の半導体層と第３の半導体層の間におけるＡｌＧａＮ／ＧａＮヘテロ界面において、キャリアが流れるチャネルが形成される。このチャネルは半導体装置に設けられた導通電極６を介してＳｉＣと導通している。ＳｉＣはドリフト層となり、キャリアはＡｌＧａＮ／ＧａＮヘテロ界面のチャネルとＳｉＣドリフト層間を移動する。【選択図】図１

Description

半導体装置に関する。
電力制御のためのスイッチング回路やインバータ回路には、パワー半導体素子が用いられる。パワー半導体素子は高耐圧かつ高キャリア移動度であることが求められるが、シリコン（Ｓｉ）を用いたパワー半導体素子の耐圧とキャリア移動度は、Ｓｉの物理的な特性に基づく限界に達しつつある。
近年、パワー半導体素子の材料として、Ｓｉよりもバンドギャップが広い、炭化ケイ素と窒化物半導体が期待されている。炭化ケイ素を用いた縦型半導体素子は、高い耐圧性を備えているが、キャリア移動度はＳｉを用いた半導体素子よりも劣ってしまう。一方で、窒化物半導体を用いたヘテロ接合界面を有する横型半導体素子は、Ｓｉを超える高いキャリア移動度を備えているが、高耐圧とすることが難しいという問題がある。したがって、高耐圧性と高キャリア移動度の両方を兼ね備えたパワー半導体素子が望まれる。
特開２００２‐１００７７３号公報
本発明が解決しようとする課題は、高耐圧と高キャリア移動度を両立した半導体装置を提供することにある。
本発明の半導体装置は、炭化ケイ素である第１の半導体層と、窒化物半導体である第２の半導体層と、前記第２の半導体層に接し、前記第１の半導体層と前記第２の半導体層の間にあり、かつ窒化物半導体である第３の半導体層と、前記第１の半導体層の前記第３の半導体層がある側とは反対側にあるドレイン電極と、前記第２の半導体層の前記第３の半導体層がある側とは反対側にあって、第１の凸部を有し、前記第１の凸部は前記第２の半導体層および前記第３の半導体層のそれぞれを貫通し、前記第１の凸部の先端は前記第１の半導体層の内部に位置するソース電極と、前記第２の半導体層の前記第３の半導体層がある側とは反対側にあって、第２の凸部を有し、前記第２の凸部は前記第２の半導体層および前記第３の半導体層のそれぞれを貫通し、前記第２の凸部の先端は前記第１の半導体層の内部に位置する導通電極と、前記第２の半導体層の前記第３の半導体層がある側とは反対側にあって、前記ソース電極と前記導通電極の間にあるゲート電極と、前記ゲート電極と前記第２の半導体層の間にある第１の絶縁層と、前記第１の半導体層に含まれ、第１の導電型である第１の領域と、前記第１の半導体層に含まれ、前記第１の領域と前記ドレイン電極の間にあり、かつ第２の導電型である第２の領域と、前記第１の半導体層に含まれ、前記導通電極の前記第２の凸部と前記第１の領域の間にあり、かつ第２の導電型である第３の領域と、前記第１の半導体層に含まれ、前記第３の半導体層と前記第１の領域の間にあって、前記ソース電極と前記導通電極の間にあり、かつ第１の導電型である第４の領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中、「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
（第１の実施形態）
図１に半導体装置１００の模式断面図を示す。
半導体装置１００は、炭化ケイ素（ＳｉＣ）上に形成されたＧａＮ系半導体で構成される電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。
半導体装置１００は、ＳｉＣ上にＧａＮ系半導体が形成された縦型ＧａＮ系ＦＥＴである。ＳｉＣ上のＡｌＧａＮ／ＧａＮヘテロ界面において、キャリアが流れるチャネルが形成される。このチャネルは半導体装置１００に設けられた導通電極を介してＳｉＣと導通している。ＳｉＣはドリフト層となり、キャリアはＡｌＧａＮ／ＧａＮヘテロ界面のチャネルとＳｉＣドリフト層間を移動する。半導体装置１００は、ＳｉＣによって高い耐圧を達成し、かつＳｉＣ上のＧａＮ系半導体ＦＥＴによって高いキャリア移動度を実現している。半導体装置１００は、第１の半導体層１、第２の半導体層２、第３の半導体層３、ドレイン電極４、ソース電極５、導通電極６、ゲート電極７、第１の絶縁層８、バッファ層１２を備える。第１の半導体層１は、第１の領域１４、第２の領域９、第３の領域１０、第４の領域１１を含む。
第１の半導体層１は、例えば、炭化ケイ素（ＳｉＣ）である。第１の半導体層１の厚さは、例えば、１μｍ以上１００μｍ以下である。第１の半導体層１は、第１の領域１４、第２の領域９、第３の領域１０、および第４の領域１１を具備する。
第２の半導体層２は窒化物半導体である。第２の半導体層２は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ（１−ｘ）Ｎ、０＜ｘ≦１）である。以下、窒化アルミニウムガリウムはＡｌＧａＮと表記する。第２の半導体層２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下である。
第３の半導体層３は第２の半導体層２に接している。第３の半導体層３は、第１の半導体層１と第２の半導体層２の間にある。第３の半導体層３は、例えば、窒化ガリウム（ＧａＮ）である。第３の半導体層３は、意図的に不純物をドープしていないｉ‐ＧａＮであることが望ましい。ｉ‐ＧａＮは、例えば、不純物濃度が１０１７ｃｍ−３以下である。第３の半導体層３の厚さは、例えば、１００ｎｍ以上１０μｍ以下であることが望ましい。
第２の半導体層２は、第３の半導体層３よりもバンドギャップの大きい材料である。
第１の半導体層１はＳｉＣであり、第３の半導体層３のＧａＮとは異なる材料であるため、第１の半導体層１と第３の半導体層３の間に、バッファ層１２が設けられる。バッファ層１２は、バッファ層１２の上に形成する窒化物半導体層の格子定数と、ＳｉＣの格子定数との相違によって発生する歪みを緩和する層である。バッファ層１２の材料は少なくとも窒化アルミニウム（ＡｌＮ）、もしくは窒化アルミニウムガリウム（ＡｌＧａＮ）を含む。バッファ層１２の厚さは１ｎｍ以上１μｍ以下である。ＳｉＣ上に結晶性の良いＧａＮを成長させるために、好適には、バッファ層の厚さは１０ｎｍ以上１００ｎｍ以下である。
ドレイン電極４は、第１の半導体層１の第３の半導体層３と接する側とは反対側の第１の半導体層１に設けられる。ドレイン電極４は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、およびアルミニウム（Ａｌ）を含む。
ソース電極５は、第２の半導体層２の第３の半導体層３と接する側とは反対側の第２の半導体層２に設けられる。ソース電極５は凸部を有する。ソース電極５の凸部は第１の半導体層１、第２の半導体層２、および第３の半導体層３のそれぞれの内部に位置する。ソース電極５は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、および金（Ａｕ）を含む。
導通電極６は、第２の半導体層２の第３の半導体層３と接する側とは反対側の第２の半導体層２に設けられる。導通電極６は凸部を有する。導通電極６の凸部は第２の半導体層２、第３の半導体層３、およびバッファ層１２を貫通する。導通電極６の凸部は、第１の半導体層１の内部に位置する。導通電極６は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、および金（Ａｕ）を含む。
第１のゲート電極７は、ソース電極５から導通電極６に向かう方向において、ソース電極５と導通電極６の間にある。第１のゲート電極７は、積層方向において、第２の半導体層２の第３の半導体層３と接する側とは反対側に設けられる。第１のゲート電極７は、例えば、金属電極である。第１のゲート電極７は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、および金（Ａｕ）を含む材料であってもよい。また、第１のゲート電極７は、不純物が添加された多結晶の半導体材料、例えば、シリコン、炭化シリコン、窒化ガリウムであってもよい。
第１の絶縁層８は、第２の半導体層２と第１のゲート電極７の間に設けられる。第１の絶縁層８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化マグネシウムなどである。
第１の半導体層１の第１の領域１４は、第１の導電型を有する。第１の導電型は、例えば、低ドーピング濃度のｎ型である。第１の領域１４の導電型の不純物濃度は、例えば、１０１５ｃｍ−３以上１０１７ｃｍ−３以下である。
第２の領域９は、第１の半導体層１とドレイン電極４が接している界面付近の第１の半導体層１に設けられる。第２の領域９は、第２の導電型を有する。第２の導電型は、例えば、高ドーピング濃度のｎ型である。第２の領域９の不純物濃度は１０１８ｃｍ−３以上１０２０ｃｍ−３以下である。第１の半導体層からドレイン電極４に向かう方向における第２の領域９の厚さは、例えば、１０μｍ以上１ｍｍ以下である。
第３の領域１０は、導通電極６の凸部の周りに設けられる。第３の領域９は、第２の導電型を有する。第３の領域１０の第２の導電型は、例えば、高ドーピング濃度のｎ型である。第３の領域１０の不純物濃度は１０１８ｃｍ−３以上１０２０ｃｍ−３以下である。第１の半導体層からドレイン電極４に向かう方向における第３の領域１０の厚さは、例えば、１０ｎｍ以上１μｍ以下である。
第４の領域１１は、第１の半導体層１から第３の半導体層３に向かう方向において、第３の半導体層３がある側の第１の半導体層１に設けられる。第４の領域１１は、ソース電極５から導通電極６に向かう方向において、ソース電極５と導通電極６の間に設けられる。第４の領域１１は、ソース電極５の凸部の周りに設けられる。第４の領域１１は第１の導電型を有する。第４の領域１１の第１の導電型は、例えば、ｐ型である。第４の領域１１の不純物濃度は、１０１５ｃｍ−３以上１０２０ｃｍ−３以下である。第４の領域１１の厚さは、第１の半導体層１から第３の半導体層３に向かう方向において、例えば、１μｍ以上２μｍ以下である。第４の領域１１の厚さは、第３の領域１０よりも厚い。第４の領域１１を設けることで、第４の領域１１と第１の領域１４の間で空乏層が形成される。この空乏層が第４の領域１１から第１の領域１４に向かう方向に広がることで、半導体装置１００の耐圧が保持される。第１の半導体層１は、例えば、第２の半導体層２がある側に（０００１）方向（Ｓｉ面）の結晶方位を有する。この結晶方位は（０００１）方向に垂直でなくても良く、オフ角度を有しても良い。例えば、４°のオフ角度を有する。また、第１の半導体層１の第１の領域１４は第２の導電型を有する。第１の半導体層１の第１の領域１４は、例えば、低濃度にドーピングされたｎ型層である。そのドーピング濃度は、例えば、１０１５ｃｍ−３以上１０１７ｃｍ−３以下である。
第２の半導体層２と第３の半導体層３の界面付近において、第３の半導体層３には２次元電子ガス層が形成される。図１の長二点鎖線は２次元電子ガス層が存在する位置を示す。
また、図１の点線で示した矢印方向に電子が流れるチャネルが形成されている。電子はソース電極５から導通電極６に向かう方向に流れる。さらに、電子は導通電極６から第１の半導体層１を通り、ドレイン電極４に向かう方向に流れる。ＳｉＣである第１の半導体層１は高耐圧であるため、導通電極６とドレイン電極４の間の第１の半導体層１に、半導体装置１００に印加される電圧の大部分が印加されるようにする。
半導体装置１００はノーマリオンである。チャネルの電子の流れを止めて、半導体装置１００をオフ状態とするために、ゲート電極７に負の電圧を印加する。すなわち、ゲート電極７に負の電圧を印加すると、第２の半導体層２と第３の半導体層３の界面のバンド構造が持ち上がり、２次元電子ガス層が空乏化する。そのため、第３の半導体層３のチャネルの電子の流れを止めることができる。
２次元電子ガス層の電子が流れるときのゲート電極７に印加される電圧は、ゲート電極７を構成する金属の仕事関数、第１の絶縁層８の誘電率、第１の絶縁層８の厚み、第３の半導体層３に含まれるドナーやアクセプタの濃度、および第３の半導体層３の表面ポテンシャルで決まる。
以上のように、本実施形態の半導体装置１００において、ＳｉＣ基板上のＡｌＧａＮ／ＧａＮヘテロ界面において、ソース電極５と導通電極６の間にチャネルが形成される。ソース電極５から導通電極６に電子が流れ、さらに、ＳｉＣである第１の半導体層１を通り、導通電極６からドレイン電極４の間で電子が流れる。半導体装置１００は、ＳｉＣである第１の半導体層１によって高い耐圧を実現し、かつ第１の半導体層１上のＧａＮ系半導体ＦＥＴによって高いキャリア移動度を実現している。以下、半導体装置１００の作製方法について述べる。
まず、ＳｉＣである第２の領域９の準備工程が実施される。次にエピタキシャル成長層形成工程が実施される。この工程では、第２の領域９の（０００１）方向面にエピタキシャル成長により第１の領域１４であるＳｉＣ層が形成される。次に、イオン注入工程が実施される。この工程ではＳｉＣ層にｐ型不純物が注入され、第４の領域１１が形成される。イオン注入されるｐ型不純物は、例えば、アルミニウム（Ａｌ）、ホウ素（Ｂ）である。次に、ＳｉＣ層にｎ型不純物が注入され、高ドーピング濃度の第３の領域１０が形成される。イオン注入されるｎ型不純物は、例えば、リン（Ｐ）、窒素（Ｎ）である。次に、不純物の活性化アニール工程が実施される。第１の半導体層１が高温で加熱されることにより、不純物領域において所望のキャリアが発生する。
次に、第１の半導体層１上に窒化アルミニウム（ＡｌＮ）、もしくは窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバッファ層１２の形成工程が実施される。バッファ層１２は、例えば、スパッタにより作製される。次に、バッファ層１２上に窒化物半導体である、第３の半導体層３および第２の半導体層２のエピタキシャル成長工程が実施される。次に、絶縁膜層８の形成工程が実施される。次に、ゲート電極７の形成工程が実施される。次に、ソース電極５および導通電極６を埋設するための凹部を、窒化物半導体層に形成する工程が実施される。例えば、反応性イオンエッチングにより実施される。次に、ソース電極５および導通電極６の形成工程が実施される。さらに、積層方向において、第１の半導体層１のバッファ層１２がある側とは反対側にドレイン電極４を、例えば、スパッタにより作製する。
（第２の実施形態）
図２に半導体装置１０１を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
ゲート電極７は凸部を有する。ゲート電極７の凸部は、第２の半導体層２の内部に位置し、凸部は第３の半導体層３にまで達している。
ゲート電極７の凸部と第３の半導体装置３の間には、第２の半導体層２は存在しない、または、２次元電子ガス層が誘起されない程度の厚さであれば存在していても良い。そのため、ゲート電極７の位置にある第３の半導体層３には２次元電子ガス層は存在していない。したがって、ゲート電極７に電圧を印加していない状態では、チャネルに電子は流れない。そのため、半導体装置１０１はノーマリーオフである。
第２の半導体層２と第３の半導体層３の界面付近の第３の半導体層３には、ゲート電極７のある位置を除いて、２次元電子ガス層は存在する。図２の長二点鎖線は２次元電子ガス層が存在する位置を示す。
第３の半導体層３は意図的に不純物をドープしていないｉ‐ＧａＮであるため、第３の半導体層３は低不純物濃度のｎ型伝導を示す。ゲート電極７に正の電圧を印加した場合、ゲート電極７側の第３の半導体層３は電子が誘起される蓄積状態となる。そのため、蓄積状態で誘起された電子と、第２の半導体層２と第３の半導体層３の界面で存在する２次元電子ガス層が連結する。したがって、図２の点線で示した矢印方向に電子が流れる。よって、半導体装置１０１はＦＥＴとして動作する。
ゲート電極７の凸部が第２の半導体層２に埋め込まれていることで、図１の半導体装置１００と比べて、半導体装置１０１では、ゲート電極７の位置にある半導体層３に含まれる２次元電子ガス層の電子の濃度は減少する。そのため、閾値電圧は正の方向にシフトする。したがって、半導体装置１０１は正の閾値電圧を持つノーマリーオフ動作をする。よって、半導体装置１０１は、ＳｉＣである第１の半導体層１による高い耐圧と第１の半導体層１上のＧａＮ系半導体ＦＥＴによる高いキャリア移動度を実現したノーマリーオフデバイスである。
（第３の実施形態）
図３に半導体装置１０２を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０２は、導通電極６の凸部と第３の半導体層３の間と、導通電極６の凸部とバッファ層１２の間に第２の絶縁層１３をさらに備える。
第２の絶縁層１３は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化マグネシウムなどである。
第２の絶縁層１３を、導通電極６と第３の半導体層３の間、導通電極６とバッファ層１２の間に設けることで、導通電極６が第３の半導体層３のチャネルとなる部分以外で導通することを防ぎ、さらに導通電極６がバッファ層１２と導通することを防ぐことができる。よって、導通電極６は第３の半導体層３のチャネル部分のみと導通する。
また、第２の絶縁層１３の代わりに、導通電極６の近傍の第３の半導体層３とバッファ層１２にイオン注入をして絶縁性となる領域を作製する方法がある。イオン注入に用いる元素は、例えば、アルゴン（Ａｒ）、フッ素（Ｆ）である。導通電極６の近傍の第３の半導体層３とバッファ層１２にイオン注入することで、導通電極６の近傍の第３の半導体層３とバッファ層１２を絶縁性とすることができる。イオン注入され絶縁性となった、導通電極６の近傍の第３の半導体層３とバッファ層１２を第２の絶縁層１３とする。
これにより、導通電極６が第３の半導体層３のチャネルとなる部分以外で導通することを防ぎ、さらに導通電極６がバッファ層１２と導通することを防ぐことができる。よって、導通電極６を通るキャリアがバッファ層１２や第３の半導体層３のチャネルではない部分に漏れてしまうことを防ぐことが可能である。したがって、半導体装置１０２は、導通電極６からのキャリアの漏れが抑制され、ＳｉＣである第１の半導体層１による高い耐圧とＧａＮ系半導体ＦＥＴによる高いキャリア移動度を実現している。
なお、第２の実施形態の半導体装置１０１に第２の絶縁層１３を用いても、導通電極６のキャリアの漏れを防ぐことが可能である。
（第４の実施形態）
図４（ａ）に半導体装置１０３、図４（ｂ）に図４（ａ）の点線で囲んだ部分の拡大図を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
図４（ｂ）の第３の領域１０において、ソース電極５から導通電極６に向かう方向に、第１の導電型の第５の領域１０ａと、第２の導電型の第６の領域１０ｂが交互に位置している。
ソース電極５から導通電極６に向かう方向において、第５の領域１０ａの長さは、例えば、１０ｎｍ以上１μｍ以下であり、第６の領域１０ｂの長さは、例えば、１０ｎｍ以上１μｍ以下である。
第５の領域１０ａの第１の導電型は、例えば、高濃度にドーピングされたｎ型である。第６の領域１０ｂの第２の導電型は、例えば、ｐ型である。
低ドーピング濃度のｎ型の第１の領域１４とｐ型の第６の領域１０ｂの界面はｐｎ接合である。ゲート電極７に電圧を印加していない場合、第１の領域１４と第６の領域１０ｂの界面のｐｎ接合には空乏層が存在する。そのため、第１の領域１４と第６の領域１０ｂのそれぞれの間の空乏層がつながり、第３の領域１０の周囲の第１の領域１４に空乏層が存在する。
ゲート電極７に電圧を印加していない場合に、導通電極６の凸部の端部、つまり第３の領域１０に囲まれた導通電極６の凸部には電界集中が生じやすい。ここで、第３の領域１０の周囲の第１の領域１４に空乏層が存在していることで、電界集中の負担が空乏層全体に分散されるため、第１の半導体層１の結晶が破壊されるのを防ぐ。したがって、半導体装置１０３は、第１の半導体層１の耐圧を向上させることができ、ＳｉＣである第１の半導体層１の高い耐圧とＧａＮ系半導体ＦＥＴによる高いキャリア移動度を実現している。
なお、第２および第３の実施形態の半導体装置１０１、１０２に本実施形態の第３の領域１０を用いても、第１の半導体層１の耐圧を向上させることが可能である。（第５の実施形態）
図５（ａ）に半導体装置１０４、図５（ｂ）に半導体装置１０５を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
図５（ａ）の半導体装置１０４は、第１の半導体層１に互いに離間した複数の第４の領域１１を備える。
第４の領域１１は、第１の半導体層１の第２の領域９がある側とは反対側にある。第４の領域１１は、ソース電極５から見て導通電極６がある側とは反対側にある。ソース電極５から見て導通電極６がある側とは反対側の第１の半導体層１は、半導体装置１０４の終端部となる。複数の第４の領域１１は、第１の領域１４を間に挟んで互いに離間している。第４の領域１１は、第１の半導体層１にイオン注入することにより形成される。第１の半導体層１からドレイン電極４に向かう方向における第４の領域１１の厚さは、例えば、１μｍ以上２μｍ以下である。第４の領域１１は、ガードリング（Ｇｕａｒｄ Ｒｉｎｇ）層である。ソース電極５に近い位置では、複数の第４領域１１は、互いに狭い間隔で存在する。ソース電極５から離れる位置では、複数の第４の領域１１は、互いに広い間隔で存在する。
複数の第４の領域１１が、第１の半導体層１の第３の半導体層３がある側に位置するだけではなく、半導体装置１０４の終端部にも位置することで、第１の半導体層１のドレイン電極４がある側とは反対側において、導通電極６からソース電極５に向かう方向に空乏層を広げることが可能である。このため、半導体装置１０４の終端部への電界集中を防ぐことができる。また、ソース電極の電流やチャネルの電流が、第１の半導体層１や他のデバイスに漏れることを防ぐ。
図５（ｂ）の半導体装置１０５は、第４の領域１１の隣に、低濃度のｐ型である第７の領域１５を備える。
第７の領域１５は、第１の半導体層１のドレイン電極４がある側とは反対側にある。第７の領域１５は、ソース電極５から見て導通電極６がある側とは反対側にある。第１の半導体層１において、第７の領域１５は、第４の領域１１の隣にある。第７の領域１５は、第４の領域１１よりも低濃度の第２の導電型の不純物を含む。第２の導電型は、例えば、ｐ型である。第７の領域１５は、リサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）層である。
第４の領域１１の隣に、第７の領域１５が位置していることで、ｎ型である第１の領域１４のドレイン電極４がある側とは反対側において、導通電極６からソース電極５に向かう方向に空乏層を広げることが可能である。このため、半導体装置１０５の終端部への電界集中を防ぐことができる。そのため、第１の半導体層１の耐圧を向上させることができる。
第４の領域１１および第７の領域１５を上述した半導体装置１００〜１０３に設けても同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 第１の半導体層
２ 第２の半導体層
３ 第３の半導体層
４ ドレイン電極
５ ソース電極
６ 導通電極
７ ゲート電極
８ 第１の絶縁層
９ 第２の領域
１０ 第３の領域
１０ａ 第５の領域
１０ｂ 第６の領域
１１ 第４の領域
１２ バッファ層
１３ 第２の絶縁層
１４ 第１の領域
１５ 第７の領域
１００〜１０５ 半導体装置

Claims (18)

  1. 炭化ケイ素である第１の半導体層と、
    窒化物半導体である第２の半導体層と、
    前記第２の半導体層に接し、前記第１の半導体層と前記第２の半導体層の間にあり、かつ窒化物半導体である第３の半導体層と、
    前記第１の半導体層の前記第３の半導体層がある側とは反対側にあるドレイン電極と、
    前記第２の半導体層の前記第３の半導体層がある側とは反対側にあって、第１の凸部を有し、前記第１の凸部は前記第２の半導体層および前記第３の半導体層のそれぞれを貫通し、前記第１の凸部の先端は前記第１の半導体層の内部に位置するソース電極と、
    前記第２の半導体層の前記第３の半導体層がある側とは反対側にあって、第２の凸部を有し、前記第２の凸部は前記第２の半導体層および前記第３の半導体層のそれぞれを貫通し、前記第２の凸部の先端は前記第１の半導体層の内部に位置する導通電極と、
    前記第２の半導体層の前記第３の半導体層がある側とは反対側にあって、前記ソース電極と前記導通電極の間にあるゲート電極と、
    前記ゲート電極と前記第２の半導体層の間にある第１の絶縁層と、
    前記第１の半導体層に含まれ、第１の導電型である第１の領域と、
    前記第１の半導体層に含まれ、前記第１の領域と前記ドレイン電極の間にあり、かつ第２の導電型である第２の領域と、
    前記第１の半導体層に含まれ、前記導通電極の前記第２の凸部と前記第１の領域の間にあり、かつ第２の導電型である第３の領域と、
    前記第１の半導体層に含まれ、前記第３の半導体層と前記第１の領域の間にあって、前記ソース電極と前記導通電極の間にあり、かつ第１の導電型である第４の領域と、
    を備える半導体装置。
  2. 前記ゲート電極はさらに第３の凸部を有し、前記ゲート電極の前記第３の凸部は前記第２の半導体層の内部に位置し、前記第３の半導体層に達している請求項１に記載の半導体装置。
  3. 前記導通電極の前記第２の凸部と前記第３の半導体層の間にある第２の絶縁層をさらに備える請求項１または請求項２に記載の半導体装置。
  4. 前記第３の領域は第５の領域と第６の領域をさらに含み、
    前記ソース電極から前記導通電極に向かう方向に前記第５の領域と前記第６の領域が交互に位置している請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記ソース電極を間に挟んで前記導通電極がある側とは反対側の第１の半導体層に前記第４の領域は複数あり、複数の前記第４の導電型の領域は互いに離間している請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 前記ソース電極を間に挟んで前記導通電極がある側とは反対側の第１の半導体層にあって、前記第４の領域と隣接する第７の領域をさらに備える請求項１ないし請求項５のいずれか１項に記載の半導体装置。
  7. 前記第２の半導体層はＡｌｘＧａ（１−ｘ）Ｎ（０＜ｘ≦１）である請求項１ないし請求項６のいずれか１項に記載の半導体装置。
  8. 前記第３の半導体層はＧａＮである請求項１ないし請求項７のいずれか１項に記載の半導体装置。
  9. 第２の半導体層は、第３の半導体層３よりもバンドギャップの大きい請求項１ないし請求項８のいずれか１項に記載の半導体装置。
  10. 前記第１の領域は低濃度のｎ型である請求項１ないし請求項９のいずれか１項に記載の半導体装置。
  11. 前記第２の領域、前記第３の領域、および前記第５の領域は高濃度のｎ型である請求項１ないし請求項１０のいずれか１項に記載の半導体装置。
  12. 前記第４の領域、前記第６の領域、前記第７の領域はｐ型である請求項１ないし請求項１１のいずれか１項に記載の半導体装置。
  13. 前記第１の領域の導電型不純物濃度は１０１５ｃｍ−３以上１０１７ｃｍ−３である請求項１０に記載の半導体装置。
  14. 前記第２の領域の導電型不純物濃度は１０１８ｃｍ−３以上１０２０ｃｍ−３以下である。第１の半導体層からである請求項１１に記載の半導体装置。
  15. 前記第３の領域の導電型不純物濃度は１０１８ｃｍ−３以上１０２０ｃｍ−３以下である請求項１１に記載の半導体装置。
  16. 前記第４の領域の導電型不純物濃度は１０１５ｃｍ−３以上１０２０ｃｍ−３以下である請求項１２に記載の半導体装置。
  17. 前記導通電極はＮｉ、Ｔｉ、Ａｌ、およびＡｕを含む請求項１ないし請求項１６のいずれか１項に記載の半導体装置。
  18. 前記ゲート電極はＴｉＮである請求項１ないし請求項１７のいずれか１項に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111106163A (zh) * 2019-12-27 2020-05-05 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
DE112022005863T5 (de) 2021-12-09 2024-09-26 National Institute Of Advanced Industrial Science And Technology Halbleitervorrichtung
WO2025046981A1 (ja) * 2023-08-28 2025-03-06 パナソニックホールディングス株式会社 窒化物半導体デバイス

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115832040A (zh) * 2022-11-11 2023-03-21 深圳天狼芯半导体有限公司 碳化硅基氮化镓器件及其制备方法
CN115799330A (zh) * 2022-11-11 2023-03-14 深圳天狼芯半导体有限公司 耐高压hemt器件及其制备方法
CN115799329A (zh) * 2022-11-11 2023-03-14 深圳天狼芯半导体有限公司 高压超结hemt器件及其制备方法
CN115832042A (zh) * 2022-11-11 2023-03-21 深圳天狼芯半导体有限公司 耐高压氮化镓开关器件及其制备方法、芯片
CN120076368A (zh) * 2023-11-16 2025-05-30 镓合半导体（上海）有限公司 一种高耐压hemt器件、及其驱动方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2010267958A (ja) * 2009-04-21 2010-11-25 Infineon Technologies Austria Ag 横型ｈｅｍｔおよび横型ｈｅｍｔの製造方法
JP2012156320A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2013507789A (ja) * 2009-10-13 2013-03-04 クリー インコーポレイテッド 異なる半導体材料の半導体相互接続層及び半導体チャネル層を備えたトランジスタ
JP2013140956A (ja) * 2011-12-12 2013-07-18 Power Integrations Inc Ｉｎ−Ｓｉｔｕ成長させたゲート誘電体およびフィールドプレート誘電体
JP2015046468A (ja) * 2013-08-28 2015-03-12 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100773A (ja) 2000-09-25 2002-04-05 Toshiba Corp 半導体装置及びその製造方法
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
JP5098293B2 (ja) 2006-10-30 2012-12-12 富士電機株式会社 ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法
JP5319084B2 (ja) 2007-06-19 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5487749B2 (ja) 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
WO2011024367A1 (ja) 2009-08-27 2011-03-03 パナソニック株式会社 窒化物半導体装置
JP4737471B2 (ja) * 2009-10-08 2011-08-03 住友電気工業株式会社 半導体装置およびその製造方法
JP5576731B2 (ja) * 2010-07-14 2014-08-20 パナソニック株式会社 電界効果トランジスタ
JP2012094688A (ja) 2010-10-27 2012-05-17 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP5591776B2 (ja) * 2011-09-21 2014-09-17 株式会社東芝 窒化物半導体装置およびそれを用いた回路
JP5433909B2 (ja) 2012-05-22 2014-03-05 株式会社パウデック ＧａＮ系半導体素子の製造方法
JP6171441B2 (ja) * 2013-03-21 2017-08-02 富士通株式会社 半導体装置の製造方法
JP6368197B2 (ja) * 2014-08-29 2018-08-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2010267958A (ja) * 2009-04-21 2010-11-25 Infineon Technologies Austria Ag 横型ｈｅｍｔおよび横型ｈｅｍｔの製造方法
JP2013507789A (ja) * 2009-10-13 2013-03-04 クリー インコーポレイテッド 異なる半導体材料の半導体相互接続層及び半導体チャネル層を備えたトランジスタ
JP2012156320A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2013140956A (ja) * 2011-12-12 2013-07-18 Power Integrations Inc Ｉｎ−Ｓｉｔｕ成長させたゲート誘電体およびフィールドプレート誘電体
JP2015046468A (ja) * 2013-08-28 2015-03-12 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111106163A (zh) * 2019-12-27 2020-05-05 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
DE112022005863T5 (de) 2021-12-09 2024-09-26 National Institute Of Advanced Industrial Science And Technology Halbleitervorrichtung
WO2025046981A1 (ja) * 2023-08-28 2025-03-06 パナソニックホールディングス株式会社 窒化物半導体デバイス

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