JP2019079987A - 電子素子実装用基板、電子装置および電子モジュール - Google Patents

Abstract

【課題】本発明の電子素子実装用基板は、外部からの応力による内部導体の隙間の部分から基板にクラックや割れの発生を低減させ、電子素子実装用基板の剛性を向上させることが可能となる。【解決手段】 電子素子実装用基板１は、第１絶縁層２ａと、第１絶縁層２ａの下面に位置する第２絶縁層２ｂと、第２絶縁層２ｂの下面に位置する第３絶縁層２ｃを有している。電子素子実装用基板１は第１絶縁層２ａと、第２絶縁層２ｂとの間に位置する第１導体層５ａと、第２絶縁層２ｂと第３絶縁層２ｃとの間に位置する第２導体層５ｂとを備えている。第１導体層５ａは、第１の間５ａｇを有している。第２導体層５ｂは、第２の間５ｂｇを有している。平面視において、第１の間５ａｇは第２導体層５ｂと重なって位置しており、第２の間５ｂｇは、第１導体層５ａと重なって位置している。【選択図】 図１

Description

本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。

従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られている（特許文献１参照）。

特開２０１１―１６５９９２号公報

特許文献１の電子素子実装用基板は、複数の絶縁層の間に内部導体が設けられている。内部導体は同一層に複数設けられており、複数電極を取る等の電極の都合上、複数の内部導体間は隙間が設けられている。このとき、一般的に、電子素子実装用基板は電気特性の向上が要求されている。そのため、内部導体の厚みは電気抵抗を低減させる為により厚くする傾向にあった。内部導体の厚みが厚くなると、各層の隙間も大きくなる傾向にあり、各層の隙間が重なると、外部からの応力等により、基板にクラックや割れ等が生じるおそれがあった。

本発明の１つの態様に係る電子素子実装用基板は、第１絶縁層と、第２絶縁層と、第３絶縁層と、第１導体層と、第２導体層とを備えている。第１絶縁層は、上方または下方に電子素子が位置する。第２絶縁層は、第１絶縁層の下面に位置する。第３絶縁層は、第２絶縁層の下面に位置する。第１導体層は、第１絶縁層と、第２絶縁層との間に位置した、第１の間を有する。第２導体層は、第２絶縁層と、第３絶縁層との間に位置した、第２の間を有する。平面視において、第１の間は第２導体層と重なって位置しており、第２の間は、第１導体層と重なって位置していることを特徴とする。

本発明の１つの態様に係る電子装置は、電子素子実装用基板と、前記電子素子実装用基板に実装された電子素子とを備えていることを特徴としている。

本発明の１つの態様に係る電子モジュールは、電子装置の上面または電子装置を囲んで位置した筐体と、を備えている。

本発明の１つの態様に係る電子素子実装用基板は、上記のような構成により、電子素子実装用基板のクラックや割れが発生する事が低減することができる。さらに、上述した電子素子実装用基板を備えた電子装置を用いることによって、剛性を向上させることが可能な電子装置および電子モジュールを提供することができる。

図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。 図２（ａ）は本発明の第１の実施形態に係る電子モジュールの外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。 図３（ａ）は本発明の第１の実施形態に係る電子素子実装用基板の要部Ａの拡大した概要図であり、図３（ｂ）は本発明の第１の実施形態に係る電子素子実装用基板の要部Ａの拡大したその他の実施例の概要図である。 図４（ａ）図４（ｂ）は本発明の第１の実施形態に係る電子素子実装用基板の一部を示す概要図である。 図５（ａ）図５（ｂ）は本発明の第１の実施形態に係る電子素子実装用基板の一部を示す概要図である。 図６（ａ）図６（ｂ）は本発明の第１の実施形態電子素子実装用基板に係る電子素子実装用基板の一部を示す概要図である。 図７（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図７（ｂ）は図７（ａ）のＸ７−Ｘ７線に対応する縦断面図である。 図８（ａ）は本発明の第２の実施形態に係る電子素子実装用基板の要部Ａの拡大した概要図であり、図８（ｂ）は本発明の第２の実施形態に係る電子素子実装用基板の要部Ａの拡大したその他の実施例の概要図である。 図９（ａ）は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図９（ｂ）は図９（ａ）のＸ９−Ｘ９線に対応する縦断面図である。 図１０（ａ）は本発明の第３の他の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１０（ｂ）は図１０（ａ）のＸ１０−Ｘ１０線に対応する縦断面図である。

＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。

（第１の実施形態）
図１〜図２を参照して本発明の第１の実施形態における電子モジュール３１、電子装置２１、および電子素子実装用基板１について説明する。図３を参照して要部Ａについて説明する。図４〜図６を参照して、第１絶縁層２ａと第２絶縁層２ｂとの間に位置した第１の間５ａｇを有する第１導体層５ａと、第２絶縁層２ｂと第３絶縁層２ｃとの間に位置した第２の間５ｂｇを有する第２導体層５ｂについて説明する。また図４〜図６では第１導体５ａ第２導体５ｂをドットおよび実線で示している。

電子素子実装用基板１は、第１絶縁層２ａと、第１絶縁層２ａの下面に位置する第２絶縁層２ｂと、第２絶縁層２ｂの下面に位置する第３絶縁層２ｃを有している。電子素子実装用基板１は第１絶縁層２ａと、第２絶縁層２ｂとの間に位置する第１導体層５ａと、第２絶縁層２ｂと第３絶縁層２ｃとの間に位置する第２導体層５ｂとを備えている。第１導体層５ａは、第１の間５ａｇを有している。第２導体層５ｂは、第２の間５ｂｇを有している。平面視において、第１の間５ａｇは第２導体層５ｂと重なって位置しており、第２
の間５ｂｇは、第１導体層５ａと重なって位置している。

電子素子実装用基板１は、第１絶縁層２ａと、第１絶縁層２ａの下面に位置する第２絶縁層２ｂと、第２絶縁層２ｂの下面に位置する第３絶縁層２ｃを有している。ここで、図１に示す例の様に、電子素子実装用基板１は第１絶縁層２ａ、第２絶縁層２ｂと第３絶縁層２ｃの他にその他の絶縁層２ｅを有していてもよい。

第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃおよびその他の絶縁層２ｅを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂などがある。なお以下、第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃおよびその他の絶縁層２ｅからなる絶縁基体を基体２と称する。

第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃおよびその他の絶縁層２ｅを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等がある。

第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃおよびその他の絶縁層２ｅを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等がある。フッ素系樹脂としては例えば、四フッ化エチレン樹脂等がある。

第１絶縁層２ａの上面または／および第３絶縁層２ｃの下面にはその他の絶縁層２ｅを複数上下に積層して形成されていてもよい。第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃまたは／およびその他の絶縁層２ｅから成る基体２は、図１に示すように６層の絶縁層から形成されていてもよいし、５層以下または７層以上の絶縁層から形成されていてもよい。絶縁層が５層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が６層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、図１〜図２に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド３が段差部に設けられていてもよい。

電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が矩形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。

電子素子実装用基板１は、第１絶縁層２ａと第２絶縁層２ｂとの間に位置する第１導体層５ａと、第２絶縁層２ｂと第３絶縁層２ｃとの間に位置する第２導体層５ｂを有している。また、電子素子実装用基板１の第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃおよびその他の絶縁層２ｃからなる基体２は表面に電極パッド３を有していてもよい。ここで電極パッド３は上面視において第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃまたは／およびその他の絶縁層２ｃの何れかの表面に設けられていればよく、第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃまたは／およびその他の絶縁層２ｃの何れかの表面のいずれか、またはすべての絶縁層に設けられていてもよい。

基体２の上面、側面または下面には、外部回路接続用の電極が設けられていてもよい。外部回路接続用の電極は、基体２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続するものである。

さらに基体２の第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃまたは／およびその
他の絶縁層２ｃの上面または下面には、電極パッド３、第１導体層５ａ、第２導体層５ｂおよびその他の内部導体層と、内部導体同士を上下に接続する貫通導体が設けられていてもよい。これら内部導体層または貫通導体は、基体２の表面に露出していてもよい。この内部導体層または貫通導体によって、電極パッド３、第１導体層５ａ、第２導体層５ｂ、それ以外の内部導体層と外部回路接続用の電極はそれぞれ電気的に接続されていてもよい。

電極パッド３、第１導体層５ａ、第２導体層５ｂ、外部回路接続用の電極、内部導体層および貫通導体は、第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃおよびその他の絶縁層２ｅが電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。また、電極パッド３、第１導体層５ａ、第２導体層５ｂ、外部回路接続用の電極、内部導体および貫通導体は、第１絶縁層２ａ、第２絶縁層２ｂ、第２絶縁層２ｃおよびその他の絶縁層２ｅが樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等がある。

電極パッド３、外部回路接続用の電極、内部導体および貫通導体の露出表面に、めっき層が設けられてもよい。この構成によれば、外部回路接続用の電極、内部導体および貫通導体の露出表面を保護して酸化を抑制できる。また、この構成によれば、電極パッド３と電子素子１０とをワイヤボンディング等の電子素子接続材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。

第１導体層５ａは、第１の間５ａｇを有している。また、第１導体層５ａは、第１導体５ａａと第２導体５ａｂを有している。第１の間５ａｇは、第１導体５ａａと第２導体５ａｂとの間に位置している。この第１の間５ａｇにより、第１導体５ａａと第２導体５ａｂとは電気的に絶縁する事ができる。第１導体５ａａと第２導体５ａｂを絶縁する場合は第１導体５ａａと第２導体５ａｂとは異なる電源電位や異なるシグナル信号線となり、第１導体５ａａと第２導体５ａｂを絶縁しない場合は第３導体５ｂａと第４導体５ｂｂとは同じ電源電位や同じシグナル信号線となる。同じ電源電位や同じシグナル信号線の場合、たとえば別の部分例えば上層または下層で導通していてもよい。第１導体５ａａと第２導体５ａｂとの第１の間５ａｇは、例えば２０μｍ以上もしくは、基体２の１辺の１％以上であればよい。

第１導体５ａａと第２導体５ａｂは、グランドまたは電源電位に用いられる、べた状、つまりワイドプレーン状の導体であってもよい。また、第１導体５ａａと第２導体５ａｂとがグランドまたは電源電位に用いられるワイドプレーン状の導体であるとき、第１導体５ａａと第２導体５ａｂと第１の間５ａｇに例えば信号導体が設けられていてもよい。例えば、ワイドプレーンは、そのワイドプレーンの１辺が１５０μｍ以上であればよい。

第２導体層５ｂは、第２の間５ｂｇを有している。また、第２導体層５ｂは、第３導体５ｂａと第４導体５ｂｂを有している。第２の間５ｂｇは、第３導体５ｂａと第４導体５ｂｂとの間に位置している。この第２の間５ｂｇにより、第３導体５ｂａと第４導体５ｂｂとは電気的に絶縁する事ができる。第３導体５ｂａと第４導体５ｂｂを絶縁する場合は、第３導体５ｂａと第４導体５ｂｂとは異なる電源電位や異なるシグナル信号線となり、第３導体５ｂａと第４導体５ｂｂを絶縁しない場合は、第３導体５ｂａと第４導体５ｂｂとは同じ電源電位や同じシグナル信号線となる。同じ電源電位や同じシグナル信号線の場合、別の部分例えば上層または下層で導通していてもよい。第３導体５ｂａと第４導体５ｂｂとの第２の間５ｂｇは、例えば２０μｍ以上もしくは、基体２の１辺の１％以上であればよい。

第３導体５ｂａと第４導体５ｂｂは、グランドまたは電源電位に用いられるワイドプレーン状の導体であってもよい。また、第３導体５ｂａと第４導体５ｂｂとがグランドまたは電源電位に用いられるワイドプレーン状の導体であるとき、第３導体５ｂａと第４導体５ｂｂと第２の間５ｂｇに例えば信号導体が設けられていてもよい。例えば、ワイドプレーンは、そのワイドプレーンの１辺が１５０μｍ以上であればよい。平面視において、第１の間５ａｇは第２導体層５ｂと重なって位置しており、第２の間５ｂｇは、第１導体層５ａと重なって位置している。

内部導体（第１導体層５ａおよび第２導体層５ｂ）の厚みは電気抵抗を低減させる為により厚くする傾向にある。さらに、電子素子実装用基板１は薄型化の要求があり、各絶縁層（第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃまたは／およびその他の絶縁層２ｅ）は薄くなっている。つまり、絶縁層の厚みに比べて、隙間の高さが高くなる傾向にある。言い換えると、内部導体がもつ隙間、つまり第１の間５ａｇおよび第２の間５ｂｇが上面視で複数層重なることになり、外部からの応力により基体２にクラックや割れが発生するおそれが高くなる。このような傾向から、外部からの応力により内部導体の隙間が上面視で複数重なる部分から基体２にクラックや割れが発生する事が懸念されていた。

これに対し、本実施形態では第１の間５ａｇは第２導体層５ｂと重なって位置しており、第２の間５ｂｇは、第１導体層５ａと重なって位置する。このことで外部からの応力により内部導体の隙間が上面視で複数重なる部分から基板にクラックや割れが発生するおそれを低減する事が可能となる。

このとき、第１導体層５ａと第２導体層５ｂは、別の金属材料でもよく、同一の金属材料でもよい。別の金属もしくはその組成が異なる場合は、各導体層の平面形状と導体強度から最適な金属材料を第１導体層５ａと第２導体層５ｂに使用することで基体２の靱性強度を向上することができる。同一の金属もしくはその組成が同じ場合は、基板２の製造時に発生する不具合を軽減することが可能となる。

第１導体層５ａと第２導体層５ｂは、第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃに、断面視で厚み方向の一部が埋め込まれていてもよい。第１導体層５ａと第２導体層５ｂの一部が埋め込まれている場合、導体層と絶縁層の接合強度が向上することができる。そのため結果的に、基体２の靱性強度を向上することにつながる。同様に、第１導体層５ａと第２導体層５ｂは、第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃは、断面視で厚み方向の全体が埋め込まれていてもよい。全体が埋め込まれている場合、導体層と絶縁層の接合強度が更に向上することができる。そのため結果的に、基体２の靱性強度を向上することにつながる。また、第１導体層５ａと第２導体層５ｂの端部の断面形状は、図１、図２〜図３（ａ）に示す例の様に片刃形状、台形形状でもよく、図３（ｂ）に示す例のレンズ形状の様に他の形状でも構わない。例えばレンズ形状の場合は、第１導体層５ａ／第２導体層５ｂの端部の断面形状がよりなめらかになる。このことで例えば第１導体層５ａと第２導体層５ｂの形状が表面に現れた場合でも基体２の表面形状がなだらかになることで、電子素子１０や蓋体１２などの接合不良や傾き不良などの実装の不具体の低減を図ることができる。

図３に要部Ａを示す。図３（ａ）の様に、第１の間５ａｇと、第２の間５ｂｇとは一部が重なっていてもよい。このような場合においても、第１の間５ａｇと第２の間５ｂｇの重なっている部分を小さくすることができるので、基体２の靱性強度を向上することが可
能となり、クラックや割れの発生の懸念を低減することが可能となる。また、第１の間５ａｇと、第２の間５ｂｇの重なっている部分を小さくすることで、基体２の表面形状がなめらかになり、電子素子１０や蓋体１２などの実装の不具合の低減を図ることができる。

さらに、図３（ｂ）の様に第１の間５ａｇと第２の間５ｂｇとが離れていてもよい。例えば、第１の間５ａｇと第２の間５ｂｇの幅の狭い隙間以上に離れているとよい。第１の間５ａｇと、第２の間５ｂｇとが重ならないことで、さらに基体２の靱性強度を向上することが可能となる。クラックや割れが発生することの懸念を低減することが可能となる。また、第１の間５ａｇと、第２の間５ｂｇとが重ならないことで、基体２の表面形状が更になめらかになり、電子素子１０や蓋体１２などの実装の不具合を更に低減するができる。

図４〜図６を参照して第１導体層５ａ、第２導体層５ｂの形状について説明する。図４（ａ）は、第２絶縁層２ｂ上に第１導体層５ａが配置されていることを示しており、図４（ｂ）は、第３絶縁層２ｃ上に第２導体層５ｂが配置されていることを示している。また、α１は基体２の中心を通りＸ軸に平行な仮想線を、α２は基体２の中心を通りＹ軸に変更な仮想線を表している。基体２の仮想線α１、α２を図４〜図６中に２点鎖線で示す。

図４に示す例では第１の間５ａｇの位置する部分の第１導体５ａａの外縁と第２導体５ａｂの外縁の導体形状は直線状になっている。第２の間５ｂｇの位置する部分の第３導体５ｂａと第４導体５ｂｂの導体形状も直線状になっている。また、第１の間５ａｇは、上面視で第３導体５ｂａと重なっており、第２の間５ｂｇは第２導体５ａｂと重なっている。

このような場合でも、第１の間５ａｇと、第２の間５ｂｇの重なっている部分を小さくすることで、基体２の靱性強度を向上することが可能となり、基体２にクラックや割れの発生の懸念を低減することが可能となる。

図４では、上面視で第１の間５ａｇと第３導体５ｂａ、第２の間５ｂｇと第２導体５ａｂが重なっているが、上面視で第１の間５ａｇと第４導体５ｂｂ、第２の間５ｂｇと第１導体５ａａと重なっても第１の間５ａｇと、第２の間５ｂｇの重なっている部分を小さくすることで、基体２の靱性強度を向上することが可能となり、基体２にクラックや割れの発生の懸念を低減することが可能となる。

さらに、図４の様に導体層５ａと導体層５ｂが基体２全体に配置されることで基体２の靱性強度を向上することが可能となり、基体２にクラックや割れの発生の懸念を低減することが可能となる。導体層５ａと導体層５ｂがグランドまたは電源電位に用いられるワイドプレーン状の導体の場合、電源抵抗が低くなり電源ノイズの低減の効果も得られる。

図５に示す例では、第１の間５ａｇの位置する部分の第１導体５ａａの外縁と第２導体５ａｂの外縁の導体形状と第２の間５ｂｇの位置する部分の第３導体５ｂａの外縁と第４導体５ｂｂの外縁の導体形状が、角度をもって直線的に蛇行している。さらに、上面視で第１の間５ａｇと第３導体５ｂａまたは/および第４導体５ｂｂ、第２の間５ｂｇと第１
導体５ａａまたは/および第２導体５ａｂが重なっている。

図５に示すように第１の間５ａｇと第２の間５ｂｇが蛇行することで、第１の間５ａｇと第２の間５ｂｇの重なっている部分を小さくできる。このことから基体２の靱性強度を向上することが可能となり、基体２にクラックや割れの発生の懸念を低減することが可能となる。

なお、ここで蛇行とは、導体の外縁が直線で角度を持って曲がっている形状が連なった形状を指している。つまり、上面視において直線状になっている箇所を有している。このときの角度や、直線部の大きさなどは指定される必要はない。図６に示す例では、第１の間５ａｇの位置する部分の第１導体５ａａの外縁と第２導体５ａｂの外縁の導体形状と第２の間５ｂｇの位置する部分の第３導体５ｂａの外縁と第４導体５ｂｂの外縁の導体形状が、曲線でウエーブ形状となっている。

図６に示す例の様にウエーブ形状になることで、図５の第１の間５ａｇの位置する部分の第１導体５ａａの外縁と第２導体５ａｂの外縁の導体形状と第２の間５ｂｇの位置する部分の第３導体５ｂａの外縁と第４導体５ｂｂの外縁の導体形状の鋭角部分をなくすことができる。このことにより第１導体層５ａおよび第２導体層５ｂの角部での応力集中を低減することができる。その為局部的な応力集中のおそれを低減することができ、クラックや割れの発生の懸念を低減することが可能となる。

なお、ここでウエーブ形状とは、導体の外縁が曲線で連なった形状を指している。この時の曲線の方向や、曲線の半径の大きさなどは指定される必要はない。

図４〜図６では、第１導体５ａａ、第２導体５ａｂ、第３導体５ｂａおよび第４導体５ｂｂの外縁形状の一例を説明したが、第１導体５ａａ、第２導体５ａｂ、第３導体５ｂａおよび第４導体５ｂｂは上記以外の他の形状、例えば１か所だけでなく数カ所の間を配置させることができる。また、上下の導体層間の形状を変えることも可能である。これらの組み合わせで多様な形状であっても、第１の間５ａｇと第２の間５ｂｇが本実施形態の条件を満たすことで、基体２のクラックや割れの発生を低減することが可能となる。

＜電子装置の構成＞
図１〜図２に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を備えている。

電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を有している。電子素子１０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＣＣＤ（Charge Coupled Device）等の撮像素子、またはＬＥＤ（Light Emitting Diode）などの発光素子、またはＬＳＩ（Large Scale Integrated）等の集積回路等である。なお、電子素子１０は、接着材を介して、基体２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。

電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。ここで、電子素子実装用基板１は基体２枠状部分の上面に蓋体１２を接続してもよいし、蓋体１２支え、基体２の上面であって電子素子１０を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基体２とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。

枠状体と基体２と、が同じ材料から成る場合、基体２は枠状体とは開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよいし、別に設けるろう材等でそれぞれ接合してもよい。

また、基体２と枠状体とが別の材料から成る例として枠状体が蓋体１２と基体２とを接合する蓋体接合材１４と同じ材料から成る場合がある。このとき、蓋体接合材１４を厚く設けることで、接着の効果と枠状体（蓋体１２を支える部材）としての効果を併せ持つことが可能となる。このときの蓋体接合材１４は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体１２とが同じ材料から
成る場合もあり、このときは枠状体と蓋体１２は同一個体として構成されていてもよい。

蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料または有機材料が用いられていてもよい。

蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等がある。

電子装置２１は、図１〜図２に示すような電子素子実装用基板１を有する。電子素子実装用基板１に実装される電子素子１０や蓋体１２などと、第１の間５ａｇと第２の間５ｂｇが上面視で重なる場合は、電子装置２１の靱性を向上させることが可能となる。このことから電子素子実装用基板１のクラックや割れの可能性を低減でき、クラックや割れによる電子装置２１の誤動作の低減が可能となる。

＜電子モジュールの構成＞
図２に電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の上面または電子装置２１を覆うように設けられた筐体３２とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。

電子モジュール３１は筐体３２（レンズホルダー）を有している。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１と電気的に接続されていてもよい。

なお、筐体３２は上面視において４方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。

電子モジュール３１は、図２に示すような電子素子実装用基板１を有する。電子素子実装用基板１に実装される電子素子１０や蓋体１２や筐体３２と、第１の間５ａｇと第２の間５ｂｇが上面視で重なる場合は、電子モジュール３１の靱性を向上させることが可能となる。このことから電子素子実装用基板１のクラックや割れの可能性を低減でき、クラックや割れによる電子モジュール３１の誤動作の低減が可能となる。

＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、基体２を多数個取り配線基板を用いた製造方法である。

（１）まず、基体２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）質焼結体である基体２を得る場合には、Ａｌ_２Ｏ_３の粉末に焼結助材としてシリカ（ＳｉＯ_２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の
粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。

なお、基体２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法等で成形することによって基体２を形成することができる。また、基体２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基体２を形成できる。

（２）次に、スクリーン印刷法等によって、上記（１）の工程で得られたセラミックグリーンシートに金属層（第１導体層５ａや第２導体層５ｂなど）、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基体２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。

例えば、第１の間５ａｇを作成する場合は、第１導体５ａａと第２導体５ａｂとの間に所定の隙間を設けて金属ペーストを塗布することで作成することができる。同様に第２の間５ｂｇを作成する場合は、第３導体５ｂａと第４導体５ｂｂとの間に所定の隙間を設けて金属ペーストを塗布することで作成することができる。

（３）次に、前述のグリーンシートを金型等によって加工する。ここで基体２がキャスタレーション、キャビティ等になる凹部またはノッチ等を有する場合、基体２となるグリーンシートの所定の箇所に、凹部（貫通孔）またはノッチ等を形成してもよい。

（４）次に、各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基体２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製してもよい。

（５）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、基体２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基体２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、導体層（第１導体層５ａおよび第２導体層５ｂなど）、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる。

（６）次に、焼成して得られた多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分断する。この分断においては、基体２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法またはスライシング法等により基体２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、上述した多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配
線導体にめっきを被着させてもよい。

（７）次に、電子素子実装用基板１の上面または下面に電子素子１０を実装する。電子素子１０はワイヤボンディング等で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。また、電子素子１０を電子素子実装用基板１に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。

以上（１）〜（６）の工程の様にして電子素子実装用基板１を作製し、（７）の工程の様に電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（７）の工程順番は指定されない。

（第２の実施形態）
次に、本発明の第２の実施形態による電子素子実装用基板１について、図７〜図８を参照しつつ説明する。なお、図７は本実施形態における電子素子実装用基板１および電子装置２１の形状を示す。図８は要部Ｂを示す。

本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第３絶縁層２ｃの下面に位置した第４絶縁層２ｄと、第３絶縁層２ｃと第４絶縁層２ｄとの間に位置した、第３の間５ｃｇを有する第３導体層５ｃとをさらに有している点である。第３の間５ｃｇは、第１導体層５ａおよび第２導体層５ｂと重なって位置しているとともに、第１の間５ａｇおよび第２の間５ｂｇは、第３導体層と重なって位置している点である。

図７に示す例では、第３絶縁層２ｃの下面に位置した第４絶縁層２ｄを有している。第３絶縁層２ｃと第４絶縁層２ｄとの間に位置した、第３の間５ｃｇを有する第３導体層５ｃとをさらに有している。

内部導体（第１導体層５ａ、第２導体層５ｂおよび第３導体層５ｃ）の厚みは電気抵抗を低減させる為により厚くする傾向にある。さらに、電子素子実装用基板１は薄型化の要求があり、各絶縁層（第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃ、第４絶縁層２ｄまたは／およびその他の絶縁層２ｅ）は薄くなっている。言い換えると、内部導体がもつ隙間、第１の間５ａｇ、第２の間５ｂｇおよび第３の間５ｃｇが上面視で複数層重なることになり、内部導体がもつ隙間が上面視で複数層重なることになり、外部からの応力により基体２にクラックや割れが発生する可能性が高くなる。このような傾向から、外部からの応力により内部導体の隙間が上面視で重なる部分から基体２板にクラックや割れが発生する事が懸念されていた。図８（ａ）に示す例では、第３の間５ｃｇは、第１導体層５ａおよび第２導体層５ｂと重なって位置し、第１の間５ａｇおよび第２の間５ｂｇは、第３導体層と重なって位置している。このことで外部からの応力による第１導体層５ａおよび第２導体層５ｂの第３の間５ｃｇと第２の間５ｂｇが重なった面積を低減でき、第３の間５ｃｇと第２の間５ｂｇが重なった部分から基体２にクラックや割れが発生する可能性を低減する事が可能となる。

第２の実施形態の電子素子実装用基板１の製造方法は、第４絶縁層２ｄと第３導体層２ｃを第１の実施形態の（１）、（２）の工程で作成し、(３)工程以降は第１の実施形態と同様に作成することができる。

（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図９〜図１０を参照しつつ説明する。なお、図９〜図１０は本実施形態における電子素子実装用基板１お
よび電子装置の形状を示す。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、基体２が貫通孔を有する（電子素子１０の実装方法が異なる）点、基体２が側面の一部において切欠き７およびメタライズ層７ａを有している点である。

図９に示す例では、電子素子実装用基板１は上面視において電子素子１０と重なる位置に貫通孔を有している。また、電子装置２１に実装された電子素子１０は上面視において基体２に設けられた貫通孔の中に位置するように設けられている。このような構成により、例えば電子素子１０が撮像素子である場合において、より電子モジュール３１の低背化が可能となる。また、電子素子実装用基板１は表面に電子部品２２を有しているが、図９に示す例構造においてはより多くの電子部品２２を実装することが可能となるため、電子装置の更なる小型化が可能となる。

電子部品２２は例えばチップコンデンサ、インダクタ、抵抗等の受動部品、またはOIS
（Optical Image Stabilization）、信号処理回路、ジャイロセンサー等の能動部品など
である。これら電子部品２２はハンダ、導電性樹脂等によって接合材により、基体２に設けられたパッドに接続されている。なお、これら電子部品２２は基体２に設けられた内部導体等を介して電子素子１０と接続していても構わない。

なお図９に示す例の様な実装形態の場合、電子素子１０は金バンプまたは半田ボール等の電子素子接続材１３で電子素子実装用基板１に接続された後、封止材で接続を強化し、さらに封止されていてもよい。また、例えばＡＣＦ（Anisotropic Conductive Film）等
の電子素子接続材１３で接続されていてもよい。

図９に示す例では、電子素子実装用基板１は、第１絶縁層２ａの側壁から第２絶縁層２ｂの側壁にかけて、切欠き７を有しており、切欠き７にメタライズ層７ａが設けられている。このように、電子素子実装用基板１は切欠き７を有し、切欠き７にメタライズ層７ａを有していることで、切欠き７および切欠き７に設けられたメタライズ層７ａを側面端子として使用することができる。よって、電子素子実装用基板１を用いた電子モジュール３１において、筐体３２と電子素子実装用基板１とを電気的に接続させることが可能となる。

また、電子素子実装用基板１に切欠き７を有していることで、筐体３２の脚部等を切欠き７に嵌め込むことができる。また切欠き７にメタライズ層７ａを設けることで、筐体３２と電子素子実装用基板１とをハンダ等の金属材で固定することができ、より接続強度を向上させることが可能となる。また、切欠き７または／およびメタライズ層７ａはその他の絶縁層２ｅにも設けられていても良く、第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃまたは／およびその他の絶縁層２ｅに設けられた切欠き７の大きさはそれぞれの層で異ならせていてもよい。

メタライズ層７ａは第１導体層５ａ、第２導体層５ｂまたは、第３導体層５ｃと類似の材料から成っていてもよい。ここで、メタライズ層７ａと第１導体層５ａ、第２導体層５ｂまたは／および第３導体層５ｃとは同じ材料から成っていてもよいし、異なる材料から成っていてもよい。メタライズ層７ａと第１導体層５ａ、第２導体層５ｂまたは／および第３導体層５ｃとは同じ材料から成っていることで、物性及び特性を等しくすることが可能となるため、製造時における仕様を揃えることが可能となる。また、メタライズ層７ａと第１導体層５ａ、第２導体層５ｂまたは／および第３導体層５ｃとは異なる材料から成っているとき、物性及び特性を等しくすることが可能となるため、より製造しやすい仕様を有する材料を適宜選択することが可能となる。とくにメタライズ層７ａは側面に設けられる仕様の為、粘度が高い材料等を選択することもメタライズ層７ａと第１導体層５ａ、第２導体層５ｂまたは／および第３導体層５ｃとの材料を異ならせることでできる。

図９および図１０に示す例の様な電子素子実装用基板１の製造方法は、第１実施形態に記載の工程に加えて、第１導体層５ａ、第２導体層５ｂまたは第３導体層５ｃを、第１絶縁層２ａ、第２絶縁層２ｂ、第３絶縁層２ｃの側壁にかけて設ける工程と、切欠き７側に伸ばした第１導体５ａまたは第２導体５ｂの上面から、その他の位置に設けられた第１導体５ａまたは第２導体５ｂの上面にかけて、切欠き７の側面をメタライズ膜７ａで覆う工程を備えている。このような工程を得る事で、図９〜図１０に示す例の様な電子素子実装用基板１を作製することが可能となる。

切欠き７の側面をメタライズ膜７ａで覆う工程として、例えばスクリーン印刷法等を用いて、切欠き７の側面よりも内側に印刷が位置するように作成した製版をもちいて切欠き７の上面からメタライズ膜７ａとなる金属ペーストを塗布する方法等が挙げられる。

なお、本発明は上述の実施形態の例に限定されるものではなく、本発明に係る各実施形態、その内容に矛盾をきたさない限り、すべてにおいて組合せ可能である。数値などの種々の変形は可能である。また、例えば、図４〜図６に示す例では、導体層の形状の一例を説明したが、導体層は上記以外の他の形状、例えば１か所だけでなく数カ所の間を配置させることができる。また、隙間を介して対向する導体層の形状や、上下層の導体層間の形状を変えることも可能である。それらの組み合わせで多種多様な間の形状が実現可能であることで、クラックや割れの発生を低減することが可能となる。また、本実施形態における電極パッド３、部品パッド５の配置、数、形状および電子素子の実装方法などは指定されない。

１・・・・電子素子実装用基板
２・・・・基体
２ａ・・・第１絶縁層
２ｂ・・・第２絶縁層
２ｃ・・・第３絶縁層
２ｄ・・・第４絶縁層
２ｅ・・・その他の絶縁層
３・・・・電極パッド
５ａ・・・第１導体層
５ａａ・・第１導体
５ａｂ・・第２導体
５ａｇ・・第１の間
５ｂ・・・第２導体層
５ｂａ・・第３導体
５ｂｂ・・第４導体
５ｂｇ・・第２の間
５ｃ・・・第３導体層
５ｃａ・・第５導体
５ｃｂ・・第６導体
５ｃｇ・・第３の間
７・・・・切欠き
７ａ・・・メタライズ層
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接続部材
１４・・・蓋体接合材
２１・・・電子装置
２２・・・電子部品
３１・・・電子モジュール
３２・・・筐体

Claims (10)

1. 上方または下方に電子素子が位置する第１絶縁層と、
   前記第１絶縁層の下面に位置する第２絶縁層と、
   前記第２絶縁層の下面に位置する第３絶縁層と、
   前記第１絶縁層と、前記第２絶縁層との間に位置した、第１の間を有する第１導体層と、前記第２絶縁層と、前記第３絶縁層との間に位置した、第２の間を有する第２導体層と、を備えており、
   平面視において、前記第１の間は前記第２導体層と重なって位置しており、前記第２の間は、前記第１導体層と重なって位置していることを特徴とする電子素子実装用基板。
2. 前記第１の間と、前記第２の間とは一部が重なっていることを特徴とする請求項１に記載の電子素子実装用基板。
3. 平面視において、前記第１の間と、前記第２の間とは、離れていることを特徴とする請求項１または請求項２に記載の電子素子実装用基板。
4. 前記第３絶縁層の下面に位置した第４絶縁層と、
   前記第３絶縁層と前記第４絶縁層との間に位置した、第３の間を有する第３導体層とをさらに有しており、
   前記第３の間は、前記１導体層および前記第２導体層と重なって位置しているとともに、前記第１の間および前記第２の間は、前記第３導体層と重なって位置していることを特徴とする請求項１〜３のいずれか１つに記載の電子素子実装用基板。
5. 前記第３の間と、前記第１の間および／または前記第２の間とは一部が重なっていることを特徴とする請求項４に記載の電子素子実装用基板。
6. 平面視において、前記第３の間と、前記第１の間および／または前記第２の間とは、離れていることを特徴とする請求項４に記載の電子素子実装用基板。
7. 平面視において、前記第１絶縁層、前記第２絶縁層および前記第３絶縁層は中央部に貫通孔を有することを特徴とする請求項１〜３のいずれか１つに記載の電子素子実装用基板。
8. 平面視において、前記第１絶縁層、前記第２絶縁層、前記第３絶縁層および前記第４絶縁層は中央部に貫通孔を有することを特徴とする請求項４〜６のいずれか１つに記載の電子素子実装用基板。
9. 請求項１〜８のいずれか１つに記載の電子素子実装用基板と、
   前記電子素子実装用基板に実装された電子素子と、を備えたことを特徴とする電子装置。
10. 請求項９に記載の電子装置と、
    前記電子装置の上面に位置した筐体とを備えたことを特徴とする電子モジュール。

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