JP2019079786A - Ｏｌｅｄ表示パネル及びｏｌｅｄ表示装置 - Google Patents

Abstract

【課題】ベゼルを最小化したＯＬＥＤ表示パネルを提供する。【解決手段】ＯＬＥＤ表示パネルＰＮＬは、データラインＤＡＴＡとスキャンラインの交差部に配置されたサブ画素を含む表示領域；各スキャンラインの単位画素領域に分散配置され、該当スキャンラインにスキャンパルスを供給するＧＩＰ駆動回路のステージ；パッド部、リンク部及びＬＯＧ部を備えた非表示領域を備え、単位画素領域は、サブ画素部とＧＩＰ駆動回路のステージを構成する一つの素子が配置されるＧＩＰ部と、ステージの各素子を連結する連結配線が配置されるＧＩＰ内部連結配線部とを備え、パッド部ＰＡＤは、ＧＩＰ部に制御信号を供給するためのゲートパッド部と、各データラインにデータ電圧を供給するためのデータパッド部とを備え、リンク部及びＬＯＧ部にわたってゲートパッド部から伸びてＧＩＰ部に各種の制御信号を供給するための複数の信号配線が配置される。【選択図】図９

Description

本発明は画素アレイ内にＧＩＰ駆動回路のステージが配置されるＯＬＥＤ表示パネルに前記ＧＩＰ駆動回路を駆動するための駆動信号印加ラインを有するＯＬＥＤ表示パネル及びＯＬＥＤ表示装置に関するものである。

情報化社会が発展し、移動通信端末機及びノートブック型コンピュータのような各種の携帯用電子機器が発展するにつれて、これに適用することができるフラットパネルディスプレイ装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）に対する要求が徐々に増大している。

このようなフラットパネルディスプレイ装置としては、液晶を用いた液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）と有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；以下、ＯＬＥＤ）を用いたＯＬＥＤ表示装置が活用されている。

このようなフラットパネルディスプレイ装置は、映像を表示するために複数のゲートライン（スキャンライン）及び 複数のデータラインを備えた表示パネルと前記表示パネルを駆動するための駆動回路とからなる。

前記のような表示装置のうち液晶表示装置の表示パネルは、ガラス基板上に薄膜トランジスタアレイが形成される薄膜トランジスタアレイ基板と、ガラス基板上にカラーフィルターアレイが形成されるカラーフィルターアレイ基板と、前記薄膜トランジスタアレイ基板と前記カラーフィルターアレイ基板の間に充填された液晶層とを備える。

前記薄膜トランジスタアレイ基板は、第１方向に伸びる複数のゲートラインＧＬと、第１方向と垂直な第２方向に伸びる複数のデータラインＤＬとを含み、各ゲートラインと各データラインによって一つのサブ画素領域（Ｐｉｘｅｌ）Ｐが定義される。一つのサブ画素領域Ｐ内には一つの薄膜トランジスタと画素電極が形成される。

このような液晶表示装置の表示パネルは、電場生成電極（画素電極及び共通電極）に電圧を印加して前記液晶層に電場を生成し、前記電場によって液晶層の液晶分子の配列状態を調節して入射光の偏光を制御することによって映像を表示する。

また、前記のような表示装置のうちＯＬＥＤ表示装置の表示パネルは、前記複数のゲートラインと複数のデータラインが交差してサブ画素が定義され、各サブ画素は、アノード及びカソードと前記アノード及びカソード間の有機発光層からなるＯＬＥＤと、前記ＯＬＥＤを独立的に駆動する画素回路とを備える。

前記画素回路は多様に構成されることができ、少なくとも一つのスイッチングＴＦＴ、キャパシタ及び駆動ＴＦＴを含む。

前記少なくとも一つのスイッチングＴＦＴはゲートパルス（スキャンパルス）に応答してデータ電圧を前記キャパシタに充電する。前記駆動ＴＦＴは、前記キャパシタに充電されたデータ電圧によってＯＬＥＤに供給される電流量を制御してＯＬＥＤの発光量を調節する。

このような表示装置用表示パネルは、使用者にイメージを提供する表示領域（ａｃｔｉｖｅ ａｒｅａ、ＡＡ）と前記表示領域ＡＡの周辺領域である非表示領域（ｎｏｎａｃｔｉｖｅ ａｒｅａ、ＮＡ）によって定義される。

また、前記表示パネルを駆動するための前記駆動回路は、前記表示パネルの前記複数のゲートラインにゲートパルス（又はスキャンパルス）を順次供給するゲート駆動回路と、前記表示パネルの前記複数のデータラインにデータ電圧を供給するデータ駆動回路と、前記ゲート駆動回路と前記データ駆動回路に映像データ及び各種の制御信号を供給するタイミングコントローラーなどからなる。

前記ゲート駆動回路は少なくとも一つのゲートドライブＩＣで構成されることもでき、前記表示パネルの前記複数の信号ライン（ゲートライン及びデータライン）とサブ画素を形成する過程で前記表示パネルの非表示領域上に同時に形成されることができる。

すなわち、前記ゲート駆動回路を前記表示パネルに集積化させるゲートインパネル（Ｇａｔｅ−Ｉｎ−Ｐａｎｅｌ；以下“ＧＩＰ”ともいう）方式が適用されている。

前記のようなゲート駆動回路は、各ゲートラインにゲート（スキャン）パルスを順次供給するために、ゲートラインの本数以上の複数のステージ（ｓｔａｇｅ）を含んでなり、駆動特性を向上させるために酸化物半導体薄膜トランジスタを用いる。

すなわち、前記ゲート駆動回路は従属的に接続された複数のステージを含む。そして、各ステージ（ＧＩＰ）は、各ゲートラインに連結され、前記タイミングコントローラーから印加されるクロック信号、ゲートスタート信号、ゲートハイ電圧及びゲートロー電圧を受信して一つのキャリーパルスと一つのゲート（スキャン）パルスを生成する出力部を含む。

図１は従来のＯＬＥＤ表示装置の駆動回路及び駆動回路の関係を示すブロック図である。

図１を参照すると、ＯＬＥＤ表示装置１００は、ＯＬＥＤ表示パネルＰＮＬと前記ＯＬＥＤ表示パネルＰＮＬの画素アレイ（ｐｉｘｅｌ ａｒｒａｙ）１１０に入力映像のデータを入力するための駆動回路とを含む。

前記ＯＬＥＤ表示パネルＰＮＬは、互いに交差して配列される複数のスキャンライン １４９及び複数のデータライン１３９と、前記複数のスキャンライン１４９及び複数のデータライン１３９によって定義されたマトリックス状のサブ画素が配置された画素アレイ１１０とを含む。

前記各サブ画素は、アノード及びカソードと前記アノード及びカソード間の有機発光層とから構成された有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；ＯＬＥＤ）と、前記ＯＬＥＤを独立的に駆動する画素回路とを備える。

前記画素回路は多様に構成されることができ、少なくとも一つのスイッチングＴＦＴ、キャパシタ及び駆動ＴＦＴを含む。

前記ＯＬＥＤ表示パネルＰＮＬを駆動する駆動回路は、非表示領域に形成されて複数のデータライン１３９にデータ電圧を供給するデータ駆動回路１３０と、前記非表示領域に形成されて前記データ電圧と同期するゲート（スキャン）信号を複数のスキャンライン１４９に順次供給するＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）駆動回路１４０と、タイミングコントローラー（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ、ＴＣＯＮ）１２０とを含む。

前記タイミングコントローラー１２０はプリント基板（ＰＣＢ）に配置され、外部のホストシステムから受信した入力映像のデータを整列してデータ駆動回路１３０に供給する。また、前記タイミングコントローラー１２０は前記外部のホストシステムから入力映像と同期する垂直同期信号、水平同期信号、データイネーブル信号及びドットクロックなどのタイミング信号を受信して、前記データ駆動回路１３０と前記ＧＩＰ駆動回路１４０の動作タイミングを制御するための制御信号（Ｄａｔａ Ｄｒｉｖｅｒ Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ；ＤＤＣ、Ｇａｔｅ Ｄｒｉｖｅｒ Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ；ＧＤＣ）を生成する。

前記データ駆動回路１３０はタイミングコントローラー１２０から入力映像のデータとデータドライバー制御信号ＤＤＣを受信して、入力された映像のデータをガンマ補償電圧に変換してデータ電圧を生成し、データ電圧を複数のデータライン１３９ に出力する。

前記データ駆動回路１３０は複数のソース電極ドライバーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を含み、各ソース電極ドライブＩＣはＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）からなり、前記タイミングコントローラー１２０が実装される前記プリント基板のパッド部と前記表示パネルＰＮＬのパッド部の間に連結される。

前記ＧＩＰ駆動回路１４０は駆動方式によって表示パネルＰＮＬの一側縁部に配置されても両側縁部に配置されてもよい。図１に示したゲート駆動回路はインターレース（Ｉｎｔｅｒｌａｃｅ）方式のＧＩＰ駆動回路１４０であって、表示パネルＰＮＬの左側に配置された第１ＧＩＰ駆動回路１４０Ｌ及び表示パネルＰＮＬの右側に配置された第２ＧＩＰ駆動回路１４０Ｒを備える。

前記ＧＩＰ駆動回路１４０は画素アレイ１１０と同時に表示パネルＰＮＬの基板上に形成されてもよい。すなわち、ゲート駆動回路においてＧＩＰ駆動回路１４０が表示パネルＰＮＬの両側ベゼル領域に画素アレイ１１０と同時に形成されてもよい。

前記ＧＩＰ駆動回路１４０は、前記タイミングコントローラー１２０から伝送された制御信号ＧＤＣによって各スキャンライン１４９に順次ゲート（スキャン）信号を供給する。

ここで、前記ＧＩＰ駆動回路１４０は、前記タイミングコントローラー１２０からクロック信号、ゲートスタート信号、ゲートハイ電圧及びゲートロー電圧を直接受けてもよく、前記データ駆動回路１３０のＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）を介して受けてもよい。

すなわち、前記表示パネルＰＮＬの非表示領域にラインオンガラス（Ｌｉｎｅ Ｏｎ Ｇｌａｓｓ；ＬＯＧ）が形成され、前記タイミングコントローラー１２０からクロック信号、ゲートスタート信号、ゲートハイ電圧及びゲートロー電圧などの信号が前記データ駆動回路１３０のＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）と前記ラインオンガラス（Ｌｉｎｅ Ｏｎ Ｇｌａｓｓ；ＬＯＧ）を介して前記ＧＩＰ駆動回路１４０に印加される。

図２は従来のＯＬＥＤ表示パネルの表示領域の一部及び非表示領域を概略的に示す平面図、図３は従来のＯＬＥＤ表示装置を概略的に示す構成ブロック図である。

前記表示パネルＰＮＬは、複数の画素Ｐが備えられた表示領域ＡＡと、前記表示領域ＡＡの周辺部に形成される非表示領域ＮＡとに区分される。

前記非表示領域ＮＡは、パッド部ＰＡＤ、データリンク部Ｄ＿Ｌｉｎｋ、ゲートリンク部Ｇ＿Ｌｉｎｋ、連結配線ＣＬ、及びＧＩＰ駆動回路１４０を備える。

前記パッド部ＰＡＤは、前記ＧＩＰ駆動回路１４０に各種の制御信号（ＶＳＳ、ＶＤＤ、ＣＬＫ、ＶＳＴ、ＲＥＳＥＴ）を供給するためのゲートパッド部Ｇ＿Ｐａｄと各データライン１３９にデータ電圧を供給するためのデータパッド部Ｄ−Ｐａｄとを備える。

前記ゲートパッド部Ｇ＿Ｐａｄ及びデータパッド部Ｄ＿Ｐａｄにはソース電極ドライブＩＣが実装されたＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）が接続される。

前記データリンク部Ｄ＿Ｌｉｎｋは前記表示領域ＡＡに配置されたデータライン１３９とデータパッド部Ｄ＿Ｐａｄの間に伸びて相互間を電気的に接続させ、前記ゲートリンク部Ｇ＿Ｌｉｎｋは前記ＧＩＰ駆動回路１４０を駆動するための外部信号を供給するためのもので、前記ＧＩＰ駆動回路１４０と前記ゲートパッド部Ｇ＿Ｐａｄの間に伸びて相互間を電気的に接続させる。したがって、前記タイミングコントローラー１２０から伝送されたゲートスタート信号（ＶＳＴ）、複数のクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）、リセット信号（ＲＥＳＥＴ）、複数の電圧（ＶＳＳ、ＶＤＤ、ＶＤＤ１）などが前記ゲートリンク部Ｇ＿Ｌｉｎｋを介して前記ＧＩＰ駆動回路１４０に伝達される。

前記ＧＩＰ駆動回路１４０は前述した画素Ｐを構成する薄膜トランジスタなどを形成する過程で前記非表示領域ＮＡに形成される。

前記ＧＩＰ駆動回路１４０はゲート（スキャン）信号を生成して、表示領域ＡＡに配置されたスキャンライン１４９に順次供給する。このために、前記ＧＩＰ駆動回路１４０はスキャンライン１４９のそれぞれに接続された複数のステージＳＴを備える。

前記複数のステージＳＴのそれぞれはゲートスタート信号（ＶＳＴ）又は以前段のステージから供給されるキャリー信号によってイネーブルされ、以後段のステージから出力されるキャリー信号によってディセーブルされ、複数のクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）の一つのクロック信号をキャリー信号又はゲート（スキャン）信号として出力する。

また、図３に示すように、前記データ駆動回路１３０は一つ以上のソースドライブＩＣ（Ｓ−ＩＣ）を含んでもよい。前記ソースドライブＩＣ（Ｓ−ＩＣ）は前記タイミングコントローラー１２０の制御の下で入力映像のデジタルビデオデータをアナログガンマ補償電圧に変換してデータ電圧を発生し、そのデータ電圧をデータライン１３９に出力する。前記ソースドライブＩＣ（Ｓ−ＩＣ）は撓むことができるフレキシブル回路基板、例えばＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）に実装される。

図４は図３に示したＣＯＦの具体的な構成図である。

前記ＣＯＦはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）を介して前記表示パネルＰＮＬのパッド部ＰＡＤとソースＰＣＢ（ＳＰＣＢ）に接着される。前記ＣＯＦの入力ピンは前記ソースＰＣＢ（ＳＰＣＢ）の出力端子（パッド）に電気的に連結される。前記ソースＣＯＦ（ＣＯＦ）の出力ピンはＡＣＦを介して前記表示パネルＰＮＬのパッド部ＰＡＤに電気的に連結される。

前記ＣＯＦの左側及び右側には、図４に示すように、前記タイミングコントローラー１２０から供給されるゲートスタート信号（ＶＳＴ）、複数のクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）、リセット信号（ＲＥＳＥＴ）、複数の電圧（ＶＳＳ、ＶＤＤ、ＶＤＤ１）などを前記表示パネルＰＮＬの前記ゲートパッド部Ｇ＿Ｐａｄに伝達するための信号ラインＧＩＰが形成され、前記ＣＯＦの中央部には前記タイミングコントローラー１２０から供給される定電圧ＥＶＤＤを表示パネルのパッド部の定電圧パッド（図示せず）に伝達するための定電圧ラインＥＶＤＤを備える。

しかし、このような従来の表示パネルは、前記ゲート駆動回路が前記表示パネルの非表示領域に集積化するため、表示装置のナローベゼル（Ｎａｒｒｏｗ ｂｅｚｅｌ）の設計が難しい。

本発明は前記のような従来の問題点を解決するためのもので、ベゼルを最小化するためにＧＩＰ駆動回路を表示領域に配置し、単面ＣＯＦを適用して表示領域の内部に配置されたＧＩＰ駆動回路にＧＩＰ信号を印加するようにしたＯＬＥＤ表示パネル及びＯＬＥＤ表示装置を提供することにその目的がある。

前記のような目的を達成するための本発明によるＯＬＥＤ表示パネルは、データラインと前記データラインと交差するスキャンラインと、前記データラインと前記スキャンラインとの各交差部に配置されたサブ画素とを含む表示領域；前記表示領域内の各スキャンラインの単位画素領域に分散配置され、該当スキャンラインにスキャンパルスを供給するゲートインパルス（ＧＩＰ）駆動回路のステージ；及びパッド部、リンク部及びラインオンガラス（ＬＯＧ）部を備えた非表示領域を備え、前記単位画素領域は、少なくとも３個のサブ画素部と、前記ＧＩＰ駆動回路のステージを構成する一つの素子が配置されるＧＩＰ部と、前記ステージの各素子を連結する連結配線が配置されるＧＩＰ内部連結配線部とを備え、前記パッド部は、前記表示領域内に分散配置される前記ＧＩＰ駆動回路のＧＩＰ部に各種の制御信号を供給するためのゲートパッド部と、各データラインにデータ電圧を供給するためのデータパッド部とを備え、前記リンク部及び前記ＬＯＧ部にわたって前記ゲートパッド部から伸びて前記表示領域内に分散配置されたＧＩＰ部に各種の制御信号を供給するための複数の信号配線が配置されることにその特徴がある。

また、前記のような目的を達成するための本発明によるＯＬＥＤ表示装置は、前述のＯＬＥＤ表示パネル；及びソース電極ドライブＩＣが実装され、前記ゲートパッド部及びデータパッド部に接続される複数のチップオンフィルム（ＣＯＦ）を備えることにその特徴がある。

ここで、前記表示領域は各サブ画素に基準電圧を供給するための基準電圧供給ラインと、各サブ画素に第１及び第２定電圧を供給するための第１及び第２定電圧供給ラインをさらに備え、前記データパッド部は、前記基準電圧供給ラインに連結されるパッドと前記第１及び第２定電圧供給ラインと連結されるパッドをさらに備えてもよい。

前記信号配線は前記ゲートパッド部から前記リンク部に伸び、前記パッド部を迂回して前記パッド部外側の前記ＬＯＧ部に伸びて配置されてもよい。

前記リンク部は、前記パッド部を貫いて前記信号配線の一つと前記ＧＩＰ部を接続するリンクラインをさらに備えてもよい。

前記リンクラインに相当する前記ＣＯＦの出力ピンはフローティングにされてもよい。

前記のような特徴を有する本発明によるＯＬＥＤ表示パネル及びＯＬＥＤ表示装置は次のような効果がある。

第1に、表示領域内にＧＩＰ駆動回路を分散配置するので、表示領域左右側の非表示領域にＧＩＰ駆動回路を構成する従来の表示パネルに比べて表示パネルの左右ベゼルを最小化することができる。

第２に、ＧＩＰ駆動回路を表示領域内に配置し、パッド部外側のＬＯＧ部に信号配線を形成して、表示領域内に分散配置されたＧＩＰ駆動回路のＧＩＰ部にＧＩＰ信号を供給するので、単面ＣＯＦを用いてＧＩＰ信号を供給することができる。

従来のＯＬＥＤ表示装置の駆動回路及び駆動回路の関係を示すブロック図である。 従来のＯＬＥＤ表示パネルの表示領域の一部及び非表示領域を概略的に示す平面図である。 従来のＯＬＥＤ表示装置を概略的に示す構成ブロック図である。 図３に示したＣＯＦの具体的な構成図である。 本発明のＯＬＥＤ表示パネルにおける一つのサブ画素の回路構成図である。 本発明によるＧＩＰ駆動回路の（ｋ）番目ステージの回路構成図である。 本発明によるＯＬＥＤ表示パネルの表示領域の構成図である。 図７のＯＬＥＤ表示パネルの表示領域に配置された隣接した２個の単位画素をより具体的に示す構成図である。 本発明によるＯＬＥＤ表示パネルの表示領域の一部及び非表示領域を概略的に示す平面図である。

まず、本出願人は表示パネルのベゼルを最小化するために表示パネルの表示領域にＧＩＰ駆動回路を分散配置する発明に関して既に出願したことがある（大韓民国特許出願第１０−２０１７−０１２５３５５号（出願日：２０１７年０９月２７日）参照）。

前記既出願の大韓民国特許出願第１０−２０１７−０１２５３５５号の発明を簡単に説明すれば次のようである。

図５は本発明のＯＬＥＤ表示パネルにおける一つのサブ画素の回路構成図、図６は本発明によるＧＩＰ駆動回路の（ｋ）番目ステージの回路構成図である。

すなわち、図５は前記既出願の大韓民国特許出願第１０−２０１７−0 1 2 5 3 5 5号の図４に相当し、図６は前記既出願の特許出願第１０−２０１７−0 1 2 5 3 5 5号の図５に相当する。

本発明によるＯＬＥＤ表示パネルの各サブ画素は、図５に示すように、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と前記有機発光ダイオードを駆動する画素回路とを備える。

前記画素回路は、第１及び第２スイッチングＴＦＴ（Ｔ１、Ｔ２）、ストレージキャパシタＣｓｔ、及び駆動ＴＦＴ（ＤＴ）を含む。

前記第１スイッチングＴＦＴ（Ｔ１）はスキャンパルスＳｃａｎに応答してデータＤＡＴＡ電圧を前記ストレージキャパシタＣｓｔに充電する。前記駆動ＴＦＴ（ＤＴ）は前記ストレージキャパシタＣｓｔに充電されたデータ電圧によってＯＬＥＤに供給される電流量を制御してＯＬＥＤの発光量を調節する。前記第２スイッチングＴＦＴ（Ｔ２）はセンシング（Ｓｅｎｓｅ）信号に応答して前記駆動ＴＦＴ（ＤＴ）の閾値電圧及び移動度をセンシングする。

前記有機発光ダイオード（ＯＬＥＤ）は第１電極（例えば、アノード電極又はカソード電極）、有機発光及び第２電極（例えば、カソード電極又はアノード電極）などからなってもよい。

前記ストレージキャパシタＣｓｔは前記駆動ＴＦＴ（ＤＴ）のゲート電極（ｇａｔｅ）とソース電極（ｓｏｕｒｃｅ）の間に電気的に連結され、映像信号電圧に対応するデータ電圧又はこれに対応する電圧を１フレーム時間の間に維持することができる。

図５は３個のＴＦＴ（Ｔ１、Ｔ２、ＤＴ）と一つのストレージキャパシタＣｓｔとからなる３Ｔ１Ｃサブ画素の構成を示したが、これに限定されず、本発明によるＯＬＥＤ表示パネルの各サブ画素は４Ｔ１Ｃ、４Ｔ２Ｃ、５Ｔ１Ｃ、５Ｔ２Ｃなどのサブ画素を有してもよい。

一方、本発明によるＧＩＰ駆動回路の（ｋ）番目ステージの回路は、図６に示すように、トランジスタＴＡ、ＴＢ、Ｔ３ｑＡ、Ｔ１Ｂ、Ｔ１Ｃ、Ｔ５Ａ、Ｔ５Ｂ及びキャパシタＣ１を含んでなり、ライン選択信号（ＬＳＰ；Ｌｉｎｅ ｓｅｌｅｃｔ ｐｕｌｓｅ）によってセット信号ＣＰ（ｋ）を選択的に保存し、該当ステージをブランク区間（Ｂｌａｎｋ ｔｉｍｅ）に実時間補償用（ＶＲＴ；Ｖｅｒｔｉｃａｌ ｒｅａｌ ｔｉｍｅ）信号によって第１ノードＱを第１定電圧ＧＶＤＤで充電し、第２ノードＱｂを第２定電圧ＧＶＳＳ２で放電するブランク区間第１及び第２ノードＱ、Ｑｂ制御部２１、２６；トランジスタＴ１、Ｔ１Ａ、Ｔ３ｎ、Ｔ３ｎＡ、Ｔ３ｑ、Ｔ３、Ｔ３Ａ、Ｔ５を含んでなり、該当ステージを駆動区間に３番目前段のキャリーパルスＣＰ（ｋ−３）によって前記第１ノードＱを前記キャリーパルスＣＰ（ｋ−３）電圧で充電し、３番目後段のキャリーパルスＣＰ（ｋ＋３）によって前記第１ノードＱ及び第３ノードＱｈを第２定電圧ＧＶＳＳ２で放電し、前記第１ノードＱの電圧によって第３ノードＱｈを前記第１定電圧ＧＶＤＤで充電する駆動区間第１〜第３ノード制御部２３、２５；トランジスタＴ４、Ｔ４ｌ、Ｔ４ｑ、Ｔ５ｑ及びキャパシタＣ２を含んでなり、前記第１ノードＱの電圧を反転して第２ノードＱｂに印加するインバーター部２４；プルアップトランジスタＴ６ｃｒ、Ｔ６及びプルダウントランジスタＴ７ｃｒ、Ｔ７及びブートストラッピングキャパシタＣ３を含んでなり、複数のキャリーパルス出力用クロック信号のうち一つのクロック信号ＣＲＣＬＫ（ｋ）及び複数のスキャンパルス出力用クロック信号のうち一つのクロック信号ＳＣＣＬＫ（ｋ）を受信し、前記第１ノードＱ及び前記第２ノードＱｂの電圧によってキャリーパルスＣＰ（ｋ）及びスキャンパルスＳＰ（ｋ）を出力する出力バッファー部２７；及びトランジスタＴ３ｎＢ、Ｔ３ｎＣを含んでなり、前記ブランク区間（Ｂｌａｎｋ ｔｉｍｅ）に前記タイミングコントローラーから出力されるリセット信号ＲＳＴによって前記第１ノードＱを第２定電圧ＧＶＳＳ２で放電するリセット部２２を含んでなる。

前記ブランク区間第１及び第２ノードＱ、Ｑｂ制御部２１、２６は、前記ライン選択信号ＬＳＰがハイレベルであるとき、前記トランジスタＴＡ、ＴＢ、Ｔ３ｑがターンオンされてセット信号ＣＰ（ｋ）を前記キャパシタＣ１に保存する。

そして、前記ブランク区間に前記実時間補償用信号ＶＲＴがハイレベルであるとき、前記トランジスタＴ１Ｃ、Ｔ５Ｂがターンオンされて前記第１ノードＱを第１定電圧ＧＶＤＤで充電し、前記第２ノードＱｂを第２定電圧ＧＶＳＳ２で放電する。

前記駆動区間第１〜第３ノード制御部２３、２５は、駆動区間に前記３番目前段のキャリーパルスＣＰ（ｋ−３）がハイレベルであるとき、前記トランジスタＴ１、Ｔ１Ａ、Ｔ５がターンオンされて前記第１ノードＱを前記３番目前段のキャリーパルスＣＰ（ｋ−３）電圧で充電し、前記第２ノードＱｂを第２定電圧ＧＶＳＳ２で放電する。このように、前記第１ノードＱが充電され、前記第２ノードＱｂが放電されるとき、前記トランジスタＴ３ｑがターンオンされて前記第３ノードＱｈを第１定電圧ＧＶＤＤで充電する。

そして、３番目後段のキャリーパルスＣＰ（ｋ＋３）がハイレベルであるとき、前記トランジスタＴ３ｎ、Ｔ３ｎＡがターンオンされて、前記第１ノードＱ及び前記第３ノードＱｈを第２定電圧ＧＶＳＳ２で放電する。

前記インバーター部２４は前記第１ノードＱの電圧を反転して第２ノードＱｂに印加する。

前記出力バッファー部２７は、前記第１ノードＱがハイレベルであるとともに前記第２ノードＱｂがローレベルであるとき、前記プルアップトランジスタＴ６ｃｒがターンオンされ、前記プルダウントランジスタＴ７ｃｒがターンオフされて、前記複数のキャリーパルス出力用クロック信号のうち一つのクロック信号ＣＲＣＬＫ（ｋ）をキャリーパルスＣＰ（ｋ）に出力する。また、前記第１ノードＱがハイレベルであるとともに前記第２ノードＱｂがローレベルであるとき、前記プルアップトランジスタＴ６がターンオンされ、前記プルダウントランジスタＴ７がターンオフされて、前記複数のスキャンパルス出力用クロック信号のうち一つのクロック信号ＳＣＣＬＫ（ｋ）をスキャンパルスＳＰ（ｋ）に出力する。

この時、前記スキャンパルス出力用クロック信号ＳＣＣＬＫ（ｋ）がハイレベルで印加されれば、前記出力バッファー部２７の前記ブートストラッピングキャパシタＣ３によって前記第１ノードＱはブートストラッピング（又はカップリング（Ｃｏｕｐｌｉｎｇ））されてもっと高い電位を有する。

このように前記第１ノードＱがブートストラッピングされた状態で、前記出力バッファー部２７はそれぞれ入力されたキャリーパルス出力用クロック信号ＣＲＣＬＫ（ｋ）及びスキャンパルス出力用クロック信号ＳＣＣＬＫ（ｋ）をキャリーパルスＣＰ（ｋ）及びスキャンパルスＳＰ（ｋ）に出力するので、出力損失（Ｌｏｓｓ）を防止することができる。

前記リセット部２２は、前記ブランク区間（Ｂｌａｎｋ ｔｉｍｅ）に前記タイミングコントローラー４から出力されるリセット信号ＲＳＴがハイレベルであるとき、前記トランジスタＴ３ｎＢ、Ｔ３ｎＣがターンオンされて、前記第１ノードＱを第２定電圧ＧＶＳＳ２で放電する。

図６は６相（Ｐｈａｓｅ）で駆動されるＧＩＰ駆動回路のステージを示したが、これに限定されず、本発明によるＧＩＰ駆動回路のステージは多様に構成されることができる。

図６に示すように、前記ＧＩＰ駆動回路の各ステージは２５個のトランジスタと３個のキャパシタを含んでなる。

よって、一つの単位画素領域に前記ＧＩＰ駆動回路のステージを構成する一つの単位素子（トランジスタ又はキャパシタ）を分散配置すれば、一つのスキャンラインを駆動するための一つのステージの回路を配置することができる。

図７は本発明によるＯＬＥＤ表示パネルの表示領域構成図、図８は図７のＯＬＥＤ表示パネルの表示領域に配置された隣接した２個の単位画素領域をより具体的に示す構成図である。

すなわち、図７は前記既出願の大韓民国特許出願第１０−２０１７−0 1 2 5 3 5 5号の図６に相当し、図８は前記既出願の大韓民国特許出願第１０−２０１７−0 1 2 5 3 5 5号の図７に相当する。

図７及び図８に示すように、ＯＬＥＤ表示パネルの表示領域にＧＩＰ駆動回路を配置するに当たり、表示領域の単位画素領域は少なくとも３個のサブ画素部Ｒ、Ｇ、Ｂ、Ｗ、ＧＩＰ部３１、及びＧＩＰ内部連結配線部３２などに区分される。

前記少なくとも３個のサブ画素部Ｒ、Ｇ、Ｂ、Ｗは複数のデータラインＤＬ１〜ＤＬ８、複数の基準電圧ラインＶｒｅｆ及び第１及び第２定電圧ラインＥＶＤＤ、ＥＶＳＳが垂直方向に配列され、複数のスキャンラインＳＣＡＮが水平方向に配列されて構成される。

前記ＧＩＰ部３１はＧＩＰ駆動回路の一つのステージを構成する一つの単位素子（トランジスタ又はキャパシタ）に相当する。すなわち、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、及び白色（Ｗ）のサブ画素で構成される単位画素領域に、ＧＩＰ駆動回路を構成する一つの単位素子（トランジスタ又はキャパシタ）が分散配置される。

すなわち、一つのスキャンラインを駆動するためのＧＩＰ駆動回路の少なくとも一つのステージＳＴが一つのスキャンラインによって駆動される複数の単位画素領域に分散配置される。

前記ＧＩＰ内部連結配線部３２は、ＧＩＰ駆動回路の一つのステージで各素子を連結する連結配線（Ｑノード、ＱＢノードなど）が配置される領域である。

このように、ＧＩＰ駆動回路を表示領域に配置することにより、図８に示すように、前記サブ画素部Ｒ、Ｇ、Ｂ、Ｗを駆動するための複数のデータラインＤＬ１〜ＤＬ８及び基準電圧ラインＶｒｅｆは垂直方向に配置される。

そして、前記ＧＩＰ部３１はＧＩＰ駆動回路の一つのステージを構成する一つの単位素子（トランジスタ又はキャパシタ）に相当するので、前記ＧＩＰ部３１にも、図６に示すようなＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ信号の一つが印加される。

すなわち、前記ＧＩＰ部３１に図６に示したトランジスタＴ３ｑＡ、Ｔ１Ｂ、Ｔ３ｑ、Ｔ４Ｔ４ｌの一つが配置されると仮定する場合、前記ＧＩＰ部３１にはＧＶＤＤ信号が印加されなければならない。

前記ＧＩＰ部３１に図６に示したトランジスタＴ３ｎＣ、Ｔ３ｎＡ、Ｔ３Ａ、Ｔ５ｑＴ５、Ｔ５Ｂ、Ｔ７ｃｒの一つが配置されると仮定する場合、前記ＧＩＰ部３１にはＧＶＳＳ２信号が印加されなければならない。

前記ＧＩＰ部３１に図６に示したトランジスタＴ６ｃｒが配置されると仮定する場合、前記ＧＩＰ部３１にはＣＲＣＬＫ（ｋ）信号が印加されなければならない。

前記ＧＩＰ部３１に図６に示したトランジスタＴ６が配置されると仮定する場合、前記ＧＩＰ部３１にはＳＣＣＬＫ（ｋ）信号が印加されなければならない。

前記ＧＩＰ部３１に図６に示したトランジスタＴ７が配置されると仮定する場合、前記ＧＩＰ部３１にはＧＶＳＳ０信号が印加されなければならない。

前記ＧＩＰ部３１に図６に示したトランジスタＴ４ｑが配置されると仮定する場合、前記ＧＩＰ部３１にはＧＶＳＳ１信号が印加されなければならない。

前記ＧＩＰ部３１に図６に示したトランジスタＴＡ、ＴＢの一つが配置されると仮定する場合、前記ＧＩＰ部３１にはＬＳＰ信号が印加されなければならない。

前記ＧＩＰ部３１に図６に示したトランジスタＴ５Ａが配置されると仮定する場合、前記ＧＩＰ部３１にはＶＲＴ信号が印加されなければならない。

このように、ＧＩＰ駆動回路が表示パネルの表示領域に配置されるので、従来のようなパッド部の構成では前記ＧＩＰ部３１に前記ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ信号の一つを印加することができるようにするのには構成上の問題がある。

すなわち、従来の左／右に位置するＧＩＰ信号配線を用いて、表示領域Ａ／Ａ内のＧＩＰ部３１に配置された素子に前記ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ信号の一つを印加する場合、左右非表示領域に前記ＧＩＰ信号配線が存在するので、極限ナローベゼル（Ｎａｒｒｏｗ ｂｅｚｅｌ）の具現に限界がある。また、表示領域Ａ／Ａ内の縦配線（データライン、基準電圧供給ライン及び定電圧ラインなど）とオーバーラップ（ｏｖｅｒｌａｐ）が増加する問題がある。

したがって、本発明は、従来のような単面ＣＯＦを用いて、前記各ＧＩＰ部３１に前記ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ信号の一つを印加するようにパッド部及びリンク部の構成を変更する。

図９は本発明による表示パネルの表示領域の一部及び非表示領域を概略的に示す平面図である。

前記表示パネルＰＮＬは複数の画素（図９には図示しない。図７及び図８で画素部Ｒ、Ｗ、Ｂ、Ｇ参照）が備えられ、各画素を駆動するための複数のデータラインＤＡＴＡ、基準電圧供給ラインＶＲＥＦ、画素駆動用電源ラインＥＶＤＤ、ＥＶＳＳ及びスキャンライン（図９には図示しない。図７及び図８で“ＳＣＡＮ”参照）などが構成される表示領域ＡＡ、Ｐｉｘｅｌと、前記表示領域ＡＡ、Ｐｉｘｅｌの周辺部に形成される非表示領域ＮＡとに区分される。

前記非表示領域ＮＡはパッド部ＰＡＤ、リンク部Ｌｉｎｋ及びＬＯＧ部ＬＯＧを備える。

前記パッド部ＰＡＤは、前記表示領域ＡＡ、Ｐｉｘｅｌ内に分散配置されるＧＩＰ駆動回路１４０のＧＩＰ部３１に各種の制御信号（ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ）を供給するためのゲートパッド部Ｇ＿Ｐａｄと、各データラインＤＡＴＡにデータ電圧を供給し、基準電圧供給ラインＶＲＥＦに基準電圧を供給し、定電圧ラインＥＶＤＤ、ＥＶＳＳに定電圧ＥＶＤＤ、ＥＶＳＳを供給するためのデータパッド部Ｄ−Ｐａｄを備える。

前記ゲートパッド部Ｇ＿Ｐａｄ及びデータパッド部Ｄ＿Ｐａｄにはソース電極ドライブＩＣが実装されたＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）が接続される。

また、前記ゲートパッド部Ｇ＿Ｐａｄ及びデータパッド部Ｄ＿Ｐａｄには各ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）別に独立的に構成される。すなわち、６個のＣＯＦが付着される場合、６個のゲートパッド部Ｇ＿Ｐａｄ及びデータパッド部Ｄ＿Ｐａｄが構成される。

前記リンク部Ｌｉｎｋには、前記表示領域ＡＡに配置されたデータラインＤＡＴＡ、基準電圧供給ラインＶＲＥＦ及び定電圧ラインＥＶＤＤ、ＥＶＳＳとデータパッド部Ｄ＿Ｐａｄの間に伸びて互いを電気的に接続させるリンクラインが配置される。

また、前記リンク部Ｌｉｎｋ及びＬＯＧ部ＬＯＧには前記ゲートパッド部Ｇ＿Ｐａｄと前記表示領域内に分散配置されたＧＩＰ部ＧＩＰ（図８の３１参照）に各種の制御信号を供給するための信号配線ＧＩＰ ｌｉｎｅｓが配置される。

前記ＬＯＧ部に配置される前記信号配線ＧＩＰ ｌｉｎｅｓは表示パネルの端部まで伸びるものではなく、各ＣＯＦ別に独立的に構成される。

すなわち、各ＣＯＦに相当するゲートパッド部Ｇ＿Ｐａｄを迂回して、該当ＣＯＦに駆動される表示領域に相応する部分までのみ前記パッド部ＰＡＤの外側の前記ＬＯＧ部ＬＯＧに伸びて配置される。したがって、前記信号配線ＧＩＰ ｌｉｎｅｓは、６個のＣＯＦが付着される場合、６個のブロックの信号配線が配置される。

前記信号配線ＧＩＰ ｌｉｎｅｓは前記ゲートパッド部Ｇ＿Ｐａｄからリンク部Ｌｉｎｋに伸び、前記パッド部ＰＡＤを迂回して前記パッド部ＰＡＤの外側の前記ＬＯＧ部ＬＯＧに伸びて配置される。そして、前記ＧＩＰ部ＧＩＰ、３１に形成される素子は、前述したように、各種の制御信号（ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ）のいずれか一つが要求される場合、前記パッド部ＰＡＤを貫いてリンク部Ｌｉｎｋに前記信号配線ＧＩＰ ｌｉｎｅｓの一つと前記ＧＩＰ部ＧＩＰ、３１を接続するリンクラインが形成される。

図９はゲートパッド部Ｇ＿Ｐａｄに３個のパッドと３個の信号配線ＧＩＰ ｌｉｎｅｓを示したが、これに限定されず、前記パッドＧ＿Ｐａｄ及び信号配線ＧＩＰ ｌｉｎｅｓは前記各種の制御信号（ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ）の個数以上で配置される。

また、前記ゲートパッド部Ｇ＿Ｐａｄ及び信号配線ＧＩＰ ｌｉｎｅｓは、各ソースドライブＩＣ（図３のＣＯＦ及びＳ−ＩＣ参照）別に独立的に配置される。

一方、本発明によるデータ駆動回路は、図３に示すように、一つ以上のソースドライブＩＣ（Ｓ−ＩＣ）を含み、前記ソースドライブＩＣ（Ｓ−ＩＣ）は前記タイミングコントローラー１２０の制御の下で入力映像のデジタルビデオデータをアナログガンマ補償電圧に変換してデータ電圧を発生し、そのデータ電圧をデータライン１３９に出力する。前記ソースドライブＩＣ（Ｓ−ＩＣ）は撓むことができるフレキシブル回路基板、例えばＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）に実装される。

前記ＣＯＦはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）を介して前記表示パネルＰＮＬのパッド部ＰＡＤとソースＰＣＢ（ＳＰＣＢ）に接着される。前記ＣＯＦの入力ピンは前記ソースＰＣＢ（ＳＰＣＢ）の出力端子（パッド）に電気的に連結される。前記ソースＣＯＦ（ＣＯＦ）の出力ピンはＡＣＦを介して前記表示パネルＰＮＬのパッド部ＰＡＤに電気的に連結される。

また、本発明によるＣＯＦは図４で説明したようである。すなわち、前記ＣＯＦの左側及び右側には前記タイミングコントローラー１２０から供給される各種の制御信号（ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ）を前記表示パネルＰＮＬの前記ゲートパッド部Ｇ＿Ｐａｄに伝達するための信号ラインＧＩＰが形成され、前記ＣＯＦの中央部には前記タイミングコントローラー１２０から供給される定電圧ＥＶＤＤを表示パネルのパッド部の定電圧パッド（図示せず）に伝達するための定電圧ラインＥＶＤＤを備える。

前記のように、ＣＯＦの左右側に信号ラインＧＩＰが形成され、前記ＣＯＦの中央部に定電圧ラインＥＶＤＤが配置されるので、表示パネル内に分散配置されたＧＩＰ部３１に前記各種の制御信号を印加することができない。

したがって、図９のように、表示パネルにおいてＧＩＰ部ＧＩＰ（図８の３１参照）に各種の制御信号を供給するための信号配線ＧＩＰ ｌｉｎｅｓの配置を変更した。

もちろん、図９のように、表示パネルにおいてＧＩＰ部ＧＩＰ（図８の３１参照）に各種の制御信号を供給するための信号配線ＧＩＰ ｌｉｎｅｓの配置を変更せず、両面ＣＯＦを用いることができるが、ＣＯＦから各種の制御信号（ＬＳＰ、ＶＲＴ、ＧＶＤＤ、ＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２、ＶＳＴ、ＣＲＣＬＫ、ＳＣＣＬＫ）を伝達するための信号ラインＧＩＰと定電圧ＥＶＤＤを伝達するための定電圧ラインＥＶＤＤが互いに重畳しなければならないため、前記各種の制御信号で干渉現象が発生してエラーが発生することがあり、ＣＯＦのコストが増加することになる。

この時、図９で説明した前記パッド部ＰＡＤを貫いてリンク部Ｌｉｎｋに前記信号配線ＧＩＰ ｌｉｎｅｓの一つと前記ＧＩＰ部ＧＩＰ、３１を接続するリンクラインに相当するＣＯＦの出力ピン（例えば、定電圧ＥＶＤＤピン）はフローティング（Ｆｌｏａｔｉｎｇ）される。

以上で説明したように、前記リンク部Ｌｉｎｋ及びＬＯＧ部ＬＯＧには前記ゲートパッド部Ｇ＿Ｐａｄと前記表示領域内に分散配置されたＧＩＰ部ＧＩＰ（図８の３１参照）に各種の制御信号を供給するための信号配線ＧＩＰ ｌｉｎｅｓが配置され、前記パッド部ＰＡＤを貫いてリンク部Ｌｉｎｋに前記信号配線ＧＩＰ ｌｉｎｅｓの一つと前記ＧＩＰ部ＧＩＰ、３１を接続するリンクラインが形成されるので、従来のような単面ＣＯＦを適用して前記表示領域内に分散配置されたＧＩＰ駆動回路を駆動することができる。

以上説明した内容から、当業者であれば本発明の技術思想を逸脱しない範疇内で多様な変更及び修正が可能であるのが分かるであろう。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲によって決定されなければならない。

ＰＮＬ：表示パネル
Ｓ−ＩＣ：ソースドライブＩＣ
３１：ＧＩＰ部
３２：ＧＩＰ内部連結配線部

Claims (7)

1. データラインと前記データラインと交差するスキャンラインと、前記データラインと前記スキャンラインとの各交差部に配置されたサブ画素とを含む表示領域；
   前記表示領域内の各スキャンラインの単位画素領域に分散配置され、該当スキャンラインに スキャンパルスを供給するゲートインパネル（ＧＩＰ）駆動回路のステージ；及び
   パッド部、リンク部及びラインオンガラス（ＬＯＧ）部を備えた非表示領域を備え、
   前記単位画素領域は、少なくとも３個のサブ画素部と、前記ＧＩＰ駆動回路の前記ステージを構成する一つの素子が配置されるＧＩＰ部と、前記ステージの各素子を連結する連結配線が配置されるＧＩＰ内部連結配線部とを備え、
   前記パッド部は、前記表示領域内に分散配置される前記ＧＩＰ駆動回路のＧＩＰ部に各種の制御信号を供給するためのゲートパッド部と、各データラインにデータ電圧を供給するためのデータパッド部とを備え、
   前記ゲートパッド部から伸びて前記表示領域内に分散配置されたＧＩＰ部に各種の制御信号を供給するための複数の信号配線が前記リンク部及び前記ＬＯＧ部にわたって配置される、ＯＬＥＤ表示パネル。
2. 前記表示領域は、各サブ画素に基準電圧を供給するための基準電圧供給ラインと、各サブ画素に第１及び第２定電圧を供給するための第１及び第２定電圧供給ラインをさらに備え、
   前記データパッド部は、前記基準電圧供給ラインに連結されるパッドと前記第１及び第２定電圧供給ラインと連結されるパッドをさらに備える、請求項１に記載のＯＬＥＤ表示パネル。
3. 前記信号配線は前記ゲートパッド部から前記リンク部に伸び、前記パッド部を迂回して前記パッド部の外側の前記ＬＯＧ部に伸びて配置される、請求項１に記載のＯＬＥＤ表示パネル。
4. 前記リンク部は、前記パッド部を貫いて前記信号配線の一つと前記ＧＩＰ部を接続するリンクラインをさらに備える、請求項１に記載のＯＬＥＤ表示パネル。
5. 請求項１から３のいずれか一項に記載されたＯＬＥＤ表示パネル；及び
   ソース電極ドライブＩＣが実装され、前記ゲートパッド部及びデータパッド部に接続される複数のチップオンフィルム（ＣＯＦ）を備える、ＯＬＥＤ表示装置。
6. 前記リンク部は、前記パッド部を貫いて前記信号配線の一つと前記ＧＩＰ部を接続するリンクラインをさらに備える、請求項５に記載のＯＬＥＤ表示装置。
7. 前記リンクラインに相当する前記ＣＯＦの出力ピンはフローティングされる、請求項６に記載のＯＬＥＤ表示装置。

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