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JP2019067467A - 半導体記憶装置 - Google Patents

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利彰 堂坂
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Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のデータを記憶するメモリセルと、前記メモリセルに記憶されたデータを判定する第１回路と、前記第１回路を制御する第２回路と、を備え、前記第２回路が前記メモリセルに第１データを書き込むシークエンスにおいて、前記第１回路は、第１電流値の第１電流を生成し、前記第１電流と、前記メモリセルに流れる第２電流と、に基づいて前記メモリセルに記憶されているデータを判定し、前記第２回路が前記メモリセルに、前記第１データと異なる第２データを書き込むシークエンスにおいて、前記第１回路は、前記第１電流値とは異なる第２電流値の第３電流を生成し、前記第３電流と、前記第２電流と、に基づいて前記メモリセルに記憶されているデータを判定する。【選択図】 図３

Description

実施形態は、半導体記憶装置に関する。
近年、データ書き換え可能なマルチタイムプログラミング（ＭＴＰ）メモリが開発されている。
特開2015-176615号公報
高品質な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、複数のデータを記憶するメモリセルと、前記メモリセルに記憶されたデータを判定する第１回路と、前記第１回路を制御する第２回路と、を備え、前記第２回路が前記メモリセルに前記第１データを書き込むシークエンスにおいて、前記第１回路は、第１電流値の第１電流を生成し、前記第１電流と、前記メモリセルに流れる第２電流と、に基づいて前記メモリセルに記憶されているデータを判定し、前記第２回路が前記メモリセルに、前記第１データと異なる前記第２データを書き込むシークエンスにおいて、前記第１回路は、前記第１電流値とは異なる第２電流値の第３電流を生成し、前記第３電流と、前記第２電流と、に基づいて前記メモリセルに記憶されているデータを判定する。
図１は、第１実施形態に係る半導体記憶装置を模式的に示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置のセルアレイの基本的な構成を示す回路図である。 図３は、第１実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。 図４は、第１実施形態に係る半導体記憶装置のワード線ドライバの基本的な構成を示す回路図である。 図５は、第１実施形態に係る半導体記憶装置のメモリセルの閾値分布である。 図６は、第１実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。 図７は、第１実施形態に係る半導体記憶装置のプログラムベリファイ動作を示す波形図である。 図８は、第１実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図９は、第１実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図１０は、第１実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図１１は、第１実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図１２は、第１実施形態の比較例に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。 図１３は、第１実施形態の比較例に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図１４は、第１実施形態の比較例に係る半導体記憶装置のメモリセルの閾値分布である。 図１５は、第１実施形態に係る半導体記憶装置の書き込み動作によるメモリセルの閾値変動と、第１実施形態の比較例に係る半導体記憶装置の書き込み動作によるメモリセルの閾値変動と、の関係を示す図である。 図１６は、第１実施形態に係る半導体記憶装置の書き込み動作によるメモリセルの閾値変動と、第１実施形態の比較例に係る半導体記憶装置の書き込み動作によるメモリセルの閾値変動と、の関係を示す図である。 図１７は、第２実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。 図１８は、第２実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図１９は、第２実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図２０は、第２実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図２１は、第３実施形態に係る半導体記憶装置のワード線ドライバの基本的な構成を示す回路図である。 図２２は、第４実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。 図２３は、第４実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図２４は、第４実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図２５は、第５実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。 図２６は、第５実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。 図２７は、第５実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞半導体記憶装置
まず、図１を用いて、第１実施形態に係る半導体記憶装置１００について概略的に説明する。図１は、第１実施形態に係る半導体記憶装置を模式的に示すブロック図である。
図１に示すように、半導体記憶装置１００は、セルアレイ１、ライトデコーダ２、リードデコーダ３、制御回路４、及びバッファ回路５を備えている。
セルアレイ１は、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。このメモリセルＭＣは、例えばＭＴＰメモリである。各メモリセルＭＣはビット線ＢＬとワード線ＷＬとの交点に対応して配置されている。ビット線ＢＬは、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
ライトデコーダ２は、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込むように構成されている。
リードデコーダ３は、リード回路３０を備えている。リード回路３０は、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣからデータを読み出すように構成されている。
制御回路４は、図示しないメモリコントローラからの信号に基づいて、半導体記憶装置１００を制御する。具体的には、制御回路４は、クロック信号ＣＬＫ、チップイネーブル信号ＣＥＮ、ライトイネーブル信号ＷＥＮ、リードイネーブル信号ＲＥＮ、カラムアドレスＡ＜３：０＞、ビットライトイネーブル信号ＢＷＥＮ＜７：０＞、及び書き込みデータ（Ｄａｔａ）、を受信する。また、制御回路４は、ワード線ドライバ４０を備えている。ワード線ドライバ４０は、ワード線ＷＬを介してメモリセルＭＣに接続されており、任意の電圧を供給する。
バッファ回路５は、種々のデータを一時記憶する。また、バッファ回路５は、セルアレイ１から読み出したデータを、出力データＯ＜７：０＞として出力する。
＜１−１−２＞セルアレイ
次に、図２を用いて、本実施形態に係るセルアレイ１の基本的な構成について説明する。図２は、第１実施形態に係る半導体記憶装置のセルアレイの基本的な構成を示す回路図である。
図２に示すように、例えばセルアレイ１は、複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、セルアレイ１内にアレイ状に配置される。セルアレイ１内には、複数のビット線ＢＬ、及び複数のワード線ＷＬが設けられている。ビット線ＢＬはカラム方向に延在し、ワード線ＷＬはロウ方向に延在する。
各メモリセルＭＣは、ＮＭＯＳトランジスタ１０と、キャパシタ１１と、を備えている。ＮＭＯＳトランジスタ１０の一端はビット線に接続され、他端は接地電圧ＶＳＳ（例えば０Ｖ）が供給され、ゲートは、キャパシタ１１の第１電極に接続される。キャパシタ１１の第１電極は、ＮＭＯＳトランジスタ１０のゲート電極に接続され、キャパシタ１１の第２電極は、ワード線ＷＬに接続される。
＜１−１−３＞リード回路
次に、図３を用いて、リード回路３０の回路構成を説明する。
図３に示すように、リード回路３０は、カラム選択回路３１と、センス回路３２と、を備えている。図３は、第１実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。
カラム選択回路３１は、ビット線ＢＬ０〜ＢＬｎに対応する選択トランジスタＴ１−０〜Ｔ１−ｎを備えている。選択トランジスタＴ１−０〜Ｔ１−ｎの一端はそれぞれビット線ＢＬ０〜ＢＬｎに接続され、他端はノードＮ１に接続され、ゲートにはそれぞれ信号ＣＳＬ０〜ＣＳＬｎが供給される。選択トランジスタＴ１−０〜Ｔ１−ｎは、信号ＣＳＬ０〜ＣＳＬｎに基づいて、ビット線ＢＬ０〜ＢＬｎと、ノードＮ１とを電気的に接続する。
センス回路３２は、ビット線プリチャージ回路３２ａ、センスアンプ３２ｂ、レベルシフタ３２ｃ、キーパー回路３２ｄ、キーパー回路３２ｅ、キーパー回路３２ｆ、ＮＡＮＤ演算回路３２ｇ、インバータ回路３２ｈ、インバータ回路３２ｉ、ＮＡＮＤ演算回路３２ｊ、及びインバータ回路３２ｋを備えている。
ビット線プリチャージ回路３２ａは、ＰＭＯＳトランジスタＴ２を備えている。トランジスタＴ２の一端には電圧ＶＤＬ（例えば２Ｖ）が供給され、他端はノードＮ１に接続され、ゲートには信号ＰＲＥが供給される。例えば、制御回路４は、ビット線をプリチャージする場合に、制御信号ＰＲＥを“Ｌ”レベルとする。これにより、ビット線プリチャージ回路３２ａは、電圧ＶＤＬをノードＮ２に転送する。
センスアンプ３２ｂは、ＰＭＯＳトランジスタＴ３、及びＮＭＯＳトランジスタＴ４を備えている。トランジスタＴ３の一端には電圧ＶＤＬが供給され、他端はノードＮ２に接続され、ゲートはノードＮ１に接続される。トランジスタＴ４の一端はノードＮ２に接続され、他端には接地電圧ＶＳＳが供給され、ゲートはノードＮ１に接続される。センスアンプ３２ｂは、ノードＮ１を介してビット線ＢＬの電位をセンスし、信号ＳＯＵＴを生成する。
レベルシフタ３２ｃは、センスアンプ３２ｂを介して受信した信号ＳＯＵＴに基づいて、出力信号ＯＵＴを生成する。リードデコーダ３は、出力信号ＯＵＴに基づいて、信号Ｏ＜７：０＞を生成する。
インバータ回路３２ｈは、信号ＳＯＵＴを受信し、反転して出力する。
ＮＡＮＤ演算回路３２ｇは、インバータ回路３２ｈからの出力信号と、信号ＲＥＮと、書き込みデータ（Ｄａｔａ）と、に基づいてＮＡＮＤ演算を行う。
インバータ回路３２ｋは、書き込みデータ（Ｄａｔａ）を受信し、反転して出力する。
ＮＡＮＤ演算回路３２ｊは、インバータ回路３２ｋからの出力信号と、信号ＲＥＮとに基づいてＮＡＮＤ演算を行う。
インバータ回路３２ｉは、ＮＡＮＤ演算回路３２ｊの演算結果を受信し、反転して出力する。
キーパー回路３２ｄは、ＰＭＯＳトランジスタＴ５を備えている。トランジスタＴ５の一端には電圧ＶＤＬが供給され、他端はノードＮ１に接続され、ゲートはＮＡＮＤ演算回路３２ｇの演算結果が供給される。キーパー回路３２ｄは、信号ＳＯＵＴが“Ｌ”レベル、信号ＲＥＮが“Ｈ（Ｌ＜Ｈ）”レベル、書き込みデータ（Ｄａｔａ）が“Ｈ”レベルの場合にのみ、オン（導通）する。
キーパー回路３２ｅは、ＰＭＯＳトランジスタＴ６、及びＴ７を備えている。トランジスタＴ６の一端はノードＮ３が接続され、他端はノードＮ１に接続され、ゲートはノードＮ２に接続される。トランジスタＴ７の一端には電圧ＶＤＬが供給され、他端はノードＮ３に接続され、ゲートにはインバータ回路３２ｉの演算結果が供給される。トランジスタＴ６は、信号ＳＯＵＴが“Ｌ”レベルの場合にオンする。トランジスタＴ７は、信号ＲＥＮが“Ｈ”、及び書き込みデータ（Ｄａｔａ）が“Ｌ”レベル以外の場合にオンする。
キーパー回路３２ｆは、ＰＭＯＳトランジスタＴ８、及びＴ９を備えている。トランジスタＴ９の一端には電圧ＶＤＬが供給され、他端はトランジスタＴ８の一端に接続され、ゲートには接地電圧ＶＳＳが供給される。トランジスタＴ８の他端はノードＮ３に接続され、ゲートにはＮＡＮＤ演算回路３２ｊの演算結果が供給される。トランジスタＴ８は、信号ＲＥＮが“Ｈ”、及び書き込みデータ（Ｄａｔａ）が“Ｌ”レベルの場合にオンする。トランジスタＴ９は、常にオンしている。
＜１−１−４＞ワード線ドライバ
次に、図４を用いて、ワード線ドライバ４０の回路構成を説明する。図４は、第１実施形態に係る半導体記憶装置のワード線ドライバの基本的な構成を示す回路図である。
図４に示すように、レベルシフタ４０ａと、インバータ回路４０ｂ、及び４０ｃと、ＮＭＯＳトランジスタＴ１１、Ｔ１０、及びＴ１３と、ＰＭＯＳトランジスタＴ１２と、電圧生成回路４１と、を備えている。
レベルシフタ４０ａは、例えば制御回路４が生成した書き込み用クロックＷＣＬＫを受信し、レベルシフトさせる。そしてレベルシフタ４０ａは、レベルシフトさせた信号をノードＮ４に供給する。
トランジスタＴ１２の一端には電圧ＶＤＰ（７Ｖ以上の高電位）が供給され、他端はノードＮ５に接続され、ゲートはノードＮ４に接続される。トランジスタＴ１１の一端はノードＮ５に接続され、他端はトランジスタＴ１０の一端に接続され、ゲートはノードＮ４に接続される。ノードＮ５はワード線ＷＬに接続される。
インバータ回路４０ｂは、読み出し用のクロックＲＣＬＫを受信し、反転して出力する。
インバータ回路４０ｃは、インバータ回路４０ｂの出力信号を受信し、反転して出力する。
トランジスタＴ１０の他端には接地電圧ＶＳＳが供給され、ゲートには、インバータ回路４０ｂの出力信号が供給される。
トランジスタＴ１３の一端は、電圧生成回路４１に接続され、他端はノードＮ５に接続され、ゲートにはインバータ回路４０ｃの出力信号が供給される。
電圧生成回路４１は、トランスファーゲート４０ｄと、ＰＭＯＳトランジスタＴ１４と、抵抗素子Ｒ１、Ｒ２と、を備えている。
トランジスタＴ１４の一端には電圧ＶＤＤ（例えば５Ｖ）が供給され、他端は抵抗素子Ｒ１の一端に接続され、ゲートには信号ＳＥＬ１が供給される。信号ＳＥＬ１、及びＢＳＥＬ１は、例えば制御回路４が生成する。
抵抗素子Ｒ１の他端はノードＮ６に接続される。
抵抗素子Ｒ２の一端はノードＮ６に接続され、他端には接地電圧ＶＳＳが供給される。
トランスファーゲート４０ｄは、信号ＳＥＬ１及び信号ＢＳＥＬ１（信号ＳＥＬ１の反転信号）に応じて、ノードＮ６の電圧をトランジスタＴ１３の一端に転送する。
ワード線ドライバ４０は、ライト動作時においては、クロックＷＣＬＫに基づいて、電圧ＶＤＰをワード線ＷＬに転送する。
ワード線ドライバ４０は、読み出し動作時、またはベリファイ動作時においては、クロックＲＣＬＫ、及び信号ＳＥＬ１に基づいて、ノードＮ６の電圧（例えば２Ｖ）をワード線ＷＬに転送する。
具体的には、通常の読み出し動作時、またはベリファイ動作時においては、において、制御回路４は、信号ＢＳＥＬ１を“Ｈ”レベル、信号ＳＥＬ１を“Ｌ”レベルとする。そのため、電圧生成回路４１のトランスファーゲート４０ｄと、ＰＭＯＳトランジスタＴ１４と、がオンする。その結果、ワード線ドライバ４０は、電圧生成回路４１から電圧（２Ｖ）をワード線ＷＬに供給する。
＜１−１−５＞メモリセルの閾値分布
次に、図５を用いてメモリセルＭＣの閾値分布について説明する。図５は、第１実施形態に係る半導体記憶装置のメモリセルの閾値分布である。
メモリセルＭＣは、トランジスタ１０のゲート及びキャパシタ１１の第１電極の間に存在する電荷を制御することにより“Ｈ”データまたは“Ｌ”データの２値のデータを記憶することが可能となる。
第１実施形態では、図５に示すように、“Ｈ”データを記憶するメモリセルＭＣの閾値分布は１Ｖ以下となる。また、“Ｌ”データを記憶するメモリセルＭＣの閾値分布は３Ｖ以上となる。
このように、本実施形態では、“Ｈ”データを記憶するメモリセルＭＣの閾値分布と、“Ｌ”データを記憶するメモリセルＭＣの閾値分布と、の間に約２Ｖのマージを設けている。以下では、上記閾値分布の生成するための書き込み動作について説明する。
＜１−２＞動作
図６を用いて、本実施形態に係る半導体記憶装置の書き込み動作について説明する。図６は、本実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。なお、書き込み動作（シークエンス）は、メモリセルＭＣの閾値を変動させるプログラム動作と、プログラム動作によって、書き込みデータが書き込まれたかを判定する（プログラム動作の成否を判定する）プログラムベリファイ動作と、を含んでいる。
［ステップＳ１００１］
制御回路４は、書き込み命令を受信すると、セルアレイ１に対してプログラム動作を行う。
例えば、“Ｌ”データを対象のメモリセルＭＣに書き込む場合は、トランジスタ１０のゲート及びキャパシタ１１の第１電極の間の電荷を注入することで行われる。また、“Ｈ”データを対象のメモリセルＭＣに書き込む場合は、トランジスタ１０のゲート及びキャパシタ１１の第１電極の間から電荷を抜くことで行われる。なお、以下では、書き込み対象のメモリセルＭＣを選択メモリセルＭＣ等とも記載する。
［ステップＳ１００２］
制御回路４は、プログラム動作を行った後、選択メモリセルＭＣへの書き込みが完了したか否かを判定するプログラムベリファイ動作を行う。
ここで、図７を用いて、プログラムベリファイ動作時の波形について説明する。図７は、第１実施形態に係る半導体記憶装置のプログラムベリファイ動作を示す波形図である。
［時刻Ｔ１］〜［時刻Ｔ２］
制御回路４は、メモリコントローラから“Ｈ”レベルの信号、及び書き込みデータ（Ｄａｔａ）を受信する。
制御回路４は、プログラムベリファイ動作に先立って、信号ＰＲＥを“Ｌ”レベルにしておく。これにより、ビット線プリチャージ回路３２ａによって、ノードＮ１が“Ｈ”レベルに充電される。
制御回路４は、カラム選択信号ＣＳＬを、“Ｌ”レベルから“Ｈ”レベルに立ち上げる。これにより、選択ビット線と、ノードＮ１とが電気的に接続される。その結果、選択ビットＢＬの電位が“Ｈ”レベルとなる。
［時刻Ｔ２］〜［時刻Ｔ３］
制御回路４は、選択ビット線ＢＬの充電が完了すると、信号ＰＲＥを“Ｈ”レベルに立ち上げる。これにより、選択ビット線ＢＬの充電を終了する。
［時刻Ｔ３］〜［時刻Ｔ４］
ワード線ドライバ４０は、ノードＮ６の電圧を選択ワード線ＷＬに転送する。これにより、選択ワード線ＷＬの電位が“Ｈ”レベルとなる。これにより、選択メモリセルＭＣのデータ判定が行われる。
ここで、図８〜図１１を用いて、選択メモリセルＭＣのデータ判定方法について説明する。図８〜図１１は、第１実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。なお、図８〜図１１では、プルアップ電流と、プルダウン電流と、に関係しない構成は省略している。
図８に示すように、選択メモリセルＭＣに流れる電流をプルダウン電流Ｉｐｄと呼ぶ。プルダウン電流Ｉｐｄは、選択メモリセルＭＣの閾値Ｖｔｈに依存する。また、時刻Ｔ３〜時刻Ｔ４において、選択ビット線ＢＬに流れる電流をプルアップ電流Ｉｐｕと呼ぶ。プルアップ電流Ｉｐｕは、キーパー回路の電圧の転送能力に依存する。
プルアップ電流Ｉｐｕが、プルダウン電流Ｉｐｄよりも小さい場合（Ｉｐｕ＜Ｉｐｄ）に、出力信号ＯＵＴが“Ｈ”レベルと判定される。具体的には、プルアップ電流Ｉｐｕが、プルダウン電流Ｉｐｄよりも小さい場合、センスアンプ３２ｂは、“Ｈ”レベルの信号ＳＯＵＴを出力する。そして、レベルシフタ３２ｃは、“Ｈ”レベルの出力信号ＯＵＴを出力する。
また、プルアップ電流Ｉｐｕが、プルダウン電流Ｉｐｄよりも大きい場合（Ｉｐｕ＞Ｉｐｄ）に、出力信号ＯＵＴが“Ｌ”レベルと判定される。具体的には、プルアップ電流Ｉｐｕが、プルダウン電流Ｉｐｄよりも大きい場合、センスアンプ３２ｂは、“Ｌ”レベルの信号ＳＯＵＴを出力する。そして、レベルシフタ３２ｃは、“Ｌ”レベルの出力信号ＯＵＴを出力する。
ここで、図９を用いて、プログラムベリファイ動作時ではなく、通常の読み出し動作時におけるプルアップ電流Ｉｐｕについて説明する。通常の読み出し動作時において、信号ＲＥＮ、書き込みデータ（Ｄａｔａ）は“Ｈ”レベル、信号ＳＯＵＴは“Ｌ”レベルとする。これにより、インバータ回路３２ｋは、“Ｈ”レベルの書き込みデータ（Ｄａｔａ）に基づき、“Ｌ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及び“Ｌ”レベルの信号に基づいて“Ｈ”レベルの信号を生成する。また、インバータ回路３２ｉは、ＮＡＮＤ演算回路３２ｊの出力信号に基づいて“Ｌ”レベルの信号を生成する。これにより、トランジスタＴ７がオンとなる。また、“Ｌ”レベルの信号に基づいて、トランジスタＴ６はオンとなる。その結果、キーパー回路３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−２）が供給される。なお、キーパー回路に係るトランジスタＴ５、及びＴ８はオフ（非導通）となる。
続いて、図１０を用いて、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕについて説明する。
“Ｈ”データを書き込む場合、時刻Ｔ３〜時刻Ｔ４において、信号ＲＥＮ及び書き込みデータ（Ｄａｔａ）は“Ｈ”レベルとなり、信号ＳＯＵＴは“Ｌ”レベルとなる。インバータ回路３２ｈは、“Ｌ”レベルの信号ＳＯＵＴに基づいて“Ｈ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｇは、“Ｈ”レベルの信号ＲＥＮ、書き込みデータ（Ｄａｔａ）、及びインバータ回路３２ｈの出力に基づいて“Ｌ”レベルの信号を出力する。トランジスタＴ５は、ＮＡＮＤ演算回路３２ｇの結果（“Ｌ”レベルの信号）に基づいてオンとなる。これにより、キーパー回路３２ｄから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−１）が供給される。
また、インバータ回路３２ｋは、“Ｈ”レベルの書き込みデータ（Ｄａｔａ）に基づき、“Ｌ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及び“Ｌ”レベルの信号に基づいて“Ｈ”レベルの信号を生成する。また、インバータ回路３２ｉは、“Ｈ”レベルのＮＡＮＤ演算回路３２ｊの出力信号に基づいて、“Ｌ”レベルの信号を生成する。これにより、トランジスタＴ７がオンとなる。また、“Ｌ”レベルの信号ＳＯＵＴに基づいて、トランジスタＴ６はオンとなる。その結果、キーパー回路３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−２）が供給される。なお、キーパー回路に係るトランジスタＴ８はオフとなる。
プルアップ電流Ｉｐｕ−１は、１つのトランジスタを介して供給され、他方でプルアップ電流Ｉｐｕ−２は、２つのトランジスタを介して供給される。そのため、プルアップ電流Ｉｐｕ−２は、プルアップ電流Ｉｐｕ−１よりも、電流が絞られる事がある。その結果、プルアップ電流Ｉｐｕ−２は、プルアップ電流Ｉｐｕ−１よりも小さくなることがある。換言すると、プルアップ電流Ｉｐｕ−２の電流値は、プルアップ電流Ｉｐｕ−１の電流値よりも小さい。
このように、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕは、Ｉｐｕ−１＋Ｉｐｕ−２（Ｉｐｕ−２＜Ｉｐｕ−１）となる。そのため、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−１＋Ｉｐｕ−２）は、通常の読み出し時におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−２）よりも大きくなる。
続いて、図１１を用いて、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕについて説明する。
“Ｌ”データを書き込む場合、時刻Ｔ３〜時刻Ｔ４において、信号ＲＥＮ及び信号ＳＯＵＴは“Ｈ”レベルとなり、書き込みデータ（Ｄａｔａ）は“Ｌ”レベルとなる。インバータ回路３２ｋは、“Ｌ”レベルの書き込みデータ（Ｄａｔａ）に基づいて“Ｈ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及びインバータ回路３２ｋの出力信号に基づいて“Ｌ”レベルの信号を出力する。トランジスタＴ８は、ＮＡＮＤ演算回路３２ｊの結果（“Ｌ”レベルの信号）に基づいてオンとなる。また、トランジスタＴ６は“Ｌ”レベルの信号ＳＯＵＴに基づいてオンとなる。なお、キーパー回路に係るトランジスタＴ５、及びＴ７はオフとなる。これにより、キーパー回路３２ｆ、及び３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−３）が供給される。
プルアップ電流Ｉｐｕ−３は、３つのトランジスタを介して供給される。そのため、プルアップ電流Ｉｐｕ−３は、プルアップ電流Ｉｐｕ−２よりも、電流が絞られる事がある。その結果、プルアップ電流Ｉｐｕ−３は、プルアップ電流Ｉｐｕ−２よりも小さくなることがある。換言すると、プルアップ電流Ｉｐｕ−３の電流値は、プルアップ電流Ｉｐｕ−２の電流値よりも小さい。
このように、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕは、Ｉｐｕ−３（Ｉｐｕ−３＜Ｉｐｕ−２）となる。そのため、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−３）は、通常の読み出し時におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−２）よりも小さくなる。
図７に戻って、時刻Ｔ３〜時刻Ｔ４の動作について説明する。
選択メモリセルＭＣに“Ｌ”データが書き込まれている場合は、プルダウン電流Ｉｐｄがプルアップ電流Ｉｐｕよりも小さいため、ビット線ＢＬの電位が維持される。また、選択メモリセルＭＣに“Ｈ”データが書き込まれている場合は、プルダウン電流Ｉｐｄがプルアップ電流Ｉｐｕよりも大きいため、ビット線ＢＬの電位が降下される。
［時刻Ｔ４］〜［時刻Ｔ５］
ワード線ドライバ４０は、ノードＮ６の電圧の選択ワード線ＷＬへの転送を止める。これにより、選択ワード線ＷＬの電位が“Ｌ”レベルとなる。
また、レベルシフタ３２ｃは、センスアンプ３２ｂの結果に基づいて、出力信号ＯＵＴを生成する。具体的には、選択メモリセルＭＣに“Ｌ”データが書き込まれている場合は、センスアンプ３２ｂは、“Ｌ”レベルの信号ＳＯＵＴを出力する。そのため、レベルシフタ３２ｃは、“Ｌ”レベルの信号ＯＵＴを出力する。また、選択メモリセルＭＣに“Ｈ”データが書き込まれている場合は、センスアンプ３２ｂは、“Ｈ”レベルの信号ＳＯＵＴを出力する。そのため、レベルシフタ３２ｃは、“Ｈ”レベルの信号ＯＵＴを出力する。
図６に戻って、ステップＳ１００２の続きについて説明する。
［ステップＳ１００３］
制御回路４は、プログラムベリファイ動作をパスしたか否かを判定する。
具体的には、制御回路４は、“Ｌ”データ書き込みに関しては、プルアップ電流Ｉｐｕが、プルダウン電流Ｉｐｄよりも大きいと判定する場合に、プログラムベリファイ動作をパスしたと判定する。また、制御回路４は、“Ｈ”データ書き込みに関しては、プルアップ電流Ｉｐｕが、プルダウン電流Ｉｐｄよりも小さいと判定する場合に、プログラムベリファイ動作をパスしたと判定する。制御回路４は、プログラムベリファイ動作をパスしたと判定する場合（ステップＳ１００３、ＹＥＳ）、書き込み動作を終了する。制御回路４は、プログラムベリファイ動作をパスしていないと判定する場合（ステップＳ１００３、ＮＯ）、ステップＳ１００１を繰り返す。
上述したように、選択メモリセルＭＣのデータ判定時（プログラムベリファイ動作時）において、制御回路４は、選択メモリセルＭＣに書き込むデータによってプルアップ電流Ｉｐｕを変動させる。
つまり、制御回路４は、選択メモリセルＭＣに“Ｈ”データを書き込む場合は、意図的にプルアップ電流Ｉｐｕを増加させ、ベリファイをパスさせにくくしている。これにより、“Ｈ”データの書き込み回数を増やし、“Ｈ”データの閾値分布をより低くすることができる。
また、制御回路４は、選択メモリセルＭＣに“Ｌ”データを書き込む場合は、意図的にプルアップ電流Ｉｐｕを減少させ、ベリファイをパスさせにくくしている。これにより、“Ｌ”データの書き込み回数を増やし、“Ｌ”データの閾値分布をより高くすることができる。
＜１−３＞効果
上述した実施形態によれば、プログラムベリファイ動作時において、制御回路４は、選択メモリセルＭＣに書き込むデータによってプルアップ電流Ｉｐｕを変動させる。そのため、ワード線電位を変えずにセル分布マージンを拡大する事ができる。
以下に、効果の理解を容易にするために、図１２〜図１６を用いて比較例について説明する。図１２は、第１実施形態の比較例に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。図１３は、第１実施形態の比較例に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。なお、図１３では、プルアップ電流と、プルダウン電流と、に関係しない構成は省略している。図１４は、第１実施形態の比較例に係る半導体記憶装置のメモリセルの閾値分布である。図１５、及び図１６は、第１実施形態に係る半導体記憶装置の書き込み動作によるメモリセルの閾値変動と、第１実施形態の比較例に係る半導体記憶装置の書き込み動作によるメモリセルの閾値変動と、の関係を示す図である。
図１２に示すように、比較例に係るリード回路３０は、カラム選択回路３１と、センス回路３２と、を備えている。センス回路３２は、ビット線プリチャージ回路３２ａ、センスアンプ３２ｂ、レベルシフタ３２ｃ、及びキーパー回路３２ｅを備えている。キーパー回路３２ｅは、信号ＳＯＵＴが“Ｌ”レベルの場合にオンする。
ここで、図１３を用いて、比較例のプログラムベリファイ動作時における、選択メモリセルＭＣのデータ判定方法について説明する。
図１３に示すように、比較例のプログラムベリファイ動作時において、信号ＳＯＵＴは“Ｌ”レベルとなる。これにより、トランジスタＴ６、及びＴ７がオンとなる。その結果、キーパー回路３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−２）が供給される。
このように、比較例では、１種類のプルアップ電流Ｉｐｕを用いて、プログラムベリファイ動作が行われる。この場合、図１４に示すように、“Ｈ”データを記憶するメモリセルＭＣの閾値分布と、“Ｌ”データを記憶するメモリセルＭＣの閾値分布と、が隣接することとなる。しかしながら、図１４に示す分布の場合、温度変化によるＶｔｈ変動や、供給電圧の変動により、“Ｈ”データを記憶するメモリセルＭＣの閾値分布と、“Ｌ”データを記憶するメモリセルＭＣの閾値分布と、が重なってしまうことがある。そのため、“Ｈ”データを記憶するメモリセルＭＣの閾値分布と、“Ｌ”データを記憶するメモリセルの閾値分布と、の間にマージンを確保することが望ましい。
そこで、第１実施形態では、書き込むデータによって、センス回路３２におけるプルアップ電流Ｉｐｕの駆動力を調整することで、“Ｈ”データを記憶するメモリセルＭＣの閾値分布と、“Ｌ”データを記憶するメモリセルＭＣの閾値分布と、の間にマージンを持たせる。
例えば、比較例にて“Ｌ”データを書き込む場合、プルアップ電流Ｉｐｕ（Ｉｐｕ−２）に基づいて判定が行われる。そのため、図１５に示すように、比較例ではＸ（任意の整数）回プログラム動作が行われる。他方で、第１実施形態にて“Ｌ”データを書き込む場合、プルアップ電流Ｉｐｕ（Ｉｐｕ−３）に基づいて判定が行われる。このプルアップ電流Ｉｐｕ−３は、プルアップ電流Ｉｐｕ−２よりも小さい。そのため、第１実施形態では、比較例よりもプログラムベリファイ動作をパスしにくい。その結果、図１５に示すように、第１実施形態では比較例よりも更にα（任意の整数）回プログラム動作が行われる。これにより、第１実施形態では“Ｌ”データの書き込み回数を増やし、“Ｌ”データの閾値分布をより高くすることができる。
また、比較例にて“Ｈ”データを書き込む場合、プルアップ電流Ｉｐｕ（Ｉｐｕ−２）に基づいて判定が行われる。そのため、図１５に示すように、比較例ではＹ（任意の整数）回プログラム動作が行われる。他方で、第１実施形態にて“Ｈ”データを書き込む場合、プルアップ電流Ｉｐｕ（Ｉｐｕ−１＋Ｉｐｕ−２）に基づいて判定が行われる。このプルアップ電流Ｉｐｕ−１＋Ｉｐｕ−２は、プルアップ電流Ｉｐｕ−２よりも大きい。そのため、第１実施形態では、比較例よりもプログラムベリファイ動作をパスしにくい。その結果、図１５に示すように、第１実施形態では比較例よりも更にβ（任意の整数）回プログラム動作が行われる。これにより、第１実施形態では“Ｈ”データの書き込み回数を増やし、“Ｈ”データの閾値分布をより低くすることができる。
そのため、第１実施形態では、図５に示すように、“Ｈ”データを記憶するメモリセルＭＣの閾値分布と、“Ｌ”データを記憶するメモリセルＭＣの閾値分布と、の間にマージンが確保される。
以上のように、第１実施形態では、書き込むデータによって、センス回路３２におけるプルアップ電流Ｉｐｕの駆動力を調整することで、ワード線電位を変えずにメモリセルＭＣの分布マージンを拡大する事ができる。
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、リード回路の他の例について説明する。尚、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜２−１＞リード回路
次に、図１７を用いて、リード回路３０の回路構成を説明する。図１７は、第２実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。
図１７に示すように、リード回路３０は、カラム選択回路３１と、センス回路３２と、を備えている。
第２実施形態に係るセンス回路３２は、第１実施形態に係るセンス回路３２で説明したビット線プリチャージ回路とキーパー回路を共有化させている。具体的には、センス回路３２は、センスアンプ３２ｂ、レベルシフタ３２ｃ、キーパー回路３２ｅ、キーパー回路３２ｆ、インバータ回路３２ｉ、ＮＡＮＤ演算回路３２ｊ、インバータ回路３２ｋ、キーパー回路３２ｌ、ＮＯＲ演算回路３２ｍ、ＮＯＲ演算回路３２ｎ、インバータ回路３２ｏ、インバータ回路３２ｐ、及びインバータ回路３２ｑを備えている。
インバータ回路３２ｏは、信号ＰＲＥを受信し、反転して出力する。
インバータ回路３２ｐは、書き込みデータ（Ｄａｔａ）を受信し、反転して出力する。
インバータ回路３２ｑは、信号ＲＥＮを受信し、反転して出力する。
ＮＯＲ演算回路３２ｎは、インバータ回路３２ｐ、及び３２ｑからの出力信号と、信号ＳＯＵＴと、に基づいてＮＯＲ演算を行う。
ＮＯＲ演算回路３２ｍは、インバータ回路３２ｏからの出力信号と、ＮＯＲ演算回路３２ｎからの出力信号と、に基づいてＮＯＲ演算を行う。
キーパー回路３２ｌは、ビット線プリチャージ回路及びキーパー回路として機能する。キーパー回路３２ｌは、ＰＭＯＳトランジスタＴ１５を備えている。トランジスタＴ１５の一端には電圧ＶＤＬが供給され、他端はノードＮ１に接続され、ゲートにはＮＯＲ演算回路３２ｍからの出力信号が供給される。例えば、制御回路４は、ビット線をプリチャージする場合に、制御信号ＰＲＥを“Ｌ”レベルとする。これにより、キーパー回路３２ｌは、電圧ＶＤＬをノードＮ２に転送する。また、キーパー回路３２ｌは、信号ＳＯＵＴが“Ｌ”レベル、信号ＲＥＮ、及び書き込みデータ（Ｄａｔａ）が“Ｈ”レベルの場合に、オンする。
＜２−２＞動作
以下に、本実施形態に係る半導体記憶装置の書き込み動作について説明する。基本的な動作は、第１実施形態で説明した動作と同様である。簡単のため、ここでは、図７の［時刻Ｔ３］〜［時刻Ｔ４］における、第２実施形態の動作について説明する。
［時刻Ｔ３］〜［時刻Ｔ４］
ワード線ドライバ４０は、ノードＮ６の電圧を選択ワード線ＷＬに転送する。これにより、選択ワード線ＷＬの電位が“Ｈ”レベルとなる。これにより、選択メモリセルＭＣのデータ判定が行われる。
図１８〜図２０を用いて、選択メモリセルＭＣのデータ判定方法について説明する。図１８〜図２０は、第２実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。なお、図１８〜図２０では、プルアップ電流と、プルダウン電流と、に関係しない構成は省略している。
ここで、図１８を用いて、プログラムベリファイ動作時ではなく、通常の読み出し動作時におけるプルアップ電流Ｉｐｕについて説明する。通常の読み出し動作時において、信号ＲＥＮ、書き込みデータ（Ｄａｔａ）は“Ｈ”レベル、信号ＳＯＵＴは“Ｌ”レベルとする。これにより、インバータ回路３２ｋは、“Ｈ”レベルの書き込みデータ（Ｄａｔａ）に基づいて、“Ｌ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及び“Ｌ”レベルのインバータ回路３２ｋの出力信号に基づいて、“Ｈ”レベルの信号を生成する。また、インバータ回路３２ｉは、“Ｈ”レベルのＮＡＮＤ演算回路３２ｊの出力信号に基づいて、“Ｌ”レベルの信号を生成する。これにより、トランジスタＴ７がオンとなる。また、“Ｌ”レベルの信号ＳＯＵＴに基づいて、トランジスタＴ６がオンとなる。その結果、キーパー回路３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−２）が供給される。なお、キーパー回路に係るトランジスタＴ１５、及びＴ８はオフとなる。
図１９を用いて、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕについて説明する。
“Ｈ”データを書き込む場合、時刻Ｔ３〜時刻Ｔ４において、信号ＲＥＮ及び書き込みデータ（Ｄａｔａ）は“Ｈ”レベルとなり、信号ＳＯＵＴ、及び信号ＰＲＥは“Ｌ”レベルとなる。インバータ回路３２ｐは、“Ｈ”レベルの書き込みデータ（Ｄａｔａ）に基づいて、“Ｌ”レベルの信号を生成する。インバータ回路３２ｑは、“Ｈ”レベルの信号ＲＥＮに基づいて、“Ｌ”レベルの信号を生成する。ＮＯＲ演算回路３２ｎは、“Ｌ”レベルのインバータ回路３２ｐ、及び３２ｑの出力信号、及び信号ＳＯＵＴに基づいて、“Ｈ”レベルの信号を出力する。インバータ回路３２ｏは、“Ｌ”レベルの信号ＰＲＥに基づいて、“Ｈ”レベルの信号を生成する。ＮＯＲ演算回路３２ｍは、“Ｈ”レベルのＮＯＲ演算回路３２ｎ及びインバータ回路３２ｏの出力信号に基づいて、“Ｌ”レベルの信号を出力する。トランジスタＴ１５は、ＮＯＲ演算回路３２ｍの結果（“Ｌ”レベルの信号）に基づいてオンとなる。これにより、キーパー回路３２ｌから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−１）が供給される。
また、インバータ回路３２ｋは、“Ｈ”レベルの書き込みデータ（Ｄａｔａ）に基づいて、“Ｌ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及び“Ｌ”レベルのインバータ回路３２ｋの出力信号に基づいて、“Ｈ”レベルの信号を生成する。また、インバータ回路３２ｉは、“Ｈ”レベルのＮＡＮＤ演算回路３２ｊの出力信号に基づいて、“Ｌ”レベルの信号を生成する。これにより、トランジスタＴ７がオンとなる。また、“Ｌ”レベルの信号ＳＯＵＴに基づいて、トランジスタＴ６がオンとなる。その結果、キーパー回路３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−２）が供給される。なお、キーパー回路に係るトランジスタＴ８はオフとなる。
このように、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕは、Ｉｐｕ−１＋Ｉｐｕ−２（Ｉｐｕ−２＜Ｉｐｕ−１）となる。そのため、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−１＋Ｉｐｕ−２）は、通常の読み出し時におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−２）よりも大きくなる。
続いて、図２０を用いて、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕについて説明する。
“Ｌ”データを書き込む場合、時刻Ｔ３〜時刻Ｔ４において、信号ＲＥＮ及び信号ＳＯＵＴは“Ｈ”レベルとなり、書き込みデータ（Ｄａｔａ）は“Ｌ”レベルとなる。インバータ回路３２ｋは、“Ｌ”レベルの書き込みデータ（Ｄａｔａ）に基づいて“Ｈ”レベルの信号を生成する。こＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及びインバータ回路３２ｋの出力信号に基づいて“Ｌ”レベルの信号を出力する。トランジスタＴ８は、ＮＡＮＤ演算回路３２ｊの結果（“Ｌ”レベルの信号）に基づいてオンとなる。また、トランジスタＴ６は“Ｌ”レベルの信号ＳＯＵＴに基づいてオンとなる。なお、キーパー回路に係るトランジスタＴ７はオフとなる。これにより、キーパー回路３２ｆ、及び３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−３）が供給される。
プルアップ電流Ｉｐｕ−３は、３つのトランジスタを介して供給される。そのため、プルアップ電流Ｉｐｕ−３は、プルアップ電流Ｉｐｕ−２よりも、電流が絞られる事がある。その結果、プルアップ電流Ｉｐｕ−３は、プルアップ電流Ｉｐｕ−２よりも小さくなることがある。
このように、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕは、Ｉｐｕ−３（Ｉｐｕ−３＜Ｉｐｕ−２）となる。そのため、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−３）は、通常の読み出し時におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−２）よりも小さくなる。
＜２−３＞効果
上述した実施形態によれば、ビット線プリチャージ回路とキーパー回路を共有化させている。ビット線プリチャージ回路とキーパー回路を共有化させた場合においても、第１実施形態と同様の効果を得ることが可能である。
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、ワード線ドライバの他の例について説明する。尚、第３実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜３−１＞ワード線ドライバ
次に、図２１を用いて、ワード線ドライバ４０の回路構成を説明する。図２１は、第３実施形態に係る半導体記憶装置のワード線ドライバの基本的な構成を示す回路図である。
図２１に示すように、レベルシフタ４０ａと、インバータ回路４０ｂ、４０ｃと、ＮＭＯＳトランジスタＴ１１、Ｔ１０、Ｔ１３と、ＰＭＯＳトランジスタＴ１２と、電圧生成回路４１と、電圧生成回路４２と、を備えている。
電圧生成回路４２は、トランスファーゲート４０ｅと、ＰＭＯＳトランジスタＴ１６と、ＮＭＯＳトランジスタＴ１７と、抵抗素子Ｒ３、Ｒ４、及びＲ５と、を備えている。
トランジスタＴ１６の一端には電圧ＶＤＤ（例えば５Ｖ）が供給され、他端は抵抗素子Ｒ３の一端に接続され、ゲートには信号ＳＥＬ２が供給される。信号ＳＥＬ２は、例えば制御回路４が生成する。
抵抗素子Ｒ３の他端はノードＮ８に接続される。
抵抗素子Ｒ４の一端はノードＮ８に接続され、他端はノードＮ９に接続される。
抵抗素子Ｒ５の一端はノードＮ９に接続され、他端には接地電圧ＶＳＳが供給される。
トランジスタＴ１７の一端はノードＮ９に接続され、他端には接地電圧ＶＳＳが供給され、ゲートには書き込みデータ（Ｄａｔａ）が供給される。
トランスファーゲート４０ｅは、信号ＳＥＬ２及び信号ＢＳＥＬ２（信号ＳＥＬ２の反転信号）に応じて、ノードＮ８の電圧をトランジスタＴ１３の一端に転送する。
なお、第３実施形態にて採用されるセンス回路３２は、第１、第２実施形態で説明したセンス回路３２であればどちらでも適用可能である。
＜３−２＞動作
以下に、本実施形態に係る半導体記憶装置の書き込み動作について説明する。基本的な動作は、第１、第２実施形態で説明した動作と同様である。簡単のため、ここでは、図７の［時刻Ｔ３］〜［時刻Ｔ４］における、第３実施形態の動作について説明する。また、リード回路３０に関する動作の説明は省略する。
［時刻Ｔ３］〜［時刻Ｔ４］
ワード線ドライバ４０は、所望の電圧を選択ワード線ＷＬに転送する。これにより、選択ワード線ＷＬの電位が“Ｈ”レベルとなる。これにより、選択メモリセルＭＣのデータ判定が行われる。
ところで、ワード線ドライバ４０は、読み出し動作時、またはベリファイ動作時においては、クロックＲＣＬＫと、信号ＳＥＬ１、ＢＳＥＬ１、ＳＥＬ２、及びＢＳＥＬ２と、に基づいて、ノードＮ６の電圧、並びにノードＮ８の電圧をワード線ＷＬに転送する。その結果、ワード線ドライバ４０は、読み出し動作時、またはベリファイ動作時においては、例えばそれぞれ異なる電圧値（１Ｖ〜３Ｖ）の電圧をワード線ＷＬに供給することができる。
具体的には、通常の読み出し動作時においては、制御回路４は、信号ＢＳＥＬ１、及び信号ＳＥＬ２を“Ｈ”レベル、信号ＳＥＬ１、及び信号ＢＳＥＬ２を“Ｌ”レベルとする。そのため、電圧生成回路４１のトランスファーゲート４０ｄと、ＰＭＯＳトランジスタＴ１４と、がオンする。その結果、ワード線ドライバ４０は、電圧生成回路４１から電圧（２Ｖ）をワード線ＷＬに供給する。なお、選択メモリセルＭＣに流れるプルダウン電流Ｉｐｄは、ワード線ＷＬに供給された電圧に依存する。
また、“Ｈ”データ書き込みに関するプログラムベリファイ動作時（図７の［時刻Ｔ３］〜［時刻Ｔ４］）においては、制御回路４は、書き込みデータ（Ｄａｔａ）、信号ＳＥＬ１及び信号ＢＳＥＬ２を“Ｈ”レベル、信号ＢＳＥＬ１、及び信号ＳＥＬ２を“Ｌ”レベルとする。そのため、電圧生成回路４２のトランスファーゲート４０ｅと、ＰＭＯＳトランジスタＴ１６と、ＮＭＯＳトランジスタＴ１７と、がオンする。その結果、ワード線ドライバ４０は、電圧生成回路４２から電圧（１Ｖ）をワード線ＷＬに供給する。なお、選択メモリセルＭＣに流れるプルダウン電流Ｉｐｄは、ワード線ＷＬに供給された電圧に依存する。つまり、“Ｈ”データ書き込みに関するプログラムベリファイ動作時におけるプルダウン電流Ｉｐｄは、通常の読み出し動作時のプルダウン電流Ｉｐｄよりも大きくなる。そのため、第１実施形態と比較し、“Ｈ”データ書き込みのプログラムベリファイ動作をパスしにくくなる。
また、“Ｌ”データ書き込みに関するプログラムベリファイ動作時（図７の［時刻Ｔ３］〜［時刻Ｔ４］）においては、信号ＢＳＥＬ２が“Ｈ”レベル、書き込みデータ（Ｄａｔａ）、及び信号ＳＥＬ２が“Ｌ”レベルとされる。そのため、電圧生成回路４２のトランスファーゲート４０ｅと、ＰＭＯＳトランジスタＴ１６と、がオンする。その結果、ワード線ドライバ４０は、電圧生成回路４２から電圧（３Ｖ）をワード線ＷＬに供給する。なお、選択メモリセルＭＣに流れるプルダウン電流Ｉｐｄは、ワード線ＷＬに供給された電圧に依存する。つまり、“Ｌ”データ書き込みに関するプログラムベリファイ動作時におけるプルダウン電流Ｉｐｄは、通常の読み出し動作時のプルダウン電流Ｉｐｄよりも小さくなる。そのため、第２実施形態と比較し、“Ｌ”データ書き込みのプログラムベリファイ動作をパスしにくくなる。
＜３−３＞効果
上述した実施形態によれば、プログラムベリファイ動作時において、ワード線ドライバ４０は、選択メモリセルＭＣに書き込むデータによってプルダウン電流Ｉｐｄを変動させる。そして、第１、第２実施形態で説明したセンス回路３２を用いて、選択メモリセルＭＣに書き込むデータによってプルアップ電流Ｉｐｕを変動させる。そのため、第３実施形態では、第１、第２実施形態よりも、メモリセルＭＣの分布マージンを拡大する事ができる。
＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、リード回路の他の例について説明する。尚、第４実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜４−１＞リード回路
次に、図２２を用いて、リード回路３０の回路構成を説明する。図２２は、第４実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。
図２２に示すように、リード回路３０は、カラム選択回路３１と、センス回路３２と、を備えている。
第４実施形態に係るセンス回路３２では、第１実施形態に係るセンス回路３２で説明したプルアップ電流Ｉｐｕ−１を生成するための構成を有していない。具体的には、センス回路３２は、ビット線プリチャージ回路３２ａ、センスアンプ３２ｂ、レベルシフタ３２ｃ、キーパー回路３２ｅ、キーパー回路３２ｆ、インバータ回路３２ｉ、ＮＡＮＤ演算回路３２ｊ、及びインバータ回路３２ｋを備えている。
なお、第４実施形態にて採用されるワード線ドライバ４０は、第１、第３実施形態で説明したワード線ドライバ４０であればどちらでも適用可能である。
＜４−２＞動作
以下に、本実施形態に係る半導体記憶装置の書き込み動作について説明する。基本的な動作は、第１実施形態で説明した動作と同様である。簡単のため、ここでは、図７の［時刻Ｔ３］〜［時刻Ｔ４］における、第４実施形態の動作について説明する。
［時刻Ｔ３］〜［時刻Ｔ４］
ワード線ドライバ４０は、所望の電圧を選択ワード線ＷＬに転送する。これにより、選択ワード線ＷＬの電位が“Ｈ”レベルとなる。これにより、選択メモリセルＭＣのデータ判定が行われる。
図２３、及び図２４を用いて、選択メモリセルＭＣのデータ判定方法について説明する。図２３、及び図２４は、第４実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。なお、図２３、及び図２４では、プルアップ電流と、プルダウン電流と、に関係しない構成は省略している。
ここで、図２３を用いて、通常の読み出し動作時、または“Ｈ”データの書き込みに係るプログラムベリファイ動作時におけるプルアップ電流Ｉｐｕについて説明する。通常の読み出し動作時、または“Ｈ”データの書き込みに係るプログラムベリファイ動作時において、信号ＲＥＮ、及び書き込みデータ（Ｄａｔａ）は“Ｈ”レベル、信号ＳＯＵＴは“Ｌ”レベルとする。これにより、インバータ回路３２ｋは、“Ｈ”レベルの書き込みデータ（Ｄａｔａ）に基づき、“Ｌ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及び“Ｌ”レベルの信号に基づいて“Ｈ”レベルの信号を生成する。また、インバータ回路３２ｉは、ＮＡＮＤ演算回路３２ｊの出力信号に基づいて“Ｌ”レベルの信号を生成する。これにより、トランジスタＴ７がオンとなる。また、“Ｌ”レベルの信号ＳＯＵＴに基づいて、トランジスタＴ６はオンとなる。その結果、キーパー回路３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−２）が供給される。なお、キーパー回路に係るトランジスタＴ８はオフ（非導通）となる。
続いて、図２４を用いて、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕについて説明する。
“Ｌ”データを書き込む場合、時刻Ｔ３〜時刻Ｔ４において、信号ＲＥＮ及び信号ＳＯＵＴは“Ｈ”レベルとなり、書き込みデータ（Ｄａｔａ）は“Ｌ”レベルとなる。インバータ回路３２ｋは、“Ｌ”レベルの書き込みデータ（Ｄａｔａ）に基づいて“Ｈ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号ＲＥＮ、及びインバータ回路３２ｋの出力信号に基づいて“Ｌ”レベルの信号を出力する。トランジスタＴ８は、ＮＡＮＤ演算回路３２ｊの結果（“Ｌ”レベルの信号）に基づいてオンとなる。また、トランジスタＴ６は“Ｌ”レベルの信号ＳＯＵＴに基づいてオンとなる。なお、キーパー回路に係るトランジスタＴ７はオフとなる。これにより、キーパー回路３２ｆ、及び３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−３）が供給される。
プルアップ電流Ｉｐｕ−３は、３つのトランジスタを介して供給される。そのため、プルアップ電流Ｉｐｕ−３は、プルアップ電流Ｉｐｕ−２よりも、電流が絞られる事がある。その結果、プルアップ電流Ｉｐｕ−３は、プルアップ電流Ｉｐｕ−２よりも小さくなることがある。
このように、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕは、Ｉｐｕ−３（Ｉｐｕ−３＜Ｉｐｕ−２）となる。そのため、“Ｌ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−３）は、通常の読み出し動作時、または“Ｈ”データの書き込みに係るプログラムベリファイ動作時におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−２）よりも小さくなる。
＜４−３＞効果
上述した実施形態によれば、第１実施形態に係るセンス回路３２で説明したプルアップ電流Ｉｐｕ−１を生成するための構成を有していない。そのため、“Ｈ”データを記憶するメモリセルＭＣの閾値分布を、第１〜第３実施形態の場合に比べて低くできない。しかし、“Ｌ”データを記憶するメモリセルＭＣの閾値分布は、第１〜第３実施形態の場合と同様に高くできる。そのため、第４実施形態では、第１実施形態の比較例に比べて、メモリセルＭＣの分布マージンを拡大する事ができる。
また、第３実施形態で説明したワード線ドライバ４０を適用することで、第１実施形態で説明したワード線ドライバ４０を適用する場合よりも、メモリセルＭＣの分布マージンを拡大する事ができる。
＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、リード回路の他の例について説明する。尚、第５実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜５−１＞リード回路
次に、図２５を用いて、リード回路３０の回路構成を説明する。図２５は、第５実施形態に係る半導体記憶装置のリード回路の基本的な構成を示す回路図である。
図２５に示すように、リード回路３０は、カラム選択回路３１と、センス回路３２と、を備えている。
第５実施形態に係るセンス回路３２では、第１実施形態に係るセンス回路３２で説明したプルアップ電流Ｉｐｕ−３を生成するための構成を有していない。具体的には、センス回路３２は、ビット線プリチャージ回路３２ａ、センスアンプ３２ｂ、レベルシフタ３２ｃ、キーパー回路３２ｄ、キーパー回路３２ｅ、ＮＡＮＤ演算回路３２ｇ、インバータ回路３２ｈ、インバータ回路３２ｉ、及びＮＡＮＤ演算回路３２ｊを備えている。
なお、第５実施形態にて採用されるワード線ドライバ４０は、第１、第３実施形態で説明したワード線ドライバ４０であればどちらでも適用可能である。
＜５−２＞動作
以下に、本実施形態に係る半導体記憶装置の書き込み動作について説明する。基本的な動作は、第１実施形態で説明した動作と同様である。簡単のため、ここでは、図７の［時刻Ｔ３］〜［時刻Ｔ４］における、第５実施形態の動作について説明する。
［時刻Ｔ３］〜［時刻Ｔ４］
ワード線ドライバ４０は、所望の電圧を選択ワード線ＷＬに転送する。これにより、選択ワード線ＷＬの電位が“Ｈ”レベルとなる。これにより、選択メモリセルＭＣのデータ判定が行われる。
図２６、及び図２７を用いて、選択メモリセルＭＣのデータ判定方法について説明する。図２６、及び図２７は、第５実施形態に係る半導体記憶装置にてメモリセルの閾値を判定する場合における、プルアップ電流と、プルダウン電流と、の電流経路を示す回路図である。なお、図２６、及び図２７では、プルアップ電流と、プルダウン電流と、に関係しない構成は省略している。
ここで、図２６を用いて、通常の読み出し動作時、または“Ｌ”データの書き込みに係るプログラムベリファイ動作時におけるプルアップ電流Ｉｐｕについて説明する。通常の読み出し動作時、または“Ｌ”データの書き込みに係るプログラムベリファイ動作時において、信号ＲＥＮは“Ｈ”レベル、信号ＳＯＵＴ、及び書き込みデータ（Ｄａｔａ）は“Ｌ”レベルとする。これにより、ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの信号を生成する。また、インバータ回路３２ｉは、ＮＡＮＤ演算回路３２ｊから受信する“Ｈ”レベルの信号に基づいて“Ｌ”レベルの信号を生成する。これにより、トランジスタＴ７がオンとなる。また、“Ｌ”レベルの信号ＳＯＵＴに基づいてトランジスタＴ６がオンとなる。その結果、キーパー回路３２ｅから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−２）が供給される。なお、その他のキーパー回路に係るトランジスタＴ５はオフとなる。
続いて、図２７を用いて、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕについて説明する。
“Ｈ”データを書き込む場合、時刻Ｔ３〜時刻Ｔ４において、信号ＲＥＮ及び書き込みデータ（Ｄａｔａ）は“Ｈ”レベルとなり、信号ＳＯＵＴは“Ｌ”レベルとなる。インバータ回路３２ｈは、“Ｌ”レベルの信号ＳＯＵＴに基づいて“Ｈ”レベルの信号を生成する。ＮＡＮＤ演算回路３２ｇは、“Ｈ”レベルの信号ＲＥＮ、書き込みデータ（Ｄａｔａ）、及びインバータ回路３２ｈの出力信号に基づいて“Ｌ”レベルの信号を出力する。トランジスタＴ５は、ＮＡＮＤ演算回路３２ｇの結果（“Ｌ”レベルの信号）に基づいてオンとなる。これにより、キーパー回路３２ｄから選択ビット線ＢＬにプルアップ電流Ｉｐｕ（Ｉｐｕ−１）が供給される。
また、ＮＡＮＤ演算回路３２ｊは、“Ｈ”レベルの書き込みデータ（Ｄａｔａ）及び信号ＲＥＮに基づいて、“Ｌ”レベルの信号を生成する。また、インバータ回路３２ｉは、“Ｌ”レベルの信号に基づいて、“Ｈ”レベルの信号を生成する。これにより、トランジスタＴ７はオフとなる。
プルアップ電流Ｉｐｕ−１は、１つのトランジスタを介して供給され、他方でプルアップ電流Ｉｐｕ−２は、２つのトランジスタを介して供給される。そのため、プルアップ電流Ｉｐｕ−２は、プルアップ電流Ｉｐｕ−１よりも、電流が絞られる事がある。その結果、プルアップ電流Ｉｐｕ−２は、プルアップ電流Ｉｐｕ−１よりも小さくなることがある。
このように、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕは、Ｉｐｕ−１となる。そのため、“Ｈ”データの書き込みに係るプログラムベリファイ動作（時刻Ｔ３〜時刻Ｔ４）におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−１）は、通常の読み出し時におけるプルアップ電流Ｉｐｕ（Ｉｐｕ−２）よりも大きくなる。
＜５−３＞効果
上述した実施形態によれば、第１実施形態に係るセンス回路３２で説明したプルアップ電流Ｉｐｕ−３を生成するための構成を有していない。そのため、“Ｌ”データを記憶するメモリセルＭＣの閾値分布を、第１〜第３実施形態の場合に比べて高くできない。しかし、“Ｈ”データを記憶するメモリセルＭＣの閾値分布は、第１〜第３実施形態の場合と同様に低くできる。そのため、第５実施形態では、第１実施形態の比較例に比べて、メモリセルＭＣの分布マージンを拡大する事ができる。
また、第３実施形態で説明したワード線ドライバ４０を適用することで、第１実施形態で説明したワード線ドライバ４０を適用する場合よりも、メモリセルＭＣの分布マージンを拡大する事ができる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…セルアレイ ２…ライトデコーダ ３…リードデコーダ
４…制御回路 ５…バッファ回路 １０…トランジスタ
１１…キャパシタ ３０…リード回路 ３１…カラム選択回路
３２…センス回路 ３２ａ…ビット線プリチャージ回路
３２ｂ…センスアンプ ３２ｃ…レベルシフタ
３２ｄ…キーパー回路 ３２ｅ…キーパー回路
３２ｆ…キーパー回路 ３２ｇ…ＮＡＮＤ演算回路
３２ｈ…インバータ回路 ３２ｉ…インバータ回路
３２ｊ…ＮＡＮＤ演算回路 ３２ｋ…インバータ回路
３２ｌ…キーパー回路 ３２ｍ…ＮＯＲ演算回路
３２ｎ…ＮＯＲ演算回路 ３２ｏ…インバータ回路
３２ｐ…インバータ回路 ３２ｑ…インバータ回路
４０…ワード線ドライバ ４０ａ…レベルシフタ
４０ｂ…インバータ回路 ４０ｃ…インバータ回路
４０ｄ…トランスファーゲート ４０ｅ…トランスファーゲート
４１…電圧生成回路 ４２…電圧生成回路
１００…半導体記憶装置 Ｒ１〜Ｒ５…抵抗素子
Ｔ１〜Ｔ１７…選択トランジスタ

Claims (5)

  1. 複数のデータを記憶するメモリセルと、
    前記メモリセルに記憶されたデータを判定する第１回路と、
    前記第１回路を制御する第２回路と、
    を備え、
    前記第２回路が前記メモリセルに第１データを書き込むシークエンスにおいて、前記第１回路は、第１電流値の第１電流を生成し、前記第１電流と、前記メモリセルに流れる第２電流と、に基づいて前記メモリセルに記憶されているデータを判定し、
    前記第２回路が前記メモリセルに、前記第１データと異なる第２データを書き込むシークエンスにおいて、前記第１回路は、前記第１電流値とは異なる第２電流値の第３電流を生成し、前記第３電流と、前記第２電流と、に基づいて前記メモリセルに記憶されているデータを判定する
    半導体記憶装置。
  2. 前記第１回路は、
    前記第１データを受信する場合、前記第１電流を生成し、
    前記第２データを受信する場合、前記第３電流を生成する
    請求項１記載の半導体記憶装置。
  3. 前記第１回路は、前記第１電流を生成する第１電流生成回路と、前記第３電流を生成する第２電流生成回路と、を備えている
    請求項１または２に記載の半導体記憶装置。
  4. 前記第１回路は、
    前記第１データを受信する場合、第１値の数のトランジスタをオンし、
    前記第２データを受信する場合、第１値とは異なる第２値の数のトランジスタをオンする
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記メモリセルに接続されたワード線に電圧を供給する第３回路を更に備え、
    前記第１回路は、前記メモリセルのビット線を介して、データの判定を行い、
    前記第２回路が前記メモリセルに前記第１データを書き込むシークエンスにおいて、前記第３回路は、第１電圧値の電圧を前記ワード線に供給し、
    前記第２回路が前記メモリセルに前記第２データを書き込むシークエンスにおいて、前記第３回路は、前記第１電圧値とは異なる第２電圧値の電圧を前記ワード線に供給する
    請求項１乃至４のいずれか一項に記載の半導体記憶装置。
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