JP2019047010A

JP2019047010A - 半導体装置、電力変換装置ならびに半導体装置の駆動方法

Info

Publication number: JP2019047010A
Application number: JP2017170026A
Authority: JP
Inventors: 直斗鹿口; Naoto Shikaguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2017-09-05
Filing date: 2017-09-05
Publication date: 2019-03-22
Anticipated expiration: 2037-09-05
Also published as: JP6843717B2

Abstract

【課題】実使用下にある現品でゲート絶縁膜の寿命を確認できる半導体装置を提供する。【解決手段】半導体装置５０は、ゲート絶縁膜６上に形成されたゲート電極７と、ダミーゲート絶縁膜６ｄ上に形成されたダミーゲート電極７ｄと、ゲート電極７に接続されたゲートパッド１０と、ダミーゲート電極７ｄに接続されたダミーゲートパッド１０ｄと、を備える。ゲート電極７は、しきい値電圧以上の電圧が印加されるとエピタキシャル基板２０に形成された半導体素子を導通させる機能を持つが、ダミーゲート電極７ｄは、エピタキシャル基板２０に形成された半導体素子を導通させる機能を持たない。【選択図】図２

Description

本発明は、ＭＯＳ（Metal-Oxide-Semiconductor）構造のゲート電極を有する半導体装置に関するものである。

電力制御用の半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）など、ＭＯＳ構造のゲート電極を有する半導体装置（ここでは「ＭＯＳゲート半導体装置」という）が広く使用されている。

ＭＯＳゲート半導体装置の寿命は、通常の使用方法であれば、ゲート絶縁膜の寿命にて決まる。現在、ＭＯＳゲート半導体装置の寿命保証は、加速係数に基づいたスクリーニング検査により初期不良を内在した装置を不合格品として取り除き、実使用年数での故障率を目標値より低くすることによって行われている。この方法は、設計保証であり、現品のＭＯＳゲート半導体装置で保証しようとすると、当該装置が破壊する、もしくは寿命を縮めてしまうことになる。

一方、下記の特許文献１では、絶縁膜を挟む２つの電極を有するフローティングゲート型素子を備える半導体装置に、経時絶縁膜破壊試験（Time Dependent Dielectric Breakdown：ＴＤＤＢ）試験などで絶縁膜の膜質を評価するための評価用素子を設けた構造が提案されている。

特開平３−２５０７４８号公報

従来のＭＯＳゲート半導体装置の寿命保証は設計保証であるが、実際には、異常な電圧の印加などによって、ＭＯＳゲート半導体装置の寿命が予想よりも短くなることが考えられる。また、ＳｉＣやＧａＮ等のワイドギャップ半導体を用いたＭＯＳゲート半導体装置は、チャネル移動度が低いことから、特性を改善するためにゲート電圧を高くして使用される。そのため、ゲート絶縁膜にかかる電界が高くなり、ゲート絶縁膜の寿命が短くなるリスクが増大する。

本発明は以上のような課題を解決するためになされたものであり、実使用下にある現品でゲート絶縁膜の寿命を確認できる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、半導体層と、前記半導体層上に形成されたゲート絶縁膜およびダミーゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ダミーゲート絶縁膜上に形成されたダミーゲート電極と、前記ゲート電極に接続されたゲートパッドと、前記ダミーゲート電極に接続されたダミーゲートパッドと、を備え、前記ゲート電極は、前記半導体層に形成された半導体素子を導通させる機能を持つが、前記ダミーゲート電極は、前記半導体層に形成された半導体素子を導通させる機能を持たない。

本発明によれば、実使用下にある現品の半導体装置において、ゲート絶縁膜の寿命を確認できる。よって、半導体装置の寿命予測の精度が上がり、市場での故障率の低減、システムメンテナンス性の向上などに寄与できる。

実施の形態１に係る半導体装置の上面図である。実施の形態１に係る半導体装置の構成を示す断面図である。実施の形態１に係る半導体装置の実使用時の接続関係を示す回路図である。ゲート絶縁膜の寿命と半導体装置の故障率との関係を示すグラフである。実施の形態１に係る半導体装置の変形例を示す図である。実施の形態２に係る半導体装置の概略上面図である。実施の形態２に係る半導体装置の構成を示す断面図である。実施の形態２に係る半導体装置の実使用時の接続関係を示す回路図である。実施の形態２に係る半導体装置の変形例を示す図である。実施の形態３に係る電力変換装置の構成を示す図である。

＜実施の形態１＞
図１および図２は、実施の形態１に係る半導体装置５０の構成を示す図である。図１は半導体装置５０の上面図であり、図２は図１に示すＡ１−Ａ２線に沿った断面を示している。

ここでは、半導体装置５０が、半導体素子としてＭＯＳＦＥＴを備える構成を示す。また、以下の説明では、半導体の導電型に関し、第１導電型をＮ型、第２導電型をＰ型として説明するが、反対に、第１導電型をＰ型、第２導電型をＮ型としてもよい。

図２に示すように、半導体装置５０は、半導体層としてのエピタキシャル基板２０を用いて形成されている。エピタキシャル基板２０は、Ｎ型（第１導電型）の半導体基板１と、半導体基板１の上に形成され、半導体基板１よりも不純物濃度の低いＮ型のエピタキシャル層２とから構成されている。半導体基板１はＭＯＳＦＥＴのドレイン領域となり、エピタキシャル層２はＭＯＳＦＥＴのドリフト層となる。以下、エピタキシャル層２を「ドリフト層２」と称す。

本実施の形態では、半導体基板１およびドリフト層２は、ＳｉＣにより形成されているものとする。ただし、それらの材料はＧａＮなど他のワイドバンドギャップ半導体でもよいし、一般的なシリコンでもよい。ワイドバンドギャップ半導体を用いて形成された半導体装置は、シリコンを用いた半導体装置と比較して、高電圧、大電流、高温での動作に優れている。

ドリフト層２の表層部には、Ｐ型（第２導電型）のウェル領域３が形成されている。ウェル領域３の表層部には、Ｎ型のソース領域４が選択的に形成されている。ドリフト層２の上面上には、ゲート絶縁膜６が形成されている。ゲート絶縁膜６の上には、ゲート電極７が形成されている。ゲート絶縁膜６は、例えばシリコン酸化膜により形成され、ゲート電極７は、例えばポリシリコンにより形成される。

ゲート電極７は、ゲート絶縁膜６を介して、ソース領域４、ウェル領域３およびドリフト層２上に跨がるように配設されている。すなわち、ソース領域４、ウェル領域３およびドリフト層２の一部は、ゲート絶縁膜６を介してゲート電極７に対向して配置されている。ゲート絶縁膜６の下におけるソース領域４とドリフト層２との間の部分は、ゲート電極７に予め定められたしきい値電圧以上の電圧が印加されたときに、ソース領域４とドリフト層２との間を導通させるチャネルが形成されるチャネル領域となる。

ゲート電極７は層間絶縁膜８によって覆われており、層間絶縁膜８の上にソースパッド９が形成されている。層間絶縁膜８にはウェル領域３およびソース領域４に達するコンタクトホールが形成されており、ソースパッド９はそのコンタクトホールを通してソース領域４およびウェル領域３に接続している。

一方、ＭＯＳＦＥＴが形成された領域（セル領域）の外側には、ドリフト層２の上に、ゲート絶縁膜６よりも厚いフィールド絶縁膜５が形成されている。ゲート電極７は、セル領域から引き出されてフィールド絶縁膜５の上にまで延伸している。また、フィールド絶縁膜５の上のゲート電極７に接続するように、ゲートパッド１０が形成されている。

ソースパッド９およびゲートパッド１０の上には、ソースパッド９およびゲートパッド１０の上面を露出させる開口を有する保護絶縁膜１１が形成されている。また、半導体基板１の下面には、ドレイン電極１２が形成されている。

また、セル領域の外側には、ウェル領域３の表層部の一部に、Ｎ型のダミーソース領域４ｄが形成されている。また、ダミーソース領域４ｄの上を覆うように、ダミーゲート絶縁膜６ｄが形成されており、ダミーゲート絶縁膜６ｄの上にダミーゲート電極７ｄが形成されている。すなわち、ダミーソース領域４ｄは、ダミーゲート絶縁膜６ｄを介してダミーゲート電極７ｄに対向して配置されている。また、ダミーゲート電極７ｄの上には、ダミーゲート電極７ｄに接続するダミーゲートパッド１０ｄが形成されている。

なお、ソースパッド９は、層間絶縁膜８に形成されたコンタクトホールを通して、ダミーソース領域４ｄにも接続している。つまり、ソースパッド９は、ソース領域４とダミーソース領域４ｄの両方に接続している。

半導体装置５０の製造工程において、ダミーソース領域４ｄ、ダミーゲート絶縁膜６ｄおよびダミーゲート電極７ｄは、それぞれソース領域４、ゲート絶縁膜６およびゲート電極７と同時に形成される。そのため、ダミーソース領域４ｄの形成深さ、導入される不純物およびその濃度などは、基本的にソース領域４と同じである。また、ダミーゲート絶縁膜６ｄおよびダミーゲート電極７ｄの材料および膜厚は、それぞれゲート絶縁膜６およびゲート電極７の材料および膜厚と基本的に同じである。つまり、セル領域の外側に形成されたウェル領域３、ダミーソース領域４ｄ、ダミーゲート絶縁膜６ｄおよびダミーゲート電極７ｄにより構成されるＭＯＳ構造（以下「ダミーＭＯＳ構造」と称す）は、セル領域内のウェル領域３、ソース領域４、ゲート絶縁膜６、ゲート電極７により構成されるＭＯＳ構造と、基本的に同じ構造となる。

ただし、ゲート電極７は、一部がゲート絶縁膜６を介してドリフト層２に対向するが、ダミーゲート電極７ｄは、ドリフト層２に対向していない。そのため、ダミーゲート電極７ｄの下には、ダミーゲート絶縁膜６ｄとドリフト層２との間を導通させるチャネルは形成されない。よって、ゲート電極７にしきい値電圧以上の電圧を印加するとＭＯＳＦＥＴが導通するが、ダミーゲート電極７ｄにしきい値電圧以上の電圧を印加してもＭＯＳＦＥＴは導通しない。つまり、ダミーＭＯＳ構造はキャパシタ成分のみを持ち、ダミーゲート電極７ｄはＭＯＳＦＥＴを導通させる機能を持たない。

半導体装置５０の実使用時（市場での動作時）には、外部の回路上でダミーゲートパッド１０ｄをゲートパッド１０に接続させ、ゲートパッド１０とダミーゲートパッド１０ｄに同じ電圧が印加される状態にして、半導体装置５０を駆動させる。このときの半導体装置５０の接続関係を図３に示す。図３には、外部接続端子であるソースパッド９、ゲートパッド１０、ドレイン電極１２およびダミーゲートパッド１０ｄの参照符号を付してある。図３のように、ダミーゲートパッド１０ｄをゲートパッド１０に接続させた状態では、ダミーＭＯＳ構造のキャパシタ成分Ｃが、ゲートパッド１０とソースパッド９との間に接続された構成となるが、ＭＯＳＦＥＴは正常に動作できる。

半導体装置５０を市場にて予め定められた期間（例えば数年間）だけ動作させた後、ダミーゲートパッド１０ｄをゲートパッド１０から分離させた状態にし、ダミーゲートパッド１０ｄとソースパッド９との間に電圧を印加してダミーゲート絶縁膜６ｄを破壊するＴＤＤＢ試験を行う。

ダミーＭＯＳ構造はＭＯＳＦＥＴのＭＯＳ構造と同じ構成であり、実使用時にはゲート電極７とダミーゲート電極７ｄとに同じ電圧が印加されるため、実使用後のＴＤＤＢ試験によって確認されるダミーゲート絶縁膜６ｄの寿命は、ＭＯＳＦＥＴのゲート絶縁膜６の寿命と同じとみなすことができる。つまり、ダミーゲート絶縁膜６ｄのＴＤＤＢ試験により、ＭＯＳＦＥＴのゲート絶縁膜６の寿命を確認することができる。

図４は、ゲート絶縁膜の寿命と半導体装置の故障率との関係（寿命曲線）を示すグラフである。図４では、ゲート絶縁膜がシリコン酸化膜である場合の例である。図４に示すように、ＴＤＤＢ試験でゲート絶縁膜の寿命に異常が検出された製品の寿命は、未使用品に対して短くなるが、ゲート絶縁膜の寿命に異常が検出されなかった製品の寿命は、未使用品とほぼ同等の寿命となる（シリコン酸化膜の寿命に対して、数年の期間は本来無視できるレベルである）。例えば、実使用時にゲート絶縁膜に異常な電圧が印加された場合などには、ゲート絶縁膜の寿命曲線に電界加速分の差が現れることになる。

ＴＤＤＢ試験によるダミーゲート絶縁膜６ｄの寿命（ゲート絶縁膜６の寿命）の確認結果を、標準設計品のゲート絶縁膜の寿命の確認結果と比較する。ダミーゲート絶縁膜６ｄの寿命が標準設計品のゲート絶縁膜の寿命よりも短くなっていれば、半導体装置５０は新しいものに交換される（通常、半導体装置５０のみを交換することは困難なため、実装パッケージ単位での交換となる）。

また、ダミーゲート絶縁膜６ｄの寿命が標準設計品のゲート絶縁膜６の寿命と同等以上であることが確認できたときは、半導体装置５０の交換は不要である。ただし、半導体装置５０を再度市場で動作させる際、ダミーゲートパッド１０ｄをゲートパッド１０から分離したままで半導体装置５０を駆動させる。それにより、ダミーゲートパッド１０ｄはフローティング状態になるので、ダミーゲート絶縁膜６ｄがＴＤＤＢ試験で破壊されていても半導体装置５０の動作への影響は殆どない。

このように、実施の形態１に係る半導体装置５０によれば、実使用下にある現品においてゲート絶縁膜６の寿命を確認することができる。

なお、図２においては、ダミーゲート電極７ｄの下の全体にダミーソース領域４ｄが形成された構成を示したが、図５のように、ダミーゲート電極７ｄの一部分のみがダミーソース領域４ｄと重なるようにしてもよい。ダミーゲート電極７ｄとダミーソース領域４ｄとが対向する面積（両者が重なり合う面積）は、ＭＯＳＦＥＴのゲート電極７とソース領域４とが対向する面積と同じか、それよりも大きくすることが好ましい。

上記の図５は、ダミーゲート電極７ｄとダミーソース領域４ｄとが対向する面積を、ゲート電極７とソース領域４とが対向する面積と等しくした例を示している。この場合、ダミーゲート絶縁膜６ｄに電圧が印加される面積とゲート絶縁膜６に電圧が印加される面積とが同じになるため、両者にかかるストレスを同等にできる。それにより、両者の劣化速度を同等にすることができ、ダミーゲート絶縁膜６ｄの寿命確認結果の信頼性が向上する。なお、ダミーゲート電極７ｄとダミーソース領域４ｄとが対向する面積と、ゲート電極７とソース領域４とが対向する面積とは、正確に一致している必要はなく、実質的に同等であればよい。

また、ダミーゲート電極７ｄとダミーソース領域４ｄとが対向する面積を調整することで、加速係数を調整することができる。その面積を大きくすれば、ダミーゲート絶縁膜６ｄの寿命データの検出感度を高くでき、ダミーゲート絶縁膜６ｄの劣化を高い精度で検出できるようになる。ただし、当該面積を大きくし過ぎると、ダミーＭＯＳ構造のキャパシタ成分（図３に示したキャパシタ成分Ｃ）が大きくなり、半導体装置５０の特性への影響を無視できなくなる。そのため、ダミーＭＯＳ構造のキャパシタ成分は、ＭＯＳＦＥＴのゲート容量の５０％以下とすることが好ましい。

図２から分かるように、実施の形態１では、ダミーゲート電極７ｄをダミーゲートパッド１０ｄの下に配置した。これにより、ダミーＭＯＳ構造の形成領域の面積を小さくでき、ダミーＭＯＳ構造を設けることによる半導体装置５０のサイズ増大を抑えることができる。また、図１のように、平面視で、ダミーゲートパッド１０ｄをゲートパッド１０の外周の内側に配置することで、実使用時にダミーゲートパッド１０ｄをゲートパッド１０に接続させることが容易になる。

また、本実施の形態では、半導体装置５０が半導体素子としてＭＯＳＦＥＴを備える例を示したが、本発明はＭＯＳ構造を持つゲート電極を有する半導体装置に広く適用可能である。例えば、半導体基板１の導電型をＰ型（第２導電型）にして、半導体装置５０の半導体素子をＩＧＢＴにした構成としても、上記と同様の効果が得られる。

＜実施の形態２＞
図６および図７は、実施の形態２に係る半導体装置５０の構成を示す図である。図６は半導体装置５０の上面図であり、図７は図６に示すＡ１−Ａ２線に沿った断面を示している。なお、図６および図７において、図１および図２に示したものと同様の機能を有する要素にはそれと同一の符号を付してあるので、ここでのそれらの説明は省略する。実施の形態２の半導体装置５０において、セル領域に形成された半導体素子であるＭＯＳＦＥＴの構成は、実施の形態１（図２）と同様である。

実施の形態２の半導体装置５０は、図２に示したダミーゲートパッド１０ｄに代えて、ダミーソースパッド９ｄを設けた構成となっている。ダミーＭＯＳ構造を構成するダミーゲート電極７ｄは、ゲートパッド１０に接続されている。ダミーソースパッド９ｄは、ソースパッド９とは分離して設けられ、ダミーＭＯＳ構造を構成するウェル領域３およびダミーソース領域４ｄに接続されている。一方、ソースパッド９は、ウェル領域３およびソース領域４に接続されているが、ダミーソース領域４ｄには接続されていない。すなわち、ソースパッド９は、ソース領域４およびダミーソース領域４ｄのうちの、ソース領域４のみに接続している。

実施の形態２においても、ゲート電極７は、一部がゲート絶縁膜６を介してドリフト層２に対向するが、ダミーゲート電極７ｄは、ドリフト層２に対向していない。そのため、ダミーゲート電極７ｄの下には、ダミーゲート絶縁膜６ｄとドリフト層２との間を導通させるチャネルは形成されない。よって、ゲート電極７にしきい値電圧以上の電圧を印加するとＭＯＳＦＥＴが導通するが、ダミーゲート電極７ｄにしきい値電圧以上の電圧を印加してもＭＯＳＦＥＴは導通しない。つまり、ダミーＭＯＳ構造は、キャパシタ成分のみを持ち、ＭＯＳＦＥＴを導通させる機能を持たない。

なお、本実施の形態では、ゲート電極７とダミーゲート電極７ｄとがゲートパッド１０を通して接続されているため、ダミーゲート電極７ｄにしきい値電圧以上の電圧を印加すると、ゲート電極７にもそれと同じ電圧が印加され、結果としてＭＯＳＦＥＴは導通することになる。しかし、ダミーゲート電極７ｄ自体には、ＭＯＳＦＥＴを導通させる機能はない。

半導体装置５０の実使用時（市場での動作時）には、外部の回路上でダミーソースパッド９ｄをソースパッド９に接続させ、ソースパッド９とダミーソースパッド９ｄに同じ電圧が印加される状態にして、半導体装置５０を駆動させる。このときの半導体装置５０の接続関係を図８に示す。図８には、外部接続端子であるソースパッド９、ゲートパッド１０、ドレイン電極１２およびダミーソースパッド９ｄの参照符号を付してある。図３のように、ダミーソースパッド９ｄをソースパッド９に接続させた状態では、ダミーＭＯＳ構造のキャパシタ成分Ｃが、ゲートパッド１０とソースパッド９との間に接続された構成となるが、ＭＯＳＦＥＴは正常に動作できる。

半導体装置５０を市場にて予め定められた期間（例えば数年間）だけ動作させた後、ダミーソースパッド９ｄをソースパッド９から分離させた状態にし、ダミーソースパッド９ｄとゲートパッド１０との間に電圧を印加してダミーゲート絶縁膜６ｄを破壊するＴＤＤＢ試験を行う。

また、ダミーゲート絶縁膜６ｄの寿命が標準設計品のゲート絶縁膜６の寿命と同等以上であることが確認できたときは、半導体装置５０の交換は不要である。ただし、半導体装置５０を再度市場で動作させる際、ダミーソースパッド９ｄをソースパッド９から分離したままで半導体装置５０を駆動させる。それにより、ダミーソースパッド９ｄはフローティング状態になるので、ダミーゲート絶縁膜６ｄがＴＤＤＢ試験で破壊されていても半導体装置５０の動作への影響は殆どない。

このように、実施の形態２に係る半導体装置５０によれば、実使用下にある現品においてゲート絶縁膜６の寿命を確認することができる。

なお、図７においては、ダミーゲート電極７ｄの下の全体にダミーソース領域４ｄが形成された構成を示したが、図９のように、ダミーゲート電極７ｄの一部分のみがダミーソース領域４ｄと重なるようにしてもよい。ダミーゲート電極７ｄとダミーソース領域４ｄとが対向する面積（両者が重なり合う面積）は、ＭＯＳＦＥＴのゲート電極７とソース領域４とが対向する面積と同じか、それよりも大きくすることが好ましい。

上記の図８は、ダミーゲート電極７ｄとダミーソース領域４ｄとが対向する面積を、ゲート電極７とソース領域４とが対向する面積と同じにした例を示している。この場合、ダミーゲート絶縁膜６ｄに電圧が印加される面積とゲート絶縁膜６に電圧が印加される面積とが同じになるため、両者にかかるストレスを同等にできる。それにより、両者の劣化速度を同等にすることができ、ダミーゲート絶縁膜６ｄの寿命確認結果の信頼性が向上する。

また、ダミーゲート電極７ｄとダミーソース領域４ｄとが対向する面積を調整することで、加速係数を調整することができる。その面積を大きくすれば、ダミーゲート絶縁膜６ｄの寿命データの検出感度を高くでき、ダミーゲート絶縁膜６ｄの劣化を高い精度で検出できるようになる。ただし、当該面積を大きくし過ぎると、ダミーＭＯＳ構造の容量（図３に示した容量Ｃ）が大きくなり、半導体装置５０の特性への影響を無視できなくなる。そのため、ダミーＭＯＳ構造の容量は、ＭＯＳＦＥＴのゲート容量の５０％以下とすることが好ましい。

図７から分かるように、実施の形態２では、ダミーゲート電極７ｄをゲートパッド１０の下に配置した。これにより、ダミーＭＯＳ構造の形成領域の面積を小さくでき、ダミーＭＯＳ構造を設けることによる半導体装置５０のサイズ増大を抑えることができる。また、図６のように、平面視で、ダミーソースパッド９ｄをソースパッド９の外周の内側に配置することで、実使用時にダミーソースパッド９ｄをソースパッド９に接続させることが容易になる。

実施の形態１，２では、ゲート電極７およびダミーゲート電極７ｄをプレーナ型の電極とした例を示したが、ゲート電極７およびダミーゲート電極７ｄは、その一部分または全体が半導体層（エピタキシャル基板２０）に埋め込まれるトレンチゲート型の電極であってもよい。

また、実施の形態１，２では、半導体装置５０が半導体素子としてＭＯＳＦＥＴを備える例を示したが、本発明はＭＯＳ構造を持つゲート電極を有する半導体装置に広く適用可能である。例えば、半導体基板１の導電型をＰ型（第２導電型）にして、半導体装置５０の半導体素子をＩＧＢＴにした構成としても、上記と同様の効果が得られる。

＜実施の形態３＞
本実施の形態は、上述した実施の形態１，２にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに本発明を適用した場合について説明する。

図１０は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図１０に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１０に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。

負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１，２のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１または２にかかる半導体装置を適用するため、ゲート絶縁膜の寿命を現品の電力変換装置で確認することができる。よって、電力変換装置の寿命予測の精度が上がり、市場での故障率の低減、システムメンテナンス性の向上などに寄与できる。

本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。

また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１半導体基板、２ドリフト層、３ウェル領域、４ソース領域、４ｄダミーソース領域、５フィールド絶縁膜、６ゲート絶縁膜、６ｄダミーゲート絶縁膜、７ゲート電極、７ｄダミーゲート電極、８層間絶縁膜、９ソースパッド、９ｄダミーソースパッド、１０ゲートパッド、１０ｄダミーゲートパッド、１１保護絶縁膜、１２ドレイン電極、２０エピタキシャル基板、５０半導体装置、１００電源、２００電力変換装置、２０１主変換回路、２０２駆動回路、２０３制御回路、３００負荷。

Claims

半導体層と、
前記半導体層上に形成されたゲート絶縁膜およびダミーゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ダミーゲート絶縁膜上に形成されたダミーゲート電極と、
前記ゲート電極に接続されたゲートパッドと、
前記ダミーゲート電極に接続されたダミーゲートパッドと、
を備え、
前記ゲート電極は、前記半導体層に形成された半導体素子を導通させる機能を持つが、前記ダミーゲート電極は、前記半導体層に形成された半導体素子を導通させる機能を持たない、
ことを特徴とする半導体装置。
半導体層と、
前記半導体層上に形成されたゲート絶縁膜およびダミーゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ダミーゲート絶縁膜上に形成されたダミーゲート電極と、
前記半導体層内に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
前記ウェル領域の表層部に形成され、一部が前記ゲート絶縁膜を介して前記ゲート電極に対向する第１導電型のソース領域と、
前記ウェル領域の表層部に形成され、一部が前記ダミーゲート絶縁膜を介して前記ダミーゲート電極に対向する第１導電型のダミーソース領域と、
前記ゲート電極に接続されたゲートパッドと、
前記ダミーゲート電極に接続されたダミーゲートパッドと、
を備え、
前記ゲート電極は、一部が前記ゲート絶縁膜を介して前記ドリフト層に対向するが、前記ダミーゲート電極は、前記ダミーゲート絶縁膜を介して前記ドリフト層に対向していない、
ことを特徴とする半導体装置。
前記ソース領域と前記ダミーソース領域の両方に接続されたソースパッドをさらに備える、
請求項２に記載の半導体装置。
前記ダミーソース領域と前記ダミーゲート電極とが対向する面積は、前記ソース領域と前記ゲート電極とが対向する面積と等しい、
請求項２または請求項３に記載の半導体装置。
前記ダミーソース領域と前記ダミーゲート電極とが対向する面積は、前記ソース領域と前記ゲート電極とが対向する面積よりも大きい、
請求項２から請求項４のいずれか一項に記載の半導体装置。
前記ダミーゲート電極は、前記ダミーゲートパッドの下に配設されている、
請求項１から請求項５のいずれか一項に記載の半導体装置。
前記半導体層は、ワイドバンドギャップ半導体により形成されている、
請求項１から請求項６のいずれか一項に記載の半導体装置。
請求項１から請求項７のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
前記ダミーゲートパッドを前記ゲートパッドに接続させた状態で前記半導体装置を駆動させ、
前記ダミーゲートパッドを前記ゲートパッドから分離させた後、前記ダミーゲートパッドに電圧を印加して前記ダミーゲート絶縁膜を破壊するＴＤＤＢ（Time Dependent Dielectric Breakdown）試験を行い、
前記ＴＤＤＢ試験の後、前記ダミーゲートパッドを前記ゲートパッドから分離した状態のまま、前記半導体装置を駆動させる、
請求項１から請求項７のいずれか一項に記載の半導体装置の駆動方法。
半導体層と、
前記半導体層上に形成されたゲート絶縁膜およびダミーゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ダミーゲート絶縁膜上に形成されたダミーゲート電極と、
前記半導体層内に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
前記ウェル領域の表層部に形成され、一部が前記ゲート絶縁膜を介して前記ゲート電極に対向する第１導電型のソース領域と、
前記ウェル領域の表層部に形成され、一部が前記ダミーゲート絶縁膜を介して前記ダミーゲート電極に対向する第１導電型のダミーソース領域と、
前記ソース領域に接続されたソースパッドと、
前記ダミーソース領域に接続されたダミーソースパッドと、
を備え、
前記ゲート電極は、前記ソース領域と前記ドリフト層との間を導通させる機能を持つが、前記ダミーゲート電極は、前記ダミーソース領域と前記ドリフト層との間を導通させる機能を持たない、
ことを特徴とする半導体装置。
半導体層と、
前記半導体層上に形成されたゲート絶縁膜およびダミーゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ダミーゲート絶縁膜上に形成されたダミーゲート電極と、
前記半導体層内に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
前記ウェル領域の表層部に形成され、一部が前記ゲート絶縁膜を介して前記ゲート電極に対向する第１導電型のソース領域と、
前記ウェル領域の表層部に形成され、一部が前記ダミーゲート絶縁膜を介して前記ダミーゲート電極に対向する第１導電型のダミーソース領域と、
前記ソース領域に接続されたソースパッドと、
前記ダミーソース領域に接続されたダミーソースパッドと、
を備え、
前記ゲート電極は、一部が前記ゲート絶縁膜を介して前記ドリフト層に対向するが、前記ダミーゲート電極は、前記ダミーゲート絶縁膜を介して前記ドリフト層に対向していない、
ことを特徴とする半導体装置。
前記ゲート電極と前記ダミーゲート電極の両方に接続されたゲートパッドをさらに備える、
請求項１０または請求項１１に記載の半導体装置。
前記ダミーゲート電極は、前記ゲートパッドの下に配設されている、
請求項１２に記載の半導体装置。
前記ダミーソース領域と前記ダミーゲート電極とが対向する面積は、前記ソース領域と前記ゲート電極とが対向する面積と等しい、
請求項１０から請求項１３のいずれか一項に記載の半導体装置。
前記ダミーソース領域と前記ダミーゲート電極とが対向する面積は、前記ソース領域と前記ゲート電極とが対向する面積よりも大きい、
請求項１０から請求項１３のいずれか一項に記載の半導体装置。
前記半導体層は、ワイドバンドギャップ半導体により形成されている、
請求項１０から請求項１５のいずれか一項に記載の半導体装置。
請求項１０から請求項１６のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
前記ダミーソースパッドを前記ソースパッドに接続させた状態で前記半導体装置を駆動させ、
前記ダミーソースパッドを前記ソースパッドから分離させた後、前記ダミーソースパッドに電圧を印加して前記ダミーゲート絶縁膜を破壊するＴＤＤＢ（Time Dependent Dielectric Breakdown）試験を行い、
前記ＴＤＤＢ試験の後、前記ダミーソースパッドを前記ソースパッドから分離した状態のまま、前記半導体装置を駆動させる、
請求項１０から請求項１６のいずれか一項に記載の半導体装置の駆動方法。