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JP2019046991A - 半導体装置およびその製造方法 - Google Patents

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gate electrode
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semiconductor device
source electrode
semiconductor substrate
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渉 隅田
Wataru Sumida
渉 隅田
下村　彰宏
Teruhiro Shimomura
彰宏 下村
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Original Assignee
Renesas Electronics Corp
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Abstract

【課題】半導体装置の高密度化に伴うソース電極のパターニングを良好にする。【解決手段】第１素子領域ＦＥＲには、第１ＭＯＳトランジスタ素子ＦＭＴＲが形成され、第２素子領域ＳＥＲには、第２ＭＯＳトランジスタ素子ＳＭＴＲが形成されている。第１ソース電極ＦＳＥは、第１ゲート電極ＦＧＥ１を跨ぐ態様で、第１ゲート電極ＦＧＥ１を挟んでゲート長方向の一方側と他方側とにそれぞれ位置する第１ソース層ＦＳＲを覆うように配置されている。第２ソース電極ＳＳＥは、第２ゲート電極ＳＧＥ１を跨ぐ態様で、第２ゲート電極ＳＧＥ１を挟んでゲート長方向の一方側と他方側とにそれぞれ位置する第２ソース層ＳＳＲを覆うように配置されている。【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、たとえば、双方向スイッチング素子として、電界効果型のＭＯＳトランジスタ素子を備えた半導体装置に好適に利用できるものである。
リチウムイオン電池等の二次電池を、たとえば、過充電および過放電等から保護する保護回路用の半導体装置には、双方向の電流経路の切り替えが可能なスイッチング素子として、電界効果型のＭＯＳ（Metal Oxide Semiconductor）トランジスタ素子を適用した半導体装置がある。
双方向の電流経路の切り替えを可能とするために、それぞれ寄生ダイオードを有する縦型の第１ＭＯＳトランジスタ素子と第２ＭＯＳトランジスタ素子とが電気的に直列に接続されている。このような半導体装置を開示した特許文献として、特許文献１および特許文献２がある。
特許文献１および特許文献２では、チップ（半導体基板）内に、それぞれ縦型の第１ＭＯＳトランジスタ素子と第２ＭＯＳトランジスタ素子とを交互に配置させた半導体装置が提案されている。
第１ＭＯＳトランジスタ素子では、間隔を隔てて一の第１ゲート電極と他の第１ゲート電極とが配置されている。その一の第１ゲート電極と他の第１ゲート電極との間に、第１ソース層と第１ドレイン層とが形成されている。
第２ＭＯＳトランジスタ素子では、間隔を隔てて一の第２ゲート電極と他の第２ゲート電極とが配置されている。その一の第２ゲート電極と他のゲート電極との間に、第２ソース層と第２ドレイン層とが形成されている。
第１ドレイン層と第２ドレイン層とは、半導体基板上の半導体層に形成されている。半導体層の表面には、第１ソース層に電気的に接続される第１ソース電極と、第２ソース層に電気的に接続される第２ソース電極とが交互に配置されている。なお、縦型のＭＯＳトランジスタ素子を開示した特許文献としては、特許文献３がある。
特開２００６−１４７７００号公報 特開２００７−２０１３３８号公報 特開２０１０−２５８２５２号公報
半導体装置では、第１ソース電極は、間隔を隔てて配置される一の第１ゲート電極と他の第１ゲート電極との間に位置する第１ソース層等を覆うように形成される。また、第２ソース電極は、間隔を隔てて配置される一の第２ゲート電極と他のゲート電極との間に位置する第２ソース層等を覆うように形成される。
二次電池が使用される携帯機器等の小型化および高性能化に対応するため、保護回路を備えた半導体装置にも高密度化が求められている。半導体装置の高密度化に伴い、一の第１（２）ゲート電極と、他の第１（２）ゲート電極との間隔を縮める必要がある。
しかしながら、第１（２）ソース電極は、一の第１（２）ゲート電極と他の第１（２）ゲート電極との間に位置する領域を覆うように形成されている。このため、第１（２）ソース電極を所望の形状にパターニングする観点から、第１（２）ソース電極のパターニングが困難になる。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、第１導電型の半導体基板と、第１導電型の半導体層と、第１素子領域および第２素子領域と、複数の第１トランジスタ素子と、複数の第２トランジスタ素子と、層間絶縁膜と、第１ソース電極と、第２ソース電極とを備えている。半導体層は、半導体基板に接するように、半導体基板の上に形成されている。第１素子領域および第２素子領域は、半導体層に交互に規定されている。第１トランジスタ素子は、第１素子領域に形成され、第１ゲート電極、第１ドレインおよび第１ソースをそれぞれ有する。第２トランジスタ素子は、第２素子領域に形成され、第２ゲート電極、第２ドレインおよび第２ソースをそれぞれ有する。層間絶縁膜は、複数の第１トランジスタ素子および複数の第２トランジスタ素子を覆うように形成されている。第１ソース電極は、層間絶縁膜の上に形成され、第１ソースと電気的に接続されている。第２ソース電極は、層間絶縁膜の上に第１ソース電極と間隔を隔てて形成され、第２ソースと電気的に接続されている。 第１ドレインと第２ドレインとは半導体基板を介して電気的に接続されている。第１素子領域では、第１ゲート電極は、第１方向に延在するとともに、第１方向と交差する第２方向に互いに間隔を隔てて配置されている。第１ソース電極は、第１ゲート電極を跨ぐ態様で、第１ゲート電極を挟んで第２方向の一方側と他方側とにそれぞれ位置する半導体層の部分を覆うように配置されている。
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。第１導電型の半導体基板の上に、第１導電型の半導体層を形成する。半導体層に第１素子領域および第２素子領域を交互に規定する。第１素子領域に、第１ゲート電極、半導体基板に電気的に接続される第１ドレインおよび第１ソースをそれぞれ有する複数の第１トランジスタ素子を形成するとともに、第２素子領域に、第２ゲート電極、半導体基板に電気的に接続される第２ドレインおよび第２ソースをそれぞれ有する複数の第２トランジスタ素子を形成する。複数の第１トランジスタ素子および複数の第２トランジスタ素子を覆うように層間絶縁膜を形成する。層間絶縁膜の上に、複数の第１トランジスタ素子のそれぞれの第１ソースと電気的に接続される第１ソース電極を形成することともに、複数の第２トランジスタ素子のそれぞれの第２ソースと電気的に接続される第２ソース電極を形成する。複数の第１トランジスタ素子を形成する工程では、第１ゲート電極は、第１方向に延在するとともに、第１方向と交差する第２方向に互いに間隔を隔てて形成される。第１ソース電極を形成する工程では、第１ソース電極は、第１ゲート電極を跨ぐ態様で、第１ゲート電極を挟んで第２方向の一方側と他方側とにそれぞれ位置する半導体層の部分を覆うように形成される。
一実施の形態に係る半導体装置によれば、高密度化に対応し得る第１ソース電極および第２ソース電極を備えた半導体装置を得ることができる。
他の実施の形態に係る半導体装置の製造方法によれば、第１ソース電極および第２ソース電極のパターニングを良好に行うことができる。
各実施の形態に係る半導体装置を適用した保護回路の一例を示す図である。 実施の形態１に係る半導体装置の、主として第１ソース電極および第２ソース電極の平面パターンの一例を示す平面図である。 同実施の形態において、第１ソース電極および第２ソース電極の下方に配置された、主として第１ゲート電極、第２ゲート電極およびプラグの平面パターンの一例を示す平面図である。 同実施の形態において、図２に示す断面線ＩＶ−ＩＶにおける断面構造を示す断面図である。 同実施の形態において、半導体装置の動作を説明するための電流経路を示す断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。 第１比較例に係る半導体装置の部分断面図である。 第２比較例に係る半導体装置の平面図である。 図１９に示す断面線ＸＸ−ＸＸにおける断面図である。 同実施の形態において、半導体装置による効果を説明するための断面図である。 実施の形態２に係る半導体装置の断面構造を示す断面図である。 同実施の形態において、半導体装置の動作を説明するための電流経路を示す断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
はじめに、半導体装置の使用態様について説明する。図１に、二次電池ＳＢＡの保護回路の一例を示す。たとえば、リチウムイオン電池のような二次電池ＳＢＡに対して、制御部ＰＣＰと半導体装置ＳＥＤとが接続されている。半導体装置ＳＥＤでは、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとが電気的に直列に接続されている。
まず、二次電池ＳＢＡを充電する場合には、外部電源ＥＢＡが接続される。また、制御部ＰＣＰからの信号によって、半導体装置ＳＥＤでは、第１ＭＯＳトランジスタ素子ＦＭＴＲおよび第２ＭＯＳトランジスタ素子ＳＭＴＲの双方がオンの状態になる。外部電源ＥＢＡから矢印Ｙ１の向きに電流が流れることで、二次電池ＳＢＡが充電される。
充電が完了すると、制御部ＰＣＰが充電が完了したことを検知をし、第１ＭＯＳトランジスタ素子ＦＭＴＲがオフの状態になる。オフ状態となった第１ＭＯＳトランジスタ素子ＦＭＴＲでは、寄生ダイオードが、電流の流れに対して逆方向となる。これにより、回路が遮断されて、二次電池ＳＢＡへの過充電が防止される。
次に、二次電池ＳＢＡを放電する際には、負荷ＰＬが接続される。また、制御部ＰＣＰからの信号によって、半導体装置ＳＥＤでは、第１ＭＯＳトランジスタ素子ＦＭＴＲおよび第２ＭＯＳトランジスタ素子ＳＭＴＲの双方がオンの状態になる。二次電池ＳＢＡから矢印Ｙ２の向きに電流が流れることで、負荷ＰＬに放電される。
放電が完了すると、制御部ＰＣＰが放電が完了したことを検知をし、第２ＭＯＳトランジスタ素子ＳＭＴＲがオフの状態になる。オフ状態となった第２ＭＯＳトランジスタ素子ＳＭＴＲでは、寄生ダイオードが、電流の流れに対して逆方向となる。これにより、回路が遮断されて、二次電池ＳＢＡからの過放電が防止される。
以下、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとを備えた半導体装置ＳＥＤについて説明する
実施の形態１
実施の形態１に係る半導体装置について説明する。図２および図３に示すように、半導体装置ＳＥＤの表面には、第１ゲート端子ＦＧＴ、第２ゲート端子ＳＧＴ、第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥが配置されている。第１ゲート端子ＦＧＴは一の対角線の一方端の角部に配置され、第２ゲート端子ＳＧＴは、一の対角線の他方端の角部に配置されている。
なお、図３では、図面の煩雑さをなくすために、第１ゲート電極ＦＧＥＬおよび第２ゲート電極ＳＧＥＬの一部が省略されている。第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥのそれぞれは櫛状とされて、互いに噛み合うように配置されている。半導体装置ＳＥＤの構造について、さらに詳しく説明する。
図３および図４に示すように、半導体装置ＳＥＤでは、ｎ＋型の半導体基板ＳＵＢの表面に接するように、ｎ型エピタキシャル層ＮＥＬが形成されている。半導体基板ＳＵＢの不純物濃度は、ｎ型エピタキシャル層ＮＥＬの不純物濃度よりも高い。ｎ型エピタキシャル層ＮＥＬに、第１素子領域ＦＥＲと第２素子領域ＳＥＲとが交互に規定されている。
第１素子領域ＦＥＲには、第１ＭＯＳトランジスタ素子ＦＭＴＲが形成されている。ｎ型エピタキシャル層ＮＥＬの表面から半導体基板に達するトレンチＴＲＣ内にゲート酸化膜ＧＩＦまたはフィールド酸化膜ＦＯＬを介在させて、第１ゲート電極ＦＧＥＬが形成されている。ここでは、一の第１素子領域ＦＥＲに、３つの第１ゲート電極ＦＧＥＬが配置されている。
３つの第１ゲート電極ＦＧＥＬのそれぞれは、一方向（第１方向）に延在するように形成されている。中央に配置された第１ゲート電極ＦＧＥ１（第１ゲート電極第１部）に対して、延在する方向と交差するゲート長方向（第２方向）の一方側に、距離を隔てて第１ゲート電極ＦＧＥ２（第１ゲート電極第２部）が形成されている。第１ゲート電極ＦＧＥ１に対して、ゲート長方向の他方側に、距離を隔てて第１ゲート電極ＦＧＥ３（第１ゲート電極第３部）が形成されている。各第１ＭＯＳトランジスタ素子ＦＭＴＲの第１ゲート電極ＦＧＥＬは、第１ゲート端子ＦＧＴに電気的に接続されている。
第１ゲート電極ＦＧＥ１〜ＦＧＥ３のそれぞれの間に位置するｎ型エピタキシャル層ＮＥＬの部分に、ｎ型の第１ソース層ＦＳＲとｐ型のベース層ＢＲとが形成されている。第１ソース層ＦＳＲは、ｎ型エピタキシャル層ＮＥＬの表面から所定の深さにわたり形成されている。ベース層ＢＲは、第１ソース層ＦＳＲの直下に位置する。ベース層ＢＲは、第１ソース層ＦＳＲの底から所定の深さにわたり形成されている。ベース層ＢＲの直下に位置するｎ型エピタキシャル層ＮＥＬ（半導体基板ＳＵＢ）の部分が、各第１ＭＯＳトランジスタ素子ＦＭＴＲのドレイン層として共通の領域になる。
第２素子領域ＳＥＲには、第２ＭＯＳトランジスタ素子ＳＭＴＲが形成されている。ｎ型エピタキシャル層ＮＥＬの表面から半導体基板に達するトレンチＴＲＣ内にゲート酸化膜ＧＩＦまたはフィールド酸化膜ＦＯＬを介在させて、第２ゲート電極ＳＧＥＬが形成されている。ここでは、一の第２素子領域ＳＥＲに、３つの第２ゲート電極ＳＧＥＬが配置されている。
３つの第２ゲート電極ＳＧＥＬのそれぞれは、一方向（第１方向）に延在するように形成されている。中央に配置された第２ゲート電極ＳＧＥ１（第２ゲート電極第１部）に対して、延在する方向と交差するゲート長方向（第２方向）の一方側に、距離を隔てて第２ゲート電極ＳＧＥ２（第２ゲート電極第２部）が形成されている。第２ゲート電極ＳＧＥ１に対して、ゲート長方向の他方側に、距離を隔てて第２ゲート電極ＳＧＥ３（第２ゲート電極第３部）が形成されている。各第２ＭＯＳトランジスタ素子ＳＭＴＲの第２ゲート電極ＳＧＥＬは、第２ゲート端子ＳＧＴに電気的に接続されている。
第２ゲート電極ＳＧＥ１〜ＳＧＥ３のそれぞれの間に位置するｎ型エピタキシャル層ＮＥＬの部分に、ｎ型の第２ソース層ＳＳＲとｐ型のベース層ＢＲとが形成されている。第２ソース層ＳＳＲは、ｎ型エピタキシャル層ＮＥＬの表面から所定の深さにわたり形成されている。ベース層ＢＲは、第２ソース層ＳＳＲの直下に位置する。ベース層ＢＲは、第２ソース層ＳＳＲの底から所定の深さにわたり形成されている。ベース層ＢＲの直下に位置するｎ型エピタキシャル層の部分が、各第２ＭＯＳトランジスタ素子ＳＭＴＲのドレイン層として共通の領域になる。
第１ＭＯＳトランジスタ素子ＦＭＴＲおよび第２ＭＯＳトランジスタ素子ＳＭＴＲを覆うように、層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを貫通するようにプラグＷＰＧが形成されている。第１素子領域ＦＥＲに位置する層間絶縁膜ＩＬＦの部分の表面には、第１ソース電極ＦＳＥが形成されている。第１ソース電極ＦＳＥは、プラグＷＰＧを介して第１ＭＯＳトランジスタ素子ＦＭＴＲの第１ソース層ＦＳＲと電気的に接続されている。第２素子領域ＳＥＲに位置する層間絶縁膜ＩＬＦの部分の表面には、第２ソース電極ＳＳＥが形成されている。第２ソース電極ＳＳＥは、プラグＷＰＧを介して第２ＭＯＳトランジスタ素子ＳＭＴＲの第２ソース層ＳＳＲと電気的に接続されている。
第１ソース電極ＦＳＥは、第１ゲート電極ＦＧＥ１を跨ぐ態様で、第１ゲート電極ＦＧＥ１を挟んでゲート長方向の一方側と他方側とにそれぞれ位置する第１ソース層ＦＳＲ（ｎ型エピタキシャル層ＮＥＬ）を覆うように配置されている。第２ソース電極ＳＳＥは、第２ゲート電極ＳＧＥ１を跨ぐ態様で、第２ゲート電極ＳＧＥ１を挟んでゲート長方向の一方側と他方側とにそれぞれ位置する第２ソース層ＳＳＲ（ｎ型エピタキシャル層ＮＥＬ）を覆うように配置されている。
第１ソース電極ＦＳＥと第２ソース電極ＳＳＥとは、互いに距離を隔てて交互に配置されている。第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥの厚さは、たとえば、１μｍ程度である。このとき、第１素子領域ＦＥＲの幅（長さＬＣ）および第２素子領域ＳＥＲの幅（長さＬＤ）は、３μｍ程度である。第１ソース電極ＦＳＥと第２ソース電極ＳＳＥとの間隔は、１μｍ程度である。第１ソース電極ＦＳＥの幅（長さＬＡ）および第２ソース電極ＳＳＥの幅（長さＬＢ）は、２μｍ程度である。また、半導体基板の厚さ（長さＬＥ）は、１００μｍ程度である。
なお、これらの数値は一例に過ぎない。第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥの厚さが、たとえば、５μｍ程度である場合には、第１ソース電極ＦＳＥと第２ソース電極ＳＳＥとの間隔は、５μｍ程度になる。
次に、上述した半導体装置の動作に伴う電流の流れについて説明する。冒頭において説明したように、二次電池ＳＢＡを充電または放電する場合には、制御部ＰＣＰからの信号によって、半導体装置ＳＥＤでは、第１ＭＯＳトランジスタ素子ＦＭＴＲおよび第２ＭＯＳトランジスタ素子ＳＭＴＲの双方はオンの状態になる。
二次電池ＳＢＡを充電する場合には、電流は、第２ＭＯＳトランジスタ素子ＳＭＴＲから第１ＭＯＳトランジスタ素子ＦＭＴＲへ流れることになる。一方、二次電池ＳＢＡを放電させる場合には、電流は、第１ＭＯＳトランジスタ素子ＦＭＴＲから第２ＭＯＳトランジスタ素子ＳＭＴＲへ流れることになる（図１参照）。
ここでは、二次電池ＳＢＡを放電させる場合の電流の流れについて、より詳しく説明する。二次電池ＳＢＡの放電によって負荷ＰＬが所定の機能を実行する。このとき、図５に示すように、電流は、第１ソース電極ＦＳＥから第１ソース層ＦＳＲ、チャネル領域、ｎ型エピタキシャル層ＮＥＬ（第１ドレイン）、半導体基板ＳＵＢ、ｎ型エピタキシャル層ＮＥＬ（第２ドレイン）、チャネル領域、第２ソース層ＳＳＲおよび第２ソース電極ＳＳＥを順次流れる（矢印参照）。
第１ソース電極ＦＳＥの直下における向かって右側に位置する第１ＭＯＳトランジスタ素子ＦＭＴＲ（第１ソース層ＦＳＲ、ｎ型エピタキシャル層ＮＥＬ）を流れた電流は、主として、第２ソース電極ＳＳＥの直下における向かって左側に位置する第２ＭＯＳトランジスタ素子ＳＭＴＲ（ｎ型エピタキシャル層ＮＥＬ、第２ソース層ＳＳＲ）を流れる。
一方、第１ソース電極ＦＳＥの直下における向かって左側に位置する第１ＭＯＳトランジスタ素子ＦＭＴＲ（第１ソース層ＦＳＲ、ｎ型エピタキシャル層ＮＥＬ）を流れた電流は、主として、第２ソース電極ＳＳＥの直下における向かって右側に位置する第２ＭＯＳトランジスタ素子ＳＭＴＲ（ｎ型エピタキシャル層ＮＥＬ、第２ソース層ＳＳＲ）を流れる。
二次電池ＳＢＡの放電が完了すると、第２ＭＯＳトランジスタ素子ＳＭＴＲがオフの状態になり、寄生ダイオードによって、電流の流れが遮断されて、二次電池ＳＢＡからの過放電が防止される（図１参照）。なお、充電の場合の電流の流れは、放電の場合の電流の流れとは、反対向きの流れになる。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図６に示すように、ｎ＋型の半導体基板ＳＵＢの表面に、エピタキシャル成長法によってｎ型エピタキシャル層ＮＥＬが形成される。次に、ｎ型エピタキシャル層ＮＥＬを覆うように、たとえば、マスクとなるシリコン酸化膜（図示せず）が形成される。
次に、トレンチを形成するための所定の写真製版処理とエッチング処理を行うことにより、第１トレンチＦＴＲＣ（図７参照）が形成される。次に、第１トレンチＦＴＲＣの表面等を覆うように、シリコン窒化膜（図示せず）が形成される。
次に、シリコン窒化膜に異方性エッチング処理が行われる。これにより、図７に示すように、第１トレンチＦＴＲＣの側壁面等に位置するシリコン窒化膜ＳＮＬの部分を残して、第１トレンチＦＴＲＣの底面およびシリコン窒化膜ＳＮＬの上面上のそれぞれに位置するシリコン窒化膜の部分が除去される。
次に、図８に示すように、シリコン酸化膜ＭＳＬおよびシリコン窒化膜ＳＮＬをエッチングマスクとして、第１トレンチＦＴＲＣの底に露出しているｎ型エピタキシャル層ＮＥＬの部分にエッチング処理を行うことにより、第１トレンチＦＴＲＣに連通する第２トレンチＳＴＲＣが形成される。
次に、図９に示すように、熱酸化処理を行うことにより、第２トレンチＳＴＲＣの側壁面等に露出しているｎ型エピタキシャル層ＮＥＬの部分が酸化されて、犠牲酸化膜ＳＯＦが形成される。次に、図１０に示すように、所定のエッチング処理を行ことにより、犠牲酸化膜ＳＯＦが除去されて、第２トレンチＳＴＲＣの側壁面等にｎ型エピタキシャル層ＮＥＬが露出する。
次に、図１１に示すように、熱酸化処理を行うことにより、第２トレンチＳＴＲＣの側壁面等に露出しているｎ型エピタキシャル層ＮＥＬの部分が酸化されて、フィールド酸化膜ＦＯＬが形成される。次に、図１２に示すように、所定のエッチング処理を行うことにより、シリコン窒化膜ＳＮＬとシリコン酸化膜ＭＳＬが除去される。次に、図１３に示すように、熱酸化処理行うことにより、第１トレンチＦＴＲＣの側壁面等に露出しているｎ型エピタキシャル層の部分が酸化されて、ゲート酸化膜ＧＩＦが形成される。
次に、トレンチＴＲＣを充填する態様で、ｎ型エピタキシャル層ＮＥＬを覆うように、ポリシリコン膜（図示せず）が形成される。次に、そのポリシリコン膜に異方性エッチング処理を行うことにより、ｎ型エピタキシャル層ＮＥＬの上面等に位置するポリシリコン膜の部分が除去される。これにより、図１４に示すように、トレンチＴＲＣ内に残されたポリシリコン膜の部分が、第１ゲート電極ＦＧＥＬおよび第２ゲート電極ＳＧＥＬとして形成される。
次に、ｎ型エピタキシャル層ＮＥＬの全面にｐ型の不純物を注入することにより、ベース層ＢＲが形成される。次に、所定の写真製版処理を行うことにより、フォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとしてｎ型の不純物を注入することにより、ｎ＋型の第１ソース層ＦＳＲおよび第２ソース層ＳＳＲが形成される。
次に、図１５に示すように、第１ゲート電極ＦＧＥＬおよび第２ゲート電極ＳＧＥＬを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＩＬＦが形成される。次に、層間絶縁膜ＩＬＦに所定の写真製版処理およびエッチング処理が行われる。これにより、図１６に示すように、第１ソース層ＦＳＲおよびベース層ＢＲを露出するソーストレンチＳＴＣと、第２ソース層ＳＳＲおよびベース層ＢＲを露出するソーストレンチＳＴＣとが形成される。
次に、ソーストレンチＳＴＣを介して、ｐ型の不純物を注入することにより、高濃度ベース層ＨＣＢＲが形成される。次に、ソーストレンチＳＴＣ内に、たとえば、タングステン膜等を充填することにより、プラグＷＰＧ（図１７参照）が形成される。
次に、層間絶縁膜ＩＬＦを覆うように、たとえば、スパッタ法によって、所定の厚さを有するアルミニウム膜（図示せず）が形成される。次に、そのアルミニウム膜に所定の写真製版処理およびエッチング処理が行われる。これにより、図１７に示すように、第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥが形成される。第１ソース電極ＦＳＥと第２ソース電極ＳＳＥとは、互いに間隔を隔てて交互に形成される。こうして、半導体装置の主要部分が完成する。
次に、上述した半導体装置による効果について、比較例に係る半導体装置と比べて説明する。まず、第１比較例について説明する。図１８に示すように、第１比較例に係る半導体装置では、互いに間隔を隔てて複数のゲート電極ＧＥＬが形成されている。隣り合う一のゲート電極ＧＥＬと他のゲート電極ＧＥＬとの間に、第１ＭＯＳトランジスタ素子ＦＭＴＲが形成されている。隣り合う他のゲート電極ＧＥＬとさらに他のゲート電極ＧＥＬとの間に、第２ＭＯＳトランジスタ素子ＳＭＴＲとが形成されている。
一のゲート電極ＧＥＬと他のゲート電極ＧＥＬとの間に位置する領域（ソース層）を覆うように、第１ソース電極ＦＳＥが形成されている。他のゲート電極ＧＥＬとさらに他のゲート電極ＧＥＬとの間に位置する領域（ソース層）を覆うように、第２ソース電極ＳＳＥが形成されている。
第１比較例に係る半導体装置では、第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥのそれぞれは、隣り合うゲート電極ＧＥＬとゲート電極ＧＥＬとの間に位置する領域（ソース層）を覆うように形成される。
このため、半導体装置に高密度化に対応するために、隣り合うゲート電極ＧＥＬとゲート電極ＧＥＬとの間隔を縮めようとすると、第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥのそれぞれの幅も短くする必要がある。
しかしながら、写真製版およびエッチングの観点から、隣り合うゲート電極ＧＥＬとゲート電極ＧＥＬとの間隔が狭くなるにしたがい、第１ソース電極ＦＳＥと第２ソース電極ＳＳＥと接近させ過ぎないように所望のサイズにパターニングすることが、ますます困難になる。このため、第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥの幅を狭めるのには限界がある。
第１比較例に係る半導体装置に対して、上述した半導体装置ＳＥＤでは、第１ソース電極ＦＳＥは、第１ゲート電極ＦＧＥ１を跨ぐ態様で、第１ゲート電極ＦＧＥ１を挟んでゲート長方向の一方側と他方側とにそれぞれ位置する第１ソース層ＦＳＲを覆うように配置されている。第２ソース電極ＳＳＥは、第２ゲート電極ＳＧＥ１を跨ぐ態様で、第２ゲート電極ＳＧＥ１を挟んでゲート長方向の一方側と他方側とにそれぞれ位置する第２ソース層ＳＳＲを覆うように配置されている。
これにより、第１比較例の場合と比べて、隣り合う第１ゲート電極ＦＧＥＬ間の間隔および隣り合う第２ゲート電極ＳＧＥＬ間の間隔を短くする際に、第１ソース電極ＦＳＥの幅と、第２ソース電極ＳＳＥの幅とを確保することできる。その結果、第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥのパターニングを良好に行うことができ、半導体装置の高密度化に対応することができる。
次に、第２比較例について説明する。図１９および図２０に示すように、第２比較例に係る半導体装置では、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとが個々に形成されている。第１ＭＯＳトランジスタ素子ＦＭＴＲには、第１ソース電極ＦＳＥと第１ゲート端子ＦＧＴとが形成されている。第２ＭＯＳトランジスタ素子ＳＭＴＲには、第２ソース電極ＳＳＥと第２ゲート端子ＳＧＴとが形成されている。
第１ソース電極ＦＳＥと第２ソース電極ＳＳＥとは、ｎ型エピタキシャル層ＮＥＬの上に配置されている。ｎ型エピタキシャル層ＮＥＬは、半導体基板ＳＵＢの表面上に形成されている。半導体基板ＳＵＢの裏面には、裏面電極ＢＥＤが形成されている。
第２比較例に係る半導体装置では、電流は、第１ＭＯＳトランジスタ素子ＦＭＴＲから第２ＭＯＳトランジスタ素子ＳＭＴＲへ流れるか、または、第２ＭＯＳトランジスタ素子ＳＭＴＲから第１ＭＯＳトランジスタ素子ＦＭＴＲへ流れることになる。
このとき、図２０に示すように、電流が流れる際のオン抵抗の成分には、主として、チャネル（図示せず）を流れる際のチャネル抵抗、ｎ型エピタキシャル層ＮＥＬを流れる際のエピ抵抗、半導体基板ＳＵＢを流れる際の基板抵抗、裏面電極ＢＥＤを流れる際のメタル抵抗がある。なお、図２０では、エピ抵抗とチャネル抵抗とが、一つの抵抗成分として示されている。
第２比較例に係る半導体装置では、特に、電流は半導体基板ＳＵＢを縦方向に流れるため、基板抵抗としては、半導体基板ＳＵＢの厚さ（長さＬＥ）の２倍の厚さに相当する基板抵抗がオン抵抗に関与することになる。
ここで、半導体装置におけるオン抵抗を下げるために、基板抵抗を下げようとすると、半導体基板ＳＵＢの厚さ（長さＬＥ）を薄くする必要がある。しかしながら、半導体基板ＳＵＢの厚さを薄くすると、半導体基板ＳＵＢが反ってしまうおそれがある。また、半導体基板ＳＵＢが割れやすくなる。さらに、オン抵抗を下げるために、裏面電極ＢＥＤの厚さを厚くしようとすると、裏面電極ＢＥＤを形成する工程が複雑になってしまい、生産コストの上昇を招くことになる。
第２比較例に係る半導体装置に対して、上述した半導体装置ＳＥＤでは、電流は、第１ソース電極ＦＳＥ、第１ソース層ＦＳＲ、チャネル領域、ｎ型エピタキシャル層ＮＥＬ（第１ドレイン層）、半導体基板ＳＵＢ、ｎ型エピタキシャル層ＮＥＬ（第２ドレイン層）、チャネル領域、第２ソース層ＳＳＲおよび第２ソース電極ＳＳＥを流れる。（図５の矢印参照）。
この電流の経路から、オン抵抗の成分には、主として、チャネル領域を流れる際のチャネル抵抗、ｎ型エピタキシャル層ＮＥＬを流れる際のエピ抵抗、半導体基板ＳＵＢを流れる際の基板抵抗がある。特に、上述した半導体装置ＳＥＤでは、電流は半導体基板ＳＵＢを横方向に流れる。
上述したように、電流の流れやすさからは、第１ソース電極ＦＳＥの直下における向かって右側に位置する第１ＭＯＳトランジスタ素子ＦＭＴＲ（第１ソース層ＦＳＲ、ｎ型エピタキシャル層ＮＥＬ）を流れた電流は、主として、第２ソース電極ＳＳＥの直下における向かって左側に位置する第２ＭＯＳトランジスタ素子ＳＭＴＲ（ｎ型エピタキシャル層ＮＥＬ、第２ソース層ＳＳＲ）を流れる（図５参照）。
ここで、図２１に示すように、第１素子領域ＦＥＲの幅を長さＬＣとし、第２素子領域ＳＥＲの幅を長さＬＤとする。そうすると、第１素子領域ＦＥＲの第１ＭＯＳトランジスタ素子ＦＭＴＲから第２素子領域ＳＥＲに向かって半導体基板ＳＵＢを流れる距離（長さ）は、およそ長さＬＣ／２と見積もられる。第２素子領域ＳＥＲに流れ込んで第２ＭＯＳトランジスタ素子ＳＭＴＲに向かって半導体基板ＳＵＢを流れる距離（長さ）は、およそ長さＬＤ／２と見積もられる。
上述した半導体装置ＳＥＤでは、半導体基板ＳＵＢを流れる距離（長さ（ＬＣ／２＋ＬＤ／２））が、半導体基板ＳＵＢを縦に流れる場合の距離（長さ２ＬＥ）よりも短くなるように、半導体基板ＳＵＢの厚さ（長さＬＥ）が設定されている。すなわち、長さＬＣ＋長さＬＤ＜長さ４×ＬＥ、となるように、半導体基板ＳＵＢの厚さが設定されている。たとえば、長さＬＥ（半導体基板ＳＵＢの厚さ）を、１００μｍ程度とすると、長さＬＣ＋長さＬＤは、４００μｍ未満になる。これにより、電流が半導体基板ＳＵＢを縦に流れる第２比較例に係る半導体装置と比べて、半導体基板ＳＵＢの基板抵抗を下げることができる。
さらに、上述した半導体装置ＳＥＤでは、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとは、その半導体基板ＳＵＢを介して電気的に接続されている。これにより、裏面電極ＢＥＤを介して電気的に接続されている第２比較例に係る半導体装置と比べて、裏面電極ＢＥＤのメタル抵抗をなくすことができる。
また、第１比較例に係る半導体装置では、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとは、半導体基板ＳＵＢの不純物濃度よりも低い不純物濃度を有するｎ型エピタキシャル層ＮＥＬを介して電気的に接続されている。
第１比較例に係る半導体装置に対して、上述した半導体装置ＳＥＤでは、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとは、ｎ型エピタキシャル層ＮＥＬの不純物濃度よりも高い不純物濃度を有する半導体基板ＳＵＢを介して電気的に接続されている。これにより、第１比較例に係る半導体装置と比べて、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとの間のオン抵抗を下げることができる。
実施の形態２
実施の形態２に係る半導体装置について説明する。図２２に示すように、半導体装置ＳＥＤでは、フィールド酸化膜ＦＯＬの直下に位置する半導体基板ＳＵＢの領域に、半導体基板ＳＵＢの不純物濃度よりも低い不純物濃度を有するｎ−型の不純物領域ＮＬＲが形成されている。なお、これ以外の構成については、図２〜図４に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の動作に伴う電流の流れについて説明する。半導体装置ＳＥＤにおける電流の流れは、前述した半導体装置ＳＥＤにおける電流の流れ（図５参照）と同じである。ここでは、二次電池ＳＢＡを放電させる場合の電流の流れについて、より詳しく説明する。図２３に示すように、電流は、第１ソース電極ＦＳＥから第１ソース層ＦＳＲ、チャネル領域、ｎ型エピタキシャル層ＮＥＬ（第１ドレイン層）、半導体基板ＳＵＢ、ｎ型エピタキシャル層ＮＥＬ（第２ドレイン層）、チャネル領域、第２ソース層ＳＳＲおよび第２ソース電極ＳＳＥを順次流れる（矢印参照）。
二次電池ＳＢＡの放電が完了すると、第２ＭＯＳトランジスタ素子ＳＭＴＲがオフの状態になり、寄生ダイオードによって、電流の流れが遮断されて、二次電池ＳＢＡからの過放電が防止される（図１参照）。なお、充電の場合の電流の流れは、放電の場合の電流の流れとは、反対向きの流れになる。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図６〜図１０に示す工程と同様の工程を経て、図２４に示すように、第２トレンチＳＴＲＣの側壁面に、ｎ型エピタキシャル層ＮＥＬおよび半導体基板ＳＵＢが露出する。
次に、図２５に示すように、第１トレンチＦＴＲＣおよび第２トレンチＳＴＲＣを介してｐ型の不純物を注入することにより、主として、第２トレンチＳＴＲＣの直下に位置する半導体基板ＳＵＢの部分に、ｎ−型の不純物領域ＮＬＲが形成される。不純物領域ＮＬＲの不純物濃度は、半導体基板ＳＵＢの不純物濃度よりも低くなる。その後、図１１〜図１７に示す工程と同様の工程を経て、図２２に示す半導体装置ＳＥＤが完成する。
上述した半導体装置では、フィールド酸化膜ＦＯＬの直下に位置する半導体基板ＳＵＢの領域に、半導体基板ＳＵＢの不純物濃度よりも低い不純物濃度を有するｎ−型の不純物領域ＮＬＲが形成されている。これにより、第１ＭＯＳトランジスタ素子ＦＭＴＲおよび第２ＭＯＳトランジスタ素子ＳＭＴＲがオフの状態において、半導体基板ＳＵＢ側へ向かって延びる空乏層を、前述した半導体装置の場合よりも、さらに半導体基板ＳＵＢ側へ向かって延ばすことができる。その結果、半導体装置の耐圧低下を防止することができる。なお、オンの状態では、電流は、半導体基板ＳＵＢを流れるため、不純物領域ＮＬＲがオン抵抗に与える影響は小さい。
また、上述した半導体装置ＳＥＤでは、前述した半導体装置と同様に、隣り合う第１ゲート電極ＦＧＥＬ間の間隔および隣り合う第２ゲート電極ＳＧＥＬ間の間隔を短くする際に、第１ソース電極ＦＳＥの幅と、第２ソース電極ＳＳＥの幅とを確保することできる。その結果、第１ソース電極ＦＳＥおよび第２ソース電極ＳＳＥのパターニングを良好に行うことができ、半導体装置の高密度化に対応することができる。
さらに、上述した半導体装置ＳＥＤでは、前述した半導体装置と同様に、長さＬＣ＋長さＬＤ＜長さ４×ＬＥ、となるように、半導体基板ＳＵＢの厚さ（長さＬＥ）が設定されている。これにより、前述した第２比較例に係る半導体装置と比べて、半導体基板ＳＵＢの基板抵抗を下げることができる。
また、上述した半導体装置ＳＥＤでは、前述した半導体装置と同様に、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとは、ｎ型エピタキシャル層ＮＥＬの不純物濃度よりも高い不純物濃度を有する半導体基板ＳＵＢを介して電気的に接続されている。これにより、前述した第１比較例に係る半導体装置と比べて、第１ＭＯＳトランジスタ素子ＦＭＴＲと第２ＭＯＳトランジスタ素子ＳＭＴＲとの間のオン抵抗を下げることができる。
なお、実施の形態１、２では、第１素子領域ＦＥＲに形成される第１ゲート電極ＦＧＥＬの本数を３本とし、第２素子領域ＳＥＲに形成される第２ゲート電極ＳＧＥＬの本数を３本とした場合について説明した。第１ゲート電極ＦＧＥＬの本数および第２ゲート電極ＳＧＥＬの本数としては、この本数に限られるものではなく、４本以上の第１ゲート電極ＦＧＥＬと、４本以上の第２ゲート電極ＳＧＥＬとを形成してもよい。
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＥＤ 半導体装置、ＰＣＰ 制御部、ＳＢＡ 二次電池、ＥＢＡ 外部電源、ＰＬ 負荷、ＦＥＲ 第１素子領域、ＳＥＲ 第２素子領域、ＦＭＴＲ 第１ＭＯＳトランジスタ素子、ＳＭＴＲ 第２ＭＯＳトランジスタ素子、ＦＧＴ 第１ゲート端子、ＳＧＴ 第２ゲート端子、ＦＧＥＬ、ＦＧＥ１、ＦＧＥ２、ＦＧＥ３ 第１ゲート電極、ＳＧＥＬ、ＳＧＥ１、ＳＧＥ２、ＳＧＥ３ 第２ゲート電極、ＦＳＥ 第１ソース電極、ＳＳＥ 第２ソース電極、ＳＵＢ 半導体基板、ＮＥＬ ｎ型エピタキシャル層、ＧＩＦ ゲート絶縁膜、ＢＲ ベース層、ＨＣＢＲ 高濃度ベース層、ＦＳＲ 第１ソース層、ＳＳＲ 第２ソース層、ＳＴＣ ソーストレンチ、ＷＰＧ プラグ、ＴＲＣ トレンチ、ＦＴＲＣ 第１トレンチ、ＳＴＲＣ 第２トレンチ、ＦＯＬ フィールド酸化膜、ＩＬＦ 層間絶縁膜、ＮＬＲ ｎ−型領域、ＭＳＬ シリコン酸化膜、ＳＮＬ シリコン窒化膜、ＳＯＦ 犠牲酸化膜。

Claims (13)

  1. 第１導電型の半導体基板と、
    前記半導体基板に接するように、前記半導体基板の上に形成された第１導電型の半導体層と、
    前記半導体層に交互に規定された第１素子領域および第２素子領域と、
    前記第１素子領域に形成され、第１ゲート電極、第１ドレインおよび第１ソースをそれぞれ有する複数の第１トランジスタ素子と、
    前記第２素子領域に形成され、第２ゲート電極、第２ドレインおよび第２ソースをそれぞれ有する複数の第２トランジスタ素子と、
    複数の前記第１トランジスタ素子および複数の前記第２トランジスタ素子を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜の上に形成され、前記第１ソースと電気的に接続された第１ソース電極と、
    前記層間絶縁膜の上に前記第１ソース電極と間隔を隔てて形成され、前記第２ソースと電気的に接続された第２ソース電極と
    を備え、
    前記第１ドレインと前記第２ドレインとは前記半導体基板を介して電気的に接続され、
    前記第１素子領域では、
    前記第１ゲート電極は、第１方向に延在するとともに、前記第１方向と交差する第２方向に互いに間隔を隔てて配置され、
    前記第１ソース電極は、前記第１ゲート電極を跨ぐ態様で、前記第１ゲート電極を挟んで前記第２方向の一方側と他方側とにそれぞれ位置する前記半導体層の部分を覆うように配置された、半導体装置。
  2. 前記第１素子領域は、第１幅をもって前記第１方向に延在し、
    前記第２素子領域は、第２幅をもって前記第１方向に延在し、
    前記第１幅と前記第２幅との和に相当する長さは、前記半導体基板の厚さの４倍に相当する長さよりも短く設定された、請求項１記載の半導体装置。
  3. 前記半導体基板は第１不純物濃度を有し、
    前記半導体層は、前記第１不純物濃度よりも低い第２不純物濃度を有する、請求項１記載の半導体装置。
  4. 前記第１ゲート電極のそれぞれの直下に位置する前記半導体基板の部分に形成され、前記第１不純物濃度よりも低い第３不純物濃度を有する不純物領域を備えた、請求項３記載の半導体装置。
  5. 前記第１ゲート電極は、
    第１ゲート電極第１部と、
    前記第１ゲート電極第１部に対して、前記第２方向の一方側に間隔を隔てて配置された第１ゲート電極第２部と、
    前記第１ゲート電極第１部に対して、前記第２方向の他方側に間隔を隔てて配置された第１ゲート電極第３部と
    を含み、
    前記第１ソース電極は、前記第１ゲート電極第１部を跨ぐ態様で、前記第１ゲート電極第１部と前記第１ゲート電極第２部との間に位置する前記半導体層の部分と、前記第１ゲート電極第１部と前記第１ゲート電極第３部との間に位置する前記半導体層の部分とを覆うように配置された、請求項１記載の半導体装置。
  6. 前記第１ソース電極および前記第２ソース電極のそれぞれは、平面視的に櫛状に形成されており、
    前記第１ソース電極と前記第２ソース電極とは、互いに噛み合うように配置された、請求項１記載の半導体装置。
  7. 第１導電型の半導体基板の上に、第１導電型の半導体層を形成する工程と、
    前記半導体層に第１素子領域および第２素子領域を交互に規定する工程と、
    前記第１素子領域に、第１ゲート電極、前記半導体基板に電気的に接続される第１ドレインおよび第１ソースをそれぞれ有する複数の第１トランジスタ素子を形成するとともに、前記第２素子領域に、第２ゲート電極、前記半導体基板に電気的に接続される第２ドレインおよび第２ソースをそれぞれ有する複数の第２トランジスタ素子を形成する工程と、
    複数の前記第１トランジスタ素子および複数の前記第２トランジスタ素子を覆うように層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上に、複数の前記第１トランジスタ素子のそれぞれの前記第１ソースと電気的に接続される第１ソース電極を形成することともに、複数の前記第２トランジスタ素子のそれぞれの前記第２ソースと電気的に接続される第２ソース電極を形成する工程と
    を備え、
    複数の前記第１トランジスタ素子を形成する工程では、前記第１ゲート電極は、第１方向に延在するとともに、前記第１方向と交差する第２方向に互いに間隔を隔てて形成され、
    前記第１ソース電極を形成する工程では、前記第１ソース電極は、前記第１ゲート電極を跨ぐ態様で、前記第１ゲート電極を挟んで前記第２方向の一方側と他方側とにそれぞれ位置する前記半導体層の部分を覆うように形成される、半導体装置の製造方法。
  8. 前記第１素子領域および前記第２素子領域を規定する工程では、
    前記第１素子領域は第１幅をもって、前記第２素子領域は第２幅をもって、それぞれ前記第１方向に延在するように規定するとともに、前記第１幅と前記第２幅との和に相当する長さは、前記半導体基板の厚さの４倍に相当する長さよりも短く規定する、請求項７記載の半導体装置の製造方法。
  9. 前記半導体層を形成する工程では、前記半導体層は、前記半導体基板の不純物濃度よりも低い不純物濃度に設定される、請求項７記載の半導体装置の製造方法。
  10. 複数の前記第１トランジスタ素子を形成する工程は、
    前記半導体層の表面から前記半導体基板に達する第１トレンチを形成する工程と、
    前記第１トレンチの側壁面に第１ゲート絶縁膜を介在させて前記第１ゲート電極を形成する工程と
    を含み、
    複数の前記第２トランジスタ素子を形成する工程は、
    前記半導体層の表面から前記半導体基板に達する第２トレンチを形成する工程と、
    前記第２トレンチの側壁面に第２ゲート絶縁膜を介在させて前記第２ゲート電極を形成する工程と
    を含む、請求項７記載の半導体装置の製造方法。
  11. 前記第１トレンチおよび前記第２トレンチを形成した後、前記第１ゲート電極および前記第２ゲート電極を形成する前に、前記第１トレンチおよび前記第２トレンチを介して第２導電型の不純物を注入することにより、前記第１トレンチおよび前記第２トレンチのそれぞれの直下に位置する前記半導体基板の部分のそれぞれに、前記半導体基板の不純物濃度よりも低い第１導電型の不純物領域を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
  12. 前記第１ゲート電極を形成する工程は、
    第１ゲート電極第１部と、
    前記第１ゲート電極第１部に対して、前記第２方向の一方側に間隔を隔てられた第１ゲート電極第２部と、
    前記第１ゲート電極第１部に対して、前記第２方向の他方側に間隔を隔てられた第１ゲート電極第３部と
    を形成する工程を含み、
    前記第１ソース電極を形成する工程では、前記第１ソース電極は、前記第１ゲート電極第１部を跨ぐ態様で、前記第１ゲート電極第１部と前記第１ゲート電極第２部との間に位置する前記半導体層の部分と、前記第１ゲート電極第１部と前記第１ゲート電極第３部との間に位置する前記半導体層の部分とを覆うように形成される、請求項７記載の半導体装置の製造方法。
  13. 前記第１ソース電極および前記第２ソース電極を形成する工程では、前記第１ソース電極および前記第２ソース電極のそれぞれは、平面視的に櫛状に形成されて、互いに噛み合うように配置される、請求項７記載の半導体装置の製造方法。
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