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JP2019040959A - エッチング方法及びエッチング処理装置 - Google Patents

エッチング方法及びエッチング処理装置 Download PDF

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Abstract

【課題】所定のエッチング特性を維持しつつ、アーキングを抑制することを目的とする。【解決手段】、処理容器内にガスと、第１の周波数の高周波電力と、該第１の周波数よりも低い第２の周波数の高周波電力とを供給し、浮遊電位の電極層の上層に形成されたシリコン含有膜をエッチングするエッチング方法であって、前記シリコン含有膜をエッチングしたパターンの底部が、前記電極層から所定の距離以下になると、連続波の前記第１の周波数の高周波電力と、デューティー比が２０％以下のパルス波の前記第２の周波数の高周波電力とを供給し、前記シリコン含有膜をエッチングする工程を含む、エッチング方法が提供される。【選択図】図５

Description

本発明は、エッチング方法及びエッチング処理装置に関する。
３次元構造を有するＮＡＮＤ（３Ｄ−ＮＡＮＤ）型フラッシュメモリを製造する場合において、エッチングにより絶縁膜に複数のホールを形成する技術が知られている（例えば、特許文献１〜３を参照）。
図１（ａ）に示す従来の３Ｄ−ＮＡＮＤ型フラッシュメモリ構造では、メモリセル部と周辺回路は並列に配置されている。この場合、メモリセル部及び周辺回路の最下層は、シリコン基板である接地電位の導電層１０となる。
米国特許出願公開第２０１３／００５９４５０号明細書 特開２０１６−２１９７７１号公報 特開２０１４−９００２２号公報
しかしながら、図１（ｂ）に示す３Ｄ−ＮＡＮＤ型フラッシュメモリ構造では、デバイスの集積度を上げるために、周辺回路の上方にメモリセル部が配置される。この構造では、メモリセル部の電極層は、シリコン基板から離れた位置にあり、浮遊電極３０となる。
この状態で、メモリセル部のシリコン酸化膜４０とシリコン窒化膜５０との積層膜６０をエッチングすると、浮遊電極３０と接地電位の導電層１０との間に電位差が生じ、電子シェーディング効果に起因するアーキングが生じる。
アーキングが生じると、周辺回路にダメージを与える場合があるため、アーキングを抑制する必要がある。一方、アーキングを生じ難くするために、供給するパワーを抑えてエッチングを行うと、エッチングレート等の所定のエッチング特性が得られない場合がある。
上記課題に対して、一側面では、本発明は、所定のエッチング特性を維持しつつ、アーキングを抑制することを目的とする。
上記課題を解決するために、一の態様によれば、処理容器内にガスと、第１の周波数の高周波電力と、該第１の周波数よりも低い第２の周波数の高周波電力とを供給し、浮遊電位の電極層の上層に形成されたシリコン含有膜をエッチングするエッチング方法であって、前記シリコン含有膜をエッチングしたパターンの底部が、前記電極層から所定の距離以下になると、連続波の前記第１の周波数の高周波電力と、デューティー比が２０％以下のパルス波の前記第２の周波数の高周波電力とを供給し、前記シリコン含有膜をエッチングする工程を含む、エッチング方法が提供される。
一の側面によれば、所定のエッチング特性を維持しつつ、アーキングを抑制することができる。
３Ｄ−ＮＡＮＤ構造の一例を説明するための図。 一実施形態に係る３Ｄ−ＮＡＮＤ構造によるアーキングの発生を説明するための図。 一実施形態に係るエッチング処理装置の構成の一例を示す図。 一実施形態に係る３Ｄ−ＮＡＮＤ構造のエッチングについて説明するための図。 一実施形態に係るエッチングにおけるバイアスパルスとアーキングとの関係の一例を示す図。 一実施形態に係るエッチング処理を説明するための図。 一実施形態に係るエッチング処理の一例を示すフローチャート。 一実施形態に係るエッチング処理の結果のパターンの一例を示す図。 一実施形態に係るバイアスパルスの効果を説明するための図。 一実施形態に係るエッチング特性の一例を示す図。
以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
［はじめに］
図１に示す３Ｄ−ＮＡＮＤフラッシュメモリ等のデバイスの製造には、プラズマを用いてシリコン酸化膜（ＳｉＯ２）４０とシリコン窒化膜（ＳｉＮ）５０との積層膜６０に複数のホールＨ（コンタクトホール）を形成するエッチング工程がある。このとき、積層膜６０及びシリコン酸化膜２０に対して、同時にエッチングが行われる。
図１（ａ）に示す従来の３Ｄ−ＮＡＮＤ型フラッシュメモリ構造では、メモリセル部と周辺回路は並列に配置されている。この場合、周辺回路の電極は接地され、シリコン基板である接地電位の導電層１０との間に電位差は生じない。
一方、図１（ｂ）に示す３Ｄ−ＮＡＮＤ型フラッシュメモリ構造では、デバイスの集積度を上げるために、周辺回路の上方にメモリセル部が配置される。この構造では、メモリセル部の電極層（以下、「浮遊電極３０」ともいう。）は、接地電位の導電層１０から離れた位置にあり、浮遊電位となる。
この状態で、積層膜６０及びシリコン酸化膜２０を同時にエッチングすると、図２に示すように、浮遊電極３０及び浮遊電極３１と導電層１０との間に電位差ΔＶが生じる。そうすると、浮遊電極３０や浮遊電極３１に電子シェーディング効果に起因するアーキングが生じる。
図２の下側にホールＨの底部周辺の拡大図を示ように、プラズマ中のイオンは、ホールＨのエッチングパターンに垂直に入射するのに対して、プラズマ中の電子はランダムな方向から入射する。以上から、電子シェーディング効果とは、積層膜６０上のマスク（カーボン膜８０）に遮断される狭いスペースからエッチングパターンの底部まで到達する電子（入射電子量）が減少する現象をいう。この結果、エッチングパターンの底部が正にチャージアップし、浮遊電極３０、３１と導電層（シリコン基板）１０との間に電位差が生じることでシェーディングダメージが起こる。シェーディングダメージとは、電子シェーディング効果に起因するウェハのアーキングをいう。アーキングが生じると、ウェハＷ上の周辺回路にダメージを与える場合がある。
そこで、本実施形態では、接地電位となる導電層のシリコン基板と対向する浮遊電位の電極層の上層に形成されたシリコン含有膜をエッチングする際に、アーキングの発生を抑制することが可能なエッチング方法を提案する。
以下の説明では、最初に、本実施形態に係るエッチング処理装置の全体構成を説明し、、その後、本実施形態に係るエッチング方法について説明する。
［エッチング処理装置の全体構成］
まず、本発明の一実施形態に係るエッチング処理装置１の全体構成について、図３を参照しながら説明する。ここでは、エッチング処理装置１の一例として容量結合型プラズマエッチング装置を挙げる。
本実施形態にかかるエッチング処理装置１は、特に半導体ウェハＷ（以下、「ウェハＷ」とも呼ぶ。）をエッチングする。
エッチング処理装置１は、例えばアルミニウム等の導電性材料からなる処理容器２と、処理容器２の内部にガスを供給するガス供給部１１とを有する。処理容器２は電気的に接地されている。処理容器２の内部には下部電極２１と、これに対向して平行に配置された上部電極２２とを有する。下部電極２１は、ウェハＷを載置する載置台としても機能する。
下部電極２１には、第１整合器３３を介して第１高周波電源３２が接続され、第２整合器３５を介して第２高周波電源３４が接続される。第１高周波電源３２は、２７ＭＨｚよりも高く、例えば１００ＭＨｚの周波数の高周波電力ＨＦ（プラズマ生成用の高周波電力）を下部電極２１に印加する。第２高周波電源３４は、１３ＭＨｚよりも低い、例えば３ＭＨｚの高周波電力ＬＦ（イオン引き込み用の高周波電力）を下部電極２１に印加する。第１高周波電力は、上部電極２２に印加してもよい。
第１整合器３３は、第１高周波電源３２の内部（または出力）インピーダンスに負荷インピーダンスを整合させる。第２整合器３５は、第２高周波電源３４の内部（または出力）インピーダンスに負荷インピーダンスを整合させる。
上部電極２２は、その周縁部を被覆するシールドリング４１を介して処理容器２の天井部に取り付けられている。上部電極２２には、ガスを拡散する拡散室５１と、ガス導入口４５とが形成されている。ガス供給部１１から出力されたガスは、ガス導入口４５を介して拡散室５１に供給され、拡散室５１にて拡散され、ガス流路５５を経てガス孔２８から下部電極２１と上部電極２２との間のプラズマ空間に供給される。このようにして上部電極２２は、ガスを供給するガスシャワーヘッドとしても機能する。
処理容器２の底面には排気口６１が形成されており、排気口６１に接続された排気装置６５によって処理容器２の内部が排気される。これによって、処理容器２の内部を所定の真空度に維持することができる。処理容器２の側壁には、ゲートバルブＧが設けられている。ゲートバルブＧは、処理容器２からウェハＷの搬入及び搬出を行う際に搬出入口を開閉する。
［制御部のハードウェア構成］
エッチング処理装置１には、装置全体の動作を制御する制御部１００が設けられている。制御部１００は、ＣＰＵ（Central Processing Unit）１０１、ＲＯＭ（Read Only Memory）１０２及びＲＡＭ（Random Access Memory）１０３を有している。
ＲＯＭ１０２には、制御部１００により実行される基本プログラム等が記憶されている。ＲＡＭ１０３には、レシピが格納されている。レシピにはプロセス条件（エッチング条件）に対するエッチング処理装置１の制御情報が設定されている。制御情報には、プロセス時間、圧力（ガスの排気）、高周波電力や電圧、各種ガス流量、チャンバ内温度（例えば、上部電極温度、処理容器２の側壁温度、ウェハの設定温度）等が含まれる。なお、レシピは、ハードディスクや半導体メモリに記憶されていてもよい。また、レシピは、ＣＤ−ＲＯＭ、ＤＶＤ等の可搬性のコンピュータにより読み取り可能な記憶媒体に収容された状態で、記憶領域の所定位置にセットするようにしてもよい。
ＣＰＵ１０１は、ＲＯＭ１０２に格納された基本プログラムに基づき、エッチング処理装置１の全体の制御を行う。ＣＰＵ１０１は、ＲＡＭ１０３に格納されたレシピの手順に従い、ウェハＷへのエッチング処理を制御する。
［エッチング時のアーキング数］
本実施形態では、浮遊電極が存在するデバイス構造において、浮遊電極上の絶縁膜のエッチング時に発生する電子シェーディングによるダメージを抑制する。浮遊電極が存在するデバイス構造の一例として、本実施形態では、３Ｄ−ＮＡＮＤ構造を例に挙げて説明する。しかしながら、本実施形態に係るエッチング方法を適用可能なデバイス構造は、３Ｄ−ＮＡＮＤ構造に限らず、接地電位となる導電層と対向する浮遊電位の電極層の上層に形成されたシリコン含有膜をエッチングする場合に適用可能である。
図４に示す３Ｄ−ＮＡＮＤ構造におけるエッチングでは、浮遊電極３１へのメインコンタクト（Main Contact）と、浮遊電極３０へのコンタクト（Channel）のホールＨのエッチングが一括して実行される。
このときに発生するアーキング数について、図５の実験結果の一例を参照しながら説明する。この実験では、図５（ａ）に示す膜構造において、エッチング対象膜であるシリコン酸化膜４０を、図５（ｂ）に示すように、下地膜のポリシリコンの浮遊電極３０までカーボン膜８０に形成されたマスクパターンにエッチングする。このとき、エッチングの途中でエッチング条件を切り替えず（Ｓｔｅｐ１のみ）、下記プロセス条件に基づき浮遊電極３０が露出するまでエッチングを続ける。
＜プロセス条件＞
圧力 ２０ｍＴ（２．６６６Ｐａ）
ガス種 Ｃ４Ｆ６ガス、ＣＯガス及びＯ２ガス
高周波電力ＨＦ ６００Ｗ（連続波） １００ＭＨｚ
高周波電力ＬＦ １１０００Ｗ（連続波、パルス波） ３ＭＨｚ
高周波電力ＬＦがパルス波の場合：パルス周波数 １０ｋＨｚ〜５０ｋＨｚ、Ｄｕｔｙ ５％〜９０％
なお、パルス周波数は、高周波電力を印加する際のオン／オフの繰り返しにおける、周期を示す。
このとき、シリコン基板である接地電位の導電層１０に対してシリコン酸化膜２０を挟んで上方に位置するポリシリコンの浮遊電極３０は浮遊電極であるため、エッチング処理中にアーキングが発生することがある。図５（ｃ）のグラフは、エッチング処理中に生じたアーキング数の一例である。横軸は、高周波電力ＬＦのＤｕｔｙ（デューティー）比である。縦軸は、高周波電力ＬＦのＤｕｔｙ比を変化させたときのアーキング数の変化を示す。アーキング数は、実験によりウェハＷに放電が生じた痕跡がある箇所の数である。
高周波電力ＨＦ及び高周波電力ＬＦが連続波（ＣＷ）のときのアーキング数「２０００」を参照値（ＣＷ ｒｅｆ．）とし、高周波電力ＬＦがパルス波の場合（以下、「バイアスパルス」ともいう。）のアーキング数と比較する。バイアスパルスのＤｕｔｙ比が５％〜９０％の範囲のいずれにおいても、高周波電力ＨＦ及び高周波電力ＬＦが連続波のときのアーキング数よりも少なくなっている。
許容されるアーキング数を約６００個（ターゲット）とすると、バイアスパルスのＤｕｔｙ比が２０％以下であれば、発生するアーキング数は許容範囲内となることがわかる。よって、図５（ｃ）のグラフから、高周波電力ＬＦをパルス波にして印加する場合、Ｄｕｔｙ比は５％〜２０％の範囲内が好ましいことがわかった。
図６（ａ）に示すように、エッチングが進むにつれ電子シェーディング効果によりエッチングパターンの底部に正電荷のイオンが溜まる。例えば、図６（ｂ）に示すように、エッチングパターンの底部が、ポリシリコンの浮遊電極３０から距離ｄよりも近付くと、浮遊電極３０と導電層１０との間に電位差ΔＶが生じ、アーキングが発生するとする。
本実施形態では、図５（ｃ）のグラフが示す結果を利用して、図６（ｃ）に示すように、エッチングパターンの底部が、浮遊電極３０から距離ｄの位置に到達すると、高周波電力ＬＦを連続波からパルス波に切り替え、バイアスパルスを用いたエッチングを行う。このようにして、高周波電力ＨＦ及び高周波電力ＬＦのいずれも連続波の高周波を印加する第１ステップ（Ｓｔｅｐ１）から、高周波電力ＨＦは連続波であって高周波電力はパルス波の高周波を印加する第２ステップ（Ｓｔｅｐ２）に切り替える。これによりアーキングを抑制可能なエッチング方法を実現できる。なお、バイアスパルスに切り替えるタイミングの指標である浮遊電極３０からの距離ｄは、実験により予め定められている。
［エッチング処理］
次に、本実施形態に係るエッチング処理について、図７を参照しながら説明する。図７は、一実施形態に係るエッチング処理の一例を示すフローチャートである。本エッチング処理は、図４に示す３Ｄ−ＮＡＮＤ構造が形成されたウェハＷに対するエッチング加工において適用される。本エッチング処理の制御は、制御部１００により行われる。
本処理が開始されると、制御部１００は、連続波（ＣＷ）の高周波電力ＨＦ及び連続波（ＣＷ）の高周波電力ＬＦを下部電極２１に印加する（ステップＳ１０）。また、制御部１００は、ＣＦ系ガスを含むガスを処理容器２内に供給する（ステップＳ１０）。本実施形態では、ＣＦ系ガスを含むガスの一例として、Ｃ４Ｆ６ガス、ＣＯガス及びＯ２ガスの混合ガスが処理容器２内に供給される。これにより、前記混合ガスからプラズマが生成される。
次に、制御部１００は、生成されたプラズマにより、図４に示す積層膜６０及びシリコン酸化膜２０を並行してエッチングする（ステップＳ１２：Ｓｔｅｐ１）。ステップＳ１２のエッチングのプロセス条件は、前記の＜プロセス条件：ＬＦ連続波の場合＞に記載した通りである。これによれば、Ｓｔｅｐ１のエッチングでは、高周波電力ＨＦと高周波電力ＬＦのいずれも連続波にすることで、イオンの引き込み力により高いエッチングレートでエッチングを促進することができる。
次に、制御部１００は、浮遊電極３０から所定の距離ｄになるまでエッチングしたかを判定する(ステップＳ１４)。制御部１００は、浮遊電極３０から所定の距離ｄになるまでステップＳ１２、Ｓ１４を繰り返す。
制御部１００は、浮遊電極３０から所定の距離ｄになるまでエッチングが進んだと判定すると、次に、制御部１００は、連続波（ＣＷ）の高周波電力ＨＦ及びＤｕｔｙ比が２０％以下のパルス波（バイアスパルス）の高周波電力ＬＦを下部電極２１に印加する（ステップＳ１６）。また、制御部１００は、ＣＦ系ガスを含むガスとして、引き続きＣ４Ｆ６ガス、ＣＯガス及びＯ２ガスの混合ガスを処理容器２内に供給する。なお、制御部１００は、ステップＳ１６において、Ｄｕｔｙ比が５％以上のバイアスパルスの高周波電力ＬＦを下部電極２１に印加することが好ましい。
次に、制御部１００は、生成されたプラズマにより、図４に示す積層膜６０及びシリコン酸化膜２０を引き続きエッチングする（ステップＳ１８：Ｓｔｅｐ２）。ステップＳ１８のエッチングのプロセス条件は、前記の＜プロセス条件：ＬＦパルス波の場合＞に記載した通りである。これによれば、切替後のＳｔｅｐ２のエッチングでは、高周波電力ＨＦを連続波にし、高周波電力ＬＦをパルス波にすることで、エッチングパターンの底部のチャージをキャンセルすることができる。
図９に示すように、高周波電力ＨＦ及び高周波電力ＬＦがオンの間にエッチングパターンの底部にチャージされた正の電荷（イオン）は、高周波電力ＬＦがオフの間にエッチングパターンの底部からプラズマに放出され、チャージキャンセルされる。この繰り返しにより、アーキングの発生を抑制できる。
次に、制御部１００は、浮遊電極３０までエッチングしたかを判定する(ステップＳ２０)。制御部１００は、浮遊電極３０までエッチングしていないと判定した場合、ステップＳ１８に戻り、Ｓｔｅｐ２のエッチングを続ける。ステップＳ２０において、制御部１００は、浮遊電極３０までエッチングしたと判定した場合、本処理を終了する。
本実施形態に係るエッチング方法では、ステップＳ１２のエッチングにおいていずれも連続波の高周波電力ＨＦ及び高周波電力ＬＦを印加することで、エッチングを促進する。これにより、図８（ｂ）及び図８（ｃ）にエッチング処理結果のパターンの一例を示すように、図８（ａ）に示す初期状態のカーボン膜８０のパターンにシリコン酸化膜４０がエッチングされる。図８では、シリコン酸化膜４０とシリコン窒化膜５０の積層膜６０の替わりに、シリコン酸化膜４０がエッチング対象膜となっている。
図８（ｂ）に示すとおり、連続波の高周波電力ＨＦ及び高周波電力ＬＦを印加することによってシリコン酸化膜４０の途中までエッチングした場合、アーキングは発生しなかった。このとき、浮遊電極３０からエッチングされたシリコン酸化膜４０の深さまでの距離が１４２ｎｍであった。続いて、図８（ｃ）に示すように、図８（ｂ）から引き続き、エッチングされたシリコン酸化膜４０の深さが浮遊電極３０まで到達し、浮遊電極３０が露出するまでエッチングした場合であり、この時、アーキングの発生が確認された。これは、連続波の高周波電力ＨＦ及び高周波電力ＬＦを印加した場合、エッチング中にエッチングパターンの底部のチャージをキャンセルすることができず、アーキングが発生し、シェーディングダメージが生じたものと考えられる。
このことから、ステップＳ１２のエッチングによって浮遊電極３０から所定の距離ｄ（図８（ｂ）では、１４２ｎｍ）までエッチングを行い、続いて、ステップＳ１２のエッチングからステップＳ１４に切り替え、Ｄｕｔｙ比が２０％以下のバイアスパルスの高周波電力ＬＦが下部電極２１に印加したエッチングを行うことによって、エッチング対象膜のパターンの底部のチャージをキャンセルし、アーキングを発生させずに（または、アーキング数をターゲットとなる個数以下にして）、エッチングを完了することができる。
エッチングレートとシェーディングダメージとはトレードオフの関係にある。例えば、図１０（ｂ）には、図１０（ａ）に示す構造の浮遊電極３０の上層に形成された積層膜６０をエッチングしたときの結果の一例を示す。
第１ステップ（Ｓｔｅｐ１）のエッチングにおいて、連続波の高周波電力ＨＦ及び連続波の高周波電力ＬＦを印加したときのシリコン酸化膜２０のエッチングレートは「５７２ｎｍ／ｍｉｎ」、カーボン膜８０に対するシリコン酸化膜２０のマスク選択比は「５．５」であった。
これに対して、第２ステップ（Ｓｔｅｐ２）のエッチングにおいて、連続波の高周波電力ＨＦ及び連続波の高周波電力ＬＦを印加したときのシリコン酸化膜２０のエッチングレートは「１０３ｎｍ／ｍｉｎ」、カーボン膜８０に対するシリコン酸化膜２０のマスク選択比は「２．９」といずれも低くなった。特にエッチングレートは第１ステップのエッチングレートの約１／５であった。しかしながら、このときのシェーディングダメージ(アーキング数)は、１５０であり、第１ステップのシェーディングダメージ(アーキング数：１７７９)の約１／１２であった。
以上から、第１ステップのエッチング時間に対する第２ステップのエッチング時間を長くする程、トータルのエッチングレートが下がり、エッチング特性が低下するため、アーキングが生じない最大限の深さまで第１ステップのエッチングを行うことが好ましい。つまり、浮遊電極からの距離を示す所定の距離ｄは、帯電しても十分な耐圧が保てる膜厚であって、アーキングが生じない最小限の距離に設定されることが好ましい。
本実施形態によれば、エッチング工程を第１ステップ及び第２ステップの２ステップに切り替えて実行し、第２ステップではＤｕｔｙ比が５％以上２０％以下のバイアスパルスの高周波電力ＬＦを印加する。これにより、エッチングパターンの底部のチャージをキャンセルしながらエッチングを行うことができる。この結果、エッチングレート等、所定のエッチング特性を維持しつつ、アーキングを抑制することができる。また、浮遊電極からの所定の距離をアーキングが生じない最小限の深さに設定し、浮遊電極からの所定の距離になったら、第１ステップから第２ステップに切り替える。これにより、エッチングレート及び選択比等のエッチング特性を所定の程度に維持しつつ、アーキングを抑えることができる。
［変形例］
以上、３Ｄ−ＮＡＮＤ構造の浮遊電極３０の上層に形成された積層膜６０をエッチングするエッチング方法について説明した。しかしながら、本実施形態に係るエッチング方法は、３Ｄ−ＮＡＮＤ構造に限定されず、接地電位となる導電層と対向する浮遊電位の電極層の上層に形成されたシリコン含有膜をエッチングする方法に適用することが好適である。つまり、本実施形態に係るエッチング方法は、絶縁膜の中に電気的にフローティングした電極がある構造において絶縁膜のエッチングに適用することが好ましい。
シリコン含有膜は、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮの積層膜の他、ＳｉＣ，ＳｉＣＮ、ＳｉＣＯ、ＳｉＯＣＨ等の炭素含有シリコン酸化膜や炭素含有シリコン窒化膜、炭素含有シリコン酸化膜と炭素含有シリコン窒化膜との積層膜であってもよい。
また、例えば、接地電位となる導電層としては、Ｐｏｌｙ−Ｓｉ（ポリシリコン）に限らず、シリコン（Ｓｉ）の単結晶やボロン等がドープされたシリコンであってもよい。
なお、マスクとして、本実施形態ではカーボン膜８０を例に挙げたが、これに限らず、Ｐｏｌｙ−Ｓｉ、Ｗ（タングステン）、ＴｉＮ、有機系のマスクであってもよい。
上記実施形態の第１ステップでは、連続波の高周波電力ＨＦと連続波の高周波電力ＬＦとを供給し、シリコン含有膜をエッチングした。しかしながら、これに限らず、第１ステップでは、連続波の高周波電力ＨＦと、Ｄｕｔｙ比が５０％以上のパルス波の高周波電力ＬＦとを供給し、シリコン含有膜をエッチングしてもよい。
また、上記実施形態では、高周波電力ＬＦがパルス波の場合、１０ｋＨｚ〜５０ｋＨｚの範囲のいずれかのパルス周波数の高周波電力ＬＦを印加したが、これに限らず、高周波電力ＬＦがパルス波の場合、そのパルス周波数は、０．１ｋＨｚ〜５０ｋＨｚの範囲であればよい。
以上、エッチング方法及びエッチング処理装置を上記実施形態により説明したが、本発明にかかるエッチング方法及びエッチング処理装置は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
本発明に係る基板処理装置は、Capacitively Coupled Plasma(CCP),Inductively Coupled Plasma(ICP),Radial Line Slot Antenna, Electron Cyclotron Resonance Plasma(ECR),Helicon Wave Plasma(HWP)のどのタイプでも適用可能である。
本明細書では、基板の一例として半導体ウェハＷを挙げて説明した。しかし、基板は、これに限らず、LCD(Liquid Crystal Display)、FPD(Flat Panel Display)に用いられる各種基板や、フォトマスク、ＣＤ基板、プリント基板等であっても良い。
１：エッチング処理装置
２：処理容器
１０：導電層（シリコン基板）
１１：ガス供給部
２０：シリコン酸化膜
２１：下部電極（載置台）
２２：上部電極
３０：浮遊電極
３２：第１高周波電源
３４：第２高周波電源
４０：シリコン酸化膜
４５：ガス導入口
５０：シリコン窒化膜
５１：拡散室
６０：積層膜
６５：排気装置
８０：カーボン膜
１００：制御部

Claims (6)

  1. 処理容器内にガスと、第１の周波数の高周波電力と、該第１の周波数よりも低い第２の周波数の高周波電力とを供給し、浮遊電位の電極層の上層に形成されたシリコン含有膜をエッチングするエッチング方法であって、
    前記シリコン含有膜をエッチングしたパターンの底部が、前記電極層から所定の距離以下になると、連続波の前記第１の周波数の高周波電力と、デューティー比が２０％以下のパルス波の前記第２の周波数の高周波電力とを供給し、前記シリコン含有膜をエッチングする工程を含む、エッチング方法。
  2. 前記シリコン含有膜をエッチングしたパターンの底部が、前記電極層から所定の距離よりも離れている間、連続波の前記第１の周波数の高周波電力と、連続波又はデューティー比が５０％以上のパルス波の前記第２の周波数の高周波電力とを供給し、前記シリコン含有膜をエッチングする工程を含む、
    請求項１に記載のエッチング方法。
  3. 前記シリコン含有膜をエッチングしたパターンの底部が、前記電極層から所定の距離以下になると、連続波の前記第１の周波数の高周波電力と、デューティー比が５％以上２０％以下のパルス波の前記第２の周波数の高周波電力とを供給する、
    請求項１又は２に記載のエッチング方法。
  4. 前記第２の周波数の高周波電力のパルス周波数は、０．１ｋＨｚ以上５０ｋＨｚ以下である、
    請求項１〜３のいずれか一項に記載のエッチング方法。
  5. 前記エッチング方法では、前記シリコン含有膜としてシリコン酸化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層膜、炭素含有シリコン酸化膜、炭素含有シリコン窒化膜、炭素含有シリコン酸化膜と炭素含有シリコン窒化膜との積層膜のいずれかをエッチングする、
    請求項１〜４のいずれか一項に記載のエッチング方法。
  6. 処理容器内にガスを供給するガス供給部と、第１の周波数の高周波電力と該第１の周波数よりも低い第２の周波数の高周波電力とを供給する電力供給部と、制御部と、を有し、接地電位となる導電層と対向する浮遊電位の電極層の上層に形成されたシリコン含有膜をエッチングするエッチング処理装置であって、
    前記制御部は、
    前記シリコン含有膜をエッチングしたパターンの底部が、前記電極層から所定の距離以下になると、連続波の前記第１の周波数の高周波電力と、デューティー比が２０％以下のパルス波の前記第２の周波数の高周波電力とを供給し、前記シリコン含有膜のエッチングを制御する、エッチング処理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022220224A1 (ja) * 2021-04-14 2022-10-20

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102633484B1 (ko) 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
CN111739795B (zh) * 2020-06-24 2023-08-18 北京北方华创微电子装备有限公司 刻蚀方法
TWI878602B (zh) * 2020-09-14 2025-04-01 日商東京威力科創股份有限公司 蝕刻處理方法及基板處理裝置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139077A (ja) * 1994-11-04 1996-05-31 Hitachi Ltd 表面処理方法および表面処理装置
JPH08241885A (ja) * 1995-03-06 1996-09-17 Hitachi Ltd 表面処理方法および表面処理装置
JP2002184869A (ja) * 2001-12-03 2002-06-28 Toshiba Corp 半導体記憶装置
JP2002532899A (ja) * 1998-12-17 2002-10-02 ラム リサーチ コーポレイション 損傷の少ないトランジスタデバイスを達成する高密度プラズマエッチング装置の稼働方法
JP2010272649A (ja) * 2009-05-20 2010-12-02 Panasonic Corp 半導体装置及びその製造方法
JP2013033856A (ja) * 2011-08-02 2013-02-14 Tokyo Electron Ltd プラズマエッチング方法
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209126A (ja) * 1997-01-23 1998-08-07 Hitachi Ltd プラズマエッチング装置
JP5014166B2 (ja) * 2007-02-13 2012-08-29 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
US9373521B2 (en) * 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
JP2012077983A (ja) 2010-09-30 2012-04-19 Daikin Industries Ltd 冷凍回路
US8598040B2 (en) 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
JP6096470B2 (ja) 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6180824B2 (ja) * 2013-07-02 2017-08-16 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6320248B2 (ja) * 2014-03-04 2018-05-09 東京エレクトロン株式会社 プラズマエッチング方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
JP6516603B2 (ja) * 2015-04-30 2019-05-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP6504989B2 (ja) 2015-05-14 2019-04-24 東京エレクトロン株式会社 エッチング方法
JP6604833B2 (ja) * 2015-12-03 2019-11-13 東京エレクトロン株式会社 プラズマエッチング方法
JP6498152B2 (ja) * 2015-12-18 2019-04-10 東京エレクトロン株式会社 エッチング方法
KR20180019906A (ko) * 2016-08-17 2018-02-27 삼성전자주식회사 플라즈마 식각장비 및 이를 이용한 반도체 소자의 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139077A (ja) * 1994-11-04 1996-05-31 Hitachi Ltd 表面処理方法および表面処理装置
JPH08241885A (ja) * 1995-03-06 1996-09-17 Hitachi Ltd 表面処理方法および表面処理装置
JP2002532899A (ja) * 1998-12-17 2002-10-02 ラム リサーチ コーポレイション 損傷の少ないトランジスタデバイスを達成する高密度プラズマエッチング装置の稼働方法
JP2002184869A (ja) * 2001-12-03 2002-06-28 Toshiba Corp 半導体記憶装置
JP2010272649A (ja) * 2009-05-20 2010-12-02 Panasonic Corp 半導体装置及びその製造方法
JP2013033856A (ja) * 2011-08-02 2013-02-14 Tokyo Electron Ltd プラズマエッチング方法
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022220224A1 (ja) * 2021-04-14 2022-10-20
WO2022220224A1 (ja) * 2021-04-14 2022-10-20 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP7650349B2 (ja) 2021-04-14 2025-03-24 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

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