JP2018509362A - 単結晶ｉｉｉａ族窒化物層を備える半導体ウェハ - Google Patents

Abstract

本発明は、本質的にシリコンからなる単結晶基板ウェハ（１）を備える半導体ウェハ（１０）に関する。単結晶基板ウェハ（１）は、その上面の上にチップ（３）を有するように構造化され、チップ（３）のそれぞれは、所定の順序でＩＩＩＢ族ケイ化物層（５）とＩＩＩＢ族窒化物層（６）とで覆われ、ＩＩＩＢ族窒化物層（６）は、単結晶ＩＩＩＡ族窒化物層（７，８）、特にＩｎ_xＡｌ_zＧａ_1-(x+z)Ｎ層（０≦ｘ，ｚ，（ｘ＋ｚ）≦１）で覆われる。

Description

本発明の分野
本発明は、本質的にシリコンからなる単結晶基板ウェハと、単結晶の主にＩＩＩＡ族（ＩＵＰＡＣ１３族、ホウ素族元素）の窒化物層、特にＩｎ_xＡｌ_zＧａ_1-(x+z)Ｎ層（０≦ｘ，ｚ，（ｘ＋ｚ）≦１）とを備える、半導体ウェハに関する。

本発明の背景
単結晶窒化ガリウム（ＧａＮ）は、高出力および高周波用途のための発光ダイオード（ＬＥＤ）および電界効果トランジスタ（ＦＥＴ）を製造するための基板として、ますます重要になっている。基板の表面積は、製造プロセスの生産性の、したがってＬＥＤまたはＦＥＴのコストの重要な問題である。高品質ＧａＮエピ層の堆積は、本来のまたは密接に適合する基板の利用可能性によって妨げられる。

現在、３００ｍｍまで、またはさらに４５０ｍｍまでの直径を有する単結晶シリコン基板が、高い結晶性および高い表面品質で現在入手可能であるため、ＧａＮのエピタキシャル成長のための基板として単結晶シリコンを使用するために、努力がなされている。しかしながら、ＧａＮ（０００１）とＳｉ（１１１）との間の１７％の大きな格子不整合、および２つの材料の熱膨張係数（ＴＥＣ）の大きな差のために、高品質ＧａＮ層はシリコン（Ｓｉ）上に直接成長することができない。格子の大きな差および熱的不一致は、多数の欠陥、膜中の高い機械的応力、ウェハの反り、さらには成長したＩＩＩＡ族窒化膜の割れおよび剥離をもたらす。

この理由で、エピタキシャル成長ＧａＮ層の品質を向上させるために、多くの種類の中間層またはバッファ層が提案されている。

Ｓｉ上にＧａＮを成長させるために主に使用される方法の一つは、シード層としてＡｌＮに続けて歪みを低減するために設計されたバッファ層を堆積することである。別処理（ex-situ）によるＳｉＯ₂または同時処理（in-situ）によるＳｉＮなどの、追加のマスキング層を用いたエピタキシャルラテラル成長（ＥＬＯ）またはペンデオエピタキシアプローチは、貫通転位を低減するための周知技術である。しかしながら、成長中のＧａＮ膜に圧縮歪みを保持することは、これらの技術を用いる上で非常に困難である。

Ｍ．Ｍｏｒａｍら、Ｊ．Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ３０８（２００７）、３０２−３０８は、ＧａＮエピタキシの基礎として、エピタキシャル（１１１）配向スカンジウム窒化物（ＳｃＮ）バッファ層の使用を教示する。５０〜４５０ｎｍの範囲の厚さを有するＳｃＮ層は、窒素前駆体としてアンモニアを有するガスソース分子線エピタキシー（ＧＳ−ＭＢＥ）を用いて、ｎ型Ｓｉ（１１１）ウェハ上に成長された。ＧａＮ層は、１００Ｔｏｒｒで動作するトーマス・スワン（Thomas Swan）近接結合シャワーヘッドＭＯＶＰＥリアクタを使用して、ＳｃＮ／Ｓｉ（１１１）テンプレート上に成長された。ＧａＮ成長の準備で、使用する各テンプレートは、ＳｃＮ層の表面からのあらゆる自然酸化物を除去するために、１０ｓｌｍ（標準リットル／分）のアンモニア（ＮＨ₃）および１０ｓｌｍの水素（Ｈ₂）の流量下で１Ｋ／ｓの速度で成長温度に加熱された。ＳｃＮバッファ層は粗く、欠陥だらけであった。ＧａＮは、転位のない島の形態でＳｃＮ表面上に成長した。ＧａＮの成長温度を変化させることにより、ＧａＮの島は、滑らかなＧａＮ膜を得るために合体させることができた。しかし、同時に、ＧａＮ層の表面上の貫通転位の密度が５×１０^９ｃｍ^−２まで、かなり増加した。

Ｗ．Ｃ．Ｌｅｅら、Ｊ．Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ３１１（２００９）、２００６−２００９は、ＧａＮエピタキシーのためのテンプレートとして、単結晶酸化スカンジウム（Ｓｃ₂Ｏ₃）を開示する。Ｓｃ₂Ｏ₃膜は、高純度粉末充填焼結のＳｃ₂Ｏ₃酸化物源からの電子ビーム蒸着を用いて堆積された。複数の単層のアルミニウム（Ａｌ）が分子線エピタキシー（ＭＢＥ）を用いてＳｃ₂Ｏ₃表面上に堆積され、続いて薄い窒化アルミニウム（ＡｌＮ）層を形成するために、窒化のために窒素プラズマに曝した。この層の上にＧａＮは堆積された。ＡｌＮを成長させるための基板温度は、最初は約６４５℃であり、７２０℃に上げられ、ＧａＮ成長の残りの部分のためにも使用された。この方法は、Ｓｃ₂Ｏ₃バッファ中の高い欠陥密度、および制限されたＧａＮ層の品質をもたらす。転位は、１０^１０ｃｍ^−３の範囲の密度で生じた。転位は、Ｓｃ₂Ｏ₃／Ｓｉ界面から始まり、層全体に伝播した。

ＥＰ２７７９２１３Ａ１は、本質的にシリコンからなる単結晶基板ウェハを備え、（１１１）面配向を有する半導体ウェハと、（１１１）面配向を有するＳｃ₂Ｏ₃の単結晶層と、（１１１）面配向を有するＳｃＮの単結晶層と、（０００１）面配向を有する０≦ｚ≦１のＡｌ_zＧａ_1-zＮの単結晶層とを開示する。

別の方法は、線欠陥とウェハの反りの両方を低減するための、パターニングされたＳｉ基板上への堆積である。Ｄ．Ｗａｎｇら、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．９７、０５６１０３（２００５）「金属有機化学気相成長法によるパターン化Ｓｉ（１１１）上に成長させたＧａＮ膜の応力分布のマイクロラマン散乱の研究」（ＣＶＤ）は、ＡｌＮを研究し、次いで、Ｓｉ基板上に、３．５μｍの高さかつ異なる横方向寸法（１〜２００μｍ）を有する正方形および矩形のストライプの配列上にＧａＮを直接堆積させた。

解決すべき課題
本発明の目的は、シリコン基板上に成長した低減された欠陥密度を有する単結晶質のＩＩＩＡ族窒化物層を提供することである。

本発明の概要
本発明の主題は、独立請求項による半導体ウェハおよびこのような半導体ウェハの製造方法である。

半導体ウェハは、本質的にシリコン、好ましくはＳｉ（１１１）またはＳｉ（００１）ウェハからなる単結晶基板ウェハを備える。単結晶基板ウェハは、その上面に多数の単結晶シリコンチップを有するように構成され、単結晶シリコンチップは互いに離間する。各単結晶シリコンチップは、所定の順序で、ＩＩＩＢ族窒化物パッドまたは合体ＩＩＩＢ窒化膜を生成するＩＩＩＢ族ケイ化物層およびＩＩＩＢ族窒化物層で覆われる。ここで、ＩＩＩＢ族は、ＩＵＰＡＣ３族、スカンジウム族特にスカンジウム（Ｓｃ）とイットリウム（Ｙ）を意味する。ＩＩＩＢ族ケイ化物層は閉鎖層であり、好ましくはＹ_1-zＳｃ_zＳｉ_x（０≦ｚ≦１）からなる。好ましくは、ＩＩＩＢ族ケイ化物層は５ｎｍ以上の厚さを有する。ＩＩＩＢ窒化物層は、好ましくは、ＳｃＮまたはＹＮの単一層、またはＹＮおよびＳｃＮの二重層（ＹＮ／ＳｃＮまたはＳｃＮ／ＹＮ）、またはＹ_1-xＳｃ_xＮ（０≦ｘ≦１）層の複数の混合（異なる化学量論の） または傾斜層である。最後に、特にＩｎ_xＡｌ_zＧａ_1-(x+z)Ｎ（０≦ｘ，ｚ，（ｘ＋ｚ）≦１）の単結晶質ＩＩＩＡ族窒化物層が、ＩＩＩＢ族窒化物パッドまたは膜上に成長する。ＩＩＩＡ族窒化物層は、合体した膜であってもよいし、たとえば、（ナノ）ロッド、ブロック、チップまたはピラミッドを配列した構造化された層であってもよい。

本発明では、ナノヘテロエピタキシ技術（ある半導体の、別の半導体上への単結晶成長）を用いて、「ナノチップ」が生成されるような方法で基板ウェハを構造化することによって、従来技術の問題は対処される。「ナノチップ」は、すなわち、薄い針状のＳｉ構造であり、たとえば、互いに特定の中心間距離（周期）（１００ｎｍ〜１０μｍ）を有する、数ｎｍ〜１０μｍ底幅および１００ｎｍ〜５０μｍの高さの構造である。

次に、ナノチップの最上部が、ＳｉからＩＩＩＢ族ケイ化物、好ましくはＳｃＳｉ_xまたはＹＳｉ_xに変換され、その後の層のエピタキシャル関係を維持し、続いてエピタキシャルＩＩＩＢ族窒化物、好ましくはＳｃＮ、特に好ましくはＳｃＮ（１１１）を堆積する。最後に、ＩＩＩＡ族窒化物がＩＩＩＢ族窒化物の上面の上に堆積される。ＩＩＩＢ族窒化物パッド上に合体されたＩＩＩＡ族窒化膜の場合、ＩＩＩＢ族窒化物パッドと合体されたＩＩＩＡ族窒化膜との接触面積は、合体したＩＩＩＡ族窒化膜の５０％以下である。

本発明の好ましい実施形態によれば、ＩＩＩＢ族ケイ化物層の厚さは５０ｎｍ以下である。

本発明の好ましい実施形態によれば、ＩＩＩＢ族窒化物は、ＩＩＩＢ族ケイ化物表面、好ましくはＳｃＳｉ_x表面またはＹＳｉ_x表面、特に好ましくはＳｃＳｉ_x（０００１）面またはＹＳｉ_x（０００１）面の同時処理（in-situ）窒化によって、またはＭＥＢ技術によって、ＩＩＩＢ族ケイ化物の上面の上に堆積される。

本発明は、Ｓｉナノチップが歪みの一部を弾性的に吸収する可能性に起因する機械的歪みの問題に対処する。エピ層の弾性変形による歪の吸収は、ＳｉとＩＩＩＡ族窒化物層との間の３Ｄボイドネットワークの体積に依存する。最適化された構造は、応力を解放し、堆積温度からの冷却時にＩＩＩＡ族窒化物層の割れを回避する。

本発明は、中間層の形成によって格子不整合に対処する。好ましくは、ＳｉナノチップのＩＩＩＢ族ケイ化物被覆は六方晶のＹ_1-zＳｃ_zＳｉ_x（０００１）（０≦ｚ≦１）であり、Ｓｉ（１１１）に対する格子不整合は−４．７％である。好ましい実施形態によれば、ＩＩＩＢ族ケイ化物被覆上面の上のＩＩＩＢ族窒化物は、わずか０．１％のＧａＮとの格子不一致を有する、エピタキシャルＳｃＮ（１１１）である。その結果、たとえば堆積したＩＩＩＡ族窒化物層から作製されるデバイスの動作に有害であり得る不具合および貫通転位のような、拡張欠陥の形成が抑制される。Ｓｉ上のＩＩＩＡ族窒化膜の堆積の従来の方法では、Ｓｉと窒化膜界面でのＳｉＮ形成がエピタキシャル関係の問題を引き起こし得る。しかしながら、本発明はＳｉＮの形成を回避する。

Ｃ．Ｎｏｒｅｎｂｅｒｇｅｒら、Ｓｕｒｆ． Ｓｃｉｄ． ６００、４１２６（２００６）「ＳＴＭ、ＡＦＭ、および電子回折法により調査された、Ｓｉ（１１１）上に成長したスカンジウムケイ化物の表面構造」は、異なる温度でのＳｉ（１１１）上のＳｃＳｉの形成を研究し、スカンジウムケイ化物層が９００〜９２０℃で成長する場合、Ｓｉ（１１１）面に平行な（１１０）面および（１０１）面を有する六方晶ＳｃＳｉ₂からなることを明らかにした。この刊行物の紹介では、六方晶ＳｃＳｉ₂のいくつかの単層が、Ｓｉ（１１１）上にＳｃＮを成長させるときに可能な界面層としても研究されており、これは、Ｓｉ（１１１）上のＧａＮの成長のための有望なバッファ層である。

本発明の半導体ウェハは、高出力および高周波用途のための発光素子（レーザダイオードまたはＬＥＤなど）、および電界効果トランジスタ（ＦＥＴ）を製造するための基板として有利に使用することができる。発光構造の光抽出効率およびパワートランジスタ構造の電気絶縁破壊電圧は、従来のシリコン上ＧａＮ法（GaN on Silicon approach）よりも本発明の半導体ウェハの上面にそれぞれの構造を作製することによって改善されることができる。

発明の半導体ウェハは、微細構造プリントにも、有利に用いられることができる。これは、ＧａＮの優れて規定されたパッチは、チップから別の基板への分離工程によって容易に伝達されることができるからである。

本発明のさらなる利点および実施形態は、明細書および添付の図面から明らかになるであろう。

前述された特徴および以下にさらに説明される特徴は、本発明の範囲から逸脱することなく、それぞれ示された組み合わせだけでなく、さらなる組合せまたは単独でも使用可能であることに留意されるべきである。

シリコンナノチップを有するシリコンウェハを製造するための好ましい工程を概略的に示す図である。 シリコンナノチップの珪化のための好ましい工程と、珪化ナノチップ上にＩＩＩＢ族窒化物としてＳｃＮを堆積させてＳｃＮパッドを生産するための異なる可能性を模式的に示す図である。 ＳｃＮパッド上のＧａＮ層として合体膜を堆積させるための好ましい工程を概略的に示す図である。 ＳｃＮパッド上のＧａＮ層としてナノロッドを堆積するための好ましい工程を概略的に示す図である。

本発明の詳細な説明および好ましい実施形態
図面に、本質的にシリコンからなる単結晶基板ウェハと、ＩＩＩＡ族窒化物層として単結晶ＧａＮ層とを備える、本発明による半導体ウェハを製造するための好ましい実施形態が示される。

本発明の範囲内で、Ｓｉナノチップ法（可撓性シード領域を提供し、これにより一つの重要な核のみからの成長によって、Ｓｉ上の逆位相分域（ＡＤＰ、antiphase domain）を含まないＩＩＩＡ族窒化物成長の機会を提供するための方法）は、古典的なＡｌＮ／ＡｌＧａＮ／ＧａＮ法を用いることなく、革新的な層の積層体と組み合わされる。

図面に示され、以下により詳細に説明される本発明の好ましい実施形態によれば、以下のような層の積層体はＳｉナノチップ上に構築される。

１）Ｙ_1-zＳｃ_zＳｉ_x（０≦ｚ≦１）の好ましい実施形態としてのＳｃＳｉ_x、次にＩＩＩＢ族ケイ化物の好ましい実施形態として：ＳｉとのＧａＮの反応を回避するための、Ｓｉナノチップのエピタキシャル珪化（金属−Ｓｉ合金（ケイ化物）の形成をもたらす、アニーリング（焼結）プロセス）。

２）Ｙ_1-xＳｃ_xＮ（０≦ｘ≦１）の好ましい実施形態としてのＳｃＮ、次にＩＩＩＢ族窒化物の好ましい実施形態として：ゼロ格子不整合成長テンプレートを有するための、エピタキシャルＳｃＮ成長
３）Ｉｎ_xＡｌ_zＧａ_1-(x+z)Ｎ層（０≦ｘ，ｚ，（ｘ＋ｚ）≦１）の好ましい実施形態としてのＧａＮ、ＩＩＩＡ族窒化物の好ましい実施形態として：たとえばＥＬＯによる機能的なＧａＮのパッチ
これにより、結果として得られる好ましいヘテロ構造は、Ｓｉ／ＳｃＳｉｘ／ＳｃＮ／ＧａＮによって与えられる。ＩＩＩＢ族の化学的性質は、本明細書で議論される化合物の安定性のための良い指針を提供するＡｌの化学的性質と同様に作用することが留意される。

図１を参照すると、第一工程では、本質的に単結晶シリコンからなる単結晶基板ウェハ１が提供される。単結晶基板ウェハ１は、好ましくは９０％〜１００％ケイ素からなり、より好ましくは９８％〜１００％ケイ素からなる。基板ウェハ１は、シリコン技術の分野で一般的に知られる通常のドーパントまたは不純物を含むことができる。たとえば、基板ウェハ１は、Ｓｉ（１１１）の結晶面配向を有する。基板ウェハ１は、１００ｍｍ〜４５０ｍｍの直径を有し得る。基板ウェハの表面は、好ましくは研磨される。

基板ウェハ１は、好ましくは、高品質のシリコン表面を得るために高温でアニールされる。アニール温度は６００〜１２５０℃の間である。アニーリングは、真空中または減圧下、好ましくは水素雰囲気下で、３０秒〜３０分間、好ましくは１〜１０分間行なわれ得る。

第二工程では、シリコン基板層１の上面の上にナノチップ２が形成される。従来技術では、ナノチップを形成するための異なる技術が知られる。異なる技術は、たとえば、フォトリソグラフィーによってチップを規定し、エッチング、特に異方性ウェットエッチング等の化学的および／または機械的プロセスによってＳｉを除去することによるものである。ナノチップの高さＨ、ベースの幅Ｗおよび周期Ｐは、リソグラフィおよびエッチングプロセスによって制御されることができる。

高さＨは１００ｎｍ〜５０μｍの範囲内で効果的であり、ナノチップの基部における幅Ｗは数ｎｍ〜１０μｍの範囲内で効果的であり、周期Ｐは１００ｎｍ〜１０μｍ範囲内で効果的である。ナノチップの最大幅比（基部での幅：上部での幅）は、好ましくは１０００：１であり、最大アスペクト比（高さ：ベースでの幅）は１：１である。

第三工程では、示された例のアモルファスＳｉＯ₂における成長マスク３がシリコン基板ウェハ１上に堆積される。異なる材料、たとえばＳｉＮを使用することもできる。

最後に、ナノチップの上端上のＳｉ領域は露出され、その後のケイ化工程のための基礎を形成する。これは以下のように行なわれる。

ａ）たとえば、化学的機械的平坦化（ＣＭＰ）プロセスの持続時間による研磨工程によって
ｂ）たとえばフッ化水素酸（ＨＦ）を用いた（ウェット）エッチング工程によって、または
ｃ）たとえば水酸化カリウム（ＫＯＨ）を用いた異方性（ウェット）エッチング工程によって
ｂ）およびｃ）に示されるような覆われていない先端を有すると、ＧａＮ層の転位の偏向をもたらし、したがってより良い品質を提供し得る。実施例a）およびb）はより平坦な表面をもたらすが、実施例c）はＳｉＯ₂のくぼみに埋め込まれたＳｉチップを有する粗い表面をもたらす。ｂ）およびｃ）はたわみによる転位低減の利点を提供する。ａ）およびｂ）は、平面成長を提供するため有利である。ｃ）は、潜在的な粗い表面または３Ｄ成長のために、特定の用途にとって望ましい可能性がある。

図２に、本発明の好ましい実施形態によるさらなる工程が示される。示された工程は、図２の第一の線の中央に示される、図１の実施例ａ）によるシリコンナノチップを有するシリコンウェハ上で行なわれる。

第一工程では、薄いスカンジウム（および／または、別の図示しない実施形態ではイットリウム）層４が、清浄化されたパターン形成されたシリコンチップ領域の全面に堆積される。あるいは、＜１１１＞ファセットにされたＳｉチップを得るために、ＫＯＨエッチングが適用されてもよい。

第二工程では、Ｓｉチップの上面にＩＩＩＢ族ケイ化物としてＹ_1-zＳｃ_zＳｉ_x（０≦ｚ≦１）の好ましい実施形態としてＳｃＳｉ_x５を形成するために、より高い温度が適用される（図２の第一列の左側に示される）。好ましくは、ＳｃＳｉ_xパッド５は（０００１）配向を有する。Ｔｉは周期律システムにおいてＳｃに隣接し、低抵抗接触のためのＴｉＳｉ_xプロセスはＳｉマイクロエレクトロニクスにおいて十分に確立されていることが留意されるべきである。

ＩＩＩＢ族ケイ化物は小さな格子不整合とその結晶構造の変化を示すため、薄いＩＩＩＢ族金属層を堆積させ、アニールすることにより、Ｓｉ（００１）およびＳｉ（１１１）上にエピタキシャルＩＩＩＢ族ケイ化物を成長させることが可能となった（Ｃ．Ｎｏｒｅｂｕｒｇｅｒら、同書にＢａｐｔｉｓｔら、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．６４，３１１（１９９０）；Ｒｏｇｅｒｏら、Ｐｈｙｓ．Ｒｅｖ．Ｂ６６、２３５４２１（２００２）を参照。）。ＡＦＭ、ＳＴＭおよびＬＥＥＤの研究によって、ＳｃＳｉ_xはＳｉ（１１１）上に４．７８％の格子不整合を有する六方晶（０００１）構造で形成されることができることが示される。アニーリング温度（４５０℃〜９２０℃）に応じて、２００ｎｍまでのテラス幅を有する異なるＳｃＳｉ_x表面再構成が達成された。したがって、エピタキシャル単一ドメインＳｃＳｉ_x膜は、十分に小さいＳｉナノチップ上で形成される。このような詳細な表面科学研究はＳｉ（００１）については知られていないが、ＸＲＤの結果は、５００℃で斜方晶ＳｃＳｉ構造を、９００℃で六方晶ＳｃＳｉ１．７構造を示し、これはＳｉ上のＳｃ（１１１）の挙動と非常に類似するということが留意されるべきである。

さらなる工程（第二列の左側に示される）では、残留Ｓｃ金属が塩酸（ＨＣｌ）エッチングによってＳｉＯ₂領域から除去され、結果としてＳｃＳｉ_xパッド５は依然としてＳｉＯ₂に埋め込まれる（実施例ａ））。

任意選択的に、歪みを低減するために、さらにＨＦエッチング工程が適用されて、ＳｃＳｉ_xパッド５を完全に露出することができ（実施例ｂ））、またはＳｉＯ₂をほぼ完全に除去することさえできる（実施例ｃ））。

以下では、島状ＳｃＮ６は、たとえばＭＢＥプロセスまたはＣＶＤプロセスによって、ＩＩＩＢ族窒化物としてＹ_1-xＳｃ_xＮ（０≦ｘ≦１）の好ましい実施形態としてエピタキシャルＳｃＳｉ_x不動態化表面（３列目に示す）上に堆積させる。好ましくは、島状ＳｃＮ６は（１１１）配向を有する。

（０００１）ＳｃＳｉ_x表面の同時処理（in-situ）窒化は、数ｎｍ（最大１０ｎｍ）の厚さのＳｃＮ（１１１）層を提供する。薄い層が、材料の顕著な粗面化傾向のために好ましい。窒化は、ＮＨ₃ガス、もしくは電子サイクロトロン共鳴（ＥＣＲ）または高周波（ｒｆ）窒素プラズマ源等の多くのプラズマ源のいずれかを用いて行なわれる。

ＳｃＮ（１１１）エピタキシーは、ＭＢＥ技術を用いてＳｃＳｉ_x上に成長させることもできる（たとえば、Ｍ．Ｍｏｒａｍら、Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ ３０８、３０２（２００７）参照）。この技術は、より厚いＳｃＮ膜が要求される場合に、特に選択されるものである。

形態（ファセット等）およびサイズ（合体された膜までの数ミクロンの小さな島）は、ＥＬＯパラメータによって制御されることができる。

これらのＳｉ／ＳｃＳｉ_x／ＳｃＮピラー構造は、ＩＩＩＡ族窒化物構造の低歪みおよび低欠陥成長のための理想的な核生成サイトを表す。

Ｓｉウェハ上のＳｉナノチップのようなナノパターン化されたＳｉ基板では、エピタキシャル膜と基板との間の格子不整合歪みが基板内に蓄積されるだけでなく、より平坦なバルクＳｉ基板の場合で必然的であるように、成長するエピタキシャル膜とナノパターン化されたＳｉチップとの間に分散されることが可能になる。このいわゆるコンプライアンス効果は、Ｓｉ上の格子不整合半導体間の密着した、唯一の弾性的に緩和された界面の形成に有利となるために有益である。言い換えれば、エピタキシャル膜における塑性緩和の開始のためのいわゆる臨界厚さは、最も好都合な条件で無限にまで、実質的に遅れる。

ＳｃＮの形成後、最終的な任意の工程（４列目に示す）において、ＳｉＯ₂がテンプレートからＨＦの化学的性質を用いてエッチングで除去され、ＧａＮを堆積することができる。しかしながら、薄いＳｉＯ₂層（＜１０ｎｍの厚さ）は、意図的にナノチップの側壁の間かつナノチューブの側壁上に残され、３列目の右側に示されているように、３Ｄボイドネットワークを形成するために役立つこれらの薄いＳｉＯ₂層上のさらなるＧａＮ堆積を保護することができる。

図３および図４を参照すると、次のステップでは、ＩＩＩＡ族窒化物であってＩｎ_xＡｌ_zＧａ_1-(x+z)Ｎ（０≦ｘ，ｚ，（ｘ＋ｚ）≦１）の好ましい実施形態として、ＧａＮが島状ＳｃＮ上に堆積され、本発明の好ましい実施形態による半導体ウェハ１０を製造する。合体されたＧａＮ膜７またはＧａＮナノロッド８（好ましくは最大１０μｍの数ナノメートルの直径；好ましくは数百ナノメートル〜１０μｍの間の高さ）は、堆積プロセスパラメータによって制御される島状ＳｃＮ６上に形成されることができる。

上述のように、Ｓｉ上の高品質ＧａＮエピ層の成長は困難である。〜−１７％の面内格子不整合による貫通転位の高密度、ならびに５５％以上のＧａＮとＳｉとの間の熱膨張係数（ＣＴＥ）の不一致による深刻なウェハ反りおよび層割れは、主要な課題である。加えて、Ｓｉは、層品質およびウェハ反りを低下させる高温で、衝突するＧａおよびＮＨ₃と大量に反応する。これらの問題を克服するためには、通常、ＡＩＮシード層およびＡＩＧａＮバッファ層が使用される。古典的なアプローチとは異なり、本発明によれば、Ｓｉの成長領域は、ＩＩＩＢ族Ｓｉ_xに続いてＩＩＩＢ族Ｎで覆われる。Ｓｉ上のＩＩＩＡ族窒化膜堆積の従来の方法では、Ｓｉおよび窒化膜界面におけるＳｉＮ形成がエピタキシャル関係の問題を引き起こし得る。しかしながら、ケイ化プロセスはＳｉＮの形成を回避する。ナノチップ間のピッチおよび高さの適切な設計は、ナノチップ間の覆われていない領域内の反応種の分散を制限することができる。本質的に、ナノチップの狭いピッチ（Ｐ＞３μｍ）およびより長いサイズ（Ｈ＞３μｍ）は、構造底面および側壁上での核生成を回避する（Ｍ．Ａｌｉら、Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ ３１５、１８８（２０１１）を参照）。

ＧａＮの＜１０−１１＞ファセットよりも＜０００１＞ファセットのより速い成長は、パターン形成された基板上の周知のピラミッド構造の形成をもたらす（たとえば、Ｓｔｒｉｔｔｍａｔｔｅｒら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７８、７２７（２００１）；Ｓ．Ｔａｎａｋａら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７９、９５５（２００１））。しかしながら、成長速度異方性のために、横方向または縦方向の伸長は、Ｖ−ＩＩＩＡ族比率（ＮＨ₃およびＭＯ前駆体の流れ）、成長温度および圧力を調節することによって制御されることができる。横方向成長は、増加されたＶ−ＩＩＩＡ族比および高い成長温度で促進されることができる。合体されたＧａＮ膜７（図３）またはナノロッド構造８（図４）は、さらなるデバイス構造のためのテンプレートとして形成されることができる。ＧａＮ膜またはナノロッド構造は、ＩＩＩＡ族元素（Ａｌ、ＧａおよびＩｎ）の組合せを有する構造からなってもよい。

Ｓｉエピウェハ上のＧａＮのウェハ反り問題を解決し、ＧａＮエピ層の貫通転位密度を低減するための本発明の一つの概念は、Ｓｉ基板とＩＩＩＡ族層との間の接触面積が１００％未満、好ましくは成長された膜の５０％以下である、ナノヘテロエピタキシを使用することである。ＩＩＩＢ族Ｓｉ_xおよびＩＩＩＢ族Ｎの薄い構造は、ＳｉとＩＩＩＡ族窒化膜と間の接触領域上に形成されて、格子不整合を低減する。これに対して、３Ｄボイドネットワークは、非接触領域に埋め込まれて、Ｓｉと窒化膜との間の熱膨張係数の不一致から添加される歪みを吸収する。

ＩＩＩＡ族窒化物エピのための成長表面のサイズと分散は、効率的な歪み管理および転位低減の要件を満たすために、広範囲において調整されることができる。ナノチップテンプレート構造を設計することおよびＩＩＩＡ族窒化物のおよび成長最適化によって、合体されたＩＩＩＡ族窒化膜またはナノロッド構造を成長させることが可能である。

Claims (16)

1. 本質的にシリコンからなる単結晶基板ウェハ（１）を備える半導体ウェハ（１０）であって、
   前記単結晶基板ウェハ（１）はその上面にチップ（３）を有するように構成され、
   前記チップ（３）のそれぞれは、所定の順序でＩＩＩＢ族ケイ化物層（５）およびＩＩＩＢ族窒化物層（６）で覆われ、
   前記ＩＩＩＢ族窒化物層（６）は単結晶ＩＩＩＡ族窒化物層（７，８）で覆われる、半導体ウェハ（１０）。
2. 前記ＩＩＩＢ族窒化物層（６）と前記単結晶ＩＩＩＡ族窒化物層（７，８）との間の接触面積は、合体された膜の場合には、成長した前記ＩＩＩＡ族窒化物層の５０％以下である、請求項１に記載の半導体ウェハ（１０）。
3. 前記チップは、１００ｎｍ〜５０μｍ、好ましくは少なくとも３μｍの高さを有する、請求項１または２に記載の半導体ウェハ（１０）。
4. 前記チップは、１ｎｍ〜１０μｍの底部幅を有する、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
5. 前記チップは、１００ｎｍ〜１０μｍ、好ましくは最大３μｍの中心間距離を有する、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
6. 前記ＩＩＩＢ族窒化物層（６）は、（１１１）面配向を有し、および／もしくは、ＳｃＮまたはＹＮの単一層、またはＳｃＮおよびＹＮの二重層、または複数の混合あるいは段階的な層のＹ_1-xＳｃ_xＮ（０≦ｘ≦１）のいずれかである、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
7. 前記ＩＩＩＢ族ケイ化物層（５）は、（０００１）面配向を有し、および／または、Ｙ_1-zＳｃ_zＳｉ_x層（０≦ｚ≦１）である、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
8. 前記単結晶ＩＩＩＡ族窒化物層（７，８）が、合体された膜、または特にロッド、ブロック、チップまたはピラミッドのア配列を備える構造化層である、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
9. 前記単結晶ＩＩＩＡ族窒化物層（７，８）は、単結晶Ｉｎ_xＡｌ_zＧａ_1-(x+z)Ｎ層（０≦ｘ，ｚ，（ｘ＋ｚ）≦１）である、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
10. 前記単結晶ＩＩＩＡ族窒化物層（７，８）は、（０００１）面配向を有する、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
11. 前記単結晶基板ウェハ（１）はＳｉ（１１１）ウェハまたはＳｉ（００１）ウェハである、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
12. 前記ＩＩＩＢ族ケイ化物層（５）は５ｎｍ以上の厚さを有する、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）。
13. 発光素子、電界効果トランジスタを製造するための基板、または微細構造プリントのための基板としての、前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）の使用。
14. 特に前述の請求項の少なくとも一つに記載の半導体ウェハ（１０）を製造する方法であって、
    単結晶基板ウェハ（１）を提供するステップと、
    前記単結晶基板ウェハ（１）を構造化して前記単結晶基板ウェハ（１）の上面の上にチップ（３）を形成するステップと、
    ＩＩＩＢ族ケイ化物層（５）とＩＩＩＢ族窒化物層（６）とで、所定の順序で、チップ（３）を覆うステップと、
    単結晶質のＩＩＩＡ族窒化物層（７，８）で、ＩＩＩＢ族窒化物層（６）を覆うステップとを含む、方法。
15. ＩＩＩＢ族ケイ化物層（５）とＩＩＩＢ族窒化物層（６）とで前記所定の順序で前記チップ（３）を覆う前記ステップは、ケイ化プロセスによって前記ＩＩＩＢ族ケイ化物層（５）を形成するステップを含む、請求項１４に記載の方法。
16. ＩＩＩＢ族ケイ化物層（５）とＩＩＩＢ族窒化物層（６）とで前記所定の順序で前記チップ（３）を覆う前記ステップは、ＩＩＩＢ族窒化物表面の同時処理（in-situ）窒化、またはＭＢＥ技術によって、ＩＩＩＢ族ケイ化物の上面の上にＩＩＩＢ窒化物を堆積するステップを含む、請求項１４または請求項１５に記載の方法。

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