JP2018139357A - 高周波半導体増幅回路 - Google Patents

Abstract

【課題】供給電流を変更しても安定な高周波半導体増幅回路を提供する。【解決手段】本実施形態による増幅回路は、ＳＯＩ基板上に配置された増幅回路とバイアス生成回路と電源回路とを備える。増幅回路は、第１トランジスタと、第２トランジスタとを含む。バイアス生成回路は、第１および第２トランジスタのそれぞれのゲートに接続されている。バイアス生成回路において、第１可変電流源は、電源ノードを解して電源回路に接続される。第３トランジスタは第１可変電流源と基準電位源との間に接続され、そのゲートは第１トランジスタのゲートに接続されている。第１演算増幅回路は、第１可変電流源と第３トランジスタとの間の第２ノードの電圧を参照電圧とほぼ等しくするように第３トランジスタのゲート電圧を制御する。第１特性変更回路は、第３トランジスタのゲートまたは第２ノードに接続され、第１演算増幅回路と、第３トランジスタと、第１可変電流源とのループゲイン特性または位相特性を変更する。【選択図】図１

Description

本発明による実施形態は、高周波半導体増幅回路に関する。

近年、高周波低雑音増幅器をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセス）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセス）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量は小さいことから、高周波信号の電力損失が小さくなるからである。

このような高周波低雑音増幅器の増幅度を制御する機能（ゲインコントロール機能）の実現のためのひとつの方法として、高周波低雑音増幅器に供給される電流を変化させることが考えられる。しかし、供給電流を可変にすると、供給電流の一部の範囲あるいは全範囲において、高周波低雑音増幅器が発振したり、リンギングが生じやすくなるといった不安定な挙動を示すようになることがある。

特開２００８−３０６３６０号公報

供給電流を変更しても発振を抑制し安定性を維持することができる高周波半導体増幅回路を提供する。

本実施形態による高周波半導体増幅回路は、増幅回路と、バイアス生成回路と、電源回路とを備える。増幅回路は、ＳＯＩ基板上に配置され、基準電位源と第１ノードとの間に接続されゲートが高周波入力端子に接続された第１トランジスタと、第１ノードと高周波出力端子との間に接続された第２トランジスタとを含む。バイアス生成回路は、ＳＯＩ基板上に配置され、第１および第２トランジスタのそれぞれのゲートに接続されている。電源回路は、ＳＯＩ基板上に配置され、増幅回路およびバイアス生成回路に電源電圧を供給する。バイアス生成回路において、第１可変電流源には、電源電圧が供給される。第３トランジスタは第１可変電流源と基準電位源との間に接続され、そのゲートは第１トランジスタのゲートに接続されている。第１演算増幅回路は、第１可変電流源と第３トランジスタとの間の第２ノードの電圧を参照電圧とほぼ等しくするように第３トランジスタのゲート電圧を制御する。第１特性変更回路は、第３トランジスタのゲートまたは第２ノードに接続され、第１演算増幅回路と、第１可変電流源と、第３トランジスタとのループゲイン特性または位相特性を変更する。

第１の実施形態による高周波半導体増幅回路の構成例を示すブロック図。 ＡＭＰ１、ＡＭＰ２、安定化回路２１、２２の構成の一例を示す回路図。 第１実施形態による高周波ＬＮＡ１のボード線図。 第１および第２安定化回路２１、２２を有しない高周波ＬＮＡのボード線図。 第２実施形態に従ったバイアス生成回路２０の構成の一例を示す回路図。 第３実施形態に従ったバイアス生成回路２０の構成の一例を示す回路図。 第４実施形態に従ったバイアス生成回路２０の構成の一例を示す回路図。 第５の実施形態による高周波ＬＮＡの構成例を示すブロック図。 第６実施形態による高周波ＬＮＡの構成例を示すブロック図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１の実施形態による高周波半導体増幅回路の構成例を示すブロック図である。図１の高周波半導体増幅回路１は、例えば、携帯電話端末等において、アンテナから送信される高周波信号を増幅するための高周波電力増幅器、アンテナで受信された微弱な高周波信号を増幅する高周波低雑音増幅器（ＬＮＡ（Low Noise Amplifier））、あるいは、高周波信号の経路を切り替える高周波スイッチ等とこれらを接続して用いられ得る。本実施形態においては、高周波半導体増幅回路１の一例として、高周波ＬＮＡ１を説明する。

図１の高周波ＬＮＡ１は、共通のＳＯＩ基板上にＣＭＯＳプロセスで製造される。これにより、高周波ＬＮＡ１は、ＳｉＧｅプロセスよりも低コストで製造することができる。また、高周波スイッチおよび高周波ＬＮＡを同一のＳＯＩ基板上に形成可能となる。図１の高周波ＬＮＡ１は、カスコード増幅回路１０と、バイアス生成回路２０と、電源回路３０とを備えている。

カスコード増幅回路１０は、Ｎ型トランジスタＦＥＴ１Ａ（第１トランジスタ）と、Ｎ型トランジスタ（第２トランジスタ）ＦＥＴ２Ａと、インダクタ素子Ｌ１，Ｌ２と、抵抗素子Ｒ１と、キャパシタ素子Ｃ１，Ｃ２，Ｃ３とを有する。ＦＥＴ１ＡとＦＥＴ２Ａはカスコード接続されている。

なお、本明細書では、Ｎ型またはＰ型のＭＯＳトランジスタをＦＥＴ、ＮＭＯＳ、ＰＭＯＳなどと表記するが、いずれもＣＭＯＳプロセスで形成されるトランジスタであり、ゲート長やゲート酸化膜厚に違いはあるものの、構造上の本質的な違いはない。

ＦＥＴ１Ａのソースは、インダクタ素子Ｌ１を介して接地されており、ＦＥＴ１Ａはソース接地回路である。ＦＥＴ１Ａのドレインは、第１ノードＮ１に接続され、第１ノードＮ１を介してＦＥＴ２Ａのソースに接続されている。ＦＥＴ１Ａのゲートは、バイアス生成回路２０に接続されており、バイアス生成回路２０で生成されたバイアス電圧ＶＢ１が供給される。また、ＦＥＴ１Ａのゲートは、キャパシタ素子Ｃ１および外付けのインダクタ素子Ｌｉｎを介して高周波入力信号を入力する入力端子ＲＦｉｎに接続されている。キャパシタ素子Ｃ１はＦＥＴ１Ａのゲートと入力端子ＲＦｉｎとの間に接続されており、高周波入力信号の直流成分を除去するために設けられている。キャパシタ素子Ｃ２は、ＦＥＴ１Ａのゲートとソースとの間に接続されている。インダクタ素子Ｌｉｎ、キャパシタ素子Ｃ２およびインダクタ素子Ｌ１は、入力インピーダンス整合やノイズ整合のために設けられている。

ＦＥＴ２Ａのソースは、第１ノードＮ１に接続され、第１ノードＮ１を介してＦＥＴ１Ａのドレインに接続されている。ＦＥＴ２Ａのドレインは、キャパシタ素子Ｃ３を介して、高周波入力信号を増幅した高周波出力信号を出力する出力端子ＲＦｏｕｔに接続されている。また、ＦＥＴ２Ａのドレインには、並列接続された抵抗素子Ｒ１とインダクタ素子Ｌ２を介して、電源回路３０からの内部電圧Ｖｄｄ＿ｉｎｔが供給される。ＦＥＴ２Ａのゲートは、バイアス生成回路２０に接続されている。ＦＥＴ２Ａのゲートには、バイアス生成回路２０で生成されたバイアス電圧ＶＢ２が供給される。抵抗素子Ｒ１は安定化のために設けられている。インダクタ素子Ｌ２とキャパシタ素子Ｃ３は出力端子ＲＦｏｕｔの特性インピーダンスの調整のために設けられている。また、インダクタンス素子Ｌ２とキャパシタ素子Ｃ３は出力整合回路を構成している。

バイアス生成回路２０は、電源回路３０からの参照電圧Ｖｒｅｆおよび内部電源電圧Ｖｄｄ＿ｉｎｔを用いてバイアス電圧ＶＢ１、ＶＢ２を生成し、カスコード増幅回路１０に供給する。そのために、バイアス生成回路２０は、第１可変電流源ＣＳ１と、第２可変電流源ＣＳ２と、Ｎ型トランジスタ（第３トランジスタ）ＦＥＴ１Ｂと、Ｎ型トランジスタ（第４トランジスタ）ＦＥＴ２Ｂと、第１演算増幅回路ＡＭＰ１と、第２演算増幅回路ＡＭＰ２と、第１安定化回路２１と、第２安定化回路２２と、キャパシタ素子ＣＢ１、ＣＢ２と、抵抗素子ＲＢ１、ＲＢ２とを備えている。

第１可変電流源ＣＳ１は、電源ノードＮｄｄを介して電源回路３０に接続されている。第１可変電流源ＣＳ１には、イネーブル信号ＥＮが論理ハイのときに、電源回路３０で生成された内部電源電圧Ｖｄｄ＿ｉｎｔが供給される。第１可変電流源ＣＳ１は、内部電源電圧Ｖｄｄ＿ｉｎｔを介してＦＥＴ１Ｂに電流Ｉｂ１流す。第１可変電流源ＣＳ１は、電流Ｉｂ１を変更する（切り替える）ことができるが、一旦、電流Ｉｂ１を設定すると、電流Ｉｂ１を定電流として流す。

第２可変電流源ＣＳ２は、基準電位源としてのグランドＧＮＤに接続されており、イネーブル信号ＥＮが論理ハイのときに、内部電源電圧Ｖｄｄ＿ｉｎｔを介してＦＥＴ２Ｂから電流Ｉｂ２を流す（引き抜く）。第２可変電流源ＣＳ２は、電流Ｉｂ２を変更する（切り替える）ことができるが、一旦、電流Ｉｂ２を設定すると、電流Ｉｂ２を定電流として流す。

第１および第２可変電流源ＣＳ１、ＣＳ２は、イネーブル信号ＥＮがロウのときには、電流Ｉｂ１、Ｉｂ２の生成を停止する。例えば、第１および第２可変電流源ＣＳ１、ＣＳ２は、可変型の絶対温度比例（ＰＴＡＴ（Proportional To Absolute Temperature））電流源である。ＰＴＡＴ電流源は、温度の上昇に伴い供給電流を増大させる。一方、ＦＥＴ１Ａのトランスコンダクタンス（ｇｍ）は、温度の上昇によって低下する。よって、温度が上昇したときに、第１および第２可変電流源ＣＳ１、ＣＳ２が供給電流を増大させることにより、ＦＥＴ１Ａのトランスコンダクタンス（ｇｍ）の低下を補償することができる。また、第１および第２可変電流源ＣＳ１、ＣＳ２の電流調整範囲において最大電流値Ｉｍａｘは、最小電流値Ｉｍｉｎの２倍以上であってもよい。通常、最大電流値Ｉｍａｘと最小電流値Ｉｍｉｎとの差が２倍以上に大きいと、バイアス電圧ＶＢ１、ＶＢ２が電流調整範囲内のどこかで不安定になることがある。しかし、本実施形態によるバイアス生成回路２０は、最大電流値Ｉｍａｘが最小電流値Ｉｍｉｎの２倍以上であっても、後述する安定化回路２１、２２によって全電流調整範囲において安定なバイアス電圧ＶＢ１、ＶＢ２を供給することができることを特徴とする。

第１および第２可変電流源ＣＳ１、ＣＳ２を用いて、電流Ｉｂ１、Ｉｂ２を可変にすることによって、電流Ｉｂ１、Ｉｂ２は、高周波ＬＮＡ１の製造ばらつきに対応した適切な電流値に設定することができる。電流Ｉｂ１、Ｉｂ２は、試作時に設定し、量産時には固定してもよい。また、電流Ｉｂ１、Ｉｂ２は、量産時にデバイスごと、ウェハごと、ロットごと、あるいは、製造ラインごとに設定してもよい。

ＦＥＴ１Ｂは、第１可変電流源ＣＳ１とグランドＧＮＤとの間に接続されている。即ち、ＦＥＴ１ＢのソースはグランドＧＮＤに接続されており、そのドレインは第１可変電流源ＣＳ１に接続されている。ＦＥＴ１Ｂのゲートは、安定化回路２１を介して演算増幅回路ＡＭＰ１の出力に接続され、かつ、抵抗素子ＲＢ１を介してＦＥＴ１Ａのゲートに接続されている。ＦＥＴ１Ｂ、ＦＥＴ１Ａのゲートは共通化されており、ＦＥＴ１Ｂ、ＦＥＴ１Ａは、カレントミラー回路を構成する。ＦＥＴ１Ｂは、演算増幅回路ＡＭＰ１の制御を受け、第１可変電流源ＣＳ１からの電流Ｉｂ１を流す。このときにＦＥＴ１Ｂのゲートの電圧がバイアス電圧ＶＢ１として生成され、ＦＥＴ１Ａのゲートに印加される。このバイアス電圧ＶＢ１に応じてＦＥＴ１Ａのドレイン電流Ｉｄ１が決定される。例えば、ＦＥＴ１Ａのサイズ（即ち、ゲート幅／ゲート長）が、ＦＥＴ１Ｂのサイズのｎ倍（ｎは正数）である場合、ＦＥＴ１Ａは、ＦＥＴ１Ｂのｎ倍の電流を流すことができる。従って、Ｉｄ１は、ｎ×Ｉｂ１にほぼ等しくなる。このように、ＦＥＴ１Ｂは、ＦＥＴ１Ａのレプリカとして機能する。尚、トランジスタのサイズは、トランジスタのゲート長Ｌに対するゲート幅Ｗの比（Ｗ／Ｌ）である。

第１演算増幅回路ＡＭＰ１の非反転入力は、第１可変電流源ＣＳ１とＦＥＴ１Ｂのドレインとの間の第２ノードＮ２に接続されており、その反転入力は電源回路３０に接続されている。ＡＭＰ１の出力は、ＦＥＴ１Ｂのゲートに接続されている。ＡＭＰ１は、電源回路３０から供給される参照電圧Ｖｒｅｆを入力として、ＦＥＴ１Ｂが電流Ｉｂ１を流したときのドレイン電圧（第２ノードＮ２の電圧）を参照電圧Ｖｒｅｆとほぼ等しくするようにＦＥＴ１Ｂのゲート電圧（バイアス電圧ＶＢ１）を制御する。

第１特性変更回路としての第１安定化回路２１は、ＡＭＰ１とＦＥＴ１Ｂのゲートまたはドレイン（第２ノードＮ２）との間に接続されており、ＡＭＰ１と、ＣＳ１と、ＦＥＴ１Ｂとのループゲイン特性または位相特性を変更する。安定化回路２１の内部構成については後述する。

キャパシタ素子ＣＢ１および抵抗素子ＲＢ１は、フィルタ回路を構成し、ＦＥＴ１ＡのゲートとＦＥＴ１Ｂのゲートとの間に設けられている。キャパシタ素子ＣＢ１および抵抗素子ＲＢ１は、カスコード増幅回路１０からバイアス生成回路２０へ高周波信号が侵入することを抑制している。

ＦＥＴ２Ｂは、電源回路３０と第２可変電流源ＣＳ２との間に接続されている。即ち、ＦＥＴ２Ｂのソースは第２可変電流源ＣＳ２に接続されており、そのドレインは電源回路３０に接続されている。ＦＥＴ２Ｂのゲートは、安定化回路２２を介して演算増幅回路ＡＭＰ２の出力に接続され、かつ、抵抗素子ＲＢ２を介してＦＥＴ２Ａのゲートに接続されている。ＦＥＴ２Ｂ、ＦＥＴ２Ａのゲートは共通化されている。ＦＥＴ２Ｂは、演算増幅回路ＡＭＰ２の制御によって、第２可変電流源ＣＳ２を介して電流Ｉｂ２を流す。このときにＦＥＴ２Ｂのゲートの電圧がバイアス電圧ＶＢ２として生成され、ＦＥＴ２Ａのゲートに印加される。ＦＥＴ２Ａのドレイン電流Ｉｄ２はＦＥＴ１Ａによって決められた電流Ｉｄ１と等しくなり（Ｉｄ２＝Ｉｄ１）、ドレイン電流Ｉｄ２に応じたゲート−ソース間電圧Ｖｇｓ２Ａが発生する。例えば、ＦＥＴ２Ａのサイズ（即ち、ゲート幅／ゲート長）が、ＦＥＴ２Ｂのサイズのｎ倍（ｎは正数）である場合、ＦＥＴ２Ａに、ＦＥＴ２Ｂのｎ倍の電流を流すことによって、ゲート−ソース間電圧Ｖｇｓ２Ａとゲート−ソース間電圧Ｖｇｓ２Ｂが等しくなる。従って、Ｉｄ２は、ｎ×Ｉｂ２にほぼ等しくなり、Ｖｇｓ２Ａは、Ｖｇｓ２Ｂと等しくなり、ＦＥＴ１Ａのドレイン電圧（第１ノードＮ１の電圧）は参照電圧Ｖｒｅｆと等しくなる。このように、ＦＥＴ２Ｂは、ＦＥＴ２Ａのレプリカとして機能する。

第２演算増幅回路ＡＭＰ２の非反転入力は電源回路３０の参照電圧出力Ｖｒｅｆに接続されており、その反転入力は第２可変電流源ＣＳ２とＦＥＴ２Ｂのソースとの間の第３ノードＮ３に接続されている。ＡＭＰ２の出力は、ＦＥＴ２Ｂのゲートに接続されている。ＡＭＰ２は、電源回路３０から供給される参照電圧Ｖｒｅｆを入力として、ＦＥＴ２Ｂが電流Ｉｂ２を流したときのソース電圧（第３ノードＮ３の電圧）を参照電圧Ｖｒｅｆとほぼ等しくするようにＦＥＴ２Ｂのゲート電圧（バイアス電圧ＶＢ２）を制御する。

第２特性変更回路としての第２安定化回路２２は、ＡＭＰ２とＦＥＴ２Ｂのゲートまたはソース（第３ノードＮ３）との間に接続されており、ＡＭＰ２と、第２可変電流源ＣＳ２と、ＦＥＴ２Ｂとのループゲイン特性または位相特性を変更する。安定化回路２２の内部構成については後述する。

キャパシタ素子ＣＢ２および抵抗素子ＲＢ２は、フィルタ回路を構成し、ＦＥＴ２ＡのゲートとＦＥＴ２Ｂのゲートとの間に設けられている。キャパシタ素子ＣＢ２および抵抗素子ＲＢ２は、カスコード増幅回路１０からバイアス生成回路２０へ高周波信号が侵入することを抑制している。

尚、ＦＥＴ１Ａ、ＦＥＴ２Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ｂの各ボディ（バックゲート）は、電気的に浮遊状態となっている。これにより、ＦＥＴ自身の対接地電位側に見える寄生容量の影響が極力小さくなり、高周波信号の損失を抑えることができる。

電源回路３０は、外部電源電圧Ｖｄｄから内部電源電圧Ｖｄｄ＿ｉｎｔ、と参照電圧Ｖｒｅｆを生成し、電源ノードＮｄｄを介してカスコード増幅回路１０およびバイアス生成回路２０へ電力と基準電圧を供給する。

イネーブル制御回路４０は、インバータＩＮＶ１と、Ｎ型トランジスタＮＭＯＳ１とを有する。インバータＩＮＶ１は、イネーブル信号ＥＮが論理ハイになると、論理ロウを出力する。このとき、ＮＭＯＳ１はオフする。逆に、ＮＭＯＳ１は、イネーブル信号ＥＮが論理ロウのときにオンする。電源回路３０の出力電圧（電源ノードＮｄｄの電圧）は、ＮＭＯＳ１がオンすると接地電位（０Ｖ）になり、ＮＭＯＳ１がオフすると、電源回路３０で生成された内部電源電圧Ｖｄｄ＿ｉｎｔまたはＶｒｅｆになる。

ソフトスタート回路５０は、Ｐ型トランジスタＰＭＯＳ１と、抵抗素子Ｒ２とキャパシタＣ４とを有する。ＰＭＯＳ１のゲートに、抵抗素子Ｒ２とキャパシタＣ４の各一端が接続されている。抵抗素子Ｒ２の他端は、インバータＩＮＶ１の出力ノードに接続されている。キャパシタＣ４の他端はグランドＧＮＤに接続されている。ＰＭＯＳ１のソースには外部電源電圧Ｖｄｄが入力され、ドレインは電源回路３０に接続されている。イネーブル信号ＥＮが論理ロウから論理ハイに遷移した際、ＰＭＯＳ１が急峻にオン状態に遷移してしまうと、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース電圧Ｖｄｓ１、Ｖｄｓ２が急激に大きくなる。このため、ソフトスタート回路５０では、ＰＭＯＳ１のゲートに抵抗素子Ｒ２およびキャパシタＣ４を接続することで、ＰＭＯＳ１のゲート端子の立ち下がり波形を鈍らせている。即ち、ゲートに抵抗素子Ｒ２およびキャパシタＣ４は、イネーブル信号ＥＮがイネーブル状態になった直後の過渡応答期間において、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース電圧Ｖｄｓ１、Ｖｄｓ２の急激な上昇を抑制する。

図２は、ＡＭＰ１、ＡＭＰ２、安定化回路２１、２２の構成の一例を示す回路図である。ＡＭＰ１は、ＮＭＯＳトランジスタＭ１０、Ｍ１１（以下、単に、Ｍ１０、Ｍ１１ともいう）と、ＰＭＯＳトランジスタＭ１２〜Ｍ１４（以下、単に、Ｍ１２〜Ｍ１４ともいう）とを備えている。Ｍ１０およびＭ１１は、それらのゲートが共通にＭ１１のドレインに接続されており、カレントミラー回路を構成している。Ｍ１０およびＭ１１のソースは、グランドＧＮＤに接続されており、それらのドレインはそれぞれＭ１２およびＭ１３のドレインに接続されている。Ｍ１２は、Ｍ１０のドレインとＭ１４のドレインとの間に接続されている。Ｍ１３は、Ｍ１１のドレインとＭ１４のドレインとの間に接続されている。Ｍ１２のゲートは、電源回路３０から参照電圧Ｖｒｅｆを入力する反転入力端子として機能する。Ｍ１３のゲートは、ＦＥＴ１Ｂのドレイン（第２ノードＮ２）に接続されており、非反転入力端子として機能する。Ｍ１４には、電源回路３０からの内部電源電圧Ｖｄｄ＿ｉｎｔが印加される。これにより、Ｍ１４は、Ｍ１０〜Ｍ１３へ電流を供給する。Ｍ１４は、イネーブル信号ＥＮが論理ハイになったときにオンになる。Ｍ１０とＭ１２との間のノードは、ＡＭＰ１の出力としてＦＥＴ１Ｂのゲートに接続されている。これにより、ＡＭＰ１は、ＦＥＴ１Ｂが電流Ｉｂ１を流したときの第２ノードＮ２の電圧を参照電圧Ｖｒｅｆとほぼ等しくするようにＦＥＴ１Ｂのゲート電圧（バイアス電圧ＶＢ１）を制御する。

第１安定化回路２１は、ＦＥＴ１ＢのゲートとグランドＧＮＤとの間に直列に接続された第１キャパシタ素子Ｃ１１および第１抵抗素子Ｒ１１を備えている。これにより、第１安定化回路２１は、ＡＭＰ１と、第１可変電流源ＣＳ１と、ＦＥＴ１Ｂとのループゲイン特性または位相特性を変更する。

ＡＭＰ２は、ＮＭＯＳトランジスタＭ２０、Ｍ２１（以下、単に、Ｍ２０、Ｍ２１ともいう）と、ＰＭＯＳトランジスタＭ２２〜Ｍ２４（以下、単に、Ｍ２２〜＜２４ともいう）とを備えている。Ｍ２０およびＭ２１は、それらのゲートが共通にＭ２１のドレインに接続されており、カレントミラー回路を構成している。Ｍ２０およびＭ２１のソースは、グランドＧＮＤに接続されており、それらのドレインはそれぞれＭ２２およびＭ２３のドレインに接続されている。Ｍ２２は、Ｍ２０のドレインとＭ２４のドレインとの間に接続されている。Ｍ２３は、Ｍ２１のドレインとＭ２４のドレインとの間に接続されている。Ｍ２３のゲートは、参照電圧Ｖｒｅｆを入力する非反転入力端子として機能する。Ｍ２２のゲートは、ＦＥＴ２Ｂのソース（第３ノードＮ３）に接続されており、反転入力端子として機能する。Ｍ２４には、電源回路３０から内部電源電圧Ｖｄｄ＿ｉｎｔが印加される。これにより、Ｍ２４は、Ｍ２０〜Ｍ２３へ電流を供給する。Ｍ２４は、イネーブル信号ＥＮが論理ハイになったときにオンになる。Ｍ２０とＭ２２との間のノードは、ＡＭＰ２の出力としてＦＥＴ２Ｂのゲートに接続されている。これにより、ＡＭＰ２は、ＦＥＴ２Ｂが電流Ｉｂ２を流したときの第３ノードＮ３の電圧を参照電圧Ｖｒｅｆとほぼ等しくするようにＦＥＴ２Ｂのゲート電圧（バイアス電圧ＶＢ２）を制御する。

第２安定化回路２２は、ＦＥＴ２Ｂのゲートと第３ノードＮ３との間に直列に接続された第２キャパシタ素子Ｃ２０を備えている。これにより、第２安定化回路２２は、ＡＭＰ２と、第２可変電流源ＣＳ２と、ＦＥＴ２Ｂとのループゲイン特性または位相特性を変更する。

上述の通り、電流Ｉｂ１、Ｉｂ２を可変にすると、供給電流の一部の範囲あるいは全範囲において、発振やリンギングが生じやすくなる。これに対し、本実施形態によるバイアス生成回路２０は、第１および第２安定化回路２１、２２によって、電流Ｉｂ１、Ｉｂ２を変更しても発振やリンギングといった不安定な動作や誤動作を生じ難い、安定したバイアス電圧ＶＢ１、ＶＢ２をカスコード増幅回路１０へ供給することができる。これにより、高周波ＬＮＡ１は、電流Ｉｂ１、Ｉｂ２を広範囲に変更しても発振し難く、安定性を維持した高周波増幅回路となっている。この効果については、図３および図４を参照して後で説明する。

尚、Ｍ１０〜Ｍ１４、Ｍ２０からＭ２４の各ボディ（バックゲート）は、ソースまたはドレインに接続されている。

次に、図１を再度参照し、本実施形態による高周波ＬＮＡ１の動作について説明する。

まず、イネーブル信号ＥＮが論理ハイになると、ＮＭＯＳ１が電源ノードＮｄｄをグランドＧＮＤから電気的に切断し、ＰＭＯＳ１が電源電圧Ｖｄｄを電源回路３０に接続する。これにより、電源回路３０が、内部電源電圧Ｖｄｄ＿ｉｎｔおよび参照電圧Ｖｒｅｆを出力する。内部電源電圧Ｖｄｄ＿ｉｎｔは、バイアス生成回路２０およびカスコード増幅回路１０へ供給される。参照電圧Ｖｒｅｆは、バイアス生成回路２０へ供給される。

ＦＥＴ１ＢおよびＦＥＴ１Ａは、１：ｎのミラー比を有するカレントミラー回路を構成している。従って、ＦＥＴ１Ｂに流れる電流のｎ倍の電流がＦＥＴ１Ａに流れる。

ＡＭＰ１のフィードバック制御によって、第２ノードＮ２の電圧は、参照電圧Ｖｒｅｆにほぼ等しくなる。即ち、ＦＥＴ１Ｂのドレイン−ソース間電圧Ｖｄｓ１Ｂは、参照電圧Ｖｒｅｆにほぼ等しくなる。

このとき、第１可変電流源ＣＳ１が電流Ｉｂ１を流すと、ＡＭＰ１は、Ｖｄｓ１Ｂ＝Ｖｒｅｆを維持するように、ＦＥＴ１Ｂのゲート−ソース間電圧Ｖｇｓ１Ｂを発生する。ゲート−ソース間電圧Ｖｇｓ１Ｂがバイアス電圧ＶＢ１となる。

ＦＥＴ１ＡおよびＦＥＴ１Ｂは、カレントミラー回路を構成するため、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖｄｓ１Ａが参照電圧Ｖｒｅｆになれば、ＦＥＴ１Ａは、電流Ｉｄ１（Ｉｄ１＝ｎ×Ｉｂ１）を正確に流すことができる。例えば、ＳＯＩ基板上に形成された高周波ＬＮＡにおいては、ＦＥＴ１Ａのバックゲートは電気的に浮遊状態のため、キンク現象が生じやすい。従って、ＦＥＴ１Ａの電流は、ドレイン電圧（第１ノードＮ１の電圧）に大きく依存する。正確なカレントミラー比を得るためには、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖｄｓ１Ａ（第１ノードＮ１の電圧）を、ＦＥＴ１Ｂのゲート−ソース間電圧Ｖｇｓ１Ｂ、即ち、参照電圧Ｖｒｅｆに等しくする必要がある。第１ノードＮ１の電圧を参照電圧Ｖｒｅｆに正確に設定するために、ＦＥＴ２ＢおよびＦＥＴ２Ａを設ける必要がある。

ＦＥＴ２ＢおよびＦＥＴ２Ａは、１：ｎのミラー比を有する。従って、ＦＥＴ２Ｂに流れる電流のｎ倍の電流がＦＥＴ２Ａに流れる。ＡＭＰ２のフィードバック制御によって、第３ノードＮ３の電圧は、参照電圧Ｖｒｅｆにほぼ等しくなる。即ち、ＦＥＴ２Ｂのソース電圧Ｖｓ２Ｂは、参照電圧Ｖｒｅｆにほぼ等しくなる。

このとき、第２可変電流源ＣＳ２が、電流Ｉｂ１に等しくなるように設定された電流Ｉｂ２（Ｉｂ２＝Ｉｂ１）を流すと、ＡＭＰ２は、Ｖｓ２Ｂ＝Ｖｒｅｆを維持するように、ＦＥＴ２Ｂのゲート−ソース間電圧Ｖｇｓ２Ｂを発生する。ゲート−ソース間電圧Ｖｇｓ２Ｂがバイアス電圧ＶＢ２となる。

ＦＥＴ２ＡおよびＦＥＴ２Ｂのゲートは共通に接続されており、ＦＥＴ２Ａには電流Ｉｄ２（Ｉｄ２＝Ｉｄ１＝ｎ×Ｉｂ１＝ｎ×Ｉｂ２）が流れる。これにより、ＦＥＴ２Ａのゲート−ソース間電圧Ｖｇｓ２Ａは、ＦＥＴ２Ｂのゲート−ソース間電圧Ｖｇｓ２Ｂにほぼ等しくなる。また、第３ノードＮ３の電圧、即ち、ＦＥＴ２Ｂのソース電圧Ｖｓ２Ｂは、参照電圧Ｖｒｅｆにほぼ等しいので、ＦＥＴ２Ａのソース電圧Ｖｓ２Ａは、ＦＥＴ２Ｂのソース電圧Ｖｓ２Ｂとともに参照電圧Ｖｒｅｆにほぼ等しくなる。即ち、ＦＥＴ２ＡおよびＦＥＴ２Ｂによって第１ノードＮ１の電圧が参照電圧Ｖｒｅｆに設定される。

このように、ＦＥＴ１Ａのドレイン電圧、ＦＥＴ２Ａのソース電圧（即ち、第１ノードＮ１の電圧）が参照電圧Ｖｒｅｆになり、ＦＥＴ１Ｂのドレイン電圧（即ち、第２ノードＮ２の電圧）と等しくなる。これにより、上記ミラー比１：ｎに従った電流ｎ×Ｉｂ１が、高周波ＬＮＡ１の供給電流Ｉｄ１として正確に供給される。カスコード増幅回路１０は、高周波入力信号をＲＦｉｎ端子より入力し、増幅した高周波入力信号をＲＦｏｕｔ端子から出力する。

高周波ＬＮＡ１の動作を停止するときには、イネーブル信号ＥＮを論理ロウにすればよい。これにより、ＰＭＯＳ１がオフし、電源回路３０がシャットダウンする。また、ＮＭＯＳ１がオンして電源ノードＮｄｄがグランドＧＮＤに接続される。これにより、電源ノードＮｄｄの残留電荷が放電される。

図３（Ａ）および図３（Ｂ）は、第１実施形態による高周波ＬＮＡ１のボード線図である。図３（Ａ）は、ＡＭＰ１、安定化回路１、ＦＥＴ１Ｂ、第１可変電流源ＣＳ１のループゲイン―周波数特性を示し、図３（Ｂ）は、ＡＭＰ１、安定化回路１、ＦＥＴ１Ｂ、第１可変電流源ＣＳ１の位相―周波数特性を示す。また、ＩＤ１〜ＩＤ５は、第１可変電流源ＣＳ１、ＣＳ２で設定される電流Ｉｂ（Ｉｂ＝Ｉｂ１＝Ｉｂ２）の値を変更した結果を示している。ＩＤ１〜ＩＤ５の昇順に、電流Ｉｂを増大させている。

ここで、理論的にはゲイン特性が０ｄＢ以上の領域で位相特性が０度を下回るときに、ＡＭＰ１、安定化回路１、ＦＥＴ１Ｂ、第１可変電流源ＣＳ１のループは発振状態となり、制御不能となる。実際は、０度より高く位相特性が示していたとしても動作点がずれたり、製造バラつきにより発振状態になるため、位相は４５度以上確保して設計することが一般的になっている。この０度に対する余裕度を位相余裕と言う。また、位相余裕が４５度以下になると、ＡＭＰ１、安定化回路１、ＦＥＴ１Ｂ、第１可変電流源ＣＳ１のループを形成するバイアス生成回路および高周波ＬＮＡ１は、発振状態にまではならないが、減衰しながらもリンギングを発生する。さらに、ゲイン特性にピーク等の急激な変化がある場合には、高周波ＬＮＡ１およびバイアス生成回路の発振が生じやすくなる。

本実施形態による高周波ＬＮＡ１では、図３（Ａ）に示すように、ＩＤ１〜ＩＤ５のいずれの電流値においても、ゲイン特性にはピークがなく、周波数の上昇に従ってなだらかに低下している。また、図３（Ｂ）に示すように、位相特性は、１８０度からなだらかに遷移しており、ゲイン特性が０ｄＢを下回った後であっても４５度以上となっている。即ち、本実施形態によれば、ゲイン特性が０ｄＢ以上の周波数帯域において、位相余裕が確保され、発振およびリンギングが生じ難い。また、図３（Ａ）および図３（Ｂ）に示すように、ＩＤ１〜ＩＤ５のいずれにおいても、ゲイン特性および位相特性は、ほぼ等しく大差が無い。即ち、本実施形態による高周波ＬＮＡ１は、電流Ｉｂの値を切り替えても（変更しても）、安定性をほぼ維持することができる。これにより、高周波ＬＮＡ１の安定性を維持しながら、電流Ｉｂを変更することによって、ゲインコントロール機能を実現することができる。また、高周波ＬＮＡ１の素子がばらついたり、インピーダンス整合またはノイズ整合がとれていない場合であっても、高周波ＬＮＡ１の安定性を維持しながら、電流Ｉｂを変更することによって高周波ＬＮＡ１の特性を調整することができる。

例えば、第１および第２安定化回路２１、２２が設けられていない場合、高周波ＬＮＡは、図４（Ａ）および図４（Ｂ）に示すような特性を有する。図４は、第１および第２安定化回路２１、２２を有しない高周波ＬＮＡのボード線図である。

図４（Ａ）に示すように、第１および第２安定化回路２１、２２が設けられていない場合、ＩＤ４およびＩＤ５においてゲイン特性にピークは発生していないが、ＩＤ１〜ＩＤ３において、ゲイン特性にピークが発生している。このようなゲイン特性のピークは、発振の原因となり得る。また、図４（Ｂ）に示すように、位相特性は、１００ｋＨｚ〜１ＭＨｚ（１Ｅ５Ｈｚ〜１Ｅ６Ｈｚ）の周波数帯域において、１８０度から急激に変化しており、ゲイン特性が充分に高いときに０度近傍にまで低下している。この場合、高周波ＬＮＡ１には、発振またはリンギングが生じる可能性が高い。従って、このような高周波ＬＮＡは不安定である。また、図４（Ａ）および図４（Ｂ）に示すように、ＩＤ１〜ＩＤ５において、ゲイン特性および位相特性は、大きく異なっている。従って、第１および第２安定化回路２１、２２を有しない高周波ＬＮＡは、或る電流Ｉｂにおいて安定するように素子を調整しても、電流Ｉｂを変更すると、その安定性を維持することができなくなってしまう。

これに対し、本実施形態によれば、第１および第２安定化回路２１、２２が設けられることによって、ゲイン特性のピークが無くなり、ゲイン特性の変化がなだらかになる。また、第１および第２安定化回路２１、２２は、位相特性のポールの位置を分離させ、かつ、位相を進ませる（ブーストする）役割も有する。例えば、図４（Ｂ）に示す位相特性では、１ＭＨｚ（１Ｅ６Ｈｚ）の手前において急激に１８０度近く遅れている。一方、図３（Ｂ）に示す位相特性は、１００ｋＨｚ（１Ｅ５Ｈｚ）の手前において、１８０度から１３５度まで４５度遅れ、１００ｋＨｚ〜１ＭＨｚの間に緩やかに４５度まで１３５度進んでいる。これは、第１および第２安定化回路２１、２２によって、隣接する複数のポール間の間隔（周波数の間隔）が離間しポールが分離されるからである。また、第１および第２安定化回路２１、２２によって、１ＭＨｚ〜１０ＭＨｚ（１Ｅ６〜１Ｅ７Ｈｚ）において、位相特性が４５度から９０度まで戻っている（進んでいる）。これにより、上述の通り、ゲイン特性が０ｄＢ以上の周波数帯域において、位相余裕が確保され、発振およびリンギングが生じ難くなる。

さらに、図３（Ａ）および図３（Ｂ）に示すように、ＩＤ１〜ＩＤ５のいずれにおいても、ゲイン特性および位相特性は、ほぼ等しく大差が無い。従って、高周波ＬＮＡ１は、電流Ｉｂ（Ｉｂ＝Ｉｂ１＝Ｉｂ２）の値を変更しても、安定性を維持することができる。

このように、本実施形態による高周波ＬＮＡ１は、電流Ｉｂ（Ｉｂ＝Ｉｂ１＝Ｉｂ２）を変更しても発振し難く安定性を維持したバイアス生成回路を備えることを特徴とした、安定な高周波増幅回路となっている。また、本実施形態によれば、ＡＭＰ１とＡＭＰ２による負帰還回路により、第１ノードＮ１を適切にバイアスして正確なカレントミラー比を実現した設定電流Ｉｄ１（Ｉｄ１＝ｎ×Ｉｂ１）をカスコード増幅回路１０に供給することができる。これにより、ＳＯＩ基板上に設けられた高周波ＬＮＡ１は、任意に電流値を設定可能であり、かつ、安定な増幅回路になる。

（第２実施形態）
図５は、第２実施形態に従ったバイアス生成回路２０の構成の一例を示す回路図である。第２実施形態では、第１安定化回路２１の構成が第１実施形態のそれと異なる。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

第２実施形態の第１安定化回路２１は、第２ノードＮ２とＡＭＰ１の非反転入力との間に接続されている。第１安定化回路２１は、第１および第２抵抗素子Ｒ１１、Ｒ１２と、第１および第２キャパシタ素子Ｃ１１、Ｃ１２とを備えている。第１抵抗素子Ｒ１１および第１キャパシタ素子Ｃ１１は、ＡＭＰ１の非反転入力と第２ノードＮ２との間に並列接続されている。第２抵抗素子Ｒ１２および第２キャパシタ素子Ｃ１２は、ＡＭＰ１の非反転入力と電源ノードＮｄｄとの間に直列に接続されている。

第１抵抗素子Ｒ１１および第１キャパシタ素子Ｃ１１は、図３（Ｂ）に示す位相特性の１ＭＨｚ〜１０ＭＨｚに示す位相特性を約４５度から約９０度まで戻す（進ませる）。また、第２抵抗素子Ｒ１２および第２キャパシタ素子Ｃ１２は、上述のように、隣接する複数のポール間の間隔（周波数の間隔）を離間しポールを分離する。これにより、位相特性は、図３（Ｂ）に示すように、１０ｋＨｚ〜１ＭＨｚにおいて緩やかに変化する。

このように、第２実施形態は、第１実施形態とほぼ同様のゲイン特性および周波数特性を得ることができる。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図６は、第３実施形態に従ったバイアス生成回路２０の構成の一例を示す回路図である。第３実施形態では、第１安定化回路２１の第２抵抗素子Ｒ１２および第２キャパシタ素子Ｃ１２がＡＭＰ１の非反転入力とグランドＧＮＤとの間に直列に接続されている。第３実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。

第３実施形態の第２抵抗素子Ｒ１２および第２キャパシタ素子Ｃ１２は、隣接する複数のポール間の間隔を離間しポールを分離する点で第２実施形態のそれらと同様の役目を果たす。従って、第３実施形態は、第２実施形態と同様のゲイン特性および周波数特性を得ることができ、第２実施形態と同様の効果を得ることができる。（第４実施形態）
図７は、第４実施形態に従ったバイアス生成回路２０の構成の一例を示す回路図である。第４実施形態では、第１および第２演算増幅回路ＡＭＰ１、ＡＭＰ２の構成が第１実施形態のそれと異なる。第４実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

ＡＭＰ１は、Ｍ１０〜Ｍ１４の他に、ＮＭＯＳトランジスタＭ１５、Ｍ１６と、ＰＭＯＳトランジスタＭ１７、Ｍ１８と、キャパシタ素子Ｃ１３とを備えている。

Ｍ１５はＭ１０とＭ１７との間に接続され、Ｍ１６はＭ１１とＭ１８との間に接続される。Ｍ１５およびＭ１６のゲートは、共通化されている。Ｍ１７は電源ノードＮｄｄとＭ１５との間に接続されており、Ｍ１８は電源ノードＮｄｄとＭ１６との間に接続されている。Ｍ１７およびＭ１８のゲートは、Ｍ１５のドレインに共通に接続されている。キャパシタ素子Ｃ１３は、Ｍ１７およびＭ１８のゲートとＭ１６のドレインとの間に接続されている。このように、ＡＭＰ１は、所謂、フォールデットカスコード接続の演算増幅器を実現している。

ＡＭＰ２は、Ｍ２０〜Ｍ２４の他に、ＮＭＯＳトランジスタＭ２５、Ｍ２６と、ＰＭＯＳトランジスタＭ２７、Ｍ２８と、キャパシタ素子Ｃ２３とを備えている。

Ｍ２５はＭ２０とＭ２７との間に接続され、Ｍ２６はＭ２１とＭ２８との間に接続される。Ｍ２５およびＭ２６のゲートは、共通化されている。Ｍ２７は電源ノードＮｄｄとＭ２５との間に接続されており、Ｍ２８は電源ノードＮｄｄとＭ２６との間に接続されている。Ｍ２７およびＭ２８のゲートは、Ｍ２５のドレインに共通に接続されている。キャパシタ素子Ｃ２３は、Ｍ２７およびＭ２８のゲートとＭ２６のドレインとの間に接続されている。このように、ＡＭＰ２も、所謂、フォールデットカスコード接続の演算増幅回路を実現している。

尚、Ｍ１０、Ｍ１１、Ｍ２０およびＭ２１は、共通のバイアス電圧が供給される。Ｍ１０およびＭ１１は、カレントミラー回路として機能し、Ｍ２０およびＭ２１も、同じカレントミラー回路として機能する。また、Ｍ１５、Ｍ１６、Ｍ２５、Ｍ２６は、共通のバイアス電圧が供給される。従って、Ｍ１５およびＭ１６は、カスコード接続回路として機能し、Ｍ２５およびＭ２６も、同じカスコード接続回路として機能する。

第１安定化回路２１の構成は、第１実施形態の安定化回路２１と同様でよい。従って、第１安定化回路２１は、ＦＥＴ１ＢのゲートとグランドＧＮＤとの間に直列に接続された抵抗素子Ｒ１１およびキャパシタ素子Ｃ１１を有する。また、第２安定化回路２２の構成は、基本的に、第１実施形態の安定化回路２２と同様でよいが、キャパシタ素子Ｃ２０とノードＮ３との間に抵抗素子Ｒ２０が追加されている。これは、第１実施形態のＡＭＰ２よりも第４実施形態のＡＭＰ２の方が、ゲインが高くなっており、より確実に安定性を確保するために位相余裕を確保するためである。

このように、ＡＭＰ１およびＡＭＰ２が、所謂、フォールデットカスコード接続の演算増幅回路であるので、例えば、第１実施形態の周波数特性を維持したまま、ゲイン特性を高めることができる。これにより、第２ノードの電圧Ｎ２と参照電圧Ｖｒｅｆとのオフセット電圧および第３ノードの電圧Ｎ３と参照電圧Ｖｒｅｆとのオフセット電圧が小さくなり、それぞれ正確なバイアス電圧ＶＢ１、ＶＢ２を生成することができる。また、第４実施形態は、第１実施形態と同様の効果を得ることができる。

（第５実施形態）
図８は、第５の実施形態による高周波ＬＮＡの構成例を示すブロック図である。第５実施形態では、バイアス生成回路２０が第１実施形態のそれと異なる。第５実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

バイアス生成回路２０は、第１可変電流源ＣＳ１と、Ｎ型トランジスタ（第３トランジスタ）ＦＥＴ１Ｂと、第１演算増幅回路ＡＭＰ１と、第１安定化回路２１と、キャパシタ素子ＣＢ１、ＣＢ２と、抵抗素子ＲＢ１、ＲＢ２とを備えている。第２可変電流源ＣＳ２、第２安定化回路２２、第２演算増幅回路ＡＭＰ２は設けられておらず、ＦＥＴ１ＢおよびＦＥＴ２Ｂは第１可変電流源ＣＳ１を共通に用いている。

ＦＥＴ１ＢおよびＦＥＴ２Ｂは、第１可変電流源ＣＳ１とグランドＧＮＤとの間に直列に接続されている。即ち、ＦＥＴ１ＢのソースはグランドＧＮＤに接続されており、そのドレインはＦＥＴ２Ｂのソースに接続されている。ＦＥＴ２Ｂのドレインは、第１可変電流源ＣＳ１に接続されている。

ＦＥＴ１Ｂのゲートは、安定化回路２１を介して演算増幅回路ＡＭＰ１の出力に接続され、かつ、抵抗素子ＲＢ１を介してＦＥＴ１Ａのゲートに接続されている。ＦＥＴ１Ｂ、ＦＥＴ１Ａのゲートは共通化されており、ＦＥＴ１Ｂ、ＦＥＴ１Ａは、カレントミラー回路を構成する。ＦＥＴ１Ｂは、演算増幅回路ＡＭＰ１の制御を受ける。これにより、ＦＥＴ１Ｂには、第１可変電流源ＣＳ１から電流Ｉｂ１が供給される。このときにＦＥＴ１Ｂのゲートの電圧がバイアス電圧ＶＢ１として生成され、ＦＥＴ１Ａのゲートに印加される。ＦＥＴ１Ａには、ゲート電圧としてバイアス電圧ＶＢ１が供給される。これにより、ＦＥＴ１Ａは、電流Ｉｄ１を流す。例えば、ＦＥＴ１Ａのサイズが、ＦＥＴ１Ｂのサイズのｎ倍である場合、ＦＥＴ１Ａは、ＦＥＴ１Ｂのｎ倍の電流を流すことができる。従って、Ｉｄ１は、ｎ×Ｉｂ１にほぼ等しくなる。このように、ＦＥＴ１Ｂは、ＦＥＴ１Ａのレプリカとして機能する。

ＦＥＴ２Ｂのゲートは、抵抗素子ＲＢ２を介してＦＥＴ２Ａのゲートに接続されている。ＦＥＴ２Ｂ、ＦＥＴ２Ａのゲートは共通化されている。ゲートが抵抗素子ＲＢ２を介してＦＥＴ２Ａのゲートに接続されている。ＦＥＴ２Ｂには、演算増幅回路ＡＭＰ２を用いた負帰還回路が設けられていない。ＦＥＴ２Ｂには、ＦＥＴ１Ｂと同様に電流Ｉｂ１が流れる。このときにＦＥＴ２Ｂのゲートの電圧がバイアス電圧ＶＢ２として生成され、ＦＥＴ２Ａのゲートに印加される。ＦＥＴ２Ａは、ゲート電圧としてバイアス電圧ＶＢ２が供給され電流Ｉｄ２を流す。例えば、ＦＥＴ２Ａのサイズが、ＦＥＴ２Ｂのサイズのｎ倍である場合、Ｉｄ２＝Ｉｄ１＝Ｉｂ１×ｎ＝Ｉｂ２×ｎのように、ＦＥＴ２Ａに流れる電流は、ＦＥＴ２Ｂのｎ倍の電流となり、ＦＥＴ２Ｂのゲート−ソース間電圧Ｖｇｓ２ＢとＦＥＴ２Ａのゲート−ソース間電圧Ｖｇｓ２Ａがほぼ等しくなる。このように、ＦＥＴ２Ｂは、ＦＥＴ２Ａのレプリカとして機能する。

ＡＭＰ１は、電源回路３０から供給される参照電圧Ｖｒｅｆを基準として、電流Ｉｂ１を流したときのＦＥＴ１Ｂのドレイン電圧（第２ノードＮ２の電圧）が参照電圧Ｖｒｅｆとほぼ等しくなるように、ＦＥＴ１Ｂのゲート電圧（バイアス電圧ＶＢ１）を制御する。

第１特性変更回路としての安定化回路２１は、ＡＭＰ１とＦＥＴ１Ｂのゲートまたはドレイン（第２ノードＮ２）との間に接続されており、ＡＭＰ１と、第１可変電流源ＣＳ１とＦＥＴ２Ｂから構成する回路と、ＦＥＴ１Ｂのループゲイン特性または位相特性を変更する。安定化回路２１の内部構成は、上記第１〜第４実施形態のいずれの構成であってもよい。

第５実施形態のバイアス生成回路２０の他の構成は、第１実施形態のバイアス生成回路２０の構成と同様でよい。

次に、第５実施形態による高周波ＬＮＡ１の動作を説明する。

バイアス電圧ＶＢ１の生成は、第１実施形態のそれと同様である。従って、第２ノードＮ２には、電流Ｉｂ１が流れ、第２ノードＮ２の電圧は、参照電圧Ｖｒｅｆにほぼ等しくなる。このとき、ＡＭＰ１は、ＦＥＴ１Ｂのソース−ドレイン電圧が参照電圧Ｖｒｅｆに等しくなるように、ＦＥＴ１Ｂのゲート電圧（即ち、バイアス電圧ＶＢ１）を制御する。

ＦＥＴ２Ｂのソース電圧は、参照電圧Ｖｒｅｆにほぼ等しい。ＦＥＴ２Ｂは、バイアス電流Ｉｂ１を流すことによって、ゲート−ソース間電圧Ｖｇｓ２Ｂを生成する。これにより、Ｖｒｅｆ＋Ｖｇｓ２Ｂがバイアス電圧ＶＢ２としてＦＥＴ２Ａのゲートに印加される。

ＦＥＴ２ＡおよびＦＥＴ２Ｂのゲートは共通に接続されているため、ＦＥＴ２Ａには、ＦＥＴ１Ａによって決まる電流Ｉｄ２（Ｉｄ２＝Ｉｄ１＝ｎ×Ｉｂ１）が流れている。また、ＦＥＴ２ＡのサイズがＦＥＴ２Ｂのサイズのｎ倍にとすることで、ＦＥＴ２Ａのゲート−ソース間電圧Ｖｇｓ２Ａは、ＦＥＴ２Ｂのゲート−ソース間電圧Ｖｇｓ２Ｂにほぼ等しくなる。従って、ＦＥＴ２Ａのソース電圧（即ち、第１ノードＮ１の電圧）は、Ｖｒｅｆ＋Ｖｇｓ２Ｂ−Ｖｇｓ２Ａとなり、ＦＥＴ２Ｂのソース電圧Ｖｓ２Ｂとともに参照電圧Ｖｒｅｆにほぼ等しくなる。即ち、ＦＥＴ２ＡおよびＦＥＴ２Ｂによって第１ノードＮ１の電圧が参照電圧Ｖｒｅｆに設定される。

このように、ＦＥＴ１Ａのドレイン電圧、ＦＥＴ２Ａのソース電圧（即ち、第１ノードＮ１の電圧）が参照電圧Ｖｒｅｆになり、ＦＥＴ１Ｂのドレイン電圧（即ち、第２ノードＮ２の電圧）と等しくなる。これにより、上記ミラー比１：ｎに従った電流ｎ×Ｉｂが、高周波ＬＮＡ１の供給電流Ｉｄ１、Ｉｄ２として正確に供給され得る。

第５実施形態によれば、ＦＥＴ１ＢおよびＦＥＴ２Ｂが直列に接続され、可変電流源が共通化されている。このような高周波ＬＮＡ１であっても、電流Ｉｂ１の変化に対して安定なバイアス電圧ＶＢ１、ＶＢ２を供給し、かつ、カレントミラー比を正確に維持することができる。即ち、第５実施形態は、第１実施形態と同様の効果を得ることができる。

また、第５実施形態による高周波ＬＮＡ１は、ＡＭＰ２および安定化回路２２が省略されているので、構成において簡単になる。一方、第５実施形態による高周波ＬＮＡ１は、比較的高い内部電源電圧Ｖｄｄ＿ｉｎｔが得られる場合に有効である。例えば、第５実施形態では、内部電源電圧Ｖｄｄ＿ｉｎｔに最低限必要な電圧は、第２ノードＮ２の電圧Ｖｒｅｆと、ＦＥＴ２Ｂのゲート−ソース間電圧Ｖｇｓ２Ｂと、可変電流源ＣＳ１に掛かる電圧Ｖｃｓ１との和になる。従って、もし、Ｖｒｅｆ＝０．８Ｖ、Ｖｇｓ２Ｂ＝０．７Ｖ、Ｖｃｓ１＝０．２Ｖとすると、内部電源電圧Ｖｄｄ＿ｉｎｔは、１．７Ｖ以上である必要がある。一方、第１実施形態では、内部電源電圧Ｖｄｄ＿ｉｎｔは、第２ノードＮ２の電圧Ｖｒｅｆと、可変電流源ＣＳ１に掛かる電圧Ｖｃｓ１との和で足りる。従って、もし、Ｖｒｅｆ＝０．８Ｖ、Ｖｃｓ１＝０．２Ｖとすると、内部電源電圧Ｖｄｄ＿ｉｎｔは、１．０Ｖでよい。このように、高い電源電圧を供給できる場合には、第５実施形態を用い、低い電源電圧しか供給できない場合には、第１〜第４実施形態を用いればよい。

高い電源電圧を供給できる場合には、第５実施形態を用いることができので、高周波ＬＮＡ１は、安定性を維持することができ、かつ、回路規模を小さくすることができる。

（第６実施形態）
図９は、第６実施形態による高周波ＬＮＡの構成例を示すブロック図である。第６実施形態による高周波ＬＮＡ１は、第２電源回路３１をさらに備えている点で第１実施形態と異なる。第２電源回路３１は、外部電源電圧Ｖｄｄから内部電源電圧Ｖｄｄ＿ｉｎｔとは異なる第２内部電源電圧Ｖｄｄ＿ｉｎｔ２を生成する。第２電源回路３１は、第２内部電源電圧Ｖｄｄ＿ｉｎｔ２をカスコード増幅回路１０へ供給する。第６実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。このように、カスコード増幅回路１０とバイアス生成回路２０との間で内部電源電圧を相違させても、本実施形態の効果は失われない。第６実施形態は、第２〜第５実施形態のいずれにも適用することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 高周波ＬＮＡ、１０ カスコード増幅回路、２０ バイアス生成回路、３０ 電源回路、ＦＥＴ１Ａ,ＦＥＴ２Ａ,ＦＥＴ１Ｂ,ＦＥＴ２Ｂ Ｎ型トランジスタ、Ｌ１，Ｌ２ インダクタ素子、Ｒ１，ＲＢ１，ＲＢ２ 抵抗素子、Ｃ１，Ｃ２，Ｃ３ キャパシタ素子、ＣＳ１, ＣＳ２ 可変電流源、ＡＭＰ１,ＡＭＰ２ 演算増幅回路、２１,２２ 安定化回路、ＣＢ１，ＣＢ２ キャパシタ素子

Claims (7)

1. ＳＯＩ（Silicon On Insulator）基板上に配置され、基準電位源と第１ノードとの間に接続されゲートが高周波入力端子に接続された第１トランジスタと、前記第１ノードと高周波出力端子との間に接続された第２トランジスタとを含む増幅回路と、
   前記ＳＯＩ基板上に配置され、前記第１および第２トランジスタのそれぞれのゲートに接続されたバイアス生成回路と、
   前記ＳＯＩ基板上に配置され、前記増幅回路および前記バイアス生成回路に電源電圧を供給する電源回路とを備え、
   前記バイアス生成回路は、
   前記電源電圧が供給される第１可変電流源と、
   前記第１可変電流源と前記基準電位源との間に接続され、ゲートが前記第１トランジスタのゲートに接続された第３トランジスタと、
   前記第１可変電流源と前記第３トランジスタとの間の第２ノードの電圧を参照電圧とほぼ等しくするように前記第３トランジスタのゲート電圧を制御する第１演算増幅回路と、
   前記第３トランジスタのゲートまたは前記第２ノードに接続され、前記第１演算増幅回路と、前記第３トランジスタと、前記第１可変電流源とのループゲイン特性または位相特性を変更する第１特性変更回路と、を備えた高周波半導体増幅回路。
2. 前記第１特性変更回路は、第１抵抗素子および第１キャパシタ素子を含み、
   前記第１抵抗素子および前記第１キャパシタ素子は、前記第３トランジスタのゲートと前記基準電位源との間に直列に接続されている、請求項１に記載の高周波半導体増幅回路。
3. 前記バイアス生成回路は、
   前記基準電位源に接続された第２可変電流源と、
   前記電源回路と前記第２可変電流源との間に接続され、ゲートが前記第２トランジスタのゲートに接続された第４トランジスタと、
   前記第２可変電流源と前記第４トランジスタとの間の第３ノードの電圧を参照電圧とほぼ等しくするように前記第４トランジスタのゲート電圧を制御する第２演算増幅回路と、
   前記第４トランジスタのゲートまたは前記第３ノードに接続され、前記第２演算増幅回路と、前記第４トランジスタと、前記第２可変電流源とのループゲイン特性または位相特性を変更する第２特性変更回路とを備えた、請求項１または請求項２に記載の高周波半導体増幅回路。
4. 前記第２特性変更回路は、第２キャパシタ素子を含み、
   前記第２キャパシタ素子は、前記第４トランジスタのゲートと前記第３ノードとの間に接続されている、請求項３に記載の高周波半導体増幅回路。
5. 前記第１特性変更回路は、第１抵抗素子および第１キャパシタ素子を含み、
   前記第１抵抗素子および前記第１キャパシタ素子は、前記第１演算増幅回路の入力と前記第２ノードとの間に並列接続されている、請求項１に記載の高周波半導体増幅回路。
6. 前記第１特性変更回路は、前記第１演算増幅回路の入力と前記電源回路または前記基準電位源との間に直列に接続された第２抵抗素子および第２キャパシタ素子を含む、請求項１または請求項５に記載の高周波半導体増幅回路。
7. 前記第２特性変更回路は、前記第４トランジスタのゲートと前記第３ノードとの間に直列に接続された第２抵抗素子および第２キャパシタ素子を含む、請求項３に記載の高周波半導体増幅回路。

Images