JP2018133829A - 光電変換装置および撮像システム - Google Patents

Abstract

【課題】 画素がＡＤ変換部を有する構成において、常に同じビット数の信号を読み出していたため、フレームレートを向上させることが困難であった。
【解決手段】 複数の画素と制御部とを有する光電変換装置において、複数の画素の各々が、光電変換部と、該光電変換部に基づくデジタル信号を出力するデジタル信号出力部と、を有し、さらに、デジタル信号のビット数を可変とする。
【選択図】 図１

Description

本発明は光電変換装置および撮像システムに関し、特に、画素がアナログデジタル変換部を有するものに関する。

画像センサにおいて、画素毎にアナログデジタル変換（以下、ＡＤ変換）を行う手段を設ける構成が特許文献１に記載されている。この構成によれば、センサの露光から、信号のＡＤ変換までの動作を全ての画素で一括して行うことができる。

特開２００６−２０３７３６号公報

しかしながら、ＡＤ変換の解像度をＮ−ｂｉｔとすると（Ｎは自然数）、各画素から常にＮ個の信号を読み出す必要があるために、フレームレートが律速される。そのため、フレームレートを向上させることが困難であった。

本発明は、上記問題を解決することを目的とする。

上記課題を解決する本発明の一の側面は、複数の画素と制御部とを有する光電変換装置であって、前記複数の画素の各々は、光電変換部と、該光電変換部に基づくデジタル信号を出力するデジタル信号出力部と、を有し、さらに、前記制御部は、前記デジタル信号のビット数を可変とすることを特徴とする光電変換装置である。

本発明によれば、信号を読み出す速度が低下することを抑制できる。

実施例１に係る光電変換装置の構成を示すブロック図である。 実施例１に係る光電変換装置の別の構成を示すブロック図である。 実施例１に係る動作を示すタイミング図である。 実施例１に係る画素の構成を示す図である。 実施例１に係る参照信号生成部の構成を示す図である。 実施例１に係る動作を示すタイミング図である。 実施例１に係る動作を示すフローチャートである。 実施例２に係る光電変換装置の構成を示すブロック図である。 実施例２に係る画素の構成を示す図である。 実施例３に係る画素の構成を示す図である。 実施例３に係る動作を示すタイミング図である。 実施例４に係る画素の構成を示す図である。 実施例５に係る撮像システムの構成を示すブロック図である。

（実施例１）
図面を参照しながら、本発明に係る実施例を説明する。

図１は、本実施例に係る光電変換装置の構成を示すブロック図である。光電変換装置１は、複数の画素１０１が行列状に配された画素アレイ１００を有する。光電変換装置１はさらに、タイミング生成部２００、ラインメモリ３００、出力部４００、参照信号生成部５００、基準電位生成部６００、およびカウンタ７００を含む。

画素１０１は、光電変換部とＡＤ変換部とを含んで成り、デジタル信号を出力する。本実施例において、デジタル信号出力部であるＡＤ変換部は、制御部によって、出力するデジタル信号のビット数を切り替えることができる。

タイミング生成部２００は、光電変換装置１の動作を制御するための信号を生成するものであり、制御信号供給ライン８００を介して、制御信号を供給する。制御信号供給ラインは、図を簡単にするために１本の線で示しているが、複数の信号線を含んでよい。

ラインメモリ３００は、画素アレイ１００の列に対応して設けられ、垂直転送バス９００を介して伝達されたデジタル信号を保持する。そして、不図示の列選択回路によって選択されると、保持したデジタル信号を出力する。ラインメモリ３００から出力されたデジタル信号は、水平転送バス９０１を介して出力部４００に伝達される。

垂直転送バス９００ならびに水平転送バス９０１は、それぞれ１本の信号線で構成されていてもよい。この場合には、画素１０１およびラインメモリ３００は、デジタル信号をシリアル化して出力する。また、垂直転送バス９００ならびに水平転送バス９０１は複数の信号線で構成されてもよい。この場合には、画素１０１およびラインメモリ３００は、デジタル信号の少なくとも一部のビットをパラレルに出力する。画素アレイ１００内に配される垂直転送バス９００を構成する信号線は、少ない本数であることが好ましい。つまり、垂直転送バス９００を構成する信号線の数を、水平転送バス９０１を構成する信号線の数よりも少なくすることで、水平転送バス９０１と同等とする場合に比べて、画素アレイ１００における光電変換部の面積を大きくすることができる。これにより、光電変換装置の感度や飽和電荷量を向上させることができる。

出力部４００は、水平転送バス９０１を介して入力されたデジタル信号をバッファする。出力部４００は、このほか、図２に示すように、同期用のクロック信号ＬＶＣＬＫとともに、デジタル信号ＤＡＴＡを差動信号として出力するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）構成としてもよい。図２は、図１における出力部４００を置換する出力部４００’の構成を示すものである。クロック信号ＬＶＣＬＫは、例えば外部から与えられるクロック信号を、出力部４００の内部で分周や逓倍することにより生成してもよい。

次に、光電変換装置１の動作タイミングを説明する。

図３（ａ）は、光電変換装置１の全体的な動作タイミングを説明するための図である。Ｌｉｎｅ１、Ｌｉｎｅ２、・・・、ＬｉｎｅＭは、画素アレイ１００の１行目、２行目、・・・、Ｍ行目（Ｍは自然数）を意味している。

図３（ａ）において、各行の読み出し動作は垂直転送期間Ｖｅｒｔｉｃａｌ Ｒｅａｄと水平転送期間Ｈｏｒｉｚｏｎｔａｌ Ｒｅａｄとを含む。垂直転送期間ＶｅｒｔｉｃａｌＲｅａｄでは、画素１０１からデジタル信号を出力し、ラインメモリ３００が当該デジタル信号を保持する動作が行われる。一方、水平転送期間Ｈｏｒｉｚｏｎｔａｌ Ｒｅａｄでは、ラインメモリ３００から出力された信号を出力部４００から出力する動作が行われる。

図３（ｂ）は、垂直転送期間Ｖｅｒｔｉｃａｌ Ｒｅａｄにおける動作を示す図である。画素１０１から出力されるデジタル信号ＤＡＴＡを１２ビットのシリアル信号として最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に向かって順にＤ（１１）、Ｄ（１０）、・・・、Ｄ（０）としている。デジタル信号ＤＡＴＡは、タイミング生成部２００が生成するクロック信号ＰＲＥＡＤの立ち上がりに同期して、順次出力する。

図３（ｃ）は、図３（ｂ）で示した垂直転送期間Ｖｅｒｔｉｃａｌ Ｒｅａｄに引き続いて行われる水平転送期間Ｈｏｒｉｚｏｎｔａｌ Ｒｅａｄの動作を示す図である。図２で示した出力部４００の構成を用いて、２ビットのパラレル出力とした場合の動作例を示している。一方の出力ポートＤＡＴＡ１からは上位６ビットの信号を順次出力し、他方の出力ポートＤＡＴＡ０から下位６ビットの信号を順次出力する。ここでは、出力部４００が、クロック信号ＬＶＣＬＫを２逓倍した信号を内部で生成し、これに同期してデジタル信号を出力させる場合を例示している。

図３（ｄ）は、垂直転送期間Ｖｅｒｔｉｃａｌ Ｒｅａｄにおける動作を示す別の図である。ここでは、画素１０１から出力されるデジタル信号ＤＡＴＡが４ビットであるとしている。

また、図３（ｅ）は、図３（ｄ）で示した垂直転送期間Ｖｅｒｔｉｃａｌ Ｒｅａｄに引き続いて行われる水平転送期間Ｈｏｒｉｚｏｎｔａｌ Ｒｅａｄの動作を示す図である。図２で示した出力部４００の構成を用いて、２ビットのパラレル出力とした場合の動作例を示している。一方の出力ポートＤＡＴＡ１からは上位２ビットの信号を順次出力し、他方の出力ポートＤＡＴＡ０から下位２ビットの信号を順次出力する。

次に、画素１０１の構成例を説明する。図４は、本実施例における画素１０１の構成を示す図である。

画素１０１は、光電変換部ＰＤ、トランジスタＴＸ、ＳＦ、ＲＥＳ、Ｃ０Ｒ容量Ｃ０、コンパレータ１０２、ラッチ信号生成部１０３、および画素内メモリ１０４を含む。画素１０１はＡＤ変換部を有し、ＡＤ変換部は少なくともコンパレータ１０２を含むものとする。本実施例では、さらに、ラッチ信号生成部１０３および画素内メモリ１０４を含んで成る。

光電変換部ＰＤは、入射光量に応じて電荷を生成および蓄積する。トランジスタＴＸの導通を制御する信号ＰＴＸがアクティブになると、光電変換部ＰＤに蓄積された電荷が、トランジスタＳＦの制御電極のノードに転送される。このノードを以下では浮遊拡散部（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ Ｐｏｒｔｉｏｎ；ＦＤ部）と称する。トランジスタＳＦは、定電流源Ｉｃｏｎｓｔとともにソースフォロワ回路として動作し、その出力は、容量Ｃ０を介してコンパレータ１０２の一方の入力端子に与えられる。トランジスタＲＥＳの導通を制御する信号ＰＲＥＳがアクティブになると、ＦＤ部の電位が、電源ＶＤＤに応じてリセットされる。

トランジスタＣ０Ｒを制御する信号ＰＣＲＥＳがアクティブになると、コンパレータ１０２の一方の端子が基準電位Ｖｒｅｆに応じてリセットされる。

コンパレータ１０２は、一方の入力端子の電位と、他方の入力端子に与えられる参照信号Ｖｒａｍｐのレベルとの比較を行う。コンパレータ１０２の両入力端子の電位の大小が逆転すると、コンパレータ１０２の出力のハイ／ローが逆転する。コンパレータ１０２の出力が逆転すると、ラッチ信号生成部１０３はラッチ信号を出力する。

画素内メモリ１０４は、ラッチ信号を受けて、その時刻におけるカウンタ７００のカウント値を保持する。さらに、画素内メモリは、不図示の選択信号を受けて、デジタル信号を出力する。

次に、参照信号生成部５００の構成例を説明する。図５は、本実施例における参照信号生成部５００の構成例を示す図である。

参照信号生成部５００は、カレントミラーＣＭ、トランジスタＭ２、Ｍ３、容量Ｃｉ、積分部ＩＮＴとを含む。

カレントミラーＣＭは、抵抗Ｒ、トランジスタＭ１、Ｍ５、Ｍ６、およびＮ１を含む。抵抗ＲとトランジスタＭ１とは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続され、トランジスタＭ１の制御電極は、抵抗ＲとトランジスタＭ１の主電極との共通接点に接続される。トランジスタＮ１の一方の主電極は、接地電圧ＧＮＤに接続され、他方の主電極は、トランジスタＭ５の一方の主電極および制御電極に接続される。また、トランジスタＮ１の制御電極は、トランジスタＭ１の制御電極と接続される。トランジスタＭ５の他方の主電極は、電源電圧ＶＤＤと接続され、制御電極は、トランジスタＭ６の制御電極とも接続される。トランジスタＭ６の一方の主電極は、トランジスタＭ２およびＭ３の共通接点に接続される。

積分部ＩＮＴは、差動増幅器Ａｍｐと帰還容量Ｃｆとで構成される積分回路を含み、帰還容量ＣｆをリセットするためのトランジスタＭ４をさらに含む。

カレントミラーＣＭと積分部ＩＮＴとは、トランジスタＭ３と容量Ｃｉとを介して接続される。また、トランジスタＭ３は、トランジスタＭ２の動作を制御する信号と逆相の信号で制御される。

次に、画素でデジタル信号を生成する動作を説明する。図６は、本実施例に係る画素１０１の動作を説明するタイミング図である。図４および図５における各トランジスタは、与えられる制御信号がＨレベルになると、導通するものとする。また、図６において、コンパレータ１０２の一方の入力端子の電位をｃｏｍｐａｒａｔｏｒ ｉｎｐｕｔとして実線で、参照信号生成部の出力をＶｒａｍｐとして一点鎖線で、ａｎａｌｏｇ ｓｉｇｎａｌに示している。また、ラッチ信号生成部１０３が出力するラッチ信号をｌａｔｃｈ ｐｕｌｓｅとして示し、カウンタ７００のカウント値をｃｏｕｎｔｅｒとして示している。

時刻ｔ０に、信号ＰＲＥＳおよびＰＴＸがＨレベルになり、トランジスタＴＸおよびＲＥＳが導通する。これにより、光電変換部ＰＤに蓄積された電荷が、ＦＤ部を介して電源ＶＤＤに排出される。トランジスタＳＦと定電流源Ｉｃｏｎｓｔとで構成するソースフォロワ回路の出力は、電源ＶＤＤに応じた出力となる。

時刻ｔ０においては、信号ＰＲＳＴがＬレベルであるため、トランジスタＭ３が非導通、トランジスタＭ２が導通である。

時刻ｔ０に、信号ＰＣＲＥＳもまたＨレベルになり、トランジスタＣ０Ｒが導通する。これにより、コンパレータ１０２の一方の入力端子がリセットされる。

時刻ｔ０に、信号ＰＲＲＥＳもまたＨレベルになり、トランジスタＭ４が導通する。これにより、参照信号生成部の帰還容量Ｃｆがリセットされる。

時刻ｔ１に信号ＰＲＥＳおよびＰＴＸがＬレベルになり、トランジスタＴＸおよびＲＥＳが非導通となる。光電変換部ＰＤは、浮遊拡散部から電気的に遮断され、電荷を蓄積できる状態となる。

時刻ｔ２に信号ＰＣＲＥＳがＬレベルになると、トランジスタＣ０Ｒが非導通となる。これにより、容量Ｃ０には、ＦＤ部をリセットしたことによる電位と基準電位Ｖｒｅｆとの電位差が保持される。

時刻ｔ２に、信号ＰＲＲＥＳもまたＬレベルになり、トランジスタＭ４が非導通となる。これにより帰還容量Ｃｆのリセットが終了する。

時刻ｔ３に信号ＰＴＸがＨレベルになると、光電変換部に蓄積された電荷がＦＤ部に転送される。これにより、ソースフォロワ回路の出力が変化する。この出力の変化分をＳとすると、コンパレータ１０２の一方の入力端子の電位はＶｒｅｆ−Ｓとなる。なお、時刻ｔ１から、時刻ｔ３にＨレベルになる信号ＰＴＸがＬレベルになるまでの期間が蓄積期間となる。

時刻ｔ４に、信号ＰＲＳＴがＨレベルになることで、トランジスタＭ３が導通し、トランジスタＭ２が非導通となる。これにより、カレントミラーＣＭと容量Ｃｉとの経路が導通するので、カレントミラーＣＭで供給する電流量に応じて、積分回路の出力ＲＡＭＰが漸減する。

また、トランジスタＭ２およびＭ３の動作に同期して、カウンタ７００がカウント動作を開始する。

時刻ｔ５に、ｃｏｍｐａｒａｔｏｒ ｉｎｐｕｔとＶｒａｍｐとの大小関係が逆転すると、ラッチ信号生成部が、Ｈレベルのラッチ信号を出力する。これを受けて、画素内メモリ１０４は、この時点におけるカウント値を保持する。

時刻ｔ６に信号ＰＲＳＴがＬレベルになると、参照信号Ｖｒａｍｐの漸減が停止し、ＡＤ変換期間が終了する。

ここで、画素１０１が出力するデジタル信号のビット数をどのように切り替えるかを説明する。１つの手法としては、ＡＤ変換の解像度を切り替えることがある。具体的には、図６において、カウンタ７００のカウント動作を制御するクロック信号の周波数を下げることで、カウント動作の速度を遅くする。これにより、時刻ｔ４からｔ６までにカウント値が取り得る範囲を狭めることができる。また、別の手法としては、画素内メモリ１０４に保持されたカウント値のうち、上位のビットだけを垂直転送期間Ｖｅｒｔｉｃａｌ Ｒｅａｄに転送することもできる。上記のビット数の切り替えは、不図示の制御部によって行われる。

次に、画素１０１が出力するビット数を切り替える動作について説明する。図７は、本実施例に係る動作を説明するフローチャートである。

ステップＳ１においては、光電変換装置１は、画素１０１が出力するビット数を少なくした第１の動作モードで動作する。第１の動作モードでは、出力するビット数が少ないために、得られる画像は低階調となるが、データ量が少ないので、フレームレートを高くすることができる。

ステップＳ２に進み、不図示のイベント検知部がイベントの発生の有無を検出する。ここで、イベントとは、撮影シーン内に動体、人体、顔などが検知されることや、あらかじめデータベースに登録された形状と一致する形状の物体が検知されること、また、あらかじめ設定された値以上の光量が検知されることを含む。

ステップＳ２において、イベントの発生が検知されない場合（Ｎｏ）には、ステップＳ１に戻って低階調画像撮影が行われる。一方、ステップＳ２においてイベントの発生が検知された場合（Ｙｅｓ）には、ステップＳ３に進む。

ステップＳ３においては、光電変換装置１は、ステップＳ１で画素１０１が出力するビット数よりも、多いビット数のデジタル信号を画素１０１から出力する、第２の動作モードで動作する。ステップＳ３で取得される画像は高階調となるが、データ量が多いので、フレームレートは第１の動作モードよりも低くなる。

図７に示した動作は、例えば監視カメラにおいて、通常は第１の動作モードで、高いフレームレートで低階調の画像を取得し、撮影シーン内でイベントが検知された場合に第２の動作モードに移行して、高階調の画像を取得するという用途が考えられる。また、デジタルカメラにおいて、撮影シーン内に人の顔が検出されるまでは第１の動作モードで動画像を取得し、人の顔が検出されたことを受けて、第２の動作モードで高階調の静止画像を取得するという用途も考えられる。

以上で説明したように、本実施例によれば、画素１０１が出力するデジタル信号のビット数を可変とすることで、用途に応じて、高速な読み出しを行うことができる。

（実施例２）
本発明に係る別の実施例を説明する。

図８は、本実施例に係る光電変換装置１’の構成を示すブロック図である。図１に示した光電変換装置１と共通する要素には同じ符号を付している。光電変換装置１は、画素から出力するデジタル信号を２値出力とすることができる。光電変換装置１’は、閾値電圧生成部１０００を備える。

図９は、本実施例に係る画素１０１’の構成を示す図である。画素１０１との相違点は、コンパレータ１０２の入力端子に、トランジスタＭ５とＭ６とが並列に接続された点である。また、コンパレータ１０２の出力端子が、ラッチ信号生成部１０３と画素内メモリ１０４の入力とに選択的に接続される構成を有する点でも相違する。

トランジスタＭ５が、制御信号ＰＳＥＬによって導通すると、コンパレータ１０２の入力端子に、参照信号Ｖｒａｍｐが供給される。一方、トランジスタＭ５が、制御信号／ＰＳＥＬによって導通すると、コンパレータ１０２の入力端子に、閾値電圧生成部１０００から供給される閾値電圧Ｖｔｈｒｅｓが与えられる。制御信号ＰＳＥＬと／ＰＳＥＬとは、互いに逆相の信号である。

制御信号ＰＳＥＬがＨレベルである場合には、コンパレータ１０２の出力はラッチ信号生成部１０３に導かれ、図６で示した動作が行われる。

一方、制御信号ＰＳＥＬがＬレベルである場合の動作を説明する。この場合には、コンパレータ１０２の出力は、ラッチ信号生成部１０３ではなく、画素内メモリ１０４に導かれる。より具体的には、画素内メモリ１０４が持つ複数ビットのメモリのうちのいずれかのビットのメモリに接続される。したがって、図６に示した動作において、時刻ｔ４からｔ６の期間に相当する期間では、コンパレータ１０２の出力がＨかＬかの２値となり、これが画素内メモリ１０４に保持される。なお、閾値電圧Ｖｔｈｒｅｓは固定値であって、外部からその値を可変できる。

本実施例によれば、画素１０１’から出力されるデジタル信号を２値化することで、撮影シーン内における被写体のエッジ検出を行うことができる。本実施例は、固定の閾値電圧Ｖｔｈｒｅｓを用いていることから、図６における時刻ｔ４からｔ６の時間を短縮することができる。

本実施例においても、画素１０１が出力するデジタル信号のビット数を可変とすることで、用途に応じて、高速な読み出しを行うことができる。

（実施例３）
本発明に係る、さらに別の実施例を説明する。

図１０は、本実施例に係る画素の構成を示す図である。ここでは、互いに隣接する２つの画素１０１１および１０１２を抜き出している。２つの画素が隣接する向きは特に指定しない。本実施例では、２つの画素間の差分演算を行える点で、先の実施例とは相違する。

画素１０１１と１０１２とは、互いに同じ構成を有するので、画素１０１１についての説明を行い、画素１０１２については説明を省略する。画素１０１１は、図９に示した画素１０１’に対して、トランジスタＴＸＩ、ＴＸＳ、ＴＸＭ、ＳＲＥＳおよび、容量ＣＰを含む点で相違する。

画素１０１１において、トランジスタＳＦと定電流源とで構成されるソースフォロワ回路の出力端子が接続されるノードＡに対して、トランジスタＴＸＩ、ＴＸＳ、およびＴＸＭが互いに並列に接続される。トランジスタＴＸＩは、ノードＡとノードＳとの間に接続され、信号ＰＴＸＩによってその導通が制御される。トランジスタＴＸＭは、ノードＡと、画素１０１２のノードＭとの間に接続され、信号ＰＴＸＭによってその導通が制御される。ノードＳとノードＭとの間には容量ＣＰが接続され、ノードＳには、トランジスタＳＲＥＳがさらに接続される。つまり、トランジスタＴＸＭを介して２つの画素が接続されている。

次に、本実施例の動作を説明する。

まず、信号ＰＴＸＭをＬレベルに維持すると、画素１０１１と１０１２とは電気的に遮断されるので、それぞれが独立に動作することができる。この状態では、信号ＰＴＸＩをＨレベルに維持することで、実施例２と同様に動作することができる。

次に、信号ＰＴＸＭをＨレベルにして、画素間での演算を行う場合の動作を説明する。この動作においては、信号ＰＴＸＩをＬレベルに維持する。

図１１は、本実施例に係る動作を示すタイミング図である。コンパレータ１０２の入力端子の電位をｃｏｍｐａｒａｔｏｒ ｉｎｐｕｔ、ノードＭおよびＳの電位をそれぞれｐｏｉｎｔ Ｍおよびｐｏｉｎｔ Ｓとして示している。

時刻ｔ０に、信号ＰＲＥＳおよびＰＴＸがＨレベルになり、トランジスタＴＸおよびＲＥＳが導通する。これにより、光電変換部ＰＤに蓄積された電荷が、ＦＤ部を介して電源ＶＤＤに排出される。トランジスタＳＦと定電流源Ｉｃｏｎｓｔとで構成するソースフォロワ回路の出力は、電源ＶＤＤに応じた出力となる。

時刻ｔ０に、信号ＰＳＲＥＳがＨレベルになることで、ノードＳには、トランジスタＳＲＥＳを介してＧＮＤ電位が与えられる。

時刻ｔ１に信号ＰＲＥＳおよびＰＴＸがＬレベルになり、トランジスタＴＸおよびＲＥＳが非導通となる。光電変換部ＰＤは、浮遊拡散部から電気的に遮断され、電荷を蓄積できる状態となる。

時刻ｔ２に信号ＰＣＲＥＳがＬレベルになると、トランジスタＣ０Ｒが非導通となる。これにより、容量Ｃ０には、ＧＮＤ電位と基準電位Ｖｒｅｆとの電位差が保持される。

時刻ｔ３に信号ＰＴＸがＨレベルになると、光電変換部に蓄積された電荷がＦＤ部に転送される。時刻ｔ１から、時刻ｔ３にＨレベルになる信号ＰＴＸがＬレベルになるまでの期間が蓄積期間となる。

時刻ｔ４に信号ＰＴＸＭがＨレベルになることで、トランジスタＴＸＭが導通する。これにより、画素１０１１のノードＡと画素１０１２のノードＭとが導通する。このとき、画素１０１２の容量ＣＰには、ＧＮＤ電位と画素１０１１のＳとの電位差が与えられる。

時刻ｔ５に、信号ＰＳＲＥＳおよびＰＴＸＭがＬレベルになることで、トランジスタＳＲＥＳおよびＴＸＭが非導通となる。これにより、時刻ｔ４に与えられた電位差が、容量ＣＰに保持される。

時刻ｔ５に、信号ＰＴＸＳがＬレベルになることで、トランジスタＴＸＳがＨレベルになる。これにより、画素１０１２の容量ＣＰは、画素１０１２のソースフォロワ回路と接続される。容量ＣＰには、ＧＮＤ電位を基準として画素１０１１に基づく信号が保持されているので、時刻ｔ５の動作により、画素１０１２のノードＳには、画素１０１１と画素１０１２の、時刻ｔ５における出力の差分が現れる。この差分を、コンパレータ１０２によって閾値電圧Ｖｔｈｒｅｓと比較することで、画素１０１１と１０１２との間の差分を２値化でき、結果としてエッジ検出ができる。言い換えると、２つの画素の間の信号レベルの差であるコントラストが、ある閾値を超えるか否かの判定を行える。なお、画素１０１１も、ノードＭを介して接続された別の画素との間のエッジ検出を行える。

本実施例においても、図７に示したようなシーケンスで光電変換装置を動作させることができる。ステップＳ１においては、画素間のエッジ検出を行い、イベントが検出されたことを受けて、高階調の画像を取得する。エッジ検出時には２値化しているので、画素から出力されるビット数は１ビットとなる。このため、フレームレートを向上させることが容易になる。

本実施例においても、画素１０１１および１０１２が出力するデジタル信号のビット数を可変とすることで、用途に応じて、高速な読み出しを行うことができる。

（実施例４）
本発明に係るさらに別の実施例を説明する。

図１２は、本実施例に係る画素の構成を示す図である。ここでは、互いに隣接する２つの画素１０１１’および１０１２’を抜き出している。２つの画素が隣接する向きは特に指定しない。本実施例では、実施例３と同様に、２つの画素間の差分演算を行える。実施例３では、アナログ信号で差分演算を行っていたのに対して、本実施例では、デジタル信号で差分演算を行う点で相違する。

画素１０１１’と１０１２’とは、互いに同じ構成を有するので、画素１０１１’についての説明を行い、画素１０１２’については説明を省略する。画素１０１１’は、図４に示した画素１０１に対して、デジタル信号出力部がデジタル演算部ＤＰを含む点で相違する。

画素１０１１’でデジタル信号を得る動作は、実施例１と同様なので、説明を省略する。

デジタル演算部ＤＰは、デジタル減算部１０５、デジタルコンパレータ１０６およびデジタルセレクタ１０７を含む。

画素１０１１’が有する画素内メモリ１０４の出力は、画素１０１１’のデジタル減算部１０５、画素１０１１’のデジタルセレクタ１０７、および、画素１０１２’のデジタル減算部１０５に与えられる。

画素１０１２’のデジタル減算部１０５は、画素１０１１’および画素１０１２’の画素内メモリ１０４から出力されたデジタル信号の差分を出力する。

デジタル減算部１０５から出力された差分は、デジタルコンパレータ１０６において、基準値Ｒｅｆ Ｖａｌｕｅと比較され、基準値Ｒｅｆ Ｖａｌｕｅとの大小関係を２値化して出力する。基準値Ｒｅｆ Ｖａｌｕｅは固定値として与えられるが、その大きさは、可変である。

デジタルセレクタ１０７は、不図示の制御信号によって、デジタルコンパレータ１０６の出力または画素内メモリ１０４の出力を選択的に出力する。つまり、デジタルセレクタ１０７によって、ＡＤ変換部が出力するデジタル信号のビット数を可変としている。

（実施例５）
次に、本実施形態に係る撮像システムの概略を、図１３を用いて説明する。

撮像システム８００は、例えば、光学部８１０、撮像装置１０００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、および再生・表示部８７０を含む。撮像装置１０００は、先述の各実施例で説明した光電変換装置が用いられる。ここでは、図１に示したタイミングジェネレータ１０６が、撮像装置ではなく、タイミング制御回路部８５０に含まれる場合を例示している。

レンズなどの光学系である光学部は８１０、被写体からの光を撮像装置１０００の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１０００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。

撮像装置１０００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対して処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、および再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。このほか、システムコントロール回路部８６０は、先の実施例における、動作モードの切り替えや実施例４におけるデジタルセレクタの出力の切り替えを行う。

タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて撮像装置１０００および映像信号処理回路部８３０の駆動タイミングを制御する。

以上で説明した各実施例は、本発明を説明するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。

（その他）
上記の各実施例は、本発明を説明するための例示的なものに過ぎず、本発明の思想を逸脱しない範囲で構成を変えたり、他の実施例と組み合わせたりすることができる。

Claims (3)

1. 複数の画素と制御部とを有する光電変換装置であって、
   前記複数の画素の各々は、
   光電変換部と、
   該光電変換部に基づくデジタル信号を出力するデジタル信号出力部と、を有し、
   さらに、前記制御部は、前記デジタル信号のビット数を可変とすること
   を特徴とする光電変換装置。
2. デジタル信号出力部は、ＡＤ変換部を有することを特徴とする、請求項１に記載の光電変換装置。
3. 請求項１または２に記載の光電変換装置と、
   前記複数の画素に像を形成する光学系と、
   前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、
   をさらに備えたこと
   を特徴とする撮像システム。

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