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JP2018125791A - Ｃｄｒ回路及び受信回路 - Google Patents

Ｃｄｒ回路及び受信回路 Download PDF

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Abstract

【課題】回路面積を縮小する。【解決手段】比較回路部１１は、クロック信号が重畳されたデータ信号Ｄｉを受け、クロック信号ＣＬＫに同期したタイミングで、異なる３つの閾値とデータ信号Ｄｉとを比較し、データパターン検出回路１２は、その比較結果に基づいて、データ信号Ｄｉにおける連続する３ビットが０１１または１００となるデータパターンの発生を検出する。周波数検出回路１３は、そのデータパターンの発生が少なくとも３回検出されたときの、データパターンの２ビット目の検出時のデータ信号Ｄｉと、３つの閾値との比較結果の変化に基づいて、クロック信号ＣＬＫの周波数に対しデータ信号Ｄｉに重畳されたクロック信号の周波数が速いか否か検出する。調整回路１４は、その検出結果に基づいて調整信号を出力し、発振回路１５は、調整信号に基づいて、位相及び周波数が調整されたクロック信号ＣＬＫを出力する。【選択図】図１

Description

本発明は、ＣＤＲ（Clock Data Recovery）回路及び受信回路に関する。
近年、情報処理装置の性能向上に伴い、装置内外で送受信されるデータ信号のデータレートが高速化されてきている。
データ信号を受信する受信回路では、伝送されてきたデータ信号から、データとクロック信号を再生するＣＤＲが行われる。ＣＤＲの手法の１つとして、リファレンスクロックを用いず、伝送されてきたデータ信号から再生したクロック信号を用いてデータ信号のサンプリングを行う手法がある。この手法では、再生したクロック信号とデータ信号との位相差や周波数差を検出し、正しいデータが得られるようにクロック信号の調整が行われる。
従来、データ信号に対して、１ＵＩ（Unit Interval）に４回のサンプリングを行う４ｘサンプリング方式を用いて周波数差を検出する方法があったが、サンプリングを行う回路の面積が大きかった。このため、異なる２つの位相のクロック信号による２回のタイミングでの３つの閾値とデータ信号との比較結果に基づいて、位相空間の３領域間でのデータ信号の位相の回転方向を検出することで、周波数差を検出する手法が提案されている。
特開２０１６−０７２９３２号公報 特開２０１５−０８４４８７号公報
T. Shibasaki et al., "A 56Gb/s NRZ-Electrical 247mW/lane Serial-Link Transceiver in 28nm CMOS," in IEEE ISSCC Dig. Tech. Papers, Feb. 2016, pp. 64-65 S. Jalali et al., "An 8mW Frequency Detector for 10Gb/s Half-Rate CDR using Clock Phase Selection," in IEEE Custom Integrated Circuits Conference (CICC), pp. 1-4, Sep. 2013
しかし、異なる２つの位相のクロック信号を用いて周波数差を検出するＣＤＲ回路では、４ｘサンプリング方式を用いたＣＤＲ回路と比べて回路面積が縮小できるものの、異なる２つの位相のクロック信号を用いるため、回路面積が比較的大きい。
１つの側面では、本発明は、回路面積を縮小できるＣＤＲ回路及び受信回路を提供することを目的とする。
１つの実施態様では、ＣＤＲ回路は、第１のクロック信号が重畳されたデータ信号を受け、第２のクロック信号に同期したタイミングで、異なる３つの閾値と前記データ信号とを比較した比較結果を出力する比較回路部と、前記比較結果に基づいて、前記データ信号における連続する３ビットが０１１または１００となるデータパターンの発生を検出するデータパターン検出回路と、前記データパターンの発生が少なくとも３回検出されたときの、前記データパターンの２ビット目の検出時の前記データ信号と、前記３つの閾値との前記比較結果の変化に基づいて、前記第１のクロック信号の第１の周波数に対して、前記第２のクロック信号の第２の周波数が速いか否かを示す検出結果を出力する周波数検出回路と、前記検出結果に基づいて、前記第２のクロック信号の位相及び前記第２の周波数を調整するための調整信号を出力する調整回路と、前記調整信号に基づいて、前記位相及び前記第２の周波数が調整された前記第２のクロック信号を出力する発振回路と、を備える。
また、１つの実施態様では、受信回路が提供される。
１つの側面では、本発明は、回路面積の縮小が可能となる。
第１の実施の形態のＣＤＲ回路の一例を示す図である。 クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合の、“Ｔ”の変化の一例の様子を示す図である。 第２の実施の形態のＣＤＲ回路の一例を示す図である。 スローパターン検出器の動作の一例を示す状態遷移図である。 ファーストパターン検出器の動作の一例を示す状態遷移図である。 積分回路の一例を示す図である。 周波数同期検出部の一例を示す図である。 バイアス信号生成部の一例を示す図である。 周波数同期時の位相検出回路の動作例を示す図である。 クロック信号ＣＬＫの周波数が遅いときの動作例を示す図である。 クロック信号ＣＬＫの周波数が速いときの動作例を示す図である。 クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも遅い場合の、“Ｔ”の変化の一例の様子を示す図である。 クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合の、“Ｔ”の変化の一例の様子を示す図である。 周波数同期時のデータ信号とクロック信号の一例を示す図である。Ｎ５、Ｎ６は所定の値である。 第３の実施の形態の受信回路の一例を示す図である。 比較的振幅の小さいジッタが生じているときのシミュレーション結果の一例を示す図である（その１）。 比較的振幅の小さいジッタが生じているときのシミュレーション結果の一例を示す図である（その２）。 比較的振幅の大きいジッタが生じているときのシミュレーション結果の一例を示す図である（その１）。 比較的振幅の大きいジッタが生じているときのシミュレーション結果の一例を示す図である（その２）。 周波数の引き込み特性のシミュレーション結果の一例を示す図である。
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のＣＤＲ回路の一例を示す図である。
ＣＤＲ回路１０は、リファレンスクロックを用いずに、１ＵＩに１回のサンプリング（ボーレート）でＣＤＲを行う回路である。ＣＤＲ回路１０は、比較回路部１１、データパターン検出回路１２、周波数検出回路１３、調整回路１４、発振回路１５を有する。
比較回路部１１は、クロック信号が重畳されたデータ信号Ｄｉを受け、発振回路１５が出力するクロック信号ＣＬＫに同期したタイミングで、異なる３つの閾値と、データ信号Ｄｉとを比較した比較結果を出力する。異なる３つの閾値は、たとえば、２つの電圧値と、その間の電圧値である。以下の例では、２つの電圧値である＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］と、それらの真ん中の値である０［Ｖ］とを、３つの閾値として説明する。
比較回路部１１は、比較回路１１ａ，１１ｂ，１１ｃを有する。比較回路１１ａ〜１１ｃは、たとえば、クロック信号ＣＬＫの立ち上がりタイミングまたは立ち下がりタイミングの一方で、＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］または０［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。
比較回路１１ａは、データ信号Ｄｉと、＋Ｖｔｈ［Ｖ］との比較結果を出力する。たとえば、比較回路１１ａは、データ信号Ｄｉが＋Ｖｔｈ［Ｖ］より大きいとき、１（または論理レベルがＨ（High）レベルの信号）を出力し、データ信号Ｄｉが＋Ｖｔｈ［Ｖ］以下のとき、０（または論理レベルがＬ（Low）レベルの信号）を出力する。
比較回路１１ｂは、データ信号Ｄｉと、０［Ｖ］との比較結果を出力する。たとえば、比較回路１１ｂは、データ信号Ｄｉが０［Ｖ］より大きいとき、１（または論理レベルがＨレベルの信号）を出力し、データ信号Ｄｉが０［Ｖ］以下のとき、０（または論理レベルがＬレベルの信号）を出力する。
比較回路１１ｃは、データ信号Ｄｉと、−Ｖｔｈ［Ｖ］との比較結果を出力する。たとえば、比較回路１１ｃは、データ信号Ｄｉが−Ｖｔｈ［Ｖ］より大きいとき、１（または論理レベルがＨレベルの信号）を出力し、データ信号Ｄｉが−Ｖｔｈ［Ｖ］以下のとき、０（または論理レベルがＬレベルの信号）を出力する。
データパターン検出回路１２は、比較回路部１１が出力する比較結果に基づいて、データ信号Ｄｉにおける連続する３ビットが０１１または１００となるデータパターンの発生を検出する。たとえば、データパターン検出回路１２は、１ＵＩ前のデータ信号Ｄｉの判定結果が０のとき、データ信号Ｄｉが−Ｖｔｈ［Ｖ］以下である場合に、データ信号Ｄｉの値を０と判定する。そして、データパターン検出回路１２は、データ信号Ｄｉが−Ｖｔｈ［Ｖ］より大きい場合、データ信号Ｄｉの値を１と判定する。また、データパターン検出回路１２は、１ＵＩ前のデータ信号Ｄｉの判定結果が１のとき、データ信号Ｄｉが＋Ｖｔｈ［Ｖ］以下である場合に、データ信号Ｄｉの値を０と判定する。そして、データパターン検出回路１２は、データ信号Ｄｉが＋Ｖｔｈ［Ｖ］より大きい場合、データ信号Ｄｉの値を１と判定する。
なお、図１では、判定したデータ信号Ｄｉの値を出力する回路については図示が省略されているが、データパターン検出回路１２が、判定したデータ信号Ｄｉの値を出力してもよい。また、データ判定回路として、投機型ＤＦＥ（Decision Feedback Equalizer）を用いることもできる。
周波数検出回路１３は、上記のデータパターンの発生が少なくとも３回検出されたときの、データパターンの２ビット目の検出時のデータ信号Ｄｉと、＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］、０［Ｖ］との比較結果の変化を検出する。そして周波数検出回路１３は、この変化に基づいて、データ信号Ｄｉに重畳されているクロック信号の周波数（以下データ信号Ｄｉの周波数という場合もある）に対して、発振回路１５が出力したクロック信号ＣＬＫの周波数が速いか否かを示す検出結果を出力する。
図１には、０１１となるデータパターンの発生が３回検出されたときの、２ビット目のサンプリング時のデータ信号Ｄｉの大きさ“Ｔ”の変化の一例の様子が示されている。縦軸は電圧を示し、横軸は時間を示す。また、図１の例では、−Ｖｔｈ［Ｖ］以下の電圧範囲がＬＶＬ０、−Ｖｔｈ［Ｖ］より大きく０［Ｖ］以下の電圧範囲がＬＶＬ１、０［Ｖ］より大きく＋Ｖｔｈ［Ｖ］以下の電圧範囲がＬＶＬ２、＋Ｖｔｈ［Ｖ］より大きい電圧範囲がＬＶＬ３と表記されている。
あるデータパターンのデータ信号Ｄｉの受信波形には、ＩＳＩ（Inter-Symbol interference）の影響により、上昇スロープもしくは下降スロープが形成される。たとえば、図１に示されているように、０１１となるデータパターンのデータ信号Ｄｉの受信波形には、上昇スロープが形成される。
データ信号Ｄｉのサンプリングを行うクロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも遅い場合、上昇スロープの部分でサンプリングされるデータ信号Ｄｉの大きさ“Ｔ”は、０１１となるデータパターンが検出されるたびに大きくなっていく。図１の例では、“Ｔ”は、ＬＶＬ１、ＬＶＬ２、ＬＶＬ３と変化している。
周波数検出回路１３は、比較回路部１１が出力する比較結果に基づいて、上記のような“Ｔ”の変化を検出したとき、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも遅いことを示す検出結果を出力する。なお、周波数検出回路１３は、“Ｔ”が、ＬＶＬ０、ＬＶＬ１、ＬＶＬ３と変化したときに、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも遅いことを示す検出結果を出力してもよい。
図２は、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合の、“Ｔ”の変化の一例の様子を示す図である。図２には、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合の、０１１となるデータパターンの発生が３回検出されたときの“Ｔ”の変化の一例の様子が示されている。縦軸は電圧を示し、横軸は時間を示す。
データ信号Ｄｉのサンプリングを行うクロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合、上昇スロープの部分でサンプリングされるデータ信号Ｄｉの大きさ“Ｔ”は、０１１となるデータパターンが検出されるたびに小さくなっていく。図２の例では、“Ｔ”は、ＬＶＬ３、ＬＶＬ２、ＬＶＬ１と変化している。
周波数検出回路１３は、比較回路部１１が出力する比較結果に基づいて、上記のような“Ｔ”の変化を検出したとき、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速いことを示す検出結果を出力する。なお、周波数検出回路１３は、“Ｔ”が、ＬＶＬ２、ＬＶＬ１、ＬＶＬ０と変化したときに、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも速いことを示す検出結果を出力してもよい。
なお、周波数検出回路１３は、１００となるデータパターンの検出時に、その２ビット目のサンプリング時のデータ信号Ｄｉの大きさの変化から、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速いか否かを検出することもできる。
１００となるデータパターンのデータ信号Ｄｉの受信波形には、下降スロープが形成される。データ信号Ｄｉのサンプリングを行うクロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも遅い場合、下降スロープの部分でサンプリングされるデータ信号Ｄｉの大きさは、１００となるデータパターンが検出されるたびに大きくなっていく。データ信号Ｄｉのサンプリングを行うクロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合、下降スロープの部分でサンプリングされるデータ信号Ｄｉの大きさは、１００となるデータパターンが検出されるたびに小さくなっていく。周波数検出回路１３は、比較回路部１１が出力する比較結果に基づいて、このような変化を検出し、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速いか否かを示す検出結果を出力する。
なお、ＬＶＬ１やＬＶＬ２の広さに応じて検出可能なクロック信号ＣＬＫの周波数の範囲や検出率が変化する。ＬＶＬ１やＬＶＬ２が狭すぎると、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数より遅くても、または速くても、上記のような“Ｔ”の変化（位相の回転）が検出されない可能性があるためである。そのため、データ信号Ｄｉのスルーレートなどの特性に応じて、＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］を設定し、ＬＶＬ１やＬＶＬ２の広さを決定することで、所望の周波数の検出率を実現することができる。
図１の調整回路１４は、周波数検出回路１３が出力する検出結果に基づいて、クロック信号ＣＬＫの位相及び周波数を調整するための調整信号を出力する。また、調整回路１４は、たとえば、検出結果に基づいて、データ信号Ｄｉの周波数とクロック信号ＣＬＫの周波数が同期しているか否かを示す信号ｌｏｃｋを出力する。たとえば、調整回路１４は、所定期間内の、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも速いことが検出された回数と、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも遅いことが検出された回数とを比較する。そして、調整回路１４は、両出力回数の差の絶対値が、ある閾値より小さく、且つ、両出力回数の和が、別の閾値よりも小さいとき、両周波数が同期している旨を示す信号ｌｏｃｋを出力する。
発振回路１５は、調整回路１４が出力する調整信号に基づいて、位相及び周波数が調整されたクロック信号ＣＬＫを出力する。
以上のように、ＣＤＲ回路１０は、０１１または１００となるデータパターンを検出し、そのデータパターンの２ビット目のサンプリング時のデータ信号Ｄｉと３つの閾値との比較結果の変化に基づいて周波数検出を行う。これにより、ボーレートのＣＤＲ回路１０でも周波数検出を行うことができ、周波数検出のために生成するクロック信号の数を従来のＣＤＲ回路よりも減らせるため、比較回路数などが少なくなり、回路の面積を縮小できる。また、回路面積を縮小できることから、回路の動作で生じる消費電力の削減も可能となる。
（第２の実施の形態）
図３は、第２の実施の形態のＣＤＲ回路の一例を示す図である。
第２の実施の形態のＣＤＲ回路２０は、比較回路部２１、パターンフィルタ２２、スローパターン検出器２３ａ、ファーストパターン検出器２３ｂを有する。さらに、ＣＤＲ回路２０は、積分回路２４ａ，２４ｂ、カウンタ２５、周波数補正回路２６、位相検出回路２７、ループフィルタ２８、発振回路２９を有する。なお、図３では、データ信号Ｄｉの値を判定して出力する回路については図示が省略されている。データ判定回路として、たとえば、投機型ＤＦＥを用いることができる。
比較回路部２１は、第１の実施の形態のＣＤＲ回路１０の比較回路部１１に相当し、比較回路２１ａ，２１ｂ，２１ｃを有する。比較回路２１ａ〜２１ｃは、図１の比較回路部１１の比較回路１１ａ〜１１ｃと同様の機能を有する。すなわち、比較回路２１ａ〜２１ｃは、たとえば、クロック信号ＣＬＫの立ち上がりタイミングまたは立ち下がりタイミングの一方で、＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］または０［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。
パターンフィルタ２２は、第１の実施の形態のＣＤＲ回路１０のデータパターン検出回路１２に相当し、比較回路部２１が出力する比較結果に基づいて、データ信号Ｄｉにおける連続する３ビットが０１１または１００となるデータパターンの発生を検出する。
第２の実施の形態のＣＤＲ回路２０では、スローパターン検出器２３ａとファーストパターン検出器２３ｂによって、第１の実施の形態のＣＤＲ回路１０の周波数検出回路１３と同様の機能が実現される。
スローパターン検出器２３ａは、上記のデータパターンの発生が少なくとも３回検出されたときの、データパターンの２ビット目の検出時のデータ信号Ｄｉと、＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］、０［Ｖ］との比較結果の変化を検出する。そして、スローパターン検出器２３ａは、この変化に基づいて、データ信号Ｄｉの周波数よりも、発振回路２９が出力したクロック信号ＣＬＫの周波数が遅いか否かを検出し、検出結果を示す検出信号を出力する。
ファーストパターン検出器２３ｂは、上記のデータパターンの発生が少なくとも３回検出されたときの、データパターンの２ビット目の検出時のデータ信号Ｄｉと、＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］、０［Ｖ］との比較結果の変化を検出する。そして、ファーストパターン検出器２３ｂは、この変化に基づいて、データ信号Ｄｉの周波数よりも、発振回路２９が出力したクロック信号ＣＬＫの周波数が速いか否かを検出し、検出結果を示す検出信号を出力する。
スローパターン検出器２３ａとファーストパターン検出器２３ｂは、たとえば、後述する状態遷移を行うステートマシンにより実現される。
積分回路２４ａは、第１の期間において、データ信号Ｄｉの周波数よりクロック信号ＣＬＫの周波数が遅いことが検出された回数を出力する。積分回路２４ａは、スローパターン検出器２３ａが出力する検出信号を積算することで、上記回数（以下スロー計数値という）を決定する。
積分回路２４ｂは、第１の期間において、データ信号Ｄｉの周波数よりクロック信号ＣＬＫの周波数が速いことが検出された回数を出力する。積分回路２４ｂは、ファーストパターン検出器２３ｂが出力する検出信号を積算することで、上記回数（以下ファースト計数値）を決定する。
積分回路２４ａ，２４ｂは、たとえば、フリップフロップと加算器とを含むカウンタで実現される。
カウンタ２５は、積分回路２４ａ，２４ｂを第１の期間ごとにリセットするためのリセット信号を出力する。第１の期間は、たとえば、クロック信号ＣＬＫのクロックサイクル数で、３２×１０3サイクルなどとする。
第２の実施の形態のＣＤＲ回路２０では、周波数補正回路２６、位相検出回路２７、ループフィルタ２８によって、第１の実施の形態のＣＤＲ回路１０の調整回路１４と同様の機能が実現される。
周波数補正回路２６は、積分回路２４ａ，２４ｂが出力するスロー計数値とファースト計数値と、スローパターン検出器２３ａとファーストパターン検出器２３ｂが出力する検出信号を受信する。そして、周波数補正回路２６は、両計数値と検出信号に基づいて、位相検出回路２７に対してクロック信号ＣＬＫの周波数を速くする（高くする）、または、クロック信号ＣＬＫの周波数を遅くする（低くする）旨を示す信号ｂｉａｓを出力する。
また、周波数補正回路２６は、両計数値に基づいて、データ信号Ｄｉの周波数とクロック信号ＣＬＫの周波数が同期しているか否かを示す信号ｌｏｃｋを出力する。
位相検出回路２７は、データ信号Ｄｉと信号ｂｉａｓに基づいて、クロック信号ＣＬＫの位相を進めるための信号ＵＰまたは、クロック信号ＣＬＫの位相を遅らせるための信号ＤＮを出力する。
ループフィルタ２８は、信号ＵＰ，ＤＮをフィルタリングして、調整信号を生成する。なお、ループフィルタ２８はデジタルフィルタに限定されず、信号ＵＰ，ＤＮに応じて電流値を調整するチャージポンプなどを有し、調整した電流値を電圧値に変換してその電圧値を調整信号として出力するような回路であってもよい。
発振回路２９は、ループフィルタ２８が出力する調整信号に基づいて、位相及び周波数が調整されたクロック信号ＣＬＫを出力する。
（スローパターン検出器の動作例）
図４は、スローパターン検出器の動作の一例を示す状態遷移図である。
スローパターン検出器２３ａは、たとえば、図４に示すような４つの状態Ａ，Ｂ，Ｃの間で状態遷移を行うステートマシンにより実現される。
スローパターン検出器２３ａの処理が開始（ＳＴＡＲＴ）すると、スローパターン検出器２３ａは、状態Ａになる。状態Ａでは、スローパターン検出器２３ａが出力する検出信号は０である。スローパターン検出器２３ａは、状態Ａのとき、０１１または１００となるデータパターンの２ビット目の検出時のデータ信号Ｄｉの大きさ“Ｔ”が、図１や図２に示したＬＶＬ１の電圧範囲であると、状態Ｂに遷移する。スローパターン検出器２３ａは、状態Ａのとき、“Ｔ”が、図１や図２に示したＬＶＬ２、ＬＶＬ３、または、０１１または１００となるデータパターンが検出されないとき（以下、Ｎ／Ａであるとき、という）、状態Ａから遷移しない。
状態Ｂでも、スローパターン検出器２３ａが出力する検出信号は０である。スローパターン検出器２３ａは、状態Ｂのとき、“Ｔ”が、ＬＶＬ３の電圧範囲に遷移したとき、状態Ａに遷移し、ＬＶＬ２の電圧範囲に遷移したとき、状態Ｃに遷移する。スローパターン検出器２３ａは、状態Ｂのとき、“Ｔ”が、ＬＶＬ１の電圧範囲に遷移したとき、またはＮ／Ａであるとき、状態Ｂから遷移しない。
状態Ｃでも、スローパターン検出器２３ａが出力する検出信号は０である。スローパターン検出器２３ａは、状態Ｃのとき、“Ｔ”が、ＬＶＬ１の電圧範囲に遷移したとき、状態Ｂに遷移し、ＬＶＬ３の電圧範囲に遷移したとき、状態Ｄに遷移する。スローパターン検出器２３ａは、状態Ｃのとき、“Ｔ”が、ＬＶＬ２の電圧範囲に遷移したとき、またはＮ／Ａであるとき、状態Ｃから遷移しない。
状態Ｄでは、スローパターン検出器２３ａは、検出信号を＋１し、状態Ａに遷移する。
以上のようなスローパターン検出器２３ａでは、状態Ｄへの状態遷移が行われると、データ信号Ｄｉの周波数に対して、発振回路２９が出力したクロック信号ＣＬＫの周波数が遅い旨を示す検出信号として１が出力される。
（ファーストパターン検出器の動作例）
図５は、ファーストパターン検出器の動作の一例を示す状態遷移図である。
ファーストパターン検出器２３ｂは、たとえば、図５に示すような４つの状態Ａ，Ｂ，Ｃの間で状態遷移を行うステートマシンにより実現される。
ファーストパターン検出器２３ｂの処理が開始（ＳＴＡＲＴ）すると、ファーストパターン検出器２３ｂは、状態Ａになる。状態Ａでは、ファーストパターン検出器２３ｂが出力する検出信号は０である。ファーストパターン検出器２３ｂは、状態Ａのとき、０１１または１００となるデータパターンの２ビット目の検出時のデータ信号Ｄｉの大きさ“Ｔ”が、図１や図２に示したＬＶＬ３の電圧範囲であると、状態Ｂに遷移する。ファーストパターン検出器２３ｂは、状態Ａのとき、“Ｔ”が、図１や図２に示したＬＶＬ１、ＬＶＬ２、または、Ｎ／Ａであるとき、状態Ａから遷移しない。
状態Ｂでも、ファーストパターン検出器２３ｂが出力する検出信号は０である。ファーストパターン検出器２３ｂは、状態Ｂのとき、“Ｔ”が、ＬＶＬ１の電圧範囲に遷移したとき、状態Ａに遷移し、ＬＶＬ２の電圧範囲に遷移したとき、状態Ｃに遷移する。ファーストパターン検出器２３ｂは、状態Ｂのとき、“Ｔ”が、ＬＶＬ３の電圧範囲に遷移したとき、またはＮ／Ａであるとき、状態Ｂから遷移しない。
状態Ｃでも、ファーストパターン検出器２３ｂが出力する検出信号は０である。ファーストパターン検出器２３ｂは、状態Ｃのとき、“Ｔ”が、ＬＶＬ３の電圧範囲に遷移したとき、状態Ｂに遷移し、ＬＶＬ１の電圧範囲に遷移したとき、状態Ｄに遷移する。ファーストパターン検出器２３ｂは、状態Ｃのとき、“Ｔ”が、ＬＶＬ２の電圧範囲に遷移したとき、またはＮ／Ａであるとき、状態Ｃから遷移しない。
状態Ｄでは、ファーストパターン検出器２３ｂは、検出信号を＋１し、状態Ａに遷移する。
以上のようなファーストパターン検出器２３ｂでは、状態Ｄへの状態遷移が行われると、データ信号Ｄｉの周波数に対して、発振回路２９が出力したクロック信号ＣＬＫの周波数が速い旨を示す検出信号として１が出力される。
（積分回路２４ａ，２４ｂの一例）
図６は、積分回路の一例を示す図である。
積分回路２４ａは、たとえば、図６に示されているように、スローパターン検出器２３ａが出力する検出信号を、クロック信号ＣＬＫに同期して積算することでスロー計数値を出力する。
積分回路２４ｂは、たとえば、図６に示されているように、ファーストパターン検出器２３ｂが出力する検出信号を、クロック信号ＣＬＫに同期して積算することでファースト計数値を出力する。
また、積分回路２４ａ，２４ｂはリセット端子ｒｓｔを有し、カウンタ２５が出力するリセット信号により周期的にスロー計数値及びファースト計数値を０にリセットする。
なお、図４、図５では図示を省略したが、スローパターン検出器２３ａとファーストパターン検出器２３ｂも、クロック信号ＣＬＫに同期して状態遷移を行う。
（周波数補正回路２６の一例）
周波数補正回路２６は、スロー計数値とファースト計数値とに基づいて信号ｌｏｃｋを出力する。また、周波数補正回路２６は、スローパターン検出器２３ａとファーストパターン検出器２３ｂが出力する検出信号に基づいて信号ｂｉａｓを出力する。
クロック信号ＣＬＫの周波数とデータ信号Ｄｉの周波数が同期しているとき、０１１または１００となるデータパターンの２ビット目の検出時のデータ信号Ｄｉの大きさ“Ｔ”の変化は小さい。そのため、スロー計数値とファースト計数値は両方ともかなり小さくなる。したがって、スロー計数値とファースト計数値との加算値と、第１の閾値との比較結果を、周波数同期しているか否かを判定するための１つの判定基準とすることができる。
ただ、高周波数の正弦波であるジッタの影響で、スロー計数値やファースト計数値が増える場合がある。データ信号Ｄｉとクロック信号ＣＬＫが同期しているとき、ジッタが生じている場合には、スロー計数値とファースト計数値とがほぼ同じ値になる。したがって、スロー計数値とファースト計数値との減算結果の絶対値と、第２の閾値との比較結果を、周波数のずれが生じているのか、それともジッタが発生しているのかを判定するための１つの判定基準とすることができる。周波数補正回路２６は、このような判定基準に基づいて信号ｌｏｃｋを出力する周波数同期検出部を有している。
図７は、周波数同期検出部の一例を示す図である。
周波数同期検出部２６ａは、加算器３０、減算器３１、比較回路３２，３３、ＡＮＤ回路３４を有する。
加算器３０は、積分回路２４ａが出力するスロー計数値と積分回路２４ｂが出力するファースト計数値との加算結果を出力する。減算器３１は、スロー計数値とファースト計数値との減算結果を出力する。
比較回路３２は、クロック信号ＣＬＫに同期して、一定期間（たとえば、３２μ秒）ごとに、加算器３０が出力する加算結果と、第１の閾値（図７の例では８０）とを比較する。そして、比較回路３２は、加算結果が第１の閾値よりも小さいときに１を出力し、加算結果が第１の閾値以上のときに０を出力する。
比較回路３３は、クロック信号ＣＬＫに同期して、一定期間（たとえば、３２μ秒）ごとに、減算器３１が出力する減算結果の絶対値と、第２の閾値（図７の例では３０）とを比較する。そして、比較回路３３は、減算結果の絶対値が第２の閾値よりも小さいときに１を出力し、減算結果の絶対値が第２の閾値以上のときに０を出力する。
ＡＮＤ回路３４は、比較回路３２，３３の出力信号が両方１であるとき、クロック信号ＣＬＫの周波数とデータ信号Ｄｉの周波数が同期している旨を示す信号ｌｏｃｋとして、１を出力する。ＡＮＤ回路３４は、比較回路３２，３３の出力信号の少なくとも一方が０のとき、クロック信号ＣＬＫの周波数とデータ信号Ｄｉの周波数が同期していない旨を示す信号ｌｏｃｋとして０を出力する。
なお、第１の閾値と第２の閾値は、上記の例に限定されるものではない。
また、周波数補正回路２６は、ジッタを考慮して信号ｂｉａｓを生成するバイアス信号生成部を有している。
図８は、バイアス信号生成部の一例を示す図である。
バイアス信号生成部２６ｂは、減算器３５、積分回路３６、比較回路３７，３８を有する。
減算器３５は、スローパターン検出器２３ａが出力する検出信号とファーストパターン検出器２３ｂが出力する検出信号との減算結果を出力する。積分回路３６は、減算器３５が出力する減算結果を、クロック信号ＣＬＫに同期して積算する。なお、積分回路３６は、リセット端子ｒｓｔを有し、周波数同期検出部２６ａが出力する信号ｌｏｃｋが１になると、積算値を０にリセットする。
比較回路３７は、積算値と、第３の閾値（図８の例では２０）とを比較し、積算値が第３の閾値よりも大きいときに、クロック信号ＣＬＫの周波数が遅い旨を示す信号ｂｉａｓを出力する。
比較回路３８は、積算値と、第４の閾値（図８の例では−２０）とを比較し、積算値が第４の閾値よりも小さいときに、クロック信号ＣＬＫの周波数が速い旨を示す信号ｂｉａｓを出力する。
たとえば、信号ｂｉａｓは２ビットの信号であり、積算値が第３の閾値よりも大きいときには“０１”、積算値が第４の閾値よりも小さいときには“１０”、第４の閾値≦積算値≦第３の閾値、であるときには“００”などとすることができる。
このようなバイアス信号生成部２６ｂは、第３の閾値または第４の閾値と、積算値との比較結果に応じて信号ｂｉａｓを出力することで、ジッタにより誤って周波数調整が行われることを抑制できる。
なお、第３の閾値と第４の閾値は、上記の例に限定されるものではない。
（位相検出回路２７の動作例）
図９は、周波数同期時の位相検出回路の動作例を示す図である。
図９では、０１１となるデータパターンの発生が検出されたときの、位相検出回路２７の動作例が示されている。
位相検出回路２７は、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数と同期しているとき（たとえば、信号ｂｉａｓが“００”のとき）、データ信号Ｄｉの位相がφ３となるタイミングで位相同期するように信号ＵＰ，ＤＮを出力する。φ３は、データ信号Ｄｉが、＋Ｖｔｈ［Ｖ］となる位相である。
図９に示されているように、位相誤差φｅｒｒが、φ１以上でφ３未満のときには、位相検出回路２７は、信号ＤＮを出力する。φ１は、データ信号Ｄｉが、−Ｖｔｈ［Ｖ］となる位相である。また、位相誤差φｅｒｒが、φ３より大きく、φ１＋２π以下のときには、位相検出回路２７は、信号ＵＰを出力する。
このような位相誤差φｅｒｒを検出するために、たとえば、位相検出回路２７は、比較回路部２１やパターンフィルタ２２の機能を有している。位相検出回路２７は、０１１となるデータパターン発生時の、２ビット目のサンプリング時のデータ信号のＤｉの大きさの電圧範囲がＬＶＬ１、ＬＶＬ２のとき（位相誤差φｅｒｒが、φ１以上でφ３未満に相当）、信号ＤＮを出力する。また、位相検出回路２７は、上記電圧範囲がＬＶＬ３のとき（位相誤差φｅｒｒが、φ３より大きく、φ１＋２π以下に相当）、信号ＵＰを出力する。
図１０は、クロック信号ＣＬＫの周波数が遅いときの動作例を示す図である。
位相検出回路２７は、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも遅いとき（たとえば、信号ｂｉａｓが“０１”のとき）、データ信号Ｄｉの位相がφ３となるタイミングで位相同期するように信号ＵＰ，ＤＮを出力する。
図１０に示されているように、位相誤差φｅｒｒが、φ１以上で、φ２未満のときには、位相検出回路２７は、信号ＵＰを出力する。φ２は、データ信号Ｄｉが、０［Ｖ］となる位相である。また、位相誤差φｅｒｒが、φ２以上でφ３未満のときには、位相検出回路２７は、信号ＤＮを出力する。また、位相誤差φｅｒｒが、φ３より大きく、φ１＋２π以下のときには、位相検出回路２７は、信号ＵＰを出力する。
たとえば、位相検出回路２７は、０１１となるデータパターン発生時の、２ビット目のサンプリング時のデータ信号のＤｉの大きさの電圧範囲がＬＶＬ１のとき（位相誤差φｅｒｒが、φ１以上でφ２未満に相当）、信号ＵＰを出力する。また、位相検出回路２７は、上記電圧範囲がＬＶＬ２のとき（位相誤差φｅｒｒが、φ２以上でφ３未満に相当）、信号ＤＮを出力する。また、位相検出回路２７は、上記電圧範囲がＬＶＬ３のとき（位相誤差φｅｒｒが、φ３より大きく、φ１＋２π以下に相当）、信号ＵＰを出力する。
このように、位相検出回路２７は、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも遅いときには、単位時間（たとえば、上記クロック信号ＣＬＫの１周期）当たりに信号ＵＰを出力する比率を、信号ＤＮを出力する比率よりも大きくする。これにより、クロック信号の周波数を増加させることができる。
図１１は、クロック信号ＣＬＫの周波数が速いときの動作例を示す図である。
位相検出回路２７は、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも速いとき（たとえば、信号ｂｉａｓが“１０”のとき）、データ信号Ｄｉの位相がφ２となるタイミングで位相同期するように信号ＵＰ，ＤＮを出力する。
図１１に示されているように、位相誤差φｅｒｒが、φ１以上で、φ２未満のときには、位相検出回路２７は、信号ＤＮを出力する。また、位相誤差φｅｒｒが、φ２以上でφ３未満のときには、位相検出回路２７は、信号ＵＰを出力する。また、位相誤差φｅｒｒが、φ３より大きく、φ１＋２π以下のときには、位相検出回路２７は、信号ＤＮを出力する。
たとえば、位相検出回路２７は、０１１となるデータパターン発生時の、２ビット目のサンプリング時のデータ信号のＤｉの大きさの電圧範囲がＬＶＬ１のとき（位相誤差φｅｒｒが、φ１以上でφ２未満に相当）、信号ＤＮを出力する。また、位相検出回路２７は、上記電圧範囲がＬＶＬ２のとき（位相誤差φｅｒｒが、φ２以上でφ３未満に相当）、信号ＵＰを出力する。また、位相検出回路２７は、上記電圧範囲がＬＶＬ３のとき（位相誤差φｅｒｒが、φ３より大きく、φ１＋２π以下に相当）、信号ＤＮを出力する。
このように、位相検出回路２７は、クロック信号ＣＬＫの周波数がデータ信号Ｄｉの周波数よりも速いときには、単位時間（たとえば、上記クロック信号ＣＬＫの１周期）当たりに、信号ＵＰを出力する比率を、信号ＤＮを出力する比率よりも小さくする。これにより、クロック信号の周波数を低下させることができる。
（ＣＤＲ回路２０による周波数調整動作の一例）
図１２は、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも遅い場合の、“Ｔ”の変化の一例の様子を示す図である。
図１２では、データ信号Ｄｉの連続する３ビットが、０１１または１００となるデータパターン発生時の、２ビット目のデータ信号Ｄｉの大きさ“Ｔ”の変化の一例の様子が示されている。縦軸は電圧を示し、横軸は時間を示す。また、図１２において、Ｔｕｉは、データ信号Ｄｉの１ＵＩの期間を示し、Ｔｃｋはクロック信号ＣＬＫの周期を示し、Ｎ１，Ｎ２は任意の値を示している。
あるデータパターンのデータ信号Ｄｉの受信波形には、ＩＳＩの影響により、上昇スロープもしくは下降スロープが形成される。たとえば、０１１となるデータパターンのデータ信号Ｄｉの受信波形には、上昇スロープが形成され、１００となるデータパターンのデータ信号Ｄｉの受信波形には下降スロープが形成される。
クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも遅い場合、上昇スロープまたは下降スロープの部分でサンプリングされる上記データパターンの２ビット目のデータ信号Ｄｉの大きさ“Ｔ”は、時間が進むと増加していく。図１２の例では、最初、ＬＶＬ１の電圧範囲であった“Ｔ”は、Ｎ１×Ｔｃｋ後には、ＬＶＬ２の電圧範囲に変化し、さらに、Ｎ２×Ｔｃｋ後には、ＬＶＬ３の電圧範囲に変化している。このとき、Ｎ１×Ｔｃｋ＞Ｎ１×Ｔｕｉ、Ｎ２×Ｔｃｋ＞Ｎ２×Ｔｕｉとなる。
このような場合、スローパターン検出器２３ａは、図４に示した状態遷移図のように、状態Ａ、状態Ｂ、状態Ｃ、状態Ｄと遷移するので、検出信号を＋１する。これにより積分回路２４ａが出力するスロー計数値がカウントアップされる。
図１３は、クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合の、“Ｔ”の変化の一例の様子を示す図である。Ｎ３，Ｎ４は任意の値を示している。
クロック信号ＣＬＫの周波数が、データ信号Ｄｉの周波数よりも速い場合、上昇スロープまたは下降スロープの部分でサンプリングされる上記データパターンの２ビット目のデータ信号Ｄｉの大きさ“Ｔ”は、時間が進むと減少していく。図１３の例では、最初、ＬＶＬ３の電圧範囲であった“Ｔ”は、Ｎ３×Ｔｃｋ後には、ＬＶＬ２の電圧範囲に変化し、さらに、Ｎ４×Ｔｃｋ後には、ＬＶＬ１の電圧範囲に変化している。このとき、Ｎ３×Ｔｃｋ＜Ｎ３×Ｔｕｉ、Ｎ４×Ｔｃｋ＜Ｎ４×Ｔｕｉとなる。
このような場合、ファーストパターン検出器２３ｂは、図５に示した状態遷移図のように、状態Ａ、状態Ｂ、状態Ｃ、状態Ｄと遷移するので、検出信号を＋１する。これにより積分回路２４ｂが出力するファースト計数値がカウントアップされる。
周波数補正回路２６は、積分回路２４ａ，２４ｂが出力するスロー計数値とファースト計数値と、スローパターン検出器２３ａとファーストパターン検出器２３ｂが出力する検出信号を受信する。周波数補正回路２６の周波数同期検出部２６ａは、たとえば、図７に示したように、スロー計数値とファースト計数値との加算値が８０以上、または、スロー計数値とファースト計数値との減算値が３０以上のとき、信号ｌｏｃｋを０とする。周波数同期検出部２６ａは、スロー計数値とファースト計数値との加算値が８０より小さく、スロー計数値とファースト計数値との減算値が３０より小さいとき、信号ｌｏｃｋを１とする。
信号ｌｏｃｋが０のとき、周波数補正回路２６のバイアス信号生成部２６ｂは、たとえば、図８に示したように、積分回路３６が出力する積算値が２０より大きければ、クロック信号ＣＬＫの周波数が遅い旨を示す信号ｂｉａｓを出力する。一方、積分回路３６が出力する積算値が−２０より小さければ、バイアス信号生成部２６ｂは、クロック信号ＣＬＫの周波数が速い旨を示す信号ｂｉａｓを出力する。
位相検出回路２７は、データ信号Ｄｉと信号ｂｉａｓに基づいて、図１０または図１１に示したように、クロック信号ＣＬＫの位相を進めるための信号ＵＰまたは、クロック信号ＣＬＫの位相を遅らせるための信号ＤＮを出力する。
ループフィルタ２８は、信号ＵＰ，ＤＮをフィルタリングして、調整信号を生成する。 発振回路２９は、ループフィルタ２８が出力する調整信号に基づいて、位相及び周波数が調整されたクロック信号ＣＬＫを出力する。
一方、信号ｌｏｃｋが１のとき、周波数補正回路２６のバイアス信号生成部２６ｂは、信号ｂｉａｓとして、たとえば、“００”を出力する。
このとき、位相検出回路２７は、図９に示したように、信号ＵＰまたは信号ＤＮを出力して、データ信号Ｄｉの位相に対するクロック信号ＣＬＫの位相のずれを補正する。
図１４は、周波数同期時のデータ信号とクロック信号の一例を示す図である。Ｎ５、Ｎ６は所定の値である。
データ信号Ｄｉの周波数とクロック信号ＣＬＫの周波数とが同期している場合、上昇スロープまたは下降スロープの部分でサンプリングされるデータ信号Ｄｉの大きさ“Ｔ”は、０１１または１００となるデータパターンが検出されるたびに同じ値となる。図１４の例では、大きさ“Ｔ”は、ＬＶＬ２の電圧範囲から変わらない。このとき、Ｎ５×Ｔｃｋ＝Ｎ５×Ｔｕｉ、Ｎ６×Ｔｃｋ＝Ｎ６×Ｔｕｉとなる。
以上のように、第２の実施の形態のＣＤＲ回路２０は、０１１または１００となるデータパターンを検出し、そのデータパターンの２ビット目のサンプリング時のデータ信号Ｄｉと３つの閾値との比較結果の変化に基づいて周波数検出を行う。これにより、ボーレートのＣＤＲ回路１０でも周波数検出を行うことができ、周波数検出のために生成するクロック信号の数を従来のＣＤＲ回路よりも減らせるため、比較回路数などが少なくなり、回路の面積を縮小できる。また、回路面積を縮小できることから、回路の動作で生じる消費電力の削減も可能となる。
また、位相検出回路２７は、信号ｂｉａｓに基づいて、単位時間当たりに、信号ＤＮを出力する比率と信号ＵＰを出力する比率を変化させて、クロック信号の周波数を増加または減少させる。周波数調整を行う回路部と位相調整を行う回路部とを別々に設けると、互いに干渉して調整精度が悪化するが、本実施の形態のＣＤＲ回路２０では、上記のような位相検出回路２７を設けることで、周波数調整と位相調整とを干渉することなく行うことができる。このため、精度のよい周波数調整及び位相調整が可能となる。
（第３の実施の形態）
図１５は、第３の実施の形態の受信回路の一例を示す図である。
受信回路４０は、リファレンスクロックレスでＣＤＲを行う機能を含む。ただし、受信回路４０は、第２の実施の形態のＣＤＲ回路２０と異なり、９０度ずつ位相が異なる４相のクロック信号ＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を用いて、４並列でインターリーブ動作を行う回路構成となっている。たとえば、受信回路４０が受信するデータ信号Ｄｒのデータレートが、２８Ｇｂ／ｓである場合、４並列化して処理することで、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数を７ＧＨｚに抑えることができる。
なお、並列数は、４並列に限定されるものではない。生成するクロック信号の位相を増やすことで、５並列以上でインターリーブ動作を行う回路構成とすることもできる。
受信回路４０は、等化回路４１、比較回路部４２、デマルチプレクサ４３ａ，４３ｂ，４３ｃ、デジタル論理回路４４、ＤＡＣ（Digital to Analog Converter）回路４５ａ，４５ｂ、加算器４６、発振回路４７を有する。
等化回路４１は、データ信号Ｄｒを受信し、データ信号Ｄｒに対して等化処理を行い、データ信号Ｄｉを出力する。等化回路４１として、たとえば、ＣＴＬＥ（Continuous-Time Linear Equalizer）を用いることができる。
比較回路部４２は、４相のクロック信号ＣＬＫ０〜ＣＬＫ２７０に対応して設けられた４つの比較回路４２ａ１，４２ａ２，４２ａ３，４２ａ４と、４つの比較回路４２ｃ１，４２ｃ２，４２ｃ３，４２ｃ４を有している。さらに比較回路部４２は、クロック信号ＣＬＫ０〜ＣＬＫ２７０の何れか２つに対応して設けられた比較回路４２ｂ１，４２ｂ２を有している。
比較回路４２ａ１は、クロック信号ＣＬＫ０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、＋Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。比較回路４２ａ２は、クロック信号ＣＬＫ９０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、＋Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。比較回路４２ａ３は、クロック信号ＣＬＫ１８０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、＋Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。比較回路４２ａ４は、クロック信号ＣＬＫ２７０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、＋Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。
比較回路４２ｃ１は、クロック信号ＣＬＫ０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、−Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。比較回路４２ｃ２は、クロック信号ＣＬＫ９０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、−Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。比較回路４２ｃ３は、クロック信号ＣＬＫ１８０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、−Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。比較回路４２ｃ４は、クロック信号ＣＬＫ２７０の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、−Ｖｔｈ［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。
比較回路４２ｂ１は、クロック信号ＣＬＫ０〜ＣＬＫ２７０の何れか１つ（たとえば、クロック信号ＣＬＫ０）の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、０［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。比較回路４２ｂ２は、クロック信号ＣＬＫ０〜ＣＬＫ２７０の何れか１つ（たとえば、クロック信号ＣＬＫ１８０）の立ち上がりタイミングまたは立ち下りタイミングの一方に同期して、０［Ｖ］と、データ信号Ｄｉとの比較結果を出力する。
なお、図１５の受信回路４０の例では、回路面積や消費電力を抑えるため周波数検出のために用いられる比較回路４２ｂ１，４２ｂ２の数は、２つとしているが、３つまたは４つであってもよいし、１つであってもよい。
デマルチプレクサ４３ａ〜４３ｃは、デジタル論理回路４４の動作クロック信号ＣＬＫｃの周波数に応じて、上記の比較結果をデジタル論理回路４４が処理できるように逆多重化する。以下では、一例として、動作クロック信号ＣＬＫｃの周波数は、８７５ＭＨｚであるものとして説明する。
デマルチプレクサ４３ａは、比較回路４２ａ１〜４２ａ４がそれぞれ出力する１ビットの比較結果を受け、４ビットの比較結果を、３２ビットに逆多重化して信号ＤＨとして出力する。デマルチプレクサ４３ｂは、比較回路４２ｂ１，４２ｂ２がそれぞれ出力する１ビットの比較結果を受け、２ビットの比較結果を、１６ビットに逆多重化して信号ＤＭとして出力する。デマルチプレクサ４３ｃは、比較回路４２ｃ１〜４２ｃ４がそれぞれ出力する１ビットの比較結果を受け、４ビットの比較結果を、３２ビットに逆多重化して信号ＤＬとして出力する。
デジタル論理回路４４は、周波数検出部４４ａ、フィルタ４４ｂ、位相検出部４４ｃ、フィルタ４４ｄ、データ判定部４４ｅ、エラー検出部４４ｆを有する。
周波数検出部４４ａは、図３に示したパターンフィルタ２２、スローパターン検出器２３ａ、ファーストパターン検出器２３ｂ、積分回路２４ａ，２４ｂの機能を含む。周波数検出部４４ａは、比較結果として、信号ＤＨ，ＤＭ，ＤＬを受け、信号ＤＨ，ＤＭ，ＤＬに基づいて、データ信号Ｄｉにおける連続する３ビットが０１１または１００となるデータパターンの発生を検出する。そして、周波数検出部４４ａは、上記のデータパターンの発生が少なくとも３回検出されたときの、データパターンの２ビット目の検出時のデータ信号Ｄｉと、＋Ｖｔｈ［Ｖ］、−Ｖｔｈ［Ｖ］、０［Ｖ］との比較結果の変化を検出する。そして、周波数検出部４４ａは、この変化に基づいて、データ信号Ｄｉの周波数に対して、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が遅い、速いまたは同期していることを示す検出信号を出力する。
また、周波数検出部４４ａは、データ信号Ｄｉの周波数に対してクロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が遅い旨を示す検出信号の出力回数の積算値（スロー計数値）を出力する。また、周波数検出部４４ａは、データ信号Ｄｉの周波数に対してクロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が速い旨を示す検出信号の出力回数の積算値（ファースト計数値）を出力する。なお、積算値は、所定の周期でリセットされる。
検出信号や積算値は、フィルタ４４ｂでフィルタリング処理されて、位相検出部４４ｃに供給される。
位相検出部４４ｃは、図３に示した周波数補正回路２６と位相検出回路２７の機能を含む。位相検出部４４ｃは、検出信号と積算値とに基づいて、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数を速くする（高くする）か、または、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数を遅くする（低くする）か、を決定する。また、位相検出部４４ｃは、上記積算値に基づいて、データ信号Ｄｉの周波数とクロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が同期しているか否かを決定する。
また、位相検出部４４ｃは、上記の決定と、信号ＤＨ，ＤＭ，ＤＬに基づいて、クロック信号ＣＬＫ０〜ＣＬＫ２７０の位相を進めるための信号ＵＰまたは、クロック信号ＣＬＫ０〜ＣＬＫ２７０の位相を遅らせるための信号ＤＮを出力する。信号ＵＰ，ＤＮは、たとえば、５ビットである。
フィルタ４４ｄは、たとえば、デジタルループフィルタであり、信号ＵＰ，ＤＮをフィルタリングして、調整信号を生成する。図１５の例では、フィルタ４４ｄは、粗い調整のための調整信号（たとえば、５ビットの信号）と、細かい調整のための調整信号（たとえば、６ビットの信号）を出力している。
データ判定部４４ｅは、信号ＤＨ，ＤＬに基づいて、データ信号Ｄｉの値の判定結果を出力する。データ判定部４４ｅは、たとえば、投機型ＤＦＥである。データ判定部４４ｅは、前回の判定結果が１のときは、信号ＤＨに基づいてデータ信号Ｄｉの値の判定結果を出力し、前回の判定結果が０のときは、信号ＤＬに基づいてデータ信号Ｄｉの値の判定結果を出力する。
エラー検出部４４ｆは、たとえば、データ信号Ｄｉの値の判定結果と、期待値とを比較し、判定結果が期待値と異なる場合には、エラーが発生している旨を示す信号を出力する。
ＤＡＣ４５ａは、フィルタ４４ｄが出力する粗い調整のための調整信号を、アナログ信号に変換する。ＤＡＣ４５ｂは、フィルタ４４ｄが出力する細かい調整のための調整信号を、アナログ信号に変換する。
加算器４６は、ＤＡＣ４５ａ，４５ｂがそれぞれ出力するアナログ信号を加算した加算結果を出力する。
発振回路４７は、加算器４６が出力する加算結果に基づいて、位相及び周波数が調整されたクロック信号ＣＬＫ０〜ＣＬＫ２７０を出力する。
上記のような受信回路４０の動作を検証するためのシミュレーション結果の例を以下に示す。
（シミュレーション例）
以下のシミュレーション結果の例では、ビットエラーレートが１×１０-6で、発振回路４７は、１ＭＨｚのオフセット当たり−７８ｄＢｃ／ＭＨｚの位相ノイズが生じるものとしている。また、比較回路４２ａ１〜４２ａ４，４２ｂ１，４２ｂ２，４２ｃ１〜４２ｃ４のスレッショルドノイズは、上記ビットエラーレートに対して１０ｍＶｐｐとしている。
図１６、図１７は、比較的振幅の小さいジッタが生じているときのシミュレーション結果の一例を示す図である。横軸はＵＩの数（Ｎｕｍｂｅｒ ｏｆ ＵＩ（×１０3））を示している。図１６、図１７では、データレートが２８Ｇｂ／ｓであるデータ信号Ｄｉの１ＧＨｚあたりに、振幅が０．１ＵＩｐｐのジッタが生じており、さらにクロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数の初期値が、７ＧＨｚよりも速いものとしている。
図１６には、ファースト計数値（波形５０）とスロー計数値（波形５１）と、スロー計数値とファースト計数値の和（波形５２）と差の絶対値（波形５３）、信号ｌｏｃｋの様子が示されている。また、図１７には、信号ｌｏｃｋと、スロー検出回数−ファースト検出回数の積算値（図８の積分回路３６の出力に相当する）、信号ｂｉａｓ（波形５４，５５）の様子が示されている。
クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数の初期値が、データ信号Ｄｉの周波数２８Ｇｂ／ｓの１／４である７ＧＨｚよりも速いため、波形５０のように、ファースト計数値は所定の周期で上昇と下降を繰り返す。一方、スロー計数値は波形５１のように、ほぼ０となる。
また、波形５２，５３のように、スロー計数値とファースト計数値の和と差の絶対値は、ほぼ同じになる。図７に示した周波数同期検出部２６ａの機能により、スロー計数値とファースト計数値の和と差の絶対値は、上記所定の周期で、３０及び８０と比較される。図１６に示されているように、１０×１０3ＵＩ付近までは、スロー計数値とファースト計数値の和は８０より小さいが、差の絶対値は３０を超えるため、信号ｌｏｃｋとして周波数同期がなされていないことを示す０が出力される。
このとき、スロー検出回数−ファースト検出回数の積算値はマイナス側に増加し、−２０より小さくなるため、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が速い旨を示す波形５４で示される信号ｂｉａｓのビットが１となる。一方、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が遅い旨を示す波形５５で示される信号ｂｉａｓのビットは０となる。
これによって、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が遅くなるように調整が行われる。
図１６に示されているように、１０×１０3ＵＩ付近を過ぎると、スロー計数値とファースト計数値の和及び差の絶対値が３０より小さくなり、信号ｌｏｃｋとして周波数同期された旨を示す１が出力されている。このため、積分回路３６の積算値はリセットされる。すなわち、図１７に示されているように、スロー検出回数−ファースト検出回数の積算値は、０になり、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が速い旨を示す波形５４で示される信号ｂｉａｓのビットも０になる。
図１８、図１９は、比較的振幅の大きいジッタが生じているときのシミュレーション結果の一例を示す図である。横軸はＵＩの数（Ｎｕｍｂｅｒ ｏｆ ＵＩ（×１０3））を示している。図１８、図１９では、データレートが２８Ｇｂ／ｓであるデータ信号Ｄｉの１ＧＨｚあたりに、振幅が０．３ＵＩｐｐのジッタが生じており、さらにクロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数の初期値が、７ＧＨｚよりも速いものとしている。
図１８には、ファースト計数値（波形５６）とスロー計数値（波形５７）と、スロー計数値とファースト計数値の和（波形５８）と差の絶対値（波形５９）、信号ｌｏｃｋの様子が示されている。また、図１９には、信号ｌｏｃｋと、スロー検出回数−ファースト検出回数の積算値（図８の積分回路３６の出力に相当する）、信号ｂｉａｓ（波形６０，６１）の様子が示されている。
クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数の初期値が、データ信号Ｄｉの周波数２８Ｇｂ／ｓの１／４である７ＧＨｚよりも速いため、波形５６のように、ファースト計数値は所定の周期で上昇と下降を繰り返す。ただし、ジッタの振幅が大きいため、スロー計数値も波形５７のように、所定の周期で上昇と下降を繰り返す。
また、波形５８，５９のように、スロー計数値とファースト計数値の和と差の絶対値も、所定の周期で情報と下降を繰り返す。
図１８に示されているように、１０×１０3ＵＩ付近までは、スロー計数値とファースト計数値の差の絶対値は３０を超えるため、信号ｌｏｃｋとして周波数同期がなされていないことを示す０が出力される。このため、図１９に示されているようにスロー検出回数−ファースト検出回数の積算値はマイナス側に増加し、−２０より小さくなるため、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が速い旨を示す波形６０で示される信号ｂｉａｓのビットが１となる。一方、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が遅い旨を示す波形６１で示される信号ｂｉａｓのビットは０となる。
これによって、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が遅くなるように調整が行われる。
図１８に示されているように、１０×１０3ＵＩ付近を過ぎた辺りで、スロー計数値とファースト計数値の和が８０より小さく、差の絶対値が３０より小さくなり、信号ｌｏｃｋとして周波数同期された旨を示す１が出力されている。このため、積分回路３６の積算値はリセットされる。すなわち、図１９に示されているように、スロー検出回数−ファースト検出回数の積算値は、０になり、クロック信号ＣＬＫ０〜ＣＬＫ２７０の周波数が速い旨を示す波形６０で示される信号ｂｉａｓのビットも０になる。
ジッタの振幅が大きいため、図１８に示されているように、スロー計数値とファースト計数値の和（波形５８）は、２０×１０3ＵＩ付近で、８０を超えている。このため、信号ｌｏｃｋは、再び０に戻る。しかしながら、図１９に示されているように、スロー検出回数−ファースト検出回数の積算値は、−２０から２０の範囲内であるため、信号ｂｉａｓは変化しない。
図１８、図１９に示されているように、その後、信号ｌｏｃｋが１に変化する処理と０に変化する処理が行われたのち、３５×１０3ＵＩ付近で、信号ｌｏｃｋが再び１になり、その後は変化していない。
このように、比較的振幅が大きいジッタが、データ信号Ｄｉに加わっていても、周波数同期が適切に行われることが分かる。
図２０は、周波数の引き込み特性のシミュレーション結果の一例を示す図である。
縦軸は、オープンループの周波数検出のゲイン（単位はＣｏｕｎｔ）を示し、横軸は周波数のオフセット（単位は％）を示している。
なお、図２０ではジッタとして、ＯＩＦ−ＣＥＩ（Optical Internetworking Forum - Common Electrical Interface） ３．０標準のジッタトレランスパターンを用いた例が示されている。
波形７０は、比較回路部４２の比較回路数が図１５に示したように１０個である場合の周波数の引き込み特性を示す。また、波形７１は、比較回路部４２の比較回路数が１２個（データ信号Ｄｉと０［Ｖ］との比較結果を出力する比較回路数を４個）である場合の周波数の引き込み特性を示している。また、波形７２は、比較回路部４２の比較回路数が、９個（データ信号Ｄｉと０［Ｖ］との比較結果を出力する比較回路数を１個）である場合の周波数の引き込み特性を示している。
比較回路部４２の比較回路数が１０個の場合、周波数の引き込み可能範囲は、図２０に示されているように、２２．５％である。比較回路部４２の比較回路数が１２個に増えると、周波数の引き込み可能範囲は、図２０に示されているように、３２．５％と広がる。ただ、回路面積が増え、消費電力も増える。一方、比較回路部４２の比較回路数が９個に減少すると、周波数の引き込み可能範囲は、図２０に示されているように、１７．５％と狭まる。ただ、回路面積を減らせ、消費電力も減らせる。
上記のような、第３の実施の形態の受信回路４０では、第２の実施の形態のＣＤＲ回路２０と同様の効果が得られる。また、受信回路４０では、周波数検出部４４ａ、位相検出部４４ｃ、データ判定部４４ｅが、共通の比較回路部４２の比較結果に基づいて処理を行うため、比較回路数を減らせ、回路面積のさらなる縮小と、消費電力の削減が可能となる。
以上、実施の形態に基づいて、本発明のＣＤＲ回路及び受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
１０ ＣＤＲ回路
１１ 比較回路部
１１ａ，１１ｂ，１１ｃ 比較回路
１２ データパターン検出回路
１３ 周波数検出回路
１４ 調整回路
１５ 発振回路
ＣＬＫ クロック信号
Ｄｉ データ信号
ｌｏｃｋ 信号

Claims (6)

  1. 第１のクロック信号が重畳されたデータ信号を受け、第２のクロック信号に同期したタイミングで、異なる３つの閾値と前記データ信号とを比較した比較結果を出力する比較回路部と、
    前記比較結果に基づいて、前記データ信号における連続する３ビットが０１１または１００となるデータパターンの発生を検出するデータパターン検出回路と、
    前記データパターンの発生が少なくとも３回検出されたときの、前記データパターンの２ビット目の検出時の前記データ信号と、前記３つの閾値との前記比較結果の変化に基づいて、前記第１のクロック信号の第１の周波数に対して、前記第２のクロック信号の第２の周波数が速いか否かを示す検出結果を出力する周波数検出回路と、
    前記検出結果に基づいて、前記第２のクロック信号の位相及び前記第２の周波数を調整するための調整信号を出力する調整回路と、
    前記調整信号に基づいて、前記位相及び前記第２の周波数が調整された前記第２のクロック信号を出力する発振回路と、
    を有することを特徴とするＣＤＲ回路。
  2. 前記検出結果に基づいて、第１の期間において、前記第１の周波数より前記第２の周波数が速いことが検出された第１の回数を出力する第１の積分回路と、
    前記検出結果に基づいて、前記第１の期間において、前記第１の周波数より前記第２の周波数が遅いことが検出された第２の回数を出力する第２の積分回路と、を有し、
    前記調整回路は、前記第１の回数と前記第２の回数とに基づいて、前記データ信号と前記第２のクロック信号とが同期しているか否かの判定結果を出力する、
    ことを特徴とする請求項１に記載のＣＤＲ回路。
  3. 前記調整回路は、前記第１の回数と前記第２の回数の和が、第１の閾値よりも小さく、前記第１の回数と前記第２の回数の差の絶対値が、前記第１の閾値よりも小さい第２の閾値よりも小さいときに、前記データ信号と前記第２のクロック信号とが同期していることを示す前記判定結果を出力する、
    ことを特徴とする請求項２に記載のＣＤＲ回路。
  4. 前記検出結果は、前記第１の周波数より前記第２の周波数が遅いか否かを示す第１の値と、前記第１の周波数より前記第２の周波数が速いか否かを示す第２の値とを含み、
    前記調整回路は、前記第１の値と前記第２の値との差を積算した積算値が、第３の閾値よりも大きいときに、前記第２の周波数を速くするための前記調整信号を出力し、前記積算値が、前記第３の閾値よりも小さい第４の閾値よりも小さいときに、前記第２の周波数を遅くするための前記調整信号を出力する、
    ことを特徴とする請求項１乃至３の何れか一項に記載のＣＤＲ回路。
  5. 前記調整回路は、前記検出結果に基づいて、前記調整信号として、前記第２のクロック信号の前記位相を遅らせる第１の調整信号または、前記位相を進める第２の調整信号を出力する位相検出回路を含み、
    前記位相検出回路は、前記第１の周波数より前記第２の周波数が遅いとき、単位時間当たりに、前記第２の調整信号を出力する比率を、前記第１の調整信号を出力する比率よりも大きくし、前記第１の周波数より前記第２の周波数が速いとき、前記単位時間当たりに、前記第２の調整信号を出力する比率を、前記第１の調整信号を出力する比率よりも小さくする、
    ことを特徴とする請求項１乃至４の何れか一項に記載のＣＤＲ回路。
  6. 第１のクロック信号が重畳された第１のデータ信号を受信し、前記第１のデータ信号に対して等化処理を行い、第２のデータ信号を出力する等化回路と、
    前記第２のデータ信号を受け、第２のクロック信号に同期したタイミングで、異なる３つの閾値と前記第２のデータ信号とを比較した比較結果を出力する比較回路部と、
    前記比較結果に基づいて、前記第２のデータ信号における連続する３ビットが０１１または１００となるデータパターンの発生を検出するデータパターン検出回路と、
    前記データパターンの発生が少なくとも３回検出されたときの、前記データパターンの２ビット目の検出時の前記第２のデータ信号と、前記３つの閾値との前記比較結果の変化に基づいて、前記第１のクロック信号の第１の周波数に対して、前記第２のクロック信号の第２の周波数が速いか否かを示す検出結果を出力する周波数検出回路と、
    前記検出結果に基づいて、前記第２のクロック信号の位相及び前記第２の周波数を調整するための調整信号を出力する調整回路と、
    前記調整信号に基づいて、前記位相及び前記第２の周波数が調整された前記第２のクロック信号を出力する発振回路と、
    を有することを特徴とする受信回路。
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