JP2018121070A

JP2018121070A - 半導体装置の製造方法

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Publication number: JP2018121070A
Application number: JP2018056518A
Authority: JP
Inventors: 真安田; Makoto Yasuda; 安田　　真; 泰示江間; Taiji Ema; 堀　充明; Mitsuaki Hori; 充明堀; 和司藤田; Kazuji Fujita
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2018-03-23
Filing date: 2018-03-23
Publication date: 2018-08-02

Abstract

【課題】エピタキシャルシリコン層の膜厚を制御して、炉内の位置によるエピタキシャルシリコン層の膜厚ばらつきを緩和する。
【解決手段】半導体装置の製造方法は、複数の半導体ウェハのそれぞれに、シリコン層をエピタキシャル成長法で形成する工程と、ウェハごとに、前記シリコン層の膜厚を測定する工程と、測定した前記膜厚に応じて、前記シリコン層に形成する初期酸化膜の膜厚を決定する工程と、前記決定した前記初期酸化膜の膜厚に応じた条件で前記シリコン層を酸化する工程と、を含む。
【選択図】図２１

Description

本発明は、半導体装置の製造方法に関する。

半導体装置のチャネル不純物の統計的揺らぎによる閾値電圧のばらつきを低減するために、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上に、ノンドープのエピタキシャルシリコン層を形成する方法が用いられている。チャネル領域に形成されたノンドープのエピタキシャルシリコン層の膜厚により、トランジスタの閾値電圧を制御する方法が提案されている（たとえば、特許文献１参照）。高閾値電圧トランジスタの形成領域のエピタキシャルシリコン層の膜厚を、低閾値電圧トランジスタの形成領域のエピタキシャルシリコン層の膜厚より薄くすることで、異なる動作が求められる異種のトランジスタを同一基板上に混載することができる。

図１に示すように、従来方法では、シリコン基板１３１上の高濃度不純物層１１１上にエピタキシャルシリコン層１１２を成長した後（工程（ａ））、レジストマスク１１３を形成して、エピタキシャルシリコン層１１２の一部をフォトリソグラフィ及びエッチングにより加工することで、異なる膜厚のエピタキシャルシリコン層を形成する（工程（ｂ）および（ｃ））。その後、全面に第１ゲート酸化膜１１６を形成し、素子分離層１１７を形成する（工程（ｄ））。図示しない領域に開口を有するフォトレジスト１２３を形成して不要な領域の第１ゲート酸化膜１１６をエッチング除去する（工程（ｅ））。フォトレジスト１２３を除去して、第２のゲート酸化を行って第２ゲート酸化膜（Gox2）を形成する（工程（ｆ））。酸化膜エッチ１が行われていない領域にはゲート酸化膜（Gox1+Gox2）１９が形成され、酸化膜エッチ１が行われた図示しない領域では、ゲート酸化膜１９よりも薄いゲート酸化膜が形成される。さらに不要な部分のゲート酸化膜１９を除去し（工程（ｇ））、第３のゲート酸化により第３ゲート酸化膜（Gox3）２４を形成する（工程（ｈ））。

特開２０１２−７９７４６号公報

フォトリソグラフィとエッチングによりエピタキシャルシリコン層の膜厚を部分的に変更する方法では、少なくともフォトリソグラフィ工程と、エッチング工程の２工程の追加をともなう。余分な工程を追加せずに、従来のプロセスの中で異なる膜厚のノンドープエピタキシャル層を形成できる手法が望ましい。

また、発明者らは、シリコン層のエピタキシャル成長時に、炉内の位置によってエピタキシャルシリコン層の膜厚がばらつき、ウェハ間、ロット間でのトランジスタ特性（閾値電圧）のばらつきが生じることを見出した。

そこで、余分な工程を追加せずに、チャネル領域のエピタキシャルシリコン層の膜厚を制御することのできる半導体装置の製造方法の提供を課題とする。

また、エピタキシャルシリコン層の膜厚を制御して、炉内の位置によるエピタキシャルシリコン層の膜厚ばらつきを緩和する半導体装置の製造方法の提供を課題とする。

上記課題を解決するために、酸化膜形成工程を利用して、エピタキシャルシリコン層の膜厚を制御する。

ひとつの態様では、半導体装置の製造方法は、
複数の半導体ウェハのそれぞれに、シリコン層をエピタキシャル成長法で形成する工程と、
ウェハごとに、前記シリコン層の膜厚を測定する工程と、
測定した前記膜厚に応じて、前記シリコン層に形成する初期酸化膜の膜厚を決定する工程と、
前記決定した前記初期酸化膜の膜厚に応じた条件で前記シリコン層を酸化する工程と、
を有する。

追加のフォトリソグラフィやエッチングを行わずに、エピタキシャルシリコン層の膜厚を制御することができる。

従来のエピタキシャルシリコン層の膜厚制御方法を示す図である。実施形態のエピタキシャルシリコン層の膜厚制御を説明する図である。エピタキシャルシリコン層の膜厚制御を適用した第１実施形態の半導体装置の概略図である。第１実施形態の半導体装置の製造工程図である。第１実施形態の半導体装置の製造工程図である。第１実施形態の半導体装置の製造工程図である。第１実施形態の半導体装置の製造工程図である。第１実施形態の半導体装置の製造工程図である。第１実施形態の半導体装置の製造工程図である。第１実施形態の半導体装置の製造工程図である。第１実施形態の半導体装置の製造工程図である。エピタキシャルシリコン層の膜厚制御を適用した第２実施形態の半導体装置の概略図である。第２実施形態の半導体装置の製造工程図である。第２実施形態の半導体装置の製造工程図である。第２実施形態の半導体装置の製造工程図である。第２実施形態の半導体装置の製造工程図である。第２実施形態の半導体装置の製造工程図である。第２実施形態の半導体装置の製造工程図である。炉内位置の相違によるエピタキシャルシリコン層の膜厚および特性ばらつきを示す図である。ウェハごとのイニシャル酸化膜厚の設定を説明する図である。ウェハごとのイニシャル酸化膜厚の設定を説明する図である。半導体基板の深さ方向の不純物濃度プロファイルを示す図である。エピタキシャルシリコン層の膜厚とイニシャル酸化膜の膜厚との関係を示す図である。

図２は、実施形態のエピタキシャルシリコン層の膜厚制御を示す図である。シリコン基板３１の所定の領域に高濃度不純物層１１を形成した後、シリコン基板３１の表面にエピタキシャル成長されたノンドープのシリコン層（以下、「エピタキシャルシリコン層」と称する）１２を形成する（工程（ａ））。

その後、実施形態では、フォトリソグラフィやエッチングを行わずに、全面にゲート酸化膜（Gox1）１６を形成し、素子分離１７を形成する（工程（ｂ））。

次に、フォトレジスト２３を形成し、従来方法では開口を形成しない領域に開口２３Ａを設け、開口２３Ａ内に露出するゲート酸化膜１６をエッチング除去する（工程（ｃ））。開口２３Ａは、エピタキシャルシリコン層１２の膜厚を変えたい領域に形成される。

次に、フォトレジスト２３を除去して第２のゲート酸化を行うと、フォトレジスト２３で覆われていた領域にはゲート酸化膜（Gox1+Gox2）１９が形成され、開口２３Ａ内で露出していた領域には、異なる膜厚のゲート酸化膜（Gox1）１８が形成される（工程（ｄ））。ゲート酸化膜（Gox1）１８の形成により、開口２３Ａに対応する領域のエピタキシャルシリコン層１２の表面領域が酸化されて、ゲート酸化膜１８の一部となる。これによりエピタキシャルシリコン層１２の膜厚が小さくなる。すなわち、ゲート酸化２の工程を利用することで、エピタキシャルシリコン層１２のエッチングを行わなくても、膜厚の異なるエピタキシャルシリコン層１２と２２を形成することができる。

その後、不要な部分のゲート酸化膜１９及び１８をエッチング除去して（工程（ｅ））、所望の箇所に第３のゲート酸化膜（Gox3）２４を形成する（工程（ｆ））。

実施形態では、別途フォトリソグラフィやエッチングを用いなくても、ゲート酸化の工程を利用してエピタキシャルシリコン層１２、２２の膜厚を異ならせ、トランジスタの閾値電圧に応じた厚さのエピタキシャル成長層を形成することができる。
＜第１実施形態＞
図３は、ゲート酸化工程を利用した膜厚制御を適用した第１実施形態の半導体装置３０の概略図である。半導体装置３０には、異なる種類のトランジスタＴｒ１〜Ｔｒ４が混載されている。Ｔｒ１〜Ｔｒ４の、エピタキシャルシリコン層４５ａ〜４５ｄの実効膜厚（ｔ１〜ｔ４）と、ゲート酸化膜６１〜６３の膜厚の組み合わせは、それぞれ異なる。Ｔｒ１は低閾値電圧・低電圧トランジスタであり、Ｔｒ３は高閾値電圧・低電圧トランジスタである。Ｔｒ２とＴｒ４は、それぞれ閾値電圧と動作電圧が異なる高電圧・低閾値電圧トランジスタである。Ｔｒ１は、高速動作が必要な回路領域に配置される。Ｔｒ３は低リーク電流が要請される回路領域に配置される。Ｔｒ２とＴｒ４は高電圧が印加される領域に配置される。

各領域で、エピタキシャルシリコン層４５ａ〜４５ｄの直下には、高濃度不純物層３８が形成されている。この高濃度不純物層３８は、閾値電圧を制御し、パンチスルーを防止するための層であり、便宜上「パンチスルーストップ層３８」と称する。

Ｔｒ１とＴｒ３を比較すると、実効膜厚がｔ１のチャネル下のパンチスルーストップ層３８の深さは、実効膜厚がｔ３（ｔ１＞ｔ３）のチャネル下のパンチスルーストップ層３８の深さよりも深い。Ｔｒ２とＴｒ４も、適切な深さにパンチスルーストッパ層が形成されて、それぞれの閾値電圧が制御される。

この例では、高電圧トランジスタであるＴｒ２及びＴｒ４のゲート酸化膜形成工程を利用して、エピタキシャルシリコン層４５ａ〜４５ｄの実効膜厚を異ならせており、トランジスタＴｒ１〜Ｔｒ４の間で、エピタキシャルシリコン層４５ａ〜４５ｄの実効膜厚と、ゲート酸化膜６１〜６３の膜厚の組み合わせがそれぞれ異なっている。

図４〜図１１は、第１実施形態の半導体装置３０の製造工程図である。図４（Ａ）で、シリコン基板３１の全面に、例えば熱酸化法によりシリコン酸化膜３２を形成する。このシリコン酸化膜３２は、シリコン基板３１の表面の保護膜として機能する。

図４（Ｂ）で、フォトリソグラフィにより、開口３４を有するフォトレジスト膜３３を形成する。フォトレジスト膜３３の開口３４内で低電圧ＮＭＯＳトランジスタ形成領域が露出し、他の領域はフォトレジスト膜３３に覆われている。フォトレジスト膜３３をマスクとしてイオン注入を行い、シリコン基板３１の低電圧ＮＭＯＳトランジスタ形成領域に、埋め込みＮウェル３５を形成する。埋め込みＮウェルは、例えばリンイオン（Ｐ＋）を加速エネルギー７００ｋｅＶ、ドーズ量1.5×10¹³cm^-2の条件でイオン注入することにより形成する。その後、例えばウェット処理によりフォトレジスト膜３３を除去する。

図４（Ｃ）で、フォトリソグラフィにより、開口３７を有するフォトレジスト膜３６を形成する。フォトレジスト膜３６の開口３７内に低電圧ＮＭＯＳトランジスタ形成領域が露出し、他の領域はフォトレジスト膜３６で覆われている。フォトレジスト膜３６をマスクとしてイオン注入を行って、シリコン基板３１の低電圧ＮＭＯＳトランジスタ形成領域に、Ｐウェル３８ＷびＰ型高濃度不純物層３８を形成する。Ｐウェル３８Ｗは、例えばボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量7.5×10¹²cm^-2の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入することにより形成する。Ｐ型高濃度不純物層３８は、例えば、ゲルマニウムイオン（Ｇｅ＋）、炭素イオン（Ｃ＋）、ボロンイオン（Ｂ＋）及びフッ化ボロン（ＢＦ）をイオン注入することで形成する。一例として、ゲルマニウムイオン（Ｇｅ＋）の注入条件は、加速エネルギー３０ｋｅＶ、ドーズ量5×10¹⁴cm^-2、炭素イオン（Ｃ＋）の注入条件は、加速エネルギー５ｋｅＶ、ドーズ量5×10¹⁴cm^-2、ボロンイオン（Ｂ＋）の注入条件は、２０ｋｅＶ、ドーズ量1.8×10¹³cm^-2、フッ化ホウ素イオン（ＢＦ２＋）の注入条件は、１０〜２５ｋｅＶ、ドーズ量2×10¹²cm^-2〜6×10¹²cm^-2の条件でイオン注入することにより形成する。

ゲルマニウムは、シリコン基板３１を非晶質化してボロンイオンのチャネリングを防止するとともに、炭素が格子点に配される確率を高める。格子点に配された炭素は、ボロンの拡散を抑制する。この観点から、ゲルマニウムを炭素及びボロンよりも先にイオン注入する。Ｐウェル３８ＷとＰ型高濃度不純物層３８は同時に形成してもよいし、Ｐウェル３７ＷをＰ型高濃度不純物層３８よりも先に形成してもよい。

その後、アッシングによりフォトレジスト膜３６を除去する。不活性雰囲気中で熱処理を行い、シリコン基板３１に導入されたイオン注入ダメージを回復する。熱処理は、例えば窒素雰囲気中で、６００℃、１５０秒の処理を行う。

図５（Ａ）で、フッ酸で自然酸化膜を除去した後、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン基板３１の表面をウェット酸化し、膜厚３ｎｍのシリコン酸化膜３９を形成する。処理条件は、一例として８１０℃、２０秒とする。次いで、フォトリソグラフィにより、開口４１を有するフォトレジスト膜４０を形成する。フォトレジスト膜４０は、開口４１内に低電圧ＰＭＯＳトランジスタ形成領域を露出し、他の領域を覆う。フォトレジスト膜４０をマスクとしてイオン注入を行い、シリコン基板３１の低電圧ＰＭＯＳトランジスタ形成領域に、Ｎウェル４３ＷとＮ型高濃度不純物層４３を形成する。Ｎウェル４３Ｗは、例えばリンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量7.5×10¹²cm^-2の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入することにより形成する。Ｎ型高濃度不純物層４３は、例えば、アンチモンイオン（Ｓｂ＋）を、加速エネルギー８０ｋｅＶ、ドーズ量3×10¹²cm^-2の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入し、アンチモンイオン（Ｓｂ＋）を、加速エネルギー１３０ｋｅＶ、ドーズ量1.5×10¹²cm^-2の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入し、アンチモンイオン（Ｓｂ＋）を、加速エネルギー２０ｋｅＶ、ドーズ量7×10¹²cm^-2の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入することにより形成する。

図５（Ｂ）で、例えばアッシングによりフォトレジスト膜４０を除去する。次いで、例えばフッ酸水溶液を用いたウェットエッチングにより、シリコン酸化膜３９を除去する。次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン基板３１の表面をウェット酸化して図示しないシリコン酸化膜を形成した後、フッ酸水溶液を用いたウェットエッチングでシリコン酸化膜を除去する。その後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法等により、シリコン基板３１の表面に、例えば膜厚２５ｎｍのノンドープのシリコン層４５をエピタキシャル成長する。このシリコン層４５を便宜上、「エピタキシャルシリコン層４５」と称する。

次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でエピタキシャルシリコン層４５の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜４６を形成する。処理条件は、例えば８１０℃、２０秒とする。シリコン酸化膜４６上に、例えばＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition：減圧ＣＶＤ）法により、膜厚７０ｎｍのシリコン窒化膜４７を形成する。処理条件は、例えば７００℃、１５０分とする。

図６で、フォトリソグラフィ及びドライエッチングにより、フォトレジスト膜４８をマスクとして用いて、シリコン窒化膜４７、シリコン酸化膜４６、エピタキシャルシリコン層４５、及びシリコン基板３１を異方性エッチングして、所定の領域に素子分離溝４９を形成する。

図７（Ａ）で、例えば熱酸化法を用いて、エピタキシャルシリコン層４５及びシリコン基板３１の表面を６５０℃でラジカル酸化し、素子分離溝４９の内壁にライナー膜として厚さ１０ｎｍのシリコン酸化膜を形成する。その後、高密度プラズマＣＶＤ法により膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝４９をシリコン酸化膜で埋め込んだ後にＣＭＰ（Chemical Mechanical Planarization or Polishing：化学機械的研磨）法によりシリコン窒化膜４７上の余剰のシリコン酸化膜を除去し、素子分離５１を形成する。

図７（Ｂ）で、例えば、ホットリン酸を用いたウェットエッチングにより、シリコン窒化膜４７を除去する。

図８以降は、ＮＭＯＳ領域に着目して、製造工程を説明するが、ＰＭＯＳ領域でも同様の工程がとられる。図８で、例えばフッ酸水溶液を用いたウェットエッチングにより、シリコン酸化膜４６を除去する。次いで、例えば熱酸化法を用いて、エピタキシャルシリコン層４５の表面をウェット酸化し、例えば膜厚６ｎｍのシリコン酸化膜（Gox1）５３を形成する。この工程は、図１のゲート酸化１に対応する。処理条件は、例えば７５０℃、３０分とする。なお、図８以降はＰウェル３８Ｗの図示を省略する。

図９（Ａ）で、フォトリソグラフィ及びフッ酸水溶液を用いたウェットエッチングにより、フォトレジスト膜５４をマスクとしてシリコン酸化膜５３の一部を除去する。その後、フォトレジスト膜５４を除去する。この工程が、図２の酸化膜エッチ１に対応する。

図９（Ｂ）で、例えば熱酸化法を用いて、エピタキシャルシリコン層４５の表面をウェット酸化し、例えば厚さ６ｎｍのシリコン酸化膜（Gox2）５６を形成する。処理条件は、例えば７５０℃、２０分とする、この工程は、図２のゲート酸化２に対応する。

このとき、フォトレジスト膜５４に覆われていなかった部分のエピタキシャルシリコン層４５の表面領域は酸化されてシリコン酸化膜５６の一部となり、膜厚が減少したエピタキシャルシリコン層４５_Iとなる。フォトレジスト膜５４に覆われていた部分では、先に形成されたシリコン酸化膜（Gox1）５３上に第２のシリコン酸化膜(Gox2)が形成されてシリコン酸化膜（Gox1+Gox2）５７が形成される。シリコン酸化膜５７の膜厚は、シリコン酸化膜５３とシリコン酸化膜５６の膜厚の合計よりも薄く、８．５〜９ｎｍ程度である。

図１０（Ａ）で、フォトリソグラフィ及びフッ酸水溶液を用いたウェットエッチングにより、フォトレジスト膜５８をマスクとして、一部のシリコン酸化膜５６、５７を除去する。その後、アッシングによりフォトレジスト膜５８を除去する。この工程が、図２の酸化膜エッチ２に対応する。

図１０（Ｂ）で、例えば熱酸化により、８１０℃、８秒間の処理条件で、全面に厚さ２ｎｍのシリコン酸化膜（Gox3）６１を形成する。この工程は、図２のゲート酸化３に対応する。これにより、領域ごとに異なる膜厚のシリコン酸化膜（Gox3）６１、シリコン酸化膜（Gox1+GoX2+Gox3）６２、シリコン酸化膜（Gox3）６１、シリコン酸化膜（GoX2+Gox3）６３が形成される。また、この熱酸化により、シリコン酸化膜５６，５７から露出していたエピタキシャルシリコン層４５の表面領域が酸化されて膜厚が減少し、異なる膜厚ｔ1〜ｔ4を有するエピタキシャルシリコン層４５ａ、４５ｂ、４５ｃ、４５ｄが形成される。具体的には、エピタキシャルシリコン層４５ｄはエピタキシャルシリコン層４５ｂよりも薄く、エピタキシャルシリコン層４５ｃはエピタキシャルシリコン層４５ｄよりも薄く（ｔ２＞ｔ４＞ｔ３）、エピタキシャルシリコン層４５ａはエピタキシャルシリコン層４５ｂよりも薄い（ｔ２＞ｔ１）。

図１１（Ａ）で、全面に、例えばＬＰＣＶＤ法により膜厚１００ｎｍのノンドープのポリシリコン膜を温度６０５℃で堆積する。フォトリソグラフィ及びドライエッチングによりポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極６４を形成する。

図１１（Ｂ）で、ゲート電極６４の側壁にサイドウォールスペーサ６５を形成し、ソース・ドレイン不純物拡散領域２１を形成して、異なる種類のトランジスタＴｒ１〜Ｔｒ４が搭載された半導体装置３０が完成する。
＜第２実施形態＞
図１２は、ゲート酸化工程を利用した膜厚制御を適用した第２実施形態の半導体装置７０の概略図である。半導体装置７０は、異なる種類のトランジスタＴｒ１〜Ｔｒ４を、フラッシュメモリセルのトラジスタＦＬとともに同一チップ上に混載する。この場合も、高電圧トランジスタＴｒ２，Ｔｒ４のゲート酸化膜形成工程を利用して、各トランジスタＴｒ１〜Ｔｒ４のエピタキシャルシリコン層４５ａ〜４５ｄの実効膜厚Ａ〜Ｄと、ゲート酸化膜８１〜８４の膜厚を異ならせ、閾値電圧及び動作電圧の異なるトランジスタＴｒ１〜Ｔｒ４を、フラッシュメモリトランジスタＦＬとともに形成する。

各領域で、エピタキシャルシリコン層４５ａ〜４５ｄの直下の高濃度不純物層３８の深さは異なる。Ｔｒ１とＴｒ３を比較すると、実効膜厚がＡのチャネル下のパンチスルーストップ層３８の深さは、実効膜厚がＢ（Ａ＞Ｂ）のチャネル下のパンチスルーストップ層の深さよりも深く、Ｔｒ３の閾値電圧をＴｒ１の閾値電圧よりも大きくできる。

図１３〜図１８は、第２実施形態の半導体装置７０の製造工程図である。図７の工程までは第１実施形態と同様なので、素子分離５１形成後のＮＭＯＳ領域に着目して、製造工程を説明する。

図１３で、フッ酸水溶液を用いたウェットエッチングにより、シリコン酸化膜４６を除去する。次いで、例えば熱酸化法を用いて、エピタキシャルシリコン層４５の表面をウェット酸化し、例えば膜厚１０ｎｍのトンネル酸化膜（TN-OX）７１を形成する。ウェット酸化は、例えば７５０℃で、窒素（Ｎ2）と酸素（Ｏ2）と水素（Ｈ2）を供給し、常圧で６５分の条件で行う。

図１４（Ａ）で、全面に、例えばＬＰＣＶＤ法で膜厚７０ｎｍのリンドープのアモルファス膜７２を堆積し、パターニングする。パターニングされたアモルファス膜７２は、フローティングゲートとなる。続いて、例えば、ＬＰＣＶＤ法により７５０℃で膜厚５ｎｍの酸化膜７３、７００℃で膜厚１０ｎｍの窒化膜を堆積し、７５０℃の減圧ラジカル酸化で酸化して酸化膜７５を形成する。酸化膜７５、窒化膜７４、及び酸化膜７３の積層を「ＯＮＯ膜」と称する。

図１４（Ｂ）で、フラッシュメモリ素子以外のＯＮＯ膜を除去する。

図１５（Ａ）で、例えば熱酸化法を用いて、エピタキシャルシリコン層４５の表面をウェット酸化し、膜厚１１ｎｍのシリコン酸化膜（Gox1）７６を形成する。処理条件は、例えば、８００℃、３０分とする。この酸化工程で、エピタキシャルシリコン層４５の膜厚が減少して、エピタキシャルシリコン層４５Iとなる。第１実施形態に比べて、シリコン酸化膜（Gox1）７６の膜厚が大きいので、エピタキシャルシリコン層４５と４５Iの厚さの異なり方も大きい。

図１５（Ｂ）で、フォトリソグラフィ及びフッ酸水溶液を用いたウェットエッチングにより、一部のシリコン酸化膜７６を除去する。この工程が、図２の酸化膜エッチ１（工程（ｃ））に対応する。その後、フォトレジスト膜７８を除去する。

図１６（Ａ）で、例えば熱酸化法を用いて、エピタキシャルシリコン層４５Ｉの表面をウェット酸化し、例えば膜厚７ｎｍのシリコン酸化膜（Gox2）７９を形成する。処理条件は例えば８００℃、２０分とする。この工程は、図２のゲート酸化２（工程（ｄ））に対応する。エピタキシャルシリコン層４５Iの表面領域は酸化されてシリコン酸化膜７９の一部となり、さらに膜厚が減少したエピタキシャルシリコン層４５IIとなる。フォトレジスト膜５４に覆われていた部分では、先に形成されたシリコン酸化膜（Gox1）７６上に第２のシリコン酸化膜(Gox2)が形成されてシリコン酸化膜（Gox1+Gox2）８０が形成される。シリコン酸化膜７６からシリコン酸化膜８０への厚さの増大分は、第１実施形態での厚さの増大分よりも小さいか同等である。

図１６（Ｂ）で、フォトリソグラフィ及びフッ酸水溶液を用いたウェットエッチングにより、フォトレジスト膜８２のマスクを用いて一部のシリコン酸化膜７９、８０を除去する。その後、アッシングによりフォトレジスト膜８２を除去する。この工程が、図２の酸化膜エッチ２（工程（ｅ））に対応する。

図１７（Ａ）で、例えば熱酸化により、８１０℃、８秒間の処理条件で、全面に厚さ２ｎｍのシリコン酸化膜（Gox3）を形成する。この工程は図２のゲート酸化３に対応する。これにより、領域ごとに異なる膜厚のシリコン酸化膜（Gox3）８１、シリコン酸化膜（Gox1+GoX2+Gox3）８２、シリコン酸化膜（Gox3）８３、シリコン酸化膜（GoX2+Gox3）８４が形成される。また、この熱酸化により、シリコン酸化膜７９，８０から露出していたエピタキシャルシリコン層４５I、４５IIの表面領域が酸化されて膜厚が減少し、異なる膜厚を有するエピタキシャルシリコン層４５ａ、４５ｂ、４５ｃ、４５ｄが形成される。具体的には、エピタキシャルシリコン層４５ｄはエピタキシャルシリコン層４５ｂよりも薄く、エピタキシャルシリコン層４５ｃはエピタキシャルシリコン層４５ｄよりも薄い。エピタキシャルシリコン層４５ａはエピタキシャルシリコン層４５ｂよりも薄い。

次いで、一酸化窒素（ＮＯ）雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜８１〜８４に窒素を導入し、さらに１０５０℃、３秒の熱処理を行う。

図１７（Ｂ）で、全面に例えばＬＰＣＶＤ法により膜厚１００ｎｍのノンドープのポリシリコン膜を温度６０５℃で堆積する。ポリシリコン膜８５を含むフラッシュの積層ゲート８７を形成し、積層ゲート部を７５０℃の減圧ラジカル酸化で酸化後、窒化膜のサイドウォール８８を形成する。次いで、フラッシュ部以外のポリシリコン膜をパターニングして、各トランジスタ形成領域にゲート電極８６を形成する。

図１８で、全面に、例えばＣＶＤ法により５２０℃で膜厚８０ｎｍのシリコン酸化膜を堆積し、異方性エッチングによりシリコン酸化膜を積層ゲート８７及びゲート電極８６の側壁に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ８８及び８９を形成する。次いで、ゲート電極８６、８７及びサイドウォールスペーサ８８、８９をマスクとして選択的にイオン注入し、ソース・ドレイン領域となる不純物層９１を形成するとともに、トランジスタのゲート電極８５、８６にも不純物を添加する。不活性ガス雰囲気中で、短時間の熱処理を行い、注入した不純物の活性化及びゲート電極８５、８６中への拡散を行って、半導体装置７０を作製する。

第２実施形態でも、酸化工程を利用してトランジスタＴｒ１〜Ｔｒ４のエピタキシャルシリコン層４５ａ〜４５ｄの膜厚と、ゲート酸化膜８１〜８４の膜厚を異ならせ、異なる閾値電圧、異なる動作電圧のトランジスタを混載することができる。

第１実施形態に比べ、ゲート酸化１で形成するシリコン酸化膜（Gox1）の厚さが厚いため、第１実施形態よりも膜厚差の大きいエピタキシャルシリコン層４５ａ〜４５ｄを形成することができる。
＜第３実施形態＞
図１９〜図２３は、第３実施形態のエピタキシャルシリコン層の膜厚制御を説明する図である。図１９（Ａ）は、第３実施形態が適用されるトランジスタ構成を示す。高濃度不純物層１０２上のゲート電極１０６直下の領域に、ノンドープのエピタキシャルシリコン層１０３が位置する。ゲート電極１０６とエピタキシャルシリコン層１０３の間に、ゲート酸化膜１０５が位置する。

このようなトランジスタ構造において、炉内でのウェハ位置によってエピタキシャルシリコン層１０３の膜厚にばらつきが生じ、ウェハ間あるいはロット間でのトランジスタ特性のばらつきが問題となる。

図１９（Ｂ）は、エピタキシャルシリコン層１０５の膜厚変動による特性ばらつきを示すグラフである。横軸は、エピタキシャルシリコン層１０５成長時の炉内でのウェハ位置を示す。左側の縦軸は、エピタキシャルシリコン層１０５の膜厚、右側の縦軸は、トランジスタの閾値電圧を示す。エピタキシャルシリコン層１０５の膜厚は、多層積層膜の各層の膜厚を測定することのできる光学測定装置（KLA tencor社製のASET-F5x）で測定した。炉内の位置に応じて、ウェハ間のエピタキシャルシリコン層１０５の膜厚は０．７ｎｍ程度ばらつき、閾値電圧特性は１５ｍＶ程度の範囲でばらつくことがわかる。第３実施形態では、エピタキシャルシリコン層１０５の膜厚のばらつきを低減するために、イニシャル酸化膜の膜厚をウェハごとに設定する。

図２０は、ウェハごとのイニシャル酸化膜１０３の膜厚の相違を示す図である。炉内の位置Ａに設置されたウェハ上に成長したエピタキシャルシリコン層１０３ａは、膜厚ａを有する。炉内の位置Ｂに設置されたウェハ上に成長したエピタキシャルシリコン層１０３ｂは、膜厚ｂを有する（ａ＞ｂ）。

図２１に示すように、膜厚ａのエピタキシャルシリコン層１０３ａを有するウェハＷ１に対して、膜厚ｃのシリコン酸化膜１０５ａを形成することで、エピタキシャルシリコン層１０３ａを、膜厚が"ｅ"まで低減したエピタキシャルシリコン層１０３ｅとする。膜厚ｂ（ａ＞ｂ）のエピタキシャルシリコン層１０３ｂを有するウェハＷ２に対して、膜厚ｄ（ｃ＞ｄ）のシリコン酸化膜１０５ｂを形成することで、エピタキシャルシリコン層１０３ｂを、膜厚が"ｆ"まで低減したエピタキシャルシリコン層１０３ｆとする。ここでｅ＝ｆとなるように、ウェハごとにシリコン酸化膜（イニシャル酸化膜）１０５の膜厚ｃ及びｄを調整する。

図２２は、図１９（Ａ）の構成のトランジスタが形成されるウェハの深さ方向の不純物プロファイルを示す図である。上述した光学測定装置（たとえばKLA tencor社製のASET-F5x）を用いると、高濃度不純物層１０２とエピタキシャルシリコン層１０３を区別してそれぞれの膜厚を測定することができる。エピタキシャルシリコン層１０３の膜厚の実測値と設計値との差に基づいて、イニシャル酸化膜１０５の膜厚を設定する。イニシャル酸化膜１０５の膜厚は、時間等の処理条件を制御することで調整することができる。

図２３は、高濃度不純物層１０２上にエピタキシャル成長されたシリコン層の膜厚に対して、酸化すべきイニシャル酸化膜１０５の膜厚の関係を示すグラフである。たとえば、ノンドープのシリコン層を２５．２ｎｍ成長し、酸化により厚さ３．０ｎｍのイニシャル酸化膜１０５を形成した場合のターゲットとなるエピタキシャルシリコン層１０３を膜厚ｄを取得する。成長するノンドープのシリコン層の膜厚を変えて、酸化後のエピタキシャルシリコン層１０３の膜厚が一定値ｄになるように、イニシャル酸化膜１０５の膜厚を設定する。

図２３の例では、イニシャル酸化膜１０５の膜厚をｄ［ｎｍ］、高濃度不純物層１０２上に成長するシリコン層の膜厚をｔ［ｎｍ］とすると、
ｄ＝２×ｔ−４７．４
となる。酸化時のシリコン消費量が変わると、グラフの傾きは変わる。

（ｄ−３．０）×（酸化時のシリコン消費率）＝ｔ−２５．２
イニシャル酸化膜１０５の膜厚ｄは、酸化レートがわかっているので時間設定により制御することができる。

このように、
（ａ）酸化条件を設定して成長するシリコン層とイニシャル酸化膜厚との関係を示す基準データ（図２３）を取得し、
（ｂ）炉内で成長したシリコン層の膜厚をウェハごとに測定し、
（ｃ）基準データに基づいてイニシャル酸化膜１０５の膜厚を決定し、
（ｄ）決定したイニシャル酸化膜厚に応じて酸化処理を行う、
ことで、ターゲットとする膜厚を有するエピタキシャルシリコン層１０３を形成することができる。

このように第１〜第３実施形態では、追加のフォトリソグラフィとエッチングを行わなくても、酸化工程を利用してエピタキシャルシリコン層の膜厚を制御することができる。第１実施形態では、高電圧トランジスタ混載時のゲート酸化の工程を利用することで、閾値電圧特性の異なるトランジスタを混載することができ、回路設計の自由度が広がる。第２実施形態では、第１実施形態よりも酸化により形成されるゲート酸化膜の膜厚を大きくすることで、エピタキシャルシリコン層の膜厚差を大きくし、特性差の大きいトランジスタを混載することができる。第３実施形態では、ノンドープシリコン層のエピタキシャル成長時の膜厚ばらつきに起因する特性ばらつきを打ち消すことができ、ウェハ間、ロット間での特性ばらつきを低減することができる。

上記の記載に対して以下の付記を呈示する。
（付記１）
第１の領域及び第２の領域を有する半導体基板上に、エピタキシャル成長法によりシリコン層を形成する工程と、
前記シリコン層を酸化して第１ゲート酸化膜を形成する工程と、
前記第１の領域の前記第１ゲート酸化膜を残存させつつ、前記第２の領域の前記第１ゲート酸化膜を除去する工程と、
前記第２の領域の前記第１ゲート絶縁膜を除去する工程の後に、前記第１の領域の前記第１ゲート酸化膜を厚くするとともに、前記第２の領域の前記シリコン層を酸化して第２ゲート酸化膜を形成する工程と、
前記第１ゲート酸化膜上及び前記第２ゲート酸化膜上のそれぞれに第１のゲート電極及び第２のゲート電極を形成する工程と、を有し、
前記第１のゲート電極及び前記第２のゲート電極を形成した後に、前記第１の領域の前記シリコン層は第１の膜厚を有し、前記第２の領域の前記シリコン層は前記第１の膜厚より薄い第２の膜厚を有することを特徴とする半導体装置の製造方法。
（付記２）
前記半導体基板は第３の領域を有し、
前記第１ゲート酸化膜を形成する工程では、前記第３領域にも前記第１ゲート酸化膜が形成され、
前記第２の領域の前記第１ゲート酸化膜を除去する工程では、前記第３の領域の前記第１ゲート酸化膜も除去され、
前記第２ゲート酸化膜を形成する工程では、前記第３の領域にも前記第２ゲート酸化膜が形成され、
前記第２の領域の前記第２ゲート酸化膜を残存させつつ、前記第３の領域の前記第２ゲート酸化膜を除去する工程と、
前記第３の領域の前記第２ゲート酸化膜を除去する工程の後、前記第１の領域の前記第１ゲート絶縁膜を厚くさせつつ前記第３の領域のシリコン層を酸化して第３ゲート酸化膜を形成する工程と、
前記第３ゲート酸化膜上に第３のゲート電極を形成する工程と、を有し、
前記第１のゲート電極及び前記第２のゲート電極、前記第３のゲート電極を形成した後に、前記第３の領域の前記シリコン層は、前記第２の膜厚より薄い第３の膜厚を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記半導体基板は第４の領域を有し、
前記第１ゲート酸化膜を形成する工程では、前記第４の領域にも前記第１ゲート酸化膜が形成され、
前記第２ゲート酸化膜を除去する工程では、前記第１の領域の前記第１ゲート酸化膜を残存させつつ前記第４の領域の第１ゲート絶縁膜が除去され、
前記第３ゲート絶縁膜を形成する工程では、前記第４の領域にも前記第３ゲート酸化膜が形成され、
前記第４の領域の前記第３ゲート酸化膜上に第４のゲート電極を形成する工程を有し、
前記第１のゲート電極及び前記第２のゲート電極、前記第３のゲート電極、前記第４のゲート電極を形成した後に、前記第４の領域の前記シリコン層は、前記第１の膜厚より薄い第４の膜厚を有することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）
前記第１の領域に前記第１のゲート電極を有する第１トランジスタが形成され、前記第２の領域に前記第２のゲート電極を有する第２トランジスタが形成され
前記第１トランジスタの閾値電圧及び前記第２トランジスタの閾値電圧は互いに異なることを特徴とする付記１に記載の半導体装置の製造方法。
（付記５）
前記第１の領域に前記第１のゲート電極を有する第１トランジスタが形成され、前記第２の領域に前記第２のゲート電極を有する第２トランジスタが形成され、前記第３の領域に前記第３のゲート電極を有する第３トランジスタが形成され、
前記第１トランジスタの閾値電圧と、前記第２トランジスタの閾値電圧と、前記第３トランジスタの閾値電圧は互いに異なることを特徴とする付記２に記載の半導体装置の製造方法。
（付記６）
前記第１の領域に前記第１のゲート電極を有する第１トランジスタが形成され、前記第２の領域に前記第２のゲート電極を有する第２トランジスタが形成され、前記第３の領域に前記第３のゲート電極を有する第１トランジスタが形成され、前記第４の領域に前記第４のゲート電極を有する第４トランジスタが形成され、
前記第１トランジスタの閾値電圧、前記第２トランジスタの閾値電圧、前記第３の閾値電圧、および前記第４トランジスタの閾値電圧は互いに異なることを特徴とする付記３に記載の半導体装置の製造方法。
（付記７）
前記半導体基板は第５の領域を有し、
前記第１ゲート酸化膜を形成する工程の前に、前記第５の領域の前記シリコン層上にトンネル酸化膜を形成する工程と、前記トンネル酸化膜上にフローティングゲートを形成する工程と、前記フローティングゲート上にＯＮＯ膜を形成する工程と、を有し、
前記第２ゲート酸化膜を形成する工程の後に、前記ＯＮＯ膜上に第５のゲート電極を形成する工程と、
を有することを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。
（付記８）
前記トンネル酸化膜及び前記ＯＮＯ膜は、前記第５の領域以外の領域にも形成され、
前記第１ゲート酸化膜を形成する工程の前に、前記第５の領域の前記トンネル酸化膜及び前記ＯＮＯ膜を残存させつつ、前記トンネル酸化膜及び前記ＯＮＯ膜を形成する工程を有することを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記第１ゲート酸化膜を形成する工程は、熱酸化法によって前記シリコン層をウェット酸化することを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。
（付記１０）
前記第２ゲート酸化膜を形成する工程は、熱酸化法によって前記シリコン層をウェット酸化することを特徴とする付記１〜９のいずれかに記載の半導体装置の製造方法。
（付記１１）
前記第３ゲート酸化膜を形成する工程は、熱酸化法によって前記シリコン層をウェット酸化することを特徴とする付記２、３、５、６のいずれかに記載の半導体装置の製造方法。
（付記１２）
前記シリコン層を形成する工程の前に、前記半導体基板に不純物層を形成する工程を有し、
前記シリコン層は前記不純物層上にエピタキシャル成長されることを特徴とする付記１〜１１のいずれかに記載の半導体装置の製造方法。
（付記１３）
複数の半導体ウェハのそれぞれに、シリコン層をエピタキシャル成長法で形成する工程と、
前記ウェハごとに、前記シリコン層の膜厚を測定する工程と、
測定した前記膜厚に応じて、前記シリコン層に形成する初期酸化膜の膜厚を決定する工程と、
前記決定した前記初期酸化膜の膜厚に応じた条件で前記シリコン層を酸化する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
前記シリコン層の膜厚と、前記初期酸化膜の膜厚との関係をあらかじめ基準データとして取得し、
前記基準データに基づいて、前記初期酸化膜の膜厚を前記ウェハごとに決定することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記複数の半導体ウェハ中の第１ウェハの前記シリコン層に形成される第１の初期酸化膜の膜厚と、前記複数の半導体ウェハ中の第２ウェハの前記シリコン層に形成される第２の初期酸化膜の膜厚を、前記酸化後の前記シリコン層の膜厚が前記第１ウェハと前記第２ウェハとで同等になるように決定することを特徴とする付記１３に記載の半導体装置の製造方法。

３０、７０半導体装置
３１シリコン基板（半導体基板）
３８，１０２高濃度不純物層（パンチスルーストップ層）
４５，４５ａ〜４５ｄ、１０３エピタキシャルシリコン層
６１〜６３，８１〜８４シリコン酸化膜
１０５イニシャル酸化膜（初期酸化膜）
Gox1 第１ゲート酸化膜
Gox2 第２ゲート酸化膜
Gox3 第３ゲート酸化膜

Claims

複数の半導体ウェハのそれぞれに、シリコン層をエピタキシャル成長法で形成する工程と、
ウェハごとに、前記シリコン層の膜厚を測定する工程と、
測定した前記膜厚に応じて、前記シリコン層に形成する初期酸化膜の膜厚を決定する工程と、
前記決定した前記初期酸化膜の膜厚に応じた条件で前記シリコン層を酸化する工程と、
を有することを特徴とする半導体装置の製造方法。
前記シリコン層の膜厚と、前記初期酸化膜の膜厚との関係をあらかじめ基準データとして取得し、
前記基準データに基づいて、前記初期酸化膜の膜厚を前記ウェハごとに決定することを特徴とする請求項１に記載の半導体装置の製造方法。
前記複数の半導体ウェハ中の第１ウェハの前記シリコン層に形成される第１の初期酸化膜の膜厚と、前記複数の半導体ウェハ中の第２ウェハの前記シリコン層に形成される第２の初期酸化膜の膜厚を、前記酸化の後の前記シリコン層の膜厚が前記第１ウェハと前記第２ウェハとで同等になるように決定することを特徴とする請求項１に記載の半導体装置の製造方法。