JP2018107370A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、第１面および第１面の反対側の第２面を備える配線基板２と、配線基板２に内蔵され、第１の電極３１および第２の電極３２を有するチップコンデンサ３と、第１面に配置された第１の端子Ｖｄ２１および第２の端子Ｔｐｄと、第２面に配置された第３の端子Ｖｄ２２と、を有する。さらに、半導体装置は、第１の端子Ｖｄ２１と第３の端子Ｖｄ２２とを接続する第１の導通経路（Ｐｓ１，２ＴＷ，Ｐｓ２）と、第１の端子Ｖｄ２１と第１の電極３１とを接続する第２の導通経路Ｐｓ３と、第３の端子Ｖｄ２２と第１の電極３１とを接続する第３の導通経路Ｐｓ４と、第２の端子Ｔｐｄと第１の電極３１とを接続する第４の導通経路Ｐｓ５と、を有する。【選択図】図１７

Description

この発明は、例えば、チップコンデンサを内蔵した配線基板上に半導体チップを搭載した半導体装置に関する。

特開２０１５−１８８５１号公報（特許文献１）には、チップキャパシタを内蔵した電子部品内蔵基板上に半導体チップを搭載した半導体装置が記載されている。

特開２０１５−１８８５１号公報

特開２０１５−１８８５１号公報（特許文献１）の図８には、コア配線基板２の開口部２ａにチップキャパシタ４０を内蔵した構造が開示されている。図８において、チップキャパシタ４０の一方の接続端子４２は、電子部品内蔵基板１の上面側の第３配線層２４および下面側の第３配線層２４に接続されている。言い換えると、上面側の第３配線層２４は、チップキャパシタ４０の一方の接続端子４２を介して、下面側の第３配線層２４（「導通経路１」と呼ぶ）。さらに、上面側の第３配線層２４は、コア配線基板２に設けられたスルーホールめっき層２０ａを介して、下面側の第３配線層２４に接続されている（「導通経路２」と呼ぶ）。つまり、上面側の第３配線層２４と下面側の第３配線層２４とは、導通経路１および２で並列接続されている。

本願発明者の検討により、上記構造では、導通経路１に接続不良が発生した場合、その不良検出が困難であり、チップキャパシタ４０の接続信頼性が確保出来ないことが判明した。つまり、上面側の第３配線層２４と下面側の第３配線層２４との間の導通試験を実施しても、導通経路２が存在するため、導通経路１の接続不良を検出できない。言い換えると、上面側の第３配線層２４と接続端子４２との間、および、下面側の第３配線層２４と接続端子４２との間の両方に断線が有った場合、チップキャパシタ４０が機能せず、電子部品内蔵基板１上に半導体チップ６０を搭載した半導体装置の信頼性が低下する。

また、チップキャパシタ４０の接続不良を検出する方法として、上面側の第３配線層２４と下面側の第３配線層２４との間の容量値を測定する方法も有る。しかしながら、例えば、デカップリングコンデンサなどの場合、電源電位配線と基準電位配線との間に、多数個（例えば、１０個）のチップキャパシタ（例えば、容量値１μＦ）を並列接続しており、個々のチップキャパシタが容量値のバラツキ（例えば、±０．２μＦ）を有している。多数個のチップキャパシタの合計容量値（１０±２μＦ）のバラツキ範囲（±２μＦ）が、個々のチップキャパシタが容量値（１μＦ）より大きいため、例えば、１個のチップキャパシタの接続不良を検出することは困難である。

従って、チップコンデンサ（上記のチップキャパシタ）を内蔵した配線基板上に半導体チップを搭載した半導体装置の信頼性の向上が求められている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、第１面および第１面の反対側の第２面を備える配線基板と、第１チップ電極および第２チップ電極を備え、配線基板に搭載された半導体チップと、配線基板に内蔵され、第１電極および第２電極を有するチップコンデンサと、第１面に配置された第１端子および第２端子と、第２面に配置された第３端子と、を有する。さらに、半導体装置は、第１端子と第３端子とを接続する第１導通経路と、第１端子と第１電極とを接続する第２導通経路と、第３端子と第１電極とを接続する第３導通経路と、第２端子と第１電極とを接続する第４導通経路と、を有する。

上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。

本実施の形態の半導体装置の回路の構成例を示す説明図である。 本実施の形態の半導体装置の上面図である。 図２に示す半導体装置の下面図である。 図２に示す半導体装置の上面側からみた透視平面図である。 図４のＡ−Ａ線に沿った断面図である。 複数のチップコンデンサのうちの一つを示す平面図である。 図６のＢ−Ｂ線に沿った断面図である。 本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 本実施の形態の半導体装置の製造工程中の配線基板の断面図である。 図９に示す配線基板の配線層のレイアウト図（平面図）である。 図９に示す配線基板の配線層のレイアウト図（平面図）である。 図９に示す配線基板の配線層のレイアウト図（平面図）である。 図９に示す配線基板の配線層のレイアウト図（平面図）である。 図９に示す配線基板の配線層のレイアウト図（平面図）である。 図９に示す配線基板の配線層のレイアウト図（平面図）である。 図９に示す配線基板の配線層のレイアウト図（平面図）である。 図９に示す配線基板の等価回路図である。 「コンデンサ接続テスト」工程における良否判定表である。 本実施の形態の半導体装置の製造工程中の断面図である。 本実施の形態の半導体装置の製造工程中の断面図である。 本実施の形態の半導体装置の製造工程中の断面図である。 本実施の形態の配線基板の製造工程を示すプロセスフロー図である。 配線基板の製造工程中の断面図である。 配線基板の製造工程中の断面図である。 配線基板の製造工程中の断面図である。 配線基板の製造工程中の断面図である。 配線基板の製造工程中の断面図である。 配線基板の製造工程中の断面図である。 配線基板の製造工程中の断面図である。 変形例１の半導体装置の断面図である。 変形例２の配線基板の配線層のレイアウト図である。 変形例３の電子装置の断面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

（実施の形態）
＜半導体装置＞
図１は、本実施の形態の半導体装置の回路の構成例を示す説明図である。図２は、本実施の形態の半導体装置の上面図である。図３は、図２に示す半導体装置の下面図である。図４は、図２に示す半導体装置の上面側からみた透視平面図である。図５は、図４のＡ−Ａ線に沿った断面図である。図６は、複数のチップコンデンサのうちの一つを示す平面図である。図７は、図６のＢ−Ｂ線に沿った断面図である。

図１に示すように、本実施の形態の半導体装置ＰＫＧは、配線基板２と、配線基板２上に搭載された半導体チップ１とを有している。

半導体チップ１は、電源電位（例えば、Ｖｄｄ＝３Ｖ）が供給される端子Ｖｄ１と、基準電位（例えば、Ｖｓｓ＝０Ｖ）が供給される端子Ｖｓ１と、信号用の端子ＳＧ１と、をそれぞれ複数個有している。半導体チップ１の端子Ｖｄ１、Ｖｓ１およびＳＧ１は、図５に示すパッド電極ＰＤに対応している。

配線基板２は、図５に示すように、主面２ａおよび裏面２ｂを有し、主面２ａ側には、端子（内部端子）Ｖｄ２１、Ｖｓ２１、Ｔｐｄ、ＴｐｓおよびＳＧ２１を有する。また、裏面２ｂ側には、端子（外部端子）Ｖｄ２２、Ｖｓ２２およびＳＧ２２を有する。端子Ｖｄ２１、Ｖｓ２１、Ｔｐｄ、ＴｐｓおよびＳＧ２１は、図５に示すように、絶縁膜（ソルダーレジスト層）ＳＲ１から露出した領域の配線１Ｗに対応し、端子Ｖｄ２２、Ｖｓ２２およびＳＧ２２は、絶縁膜（ソルダーレジスト層）ＳＲ２から露出した領域の配線６Ｗに対応している。ただし、端子ＳＧ２１およびＳＧ２２は、図１にのみ示す。

図１に示すように、端子Ｖｄ２１、Ｖｓ２１、Ｔｐｄ、ＴｐｓおよびＳＧ２１は、対応する端子Ｖｄ１、Ｖｓ１、Ｖｄ１、Ｖｓ１およびＳＧ１に接続されている。図５に示すように、端子Ｖｄ２１、Ｖｓ２１、ＴｐｄおよびＴｐｓと、対応する端子Ｖｄ１、Ｖｓ１、Ｖｄ１およびＶｓ１とは、突起電極（バンプ電極）ＢＰで接続されている。また、図１に示すように、端子Ｖｄ２２は、端子Ｖｄ２１に、端子Ｖｓ２２は、端子Ｖｓ２１に、端子ＳＧ２２は、端子ＳＧ２１に、それぞれ接続されている。端子Ｖｄ２２と端子Ｖｄ１とを結ぶ経路を電源配線、端子Ｖｓ２２と端子Ｖｓ１とを結ぶ経路を接地配線、と呼ぶことができる。

チップコンデンサ３は、電極３１および３２を有し、電極３１は、端子Ｖｄ２１およびＶｄ２２に接続され、電極３２は、端子Ｖｓ２１およびＶｓ２２に接続されている。つまり、チップコンデンサ３は、電源配線と接地配線との間に接続されたデカップリングコンデンサ（または、電源用バイパスコンデンサ、パスコンと呼ぶ）であり、電源電圧の変動やノイズの発生を防ぐ働きがある。さらに、電極３１は、端子Ｔｐｄに、電極３２は、端子Ｔｐｓに、それぞれ接続されている。図１では、一つのチップコンデンサ３のみを示しているが、実際には、図１に示す回路接続を有するチップコンデンサ３が、複数個、配線基板２に内蔵されている（図４参照）。

図２に示すように、平面視にて、矩形形状の配線基板２の主面２ａの中央部には、放熱板（ヒートスプレッダ、部材）４が、配置されている。後述するが、図２０に示すように、半導体チップ１は、接着層４３を介して放熱板４に接続されている。放熱板４は、半導体チップ１が発生する熱を、半導体装置ＰＫＧの外部に放熱する機能を有する。

図３に示すように、配線基板２の裏面２ｂには、複数の半田ボール（半田材、外部端子、電極、外部電極）ＳＢが、行列状（アレイ状、マトリクス状）に配置されている。半田ボールＳＢは、例えば、実装基板（マザーボードまたは中継基板）上に、半導体装置ＰＫＧを実装した際に、実装基板（マザーボード、中継基板）に形成された端子と、半導体装置ＰＫＧの端子Ｖｄ２２、Ｖｓ２２およびＳＧ２２とを接続する導電性部材である。

図４に示すように、複数のチップコンデンサ３が配線基板２に内蔵されている。複数のチップコンデンサ３は、平面視にて、半導体チップ１と重なる領域、つまり、半導体チップ１の下部に配置されている。チップコンデンサ３が接続された電源配線のインピーダンス低減のためには、チップコンデンサ３を、半導体チップ１と重なる領域に配置して、電源配線を短くするのが好ましいが、チップコンデンサ３を、半導体チップ１と重ならない領域に配置することも出来る。

図４に示すように、半導体チップ１の周囲には、アンダフィル樹脂層（絶縁層、絶縁性樹脂）１２が配置されている。アンダフィル樹脂層１２は、半導体チップ１に接触し、半導体チップ１の周囲を、連続的に取り囲んでいる。図５に示すように、半導体チップ１と配線基板２の主面２ａとの間のスペースは、アンダフィル樹脂層１２で埋められている。アンダフィル樹脂層１２は、各突起電極ＢＰと接触し、各突起電極ＢＰの周囲を取り囲んでいる。隣接する突起電極ＢＰ間に位置するアンダフィル樹脂層１２は、隣接する突起電極ＢＰに接触し、配線基板２の主面２ａの絶縁層ＳＲ１および半導体チップ１の主面１ａに接触している。

図５に示すように、配線基板２は、絶縁層（コア材、コア絶縁層）２Ｃ、絶縁層ＩＬ１２、ＩＬ２３、ＩＬ４５およびＩＬ５６、絶縁膜ＳＲ１およびＳＲ２、並びに、配線１Ｗ、２Ｗ、３Ｗ、４Ｗ、５Ｗおよび６Ｗを有している。絶縁層２Ｃには、チップコンデンサ３を埋め込むための開口部（貫通孔）ＣＢＴ、および、スルーホール（貫通孔）２１が設けられている。そして、スルーホール２１内には、スルーホール配線２ＴＷが形成されており、スルーホール配線２ＴＷは、絶縁層２Ｃの上面（半導体チップ１側）に形成された配線３Ｗと、下面（半田ボールＳＢ側）に形成された配線４Ｗとを接続している。なお、絶縁層２Ｃの上面に形成された複数の配線３Ｗを纏めて配線層ＷＬ３と呼ぶ。また、絶縁層２Ｃの下面に形成された複数の配線４Ｗを纏めて配線層ＷＬ４と呼ぶ。同様に、複数の配線１Ｗ、２Ｗ、５Ｗおよび６Ｗを、それぞれ、配線層ＷＬ１、ＷＬ２、ＷＬ５およびＷＬ６と呼ぶ。複数の配線１Ｗは、絶縁層ＩＬ１２とＳＲ１との間に、複数の配線２Ｗは、絶縁層ＩＬ１２とＩＬ２３との間に、複数の配線３Ｗは、絶縁層ＩＬ２３と２Ｃとの間に、複数の配線４Ｗは、絶縁層２ＣとＩＬ４５との間に、複数の配線５Ｗは、絶縁層ＩＬ４５とＩＬ５６との間に、複数の配線６Ｗは、絶縁層ＩＬ５６とＳＲ２との間に、それぞれ形成されている。

ここで、絶縁層２Ｃは、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる。そして、配線層ＷＬ１、ＷＬ２、ＷＬ５およびＷＬ６は、ビルドアップ法によって形成された微細配線である。絶縁層ＩＬ１２、ＩＬ２３、ＩＬ４５およびＩＬ５６は、例えば、シリカ（ＳｉＯ_２）等のフィラーを含有するエポキシ樹脂またはポリイミド樹脂で構成されている。また、配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５およびＷＬ６は、銅（Ｃｕ）を主体とする導体膜で構成されている。

チップコンデンサ３は、その両端に、電極３１および３２を有し、絶縁層２Ｃに形成された開口部ＣＢＴに埋め込まれている。

絶縁層２Ｃの上面、配線層ＷＬ３、チップコンデンサ３の上面電極３１ａおよび３２ａは、絶縁層ＩＬ２３で覆われており、絶縁層ＩＬ２３には、複数のビア電極Ｖ２３が埋め込まれている。ビア電極Ｖ２３は、絶縁層ＩＬ２３上に形成された配線２Ｗを、配線３Ｗ、あるいは、上面電極３１ａまたは３２ａに電気的に接続している。また、配線層ＷＬ２および絶縁層ＩＬ２３は、絶縁層ＩＬ１２で覆われており、絶縁層ＩＬ１２には、複数のビア電極Ｖ１２が埋め込まれている。ビア電極Ｖ１２は、絶縁層ＩＬ１２上に形成された配線１Ｗを、配線２Ｗに電気的に接続している。配線１Ｗおよび絶縁層ＩＬ１２は、絶縁層ＳＲ１で覆われており、絶縁層ＳＲ１は複数の開口Ｈ１を有する。開口Ｈ１によって、露出した配線１Ｗの一部の領域が端子Ｖｄ２１、Ｔｐｄ、ＴｐｓおよびＶｓ２１である。端子Ｖｄ２１、Ｔｐｄ、ＴｐｓおよびＶｓ２１は、突起電極ＢＰを介して、半導体チップ１の主面１ａに形成されたパッド電極ＰＤに接続されている。

また、絶縁層２Ｃの下面、配線層ＷＬ４、ならびに、チップコンデンサ３の下面電極３１ｂおよび３２ｂは、絶縁層ＩＬ４５で覆われており、絶縁層ＩＬ４５には、複数のビア電極Ｖ４５が埋め込まれている。ビア電極Ｖ４５は、絶縁層ＩＬ４５の下に形成された配線５Ｗを、配線４Ｗあるいは下面電極３１ｂまたは３２ｂに電気的に接続している。また、配線層ＷＬ５および絶縁層ＩＬ４５は、絶縁層ＩＬ５６で覆われており、絶縁層ＩＬ５６には、複数のビア電極Ｖ５６が埋め込まれている。ビア電極Ｖ５６は、絶縁層ＩＬ５６の下に形成された配線６Ｗを、配線５Ｗに電気的に接続している。配線６Ｗおよび絶縁層ＩＬ５６は、絶縁層ＳＲ２で覆われており、絶縁層ＳＲ２は複数の開口Ｈ２を有する。開口Ｈ２によって露出した配線６Ｗの一部の領域が、端子Ｖｄ２２、およびＶｓ２２であり、端子Ｖｄ２２およびＶｓ２２には、導体層２２を介して、半田ボールＳＢが接続されている。なお、配線層ＷＬ４、ＷＬ５およびＷＬ６、絶縁層ＩＬ４５、ＩＬ５６およびＳＲ２、ならびに、半田ボールＳＢの上下関係を、図５の紙面の下方を上として表現する場合もある。例えば、配線層ＷＬ５は、絶縁層ＩＬ４５上に形成されていると言うことも出来る。また、図５（後述の図３０を含む）において、導体層２２は、例えば、配線層ＷＬ６に形成されたニッケル（Ｎｉ）膜と配線ＷＬ６の銅(Ｃｕ)と半田ボールＳＢの半田との合金層を表している。ただし、配線層ＷＬ６に直接半田ボールＳＢを搭載しても良く、その場合には、導体層２２は、界面に形成された銅（Ｃｕ）と半田の合金層を表している。なお、後述する図９および図２９は、半田ボールＳＢ形成前の状態を示しているため、導体層２２は、上記合金層が形成される前のニッケル（Ｎｉ）膜を示している。

ここで、電極３１および３２、配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５およびＷＬ６、スルーホール配線２ＴＷ、プラグ電極Ｖ１２、Ｖ２３、Ｖ４５およびＶ５６、突起電極ＢＰ、パッド電極ＰＤ、導体層２２、ならびに、半田ボールＳＢは、導電性部材からなる。また、絶縁層２Ｃ、絶縁層ＩＬ１２、ＩＬ２３、ＩＬ４５およびＩＬ５６、絶縁層ＳＲ１およびＳＲ２、ならびに、アンダフィル樹脂層１２は、絶縁性部材からなる。

図５に示すように、チップコンデンサ３の一方の電極３１には、端子Ｖｄ２１と端子Ｖｄ２２とが接続されており、端子Ｖｄ２１は、スルーホール配線２ＴＷを介して、端子Ｖｄ２２に接続されている。すなわち、後述する図１７において、端子Ｖｄ２１（Ａ）と端子Ｖｄ２２（Ｂ）とは、導通経路Ｐｓ１とスルーホール配線２ＴＷと導通経路Ｐｓ２とを介する導通経路１と、導通経路Ｐｓ３と電極３１と導通経路Ｐｓ４とを介する導通経路２と、で接続されている。本実施の形態では、さらに、電極３１に導通経路Ｐｓ５を介して電気的に接続された端子Ｔｐｄを設けたことで、導通経路Ｐｓ３または導通経路Ｐｓ４と導通経路Ｐｓ５で電気的に接続が取れていることを確認できるため、半導体装置ＰＫＧの信頼性を向上させることができる。なお、検査方法については、後述する。

また、チップコンデンサ３の他方の電極３２に対しても、上記と同様に、端子Ｔｐｓを設けたことで、チップコンデンサ３の接続検査が可能となる。

さらに、チップコンデンサ３の一方の電極３１に接続された端子Ｔｐｄと、他方の電極３２に接続された端子Ｔｐｓとを、隣接して配置し、隣接する２つの突起電極ＢＰを介して、半導体チップ１の隣接する２つのパッド電極ＰＤ（言い換えると、端子Ｖｄ１と端子Ｖｓ１）とに接続することで、電源配線のインピーダンスを低減でき、電源電圧の変動およびノイズを低減できる。なお、隣接する２つの端子、突起電極、または、パッド電極とは、それら２つの端子、２つの突起電極、または、２つのパッド電極の間に、他の端子、突起電極、または、パッド電極が存在しないことを意味する。

また、チップコンデンサ３の断線検出をするための端子ＴｐｄおよびＴｐｓを、配線基板２の主面２ａ側（言い換えると、半導体チップ１の搭載面側）に設けたことで、配線基板２が大型化するのを防止できる。半田ボールＳＢの径（幅）は、突起電極ＢＰの径（幅）よりも大きく、配線基板２の裏面側は、主面側に比べて、空きスペースが少ないからである。

また、端子ＴｐｄおよびＴｐｓを、突起電極ＢＰを介して半導体チップ１の端子Ｖｄ１およびＶｓ１に接続しているので、アンダフィル樹脂層１２にボイド（空孔）が形成されるのを防止することができる。端子ＴｐｄおよびＴｐｓ上に突起電極ＢＰを設けなかった場合、端子ＴｐｄおよびＴｐｓが存在するのに、突起電極ＢＰが存在しない領域が出来てしまう。つまり、端子ＴｐｄおよびＴｐｓを含む領域では、突起電極ＢＰが等ピッチで配置された領域に比べ、突起電極ＢＰの間隔が大となってしまう。このように、突起電極ＢＰの配置ピッチが異なる領域が存在すると、アンダフィル樹脂層１２を充填する際にボイドが発生しやすくなる。

図６に示すように、チップコンデンサ３は、平面視において四角形（長方形）を成す。また、チップコンデンサ３は、二つの長辺（長側面）３ＬＳと、二つの短辺（短側面）３ＳＳと、を有する。また、チップコンデンサ３は、長辺３ＬＳの延在方向において、互いに反対側の端部に配置される電極３１および電極３２を有する。また、チップコンデンサ３は、電極３１と電極３２との間に挟まれる本体部３ＢＤを有している。例えば、図７に示すように、本体部３ＢＤは、絶縁層（誘電体層）３ＩＬを介して積層される、複数の導体層３ＣＬを有し、複数の導体層３ＣＬのそれぞれは、電極３１および電極３２のうちの一方に接続されている。電極３１は、チップコンデンサ３の上面３ａに形成された上面電極３１ａと、下面に３ｂに形成された下面電極３１ｂと、上面電極３１ａと下面電極３１ｂを接続する側面電極３１ｓと、を有する。同様に、電極３２は、チップコンデンサ３の上面３ａに形成された上面電極３２ａと、下面に３ｂに形成された下面電極３２ｂと、上面電極３２ａと下面電極３２ｂを接続する側面電極３２ｓと、を有する。チップコンデンサ３には、上面３ａと下面３ｂの区別はないが、便宜上、図５に示すように、半導体チップ１側を主面３ａと呼ぶ。

＜半導体装置の製造方法＞
図８は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図９は、本実施の形態の半導体装置の製造工程中の配線基板の断面図である。図１０〜図１６は、図９に示す配線基板の配線層のレイアウト図（平面図）である。図１７は、図９に示す配線基板の等価回路図である。図１８は、「コンデンサ接続テスト」工程における良否判定表である。図１９〜図２１は、本実施の形態の半導体装置の製造工程中の断面図である。

先ず、図８に示す「コンデンサ内蔵配線基板の準備」工程（ステップＳ１）を実施する。つまり、図９に示すように、チップコンデンサ３を内蔵した配線基板２を準備する。配線基板２は、図５で説明したものと同様であるが、図５に示す半導体チップ１、突起電極ＢＰおよび半田ボールＳＢは形成されていない。ただし、端子Ｖｄ２１、Ｖｓ２１、Ｔｐｄ、および、Ｔｐｓ上には導体層２３が形成されている。導体層２３として、後述する半田ボールＳＢと同様の半田材を用いることができる。

図９に示すように、チップコンデンサ３の上面電極３１ａには、端子Ｔｐｄ（端子Ｃと表示）および端子Ｖｄ２１（端子Ａと表示）が接続されており、下面電極３１ｂには、端子Ｖｄ２２（端子Ｂと表示）が接続されている。また、端子Ａと端子Ｂとは、スルーホール配線２ＴＷを介して互いに接続されている。つまり、図１７に示す導通経路Ｐｓ１は、端子Ａ-配線１Ｗ‐ビア電極Ｖ１２‐配線２Ｗ‐ビア電極Ｖ２３‐配線３Ｗ-スルーホール配線２ＴＷで構成され、導通経路Ｐｓ２は、スルーホール配線２ＴＷ‐配線４Ｗ‐ビア電極Ｖ４５‐配線５Ｗ‐ビア電極５６-配線６Ｗ‐端子Ｂで構成され、導通経路Ｐｓ３は、端子Ａ‐配線１Ｗ-ビア電極Ｖ１２‐配線２Ｗ‐ビア電極Ｖ２３‐電極３１で構成され、導通経路Ｐｓ４は、端子Ｂ-配線Ｗ６‐ビア電極Ｖ５６‐配線Ｗ５‐ビア電極Ｖ４５‐電極３１で構成されている。前述の導通経路１は、端子Ａ‐導通経路Ｐｓ１‐スルーホール配線２ＴＷ‐導通経路Ｐｓ２‐端子Ｂからなり、導通経路２は、端子Ａ‐導通経路Ｐｓ３‐電極３１‐導通経路Ｐｓ４‐端子Ｂからなる。そして、電極３１には、端子Ｃが接続されており、導通経路Ｐｓ５を構成している。導通経路Ｐｓ５は、端子Ｃ-配線１Ｗ‐ビア電極Ｖ１２‐配線２Ｗ‐ビア電極Ｖ２３‐電極３１で構成されている。

説明を省略するが、チップコンデンサ３の他方の電極３２側も上記と同様の構成となっている。

次に、図８に示す「コンデンサ接続テスト」工程（ステップＳ２）を実施する。端子ＡまたはＢと、チップコンデンサ３の電極３１との接続検査をするために、端子Ａまたは端子Ｂと端子Ｃとの間の導通テストを実施する。つまり、図１７の導通経路Ｐｓ３およびＰｓ５、または、導通経路Ｐｓ４および導通経路Ｐｓ５の導通テストを実施する。端子ＡおよびＢの両方が、チップコンデンサ３の電極３１に接続している必要はなく、どちらか一方が接続していればチップコンデンサ３は機能する。

図１８において、×印は、導通経路Ｐｓ３、Ｐｓ４またはＰｓ５に接続不良（断線）が有ることを示しており、○印は、接続不良が無いことを示している。

図１８に示すように、判定が「Ｐａｓｓ」（つまり、良品）と判断されるのは、導通経路Ｐｓ３およびＰｓ５、または、導通経路Ｐｓ４および導通経路Ｐｓ５に導通が有る場合（ケース１、３、および、５）である。判定が「ｆａｉｌ」（つまり、不良）と判断されるのは、導通経路Ｐｓ３およびＰｓ５、または、導通経路Ｐｓ４および導通経路Ｐｓ５に導通が無い場合（ケース２、４、６、７、および、８）である。導通経路Ｐｓ５に接続不良（断線）が有る場合（ケース２、４、７、および、８）には、導通経路Ｐｓ３またはＰｓ４が接続（導通）していても「ｆａｉｌ」（不良）とする。

上記と同様の接続テストをチップコンデンサ３の電極３２に対しても実施する。電極３１および３２の接続検査は、同時に実施することができる。また、他のチップコンデンサ３に対しても同時に実施することができる。配線基板２の主面側からのみプローブ針を端子ＡおよびＣに当接して接続検査を実施できるため、端子Ａと端子Ｃ間の導通検査をするのが好適である。

次に、図８に示す「半導体チップ搭載」工程（ステップＳ３）を実施する。

図１９に示すように、前述の接続テストで、良品と判定された配線基板２上に半導体チップ１を搭載し、半導体チップ１と配線基板２間を複数の突起電極ＢＰで接続する。突起電極ＢＰは、例えば鉛フリー半田を用いることができる。また、突起電極ＢＰとパッド電極ＰＤ（図５参照）との間には、下地金属膜（チタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等の積層膜）を設けても良い。

次に、図８に示す「封止」工程（ステップＳ４）を実施する。

先ず、図２０に示すように、配線基板２と半導体チップ１との間の空間を塞ぐようにアンダフィル樹脂層１２で埋め込む。アンダフィル樹脂層１２は、上記空間において、図５に示すように、配線基板２の主面２ａから半導体チップ１の主面１ａに亘って連続的に設けられ、かつ、突起電極ＢＰの側壁に接触し、かつ、側壁の全面を覆っている。このように、複数の突起電極ＢＰと複数の端子Ｖｄ２１、Ｖｓ２１、ＴｐｄおよびＴｐｓとの接合部、および、複数の突起電極ＢＰとパッド電極ＰＤとの接合部をアンダフィル樹脂１２で覆うことで、半導体チップ１と配線基板２の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップ１の複数のパッド電極ＰＤと複数の突起電極ＢＰとの接合部に生じる応力についても緩和させることができる。アンダフィル樹脂層１２は、例えば、エポキシ樹脂等の絶縁性樹脂膜からなる。アンダフィル樹脂層１２は、半導体チップ１の主面からはみ出し、側面にまで広がっている。つまり、側面の一部をも覆っている。

図２０に示すように、半導体チップ１の周囲には、放熱板４を支持する支持枠（スティフナリング）４１が固定されている。放熱板４は、半導体チップ１の裏面１ｂおよび支持枠４１に、接着層４３および４２を介して接着固定されている。半導体チップ１の周囲に金属性の支持枠４２を固定することで、配線基板２の反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップ１の周囲を囲むように設けられた支持枠４１に、放熱板４を接着固定することで、放熱板４の平面積を大きくすることができる。なお、放熱板４および支持枠４１は、必ずしも設ける必要はない。

次に、図８に示す「半田ボール形成」工程（ステップＳ５）を実施する。

図２１に示すように、配線基板２の裏面２ｂ上に、複数の半田ボールＳＢを形成する。半田ボールＳＢは、図５に示すように、絶縁層ＳＲ２に形成された開口Ｈ２から露出した領域の配線６Ｗに、導体層２２を介して、接続される。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。

次に、図１０〜図１６を用いて、配線基板２を構成する配線層ＷＬ１〜ＷＬ６のレイアウトを説明する。図１０〜図１６は、各配線層ＷＬ１〜ＷＬ６の一部分であり、チップコンデンサ３とその周辺の領域のレイアウトを示している。

先ず、図１０は、配線層ＷＬ１のレイアウトである。Ｙ方向に延在する電源電位用の配線１Ｗ（Ｖｄ２１）と基準電位用の配線１Ｗ（Ｖｓ２１）とが、Ｘ方向において、交互に配置されている。配線１Ｗ（Ｖｄ２１）と配線１Ｗ（Ｖｓ２１）上には、複数の開口Ｈ１（大きい○印）が配置されており、図５に示すように、この開口Ｈ１に突起電極ＢＰが接続される。電源電位用の配線１Ｗ（Ｖｄ２１）と基準電位用の配線１Ｗ（Ｖｓ２１）とを、交互に、均一に配置することで、半導体チップ１に対して均等に電源電位および基準電位を供給することができる。また、電源電位用の配線１Ｗ（Ｖｄ２１）上には、Ｙ方向において、等しいピッチＰ１で複数の開口Ｈ１が配置されている。また、基準電位用の配線１Ｗ（Ｖｓ２１）上にも、Ｙ方向において、等しいピッチＰ１で複数の開口Ｈ１が配置されている。そして、電源電位用の配線１Ｗ（Ｖｄ２１）上の開口Ｈ１と、基準電位用の配線１Ｗ（Ｖｓ２１）上の開口Ｈ１とは、Ｘ方向において、等しい位置に配置している。つまり、Ｘ方向において、電源電位用の配線１Ｗ（Ｖｄ２１）上の開口Ｈ１の隣には、基準電位用の配線１Ｗ（Ｖｓ２１）上の開口Ｈ１が位置している。

変形例としては、Ｘ方向において、配線１Ｗ（Ｖｄ２１）上の複数の開口Ｈ１に対して、配線１Ｗ（Ｖｓ２１）上の複数の開口Ｈ１を半ピッチ（Ｐ１×１／２）ずらして配置しても良い。

図１０の中央部には、端子Ｔｐｄ用の配線１ＷおよびＴｐｓ用の配線１Ｗが配置されており、端子Ｔｐｄ用の配線１ＷおよびＴｐｓ用の配線１Ｗは、電源電位用の配線１Ｗ（Ｖｄ２１）と基準電位用の配線１Ｗ（Ｖｓ２１）から分離されている。端子Ｔｐｄ用の配線１ＷおよびＴｐｓ用の配線１Ｗは、隣接しており、両者間に、他の配線は配置されていない。

図１１は、配線層ＷＬ２のレイアウトである。配線層ＷＬ２は、主に電源電位用のプレーンである。図１１の中央部には、２つのドッグボーン形状の配線２Ｗが配置され、それを囲むように電源電位用の配線２Ｗが配置されている。図１０の端子Ｔｐｄ用の配線１ＷおよびＴｐｓ用の配線１Ｗは、ビア電極Ｖ１２を介して、上記のドッグボーン形状の配線２Ｗに接続されている。

図１２は、配線層ＷＬ３のレイアウトである。配線層ＷＬ３は、主に基準電位用のプレーンである。図１２の中央部には、チップコンデンサ３を配置するために長方形の開口部ＣＢＴがあり、配線３Ｗは、開口部ＣＢＴの周囲に沿って配置されている。基準電位用の配線３Ｗは、長方形の開口部ＣＢＴの３辺を囲む形状を有し、前記３辺に沿う配線３Ｗの端部３ＷＥは、開口部ＣＢＴよりもチップコンデンサ３から離れている。また、開口部ＣＢＴの他の１辺には、基準電位用の配線３Ｗと分離して、スルーホール配線２ＴＷに接続された電源電位用の配線３Ｗが配置されている。スルーホール配線２ＴＷに接続された電源電位用の配線３Ｗも、開口部ＣＢＴから離れて配置されている。つまり、開口部ＣＢＴの周囲は、基準電位用の配線３Ｗと、スルーホール配線２ＴＷに接続された電源電位用の配線３Ｗとによって囲まれている。なお、ここで言う、「囲まれている」とは、図１２（または図１３）に示すように、電源電位用の配線３Ｗと基準電位用の配線３Ｗとの間に空間（距離）がある構成を含む。そして、図５に示すように、基準電位用の配線３Ｗ、および、スルーホール配線２ＴＷに接続された電源電位用の配線３Ｗの端部は、チップコンデンサ３から離れる方向に、開口部ＣＢＴから後退している。つまり、基準電位用の配線３Ｗ、および、スルーホール配線２ＴＷに接続された電源電位用の配線３Ｗの開口部ＣＢＴ側には、絶縁層２Ｃの上面が露出しており、その領域には配線３Ｗが存在しない。

また、チップコンデンサ３の上面電極３１ａには、２つのビア電極Ｖ２３が接続し、一方（右側）のビア電極Ｖ２３は、図１１のドッグボー形状の配線２Ｗに接続されており、他方（左側）は、電源電位用の配線２Ｗに接続されている。また、上面電極３２ａには、２つのビア電極Ｖ２３が接続されており、一方（左側）は、図１１のドッグボーン形状の配線２Ｗに接続されており、他方（右側）は、図１１のＴ字形状の基準電位用の配線２Ｗに接続されている。上面電極３１ａに接続された２つのビア電極Ｖ２３は、Ｘ方向（図６の長辺３ＬＳ方向）に、かつ、図６の長辺３ＬＳと平行に配置されている。なお、上面電極３２ａに接続された２つのビア電極Ｖ２３も同様に配置されている。

図１３は、配線層ＷＬ４のレイアウトである。配線層ＷＬ４は、主に基準電位用のプレーンである。配線層ＷＬ４は、配線層ＷＬ３と同様のレイアウトを有しており、その説明は、上記配線層ＷＬ３の説明をもって代える。

図１４は、配線層ＷＬ５のレイアウトであり、図１５は、配線層ＷＬ６のレイアウトである。図１５に示すように、配線層ＷＬ６は、端子Ｖｄ２２用の配線６ＷおよびＶｓ２２用の配線６Ｗである。図１３に示すチップコンデンサ３の下面電極３１ｂは、ビア電極Ｖ４５、図１４に示す配線５Ｗおよびビア電極Ｖ５６を介して端子Ｖｄ２２用の配線６Ｗに接続されている。図１３に示すチップコンデンサ３の下面電極３２ｂは、ビア電極Ｖ４５、図１４に示す配線５Ｗおよびビア電極Ｖ５６を介して端子Ｖｓ２２用の配線６Ｗに接続されている。そして、端子Ｖｄ２２用の配線６Ｗには、２つの開口Ｈ２が形成されており、この開口Ｈ２から露出した領域が端子Ｖｄ２２であり、そこに、図５に示す半田ボールＳＢが接続される。端子Ｖｓ２２用の配線６Ｗには、２つの開口Ｈ２が形成されており、この開口Ｈ２から露出した領域が端子Ｖｓ２２であり、そこに、図５に示す半田ボールＳＢが接続される。

図１６は、電源電位用のプレーンを構成する配線２Ｗと基準電位用のプレーンを構成する配線３Ｗを示している。図１６では、両者が重なった領域にハッチングを付している。このように、電源電位用の配線２Ｗと基準電位用の配線３Ｗとが、図５に示す絶縁層ＩＬ２３を挟んで、広い重なり領域を有することで、電源配線のインピーダンスを低減することができる。

また、上記のとおり、半導体装置の製造方法において、コンデンサ接続テストを実施することで、半導体装置の信頼性を向上することができる。また、内蔵されたチップコンデンサ３が断線することなく接続されているため、半導体装置の性能を向上させることができる。

＜配線基板の製造方法＞
次に、チップコンデンサ内蔵の配線基板の製造方法を説明する。図２２は、本実施の形態の配線基板の製造工程を示すプロセスフロー図である。図２３〜図２９は、配線基板の製造工程中の断面図である。

先ず、図２２に示す「基材準備」工程（ステップＳ１１）を実施する。図２３に示すように、ガラス繊維に樹脂を含浸させた絶縁層２Ｃを準備する。絶縁層２Ｃは、その厚さ方向において、スルーホール２１を有し、そのスルーホール２１内には、スルーホール配線２ＴＷが形成されている、絶縁層２Ｃの上面（図２３の上側）には、配線３Ｗが形成されており、絶縁層２Ｃの下面（図２３の下側）には、配線４Ｗが形成されており、配線３Ｗおよび４Ｗは、スルーホール配線２ＴＷに接続されている。なお、本実施の形態ではコア材である絶縁層２Ｃを有する配線基板２を用いることについて説明しているが、例えば上記絶縁層２Ｃを有さずに、絶縁層ＩＬ１２〜ＩＬ５６のみで構成された、いわゆる、コアレス基板を用いても良い。

次に、図２２に示す「開口部ＣＢＴ形成」工程（ステップＳ１２）を実施する。図２４に示すように、絶縁層２Ｃに、開口部ＣＢＴを形成する。

次に、図２２に示す「支持部材５貼付」工程（ステップＳ１３）を実施する。図２５に示すように、支持部材５上に開口部ＣＢＴを有する絶縁層２Ｃを貼り付ける。この時、絶縁層２Ｃの上面（図２５の下側）側を、支持部材５に貼り付け、配線３Ｗが支持部材５に接触させる。なお、必ずしも接着剤等で貼り付ける必要はなく、両者を機械的に固定出来ればよい。

次に、図２２に示す「コンデンサ３搭載」工程（ステップＳ１４）を実施する。図２６に示すように、絶縁層２Ｃの開口部ＣＢＴにチップコンデンサ３を搭載する。ここで、チップコンデンサ３の上面電極３１ａおよび３２ａが、支持部材５に接触するように搭載する。また、図２６に示すように、絶縁層２Ｃならびに配線３Ｗおよび４Ｗの合計の厚さＴ１が、上面電極３１ａおよび下面電極３１ｂを含むチップコンデンサ３の厚さＴ２よりも厚くすることが肝要である。このような関係（Ｔ１＞Ｔ２）とすることで、チップコンデンサ３の破壊を防止することができる。つまり、後述の絶縁層ＩＬ４５およびＩＬ２３を貼り付けた後、加圧しながら熱処理を加えるが、チップコンデンサ３が絶縁層２Ｃから飛び出していると、チップコンデンサ３に局所的に圧力がかかるためである。さらに、配線３Ｗと上面電極３１ａおよび３２ａを等しい高さとすることが肝要である。これにより、『チップコンデンサ３』を配線基板２の主面２ａ側に寄せることができるので、配線基板２の主面２ａの平坦度を向上することが出来る。

次に、図２２に示す「絶縁層ＩＬ４５形成」工程（ステップＳ１５）および「支持部材５剥離」工程（ステップＳ１６）を実施する。図２７に示すように、チップコンデンサ３、絶縁層２Ｃ、および、配線４Ｗを覆うように、絶縁層ＩＬ４５を形成する。絶縁層ＩＬ４５は、例えば、ペースト状のエポキシ樹脂を開口部ＣＢＴ内に塗布しその後、溶剤を揮発させて硬化し、更に配線４Ｗ上にフィルム状のエポキシ樹脂をラミネートした後加圧熱硬化を行うことで絶縁層ＩＬ４５を作成、その上に配線層ＷＬ５を形成した後、絶縁層２Ｃから支持部材５を剥離するのが望ましい。これは、配線層ＷＬ５層パターン精度を上げる為には、配線層ＷＬ５層平坦化が必要で、そのためには、ペースト状のエポキシ樹脂を開口部ＣＢＴ内に塗布しその後、溶剤を揮発させて硬化するのが肝要である。

また、配線４Ｗが、チップコンデンサ３および開口部ＣＢＴの周囲を囲んでいるが、これはペースト状のエポキシ樹脂が横方向に流れ出るのを防止する為のダムとして機能する。

これ以外に、フィルム状のエポキシ樹脂のみを用いてチップコンデンサ３および開口部ＣＢＴの樹脂埋めを行ってもよい。この場合、配線４Ｗ上にシート状のエポキシ樹脂をラミネートした後加圧熱硬化を行うことでエポキシ樹脂を開口部ＣＢＴ内に充てんすると同時に絶縁層ＩＬ４５を作成、その上に配線層ＷＬ５を形成した後、絶縁層２Ｃから支持部材５を剥離する。

フィルム状のエポキシ樹脂のみで樹脂埋めを行う場合、開口部ＣＢＴの周辺の部分からフィルム状のエポキシ樹脂が開口部ＣＢＴに流入することで樹脂埋めが行われる。その為、埋め込むチップコンデンサ３の間隔が狭いと、開口部ＣＢＴへの樹脂流入により配線層ＷＬ５層の平坦性が多少悪くなる。そのためフィルム状のエポキシ樹脂のみで樹脂埋めを行う場合、埋め込むことができるチップコンデンサ３の密度が低下する。一般的には、およそ５００ｕｍ以上の間隔をあけてチップコンデンサ３を埋め込む必要が在る。

このように、チップコンデンサ３の埋め込み密度は制限されるが、ペースト状のエポキシ樹脂を開口部ＣＢＴ内に塗布し、その後溶剤を揮発させて硬化する工程が削除される為、より安価に加工ができる。

次に、図２２に示す「絶縁層ＩＬ２３形成」工程（ステップＳ１７）を実施する。図２８に示すように、チップコンデンサ３、絶縁層２Ｃ、および、配線３Ｗを覆うように、絶縁層ＩＬ２３を形成する。絶縁層ＩＬ２３は、例えば、フィルム状のエポキシ樹脂をラミネートした後、加圧熱硬化を行うことで絶縁層ＩＬ２３を作成、その上に配線層ＷＬ２を形成する。ここでは、図２２で示したステップＳ１５の工程で樹脂の埋め込みが不十分だった領域への追加埋め込みも同時に行う。ステップＳ１５の工程では図２７の支持部材５とチップコンデンサ３や絶縁層２Ｃとの間に隙間ができることがあるが、ステップＳ１７の工程で図２７と逆側の面から樹脂ラミネートすることで、これらの部分も埋め込むことができ、より品質が上がる。

因みに、チップコンデンサ３および開口部ＣＢＴの絶縁層ＩＬ２３の膜厚が、他の領域に比べて薄くなると、配線基板２の主面２ａに凹凸ができるため、例えば、検査工程での不具合が発生する。つまり、チップコンデンサ３の上空に形成された配線１Ｗと、他の領域（つまり、開口部ＣＢＴの周囲の絶縁層２Ｃの上空）に形成された配線１Ｗの高さが異なるため、検査用のプローブ針を、同時に配線１Ｗ（端子Ｖｄ２１、Ｖｓ２１、Ｔｐｄ、および、Ｔｐｓ等）に当接するのが困難となる。また、配線層ＷＬ１およびＷＬ２を、ホトリソグラフィ技術およびエッチング技術を用いてパターニングする際に、高精度の加工が困難となるという問題もある。次に、絶縁層ＩＬ４５上に、配線層ＷＬ５を形成する。

絶縁層ＩＬ１２、ＩＬ２３、ＩＬ４５およびＩＬ５６も、ガラス繊維に樹脂を含浸させたプリプレグで構成することも出来る。チップコンデンサ３を内蔵した絶縁層２Ｃの上下面を、プリプレグからなる絶縁層ＩＬ２３およびＩＬ４５とすることで、例えば、図５に示す配線１Ｗ、２Ｗ、５Ｗおよび６Ｗの断線を防止することができる。つまり、多数個のチップコンデンサ３を内蔵する為に、多数個の開口部ＣＢＴを有する絶縁層２Ｃが、配線基板２の熱変動に伴い膨張、収縮する際の応力を、その上下面に形成したガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層ＩＬ２３およびＩＬ４５で緩和することができる。

次に、図２２に示す「配線層ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６形成」工程（ステップＳ１８）および「端子露出」工程（ステップＳ１９）を実施する。図２８に示す配線層ＷＬ２およびＷＬ５を加工して、図２９に示すように配線２Ｗおよび５Ｗを形成する。図２７および図２８では図示していないが、配線層ＷＬ５およびＷＬ２を形成する前には、絶縁層ＩＬ４５およびＩＬ２３に、ビア電極Ｖ４５およびＶ２３を形成しておく。さらに、図２９に示すように、絶縁層ＩＬ１２およびＩＬ５６を形成し、ビア電極Ｖ１２およびＶ５６、配線層ＷＬ１およびＷＬ６を形成する。なお、絶縁層ＩＬ１２およびＩＬ５６をプリプレグで構成することもできる。

さらに、配線１Ｗおよび６Ｗを覆うように、絶縁層ＳＲ１およびＳＲ２を形成し、配線１Ｗおよび６Ｗの一部を露出する開口Ｈ１およびＨ２を形成する。開口Ｈ１およびＨ２は、ともに、平面視にて円形を有する。そして、図２９に示すように、開口Ｈ１の径（幅）Ｗ１は、開口Ｈ２の径（幅）Ｗ２よりも小さい（Ｗ１＜Ｗ２）。なお、開口Ｈ１およびＨ２は、円形以外でも良い。

また、図２９に示すように、絶縁層２Ｃならびに配線３Ｗおよび４Ｗの合計の厚さＴ１が、上面電極３１ａおよび下面電極３１ｂを含むチップコンデンサ３の厚さＴ２よりも厚く、例えば、配線４Ｗの下面を基準として、配線３Ｗの上面と上面電極３１ａおよび３２ａの上面とは、等しい高さとなっている。従って、絶縁層２Ｃならびに配線３Ｗおよび４Ｗの合計の厚さＴ１と、上面電極３１ａおよび下面電極３１ｂを含むチップコンデンサ３の厚さＴ２と、の厚さの差ｄは、配線４Ｗの下面を基準とした場合の下面配線３１ｂの下面の高さに相当している。なお、上面とは、図２９の上側の面（言い換えると、半導体チップが搭載される側の面）を指し、下面とは、下側の面（半田ボールが接続される側の面）を指す。

（変形例１）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

上記実施の形態では、図５に示すように、チップコンデンサ３の接続不良を確認するための端子ＴｐｄおよびＴｐｓを、配線基板２の主面２ａ側（言い換えると、半導体チップ１の搭載面側）に設けた。変形例１では、チップコンデンサ３の接続不良を確認するための端子Ｔｐｄ１およびＴｐｓ１を、配線基板２の裏面２ｂ側にも設けている。

図３０は、変形例１の半導体装置の断面図である。図３０に示すように、チップコンデンサ３の下面電極３１ｂには、２つのビア電極Ｖ４５が接続されており、一方のビア電極Ｖ４５は、端子Ｖｄ２２に接続され、他方のビア電極Ｖ４５は、端子Ｔｐｄ１に接続されている。図８を用いて説明した半導体装置の製造工程において、「半田ボール形成」工程（ステップＳ５）の後に、図３０に示す端子Ｖｄ２２と端子Ｔｐｄ１との間の導通試験をすることで、チップコンデンサ３の電源電位用の配線への接続を確認することができる。つまり、端子Ｖｄ２２と端子Ｔｐｄ１との間の導通が確認出来れば、電源配線が、下面電極３１ｂまたは上面電極３１ａの少なくとも一方と接続されていることとなる。

なお、チップコンデンサ３の他方の電極３２の下面電極３２ｂにも、上記と同様に、端子Ｔｐｓ１を設けている。従って、チップコンデンサ３の接地電位用の配線への接続を確認することができる。

また、端子Ｔｐｄ１およびＴｐｓ１は、絶縁層ＳＲ２に設けられた開口Ｈ３から露出しており、開口Ｈ３は円形であり、その径（幅）Ｗ３は、図２９に示す開口Ｈ２の径（幅）Ｗ２よりも小である（Ｗ３＜Ｗ２）。さらに、開口Ｈ３には、突起電極を形成しないので、その径（幅）Ｗ３は、開口Ｈ１の径（幅）Ｗ１よりも小さくすることができる（Ｗ３＜Ｗ１）。

（変形例２）
変形例２は、上記実施の形態の図１２の変形例である。図３１は、変形例２の配線基板の配線層のレイアウト図である。図３１に示すように、チップコンデンサ３の上面電極３１ａには、２つのビア電極Ｖ２３が接続されている。２つのビア電極Ｖ２３は、Ｘ方向（チップコンデンサ３の長辺３ＬＳ方向）対して、斜めに配置されている。つまり、２つのビア電極Ｖ２３は、Ｘ方向（チップコンデンサ３の長辺３ＬＳ方向）に沿って配置されているが、一方のビア電極Ｖ２３は、一方の長辺３ＬＳにより近く、他方のビア電極Ｖ２３は、他方の長辺３ＬＳにより近く配置されている。

２つのビア電極Ｖ２３を斜めに配置したことで、２つのビア電極Ｖ２３をＸ方向に配列した場合に比べて、Ｘ方向における電極３１の幅を縮小することができる。また、ビア電極Ｖ２３の径を大きくできる。

（変形例３）
変形例３は、上記実施の形態１のチップコンデンサを電子装置に搭載した例である。図３２は、変形例３の電子装置の断面図である。

図３２に示すように、電子装置ＥＶＤは、マザーボードＭＢと、マザーボードＭＢ上に半田ボールＳＢを介して接続された配線基板ＩＰと、配線基板ＩＰ上に突起電極ＢＰを介して接続された半導体チップ１Ｘおよび１Ｙと、を有する。

配線基板ＩＰには、３つのチップコンデンサ３Ｘ１、３Ｘ２、および、３Ｘ３が内蔵されており、図示しないが、３つのチップコンデンサ３Ｘ１、３Ｘ２、および、３Ｘ３は、上記実施の形態と同様に、電源電位用の配線と、基準電位用の配線との間に接続されている。チップコンデンサ３Ｘ１は、半導体チップ１Ｘの下に位置し、チップコンデンサ３Ｘ３は、半導体チップ１Ｙの下に位置する。そして、チップコンデンサ３Ｘ２は、半導体チップ１Ｘおよび１Ｙと重ならない領域、例えば、両方の半導体チップ１Ｘおよび１Ｙの間の領域に配置されている。

さらに、同様に、マザーボードＭＢにもチップコンデンサ３Ｙが内蔵されており、マザーボードＭＢの電源電位用の配線と、基準電位用の配線との間に接続されている。

これらのチップコンデンサ３Ｘ１、３Ｘ２、３Ｘ３、および、３Ｙには、上記実施の形態の図５で説明したように、チップコンデンサの接続を確認する端子ＴｐｄおよびＴｐｓが接続されている。

その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
（ａ）第１面と、前記第１面の反対側の第２面と、前記第１面と前記第２面との間に内蔵され、第１電極および第２電極を有するチップコンデンサと、前記第１面に配置された第１端子および第２端子と、前記第２面に配置された第３端子と、前記第１端子と前記第３端子とを接続する第１導通経路と、前記第１端子と前記第１電極とを接続する第２導通経路と、前記第３端子と前記第１電極とを接続する第３導通経路と、前記第２端子と前記第１電極とを接続する第４導通経路と、を有する配線基板を準備する工程、
（ｂ）前記第２端子と前記第１端子間または前記第２端子と前記第３端子間の導通テストをする工程、
（ｃ）第１チップ電極および第２チップ電極を有する半導体チップを、前記第１面上に搭載し、前記第１端子と前記第１チップ電極とを接続する第１バンプ電極と、前記第２端子と前記第２チップ電極とを接続する第２バンプ電極とを形成する工程、
を有する、半導体装置の製造方法。
〔付記２〕
付記１に記載の半導体装置の製造方法において、
さらに、
（ｄ）前記第１バンプ電極および前記第２バンプ電極の周囲を覆い、前記第１面と前記半導体チップとの間を絶縁層で埋める工程、
を有する、半導体装置の製造方法。
〔付記３〕
（ａ）第１面と、前記第１面の反対側の第２面と、前記第１面に形成された第１配線と、前記第２面に形成された第２配線と、前記第１面から前記第２面に亘って貫通する貫通孔と、を有する第１絶縁層を準備する工程、
（ｂ）支持部材の主面と前記第１配線が接触するように、前記支持部材上に前記第１絶縁層を載置する工程、
（ｃ）第３面と、前記第３面の反対側の第４面と、前記第３面に形成された第１電極と、前記第４面に形成された第２電極と、を有するチップコンデンサを準備する工程、
（ｄ）前記第３面の前記第１電極が前記支持部材の主面に接触するように、前記チップコンデンサを前記貫通孔内に挿入する工程、
（ｅ）前記第１絶縁層の前記第２面および前記チップコンデンサの第４面を覆う第２絶縁層を形成する工程、
（ｆ）前記支持部材を除去し、前記第１絶縁層の前記第１面および前記チップコンデンサの第３面を覆う第３絶縁層を形成する工程、
（ｇ）前記第３絶縁層上に複数の第３配線を形成する工程、
を有する、配線基板の製造方法。
〔付記４〕
付記３に記載の配線基板の製造方法において、
前記第１配線および前記第２配線を含む前記第１絶縁層の膜厚を、前記第１電極および前記第２電極を含む前記チップコンデンサの厚さよりも厚くする、配線基板の製造方法。
〔付記５〕
付記３に記載の配線基板の製造方法において、
前記貫通孔は、平面視にて、４辺を有する４角形であり、
前記第２配線は、前記貫通孔の３辺に沿って、前記貫通孔の周囲を囲む形状を有する、配線基板の製造方法。
〔付記６〕
付記５に記載の配線基板の製造方法において、
前記第１配線は、前記貫通孔の３辺に沿って、前記貫通孔の周囲を囲む形状を有する、配線基板の製造方法。
〔付記７〕
付記６に記載の配線基板の製造方法において、
前記第１配線と、前記貫通孔との間には、前記第１絶縁層の前記主面が露出している、配線基板の製造方法。

１ 半導体チップ
１ａ 主面
１ｂ 裏面
１Ｗ 配線
１Ｘ、１Ｙ 半導体チップ
２ 配線基板
２ａ 主面
２ｂ 裏面
２Ｃ 絶縁層（コア材、コア絶縁層）
２ＴＷ スルーホール配線
２Ｗ 配線
３ チップコンデンサ（コンデンサ、セラミックコンデンサ）
３ａ 上面
３ｂ 下面
３ＢＤ 本体部
３ＣＬ 導体層
３ＩＬ 絶縁層（誘電体層）
３ＬＳ 長辺（長側面）
３ｓ 側面
３ＳＳ 短辺（短側面）
３Ｗ 配線
３ＷＥ 端部
３Ｘ１、３Ｘ２、３Ｘ３、３Ｙ チップコンデンサ
４ 放熱板（ヒートスプレッダ、部材）
４Ｗ 配線
４ＷＥ 端部
５ 支持部材
５Ｗ 配線
６Ｗ 配線
１２ アンダフィル樹脂層（絶縁層、絶縁性樹脂）
２１ スルーホール（貫通孔）
２２ 導体層
２３ 導体層
３１、３２ 電極
３１ａ、３２ａ 上面電極
３１ｂ、３２ｂ 下面電極
３１ｓ、３２ｓ 側面電極
４１ 支持枠（スティフナリング）
４２ 接着層
４３ 接着層
ＢＰ 突起電極（バンプ電極）
ＣＢＴ 開口部（貫通孔）
ＥＶＤ 電子装置（電子機器）
Ｈ１、Ｈ２、Ｈ３ 開口
ＩＬ１２、ＩＬ２３、ＩＬ４５、ＩＬ５６ 絶縁層
ＩＰ 配線基板（インターポーザ、中継基板）
ＭＢ 配線基板（マザーボード、実装基板）
ＰＤ パッド電極（チップ電極、電極パッド、ボンディングパッド）
Ｐｓ１、Ｐｓ２、Ｐｓ３、Ｐｓ４、Ｐｓ５ 導通経路（接続経路）
Ｐｄ１、Ｐｄ２、Ｐｄ３、Ｐｄ４、Ｐｄ５ 導通経路（接続経路）
ＰＫＧ 半導体装置
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＲ１、ＳＲ２ 絶縁層（ソルダーレジスト層）
Ｔｐｄ、Ｔｐｓ、Ｔｐｄ１、Ｔｐｓ１ 端子
Ｖ１２、Ｖ２３、Ｖ４５、Ｖ５６ ビア電極（ビア導体層）
Ｖｄ１、Ｖｓ１、ＳＧ１ 端子
Ｖｄ２１、Ｖｓ２１、ＳＧ２１ 端子（内部端子）
Ｖｄ２２、Ｖｓ２２、ＳＧ２２ 端子（外部端子）
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６ 配線層

Claims (22)

1. 第１面および前記第１面の反対側の第２面を備える配線基板と、
   第１チップ電極および第２チップ電極を備え、前記配線基板に搭載された半導体チップと、
   前記配線基板に内蔵され、第１電極および第２電極を有するチップコンデンサと、
   前記第１面に配置された第１端子および第２端子と、
   前記第２面に配置された第３端子と、
   前記第１端子と前記第３端子とを接続する第１導通経路と、
   前記第１端子と前記第１電極とを接続する第２導通経路と、
   前記第３端子と前記第１電極とを接続する第３導通経路と、
   前記第２端子と前記第１電極とを接続する第４導通経路と、
   を有し
   前記第４導通経路は、前記第１導通経路、前記第２導通経路、および、前記第３導通経路から電気的に独立に前記第１電極に接続している、半導体装置。
2. 請求項１に記載の半導体装置において、
   さらに、
   前記第２導通経路は、前記第１電極に接続された第１ビア電極と、
   前記第４導通経路は、前記第１電極に接続された第２ビア電極と、
   を有し、
   前記チップコンデンサは、平面視にて、第１長辺、第２長辺、第１短辺、および、第２短辺を有する矩形形状を有し、前記第１電極は、前記第１短辺に沿って形成されている、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１ビア電極と前記第２ビア電極とは、平面視にて、前記第１長辺に平行に配列されている、半導体装置。
4. 請求項２に記載の半導体装置において、
   平面視にて、前記第１ビア電極と前記第２ビア電極とは、前記第１長辺に沿って配置され、前記第１ビア電極は、前記第２ビア電極よりも前記第１長辺に近く、前記第２ビア電極は、前記第１ビア電極よりも前記第２長辺に近く配置されている、半導体装置。
5. 請求項１に記載の半導体装置において、
   さらに、
   前記第１端子と、前記第１チップ電極とを接続する第１バンプ電極と、
   前記第２端子と、前記第２チップ電極とを接続する第２バンプ電極と、
   を有する、半導体装置。
6. 請求項５に記載の半導体装置において、
   さらに、
   前記第１バンプ電極および前記第２バンプ電極の周囲を覆い、前記配線基板の前記第１面と、前記半導体チップとの間を埋める第１絶縁層と、
   を有する、半導体装置。
7. 請求項１に記載の半導体装置において、
   さらに、
   前記第２面に配置された第４端子と、
   前記第４端子と前記第１電極とを接続する第５導通経路と、
   を有する、半導体装置。
8. 請求項７に記載の半導体装置において、
   さらに、
   前記第２面を覆い、前記第３端子を露出する第１開口と、前記第４端子を露出する第２開口とを有する第２絶縁層、
   を有し、
   前記第２開口の径は、前記第１開口の径よりも小さい、半導体装置。
9. 請求項１に記載の半導体装置において、
   さらに、
   前記第１面を覆い、前記第１端子を露出する第３開口と、前記第２端子を露出する第４開口とを有する第３絶縁層、
   を有し、
   前記第３開口の径は、前記第４開口の径と等しい、半導体装置。
10. 請求項１に記載の半導体装置において、
    前記配線基板は、
    第３面と、前記第３面の反対側の第４面と、前記第３面から前記第４面まで貫通する第１貫通孔および第２貫通孔と、を有する第４絶縁層と、
    前記第２貫通孔を覆い、前記第３面に形成された第１配線と、
    前記第２貫通孔を覆い、前記第４面に形成された第２配線と、
    前記第２貫通孔内に形成され、前記第１配線および前記第２配線に接続するスルーホール配線と、
    を有し、
    前記チップコンデンサは、上面と、前記上面と反対側の下面と、を有し、
    前記第１電極は、前記上面に形成された上面電極と、前記下面に形成された下面電極と、を有し、
    断面視にて、前記上面電極および前記下面電極を含む前記チップコンデンサの厚さは、前記第１配線および前記第２配線を含む前記第４絶縁層の厚さよりも薄い、半導体装置。
11. 請求項１０に記載の半導体装置において、
    さらに、
    前記第１配線および前記上面電極を覆う第５絶縁層、
    を有し、
    前記第４絶縁層および前記第５絶縁層は、ガラス繊維を含有する樹脂層からなる、半導体装置。
12. 請求項１１に記載の半導体装置において、
    さらに、
    前記第５絶縁層上に形成された第３配線と、
    前記第３配線を覆う第６絶縁層と、
    を有し、
    前記第６絶縁層は、エポキシ樹脂からなる、半導体装置。
13. 第１面および前記第１面の反対側の第２面を備える配線基板と、
    第１チップ電極および第２チップ電極を備え、前記配線基板に搭載された半導体チップと、
    前記配線基板に内蔵され、第１電極および第２電極を有するチップコンデンサと、
    前記第１面に配置された第１端子、第２端子、第３端子、および、第４端子と、
    前記第２面に配置された第５端子および第６端子と、
    前記第１端子と前記第５端子とを接続する第１導通経路と、
    前記第１端子と前記第１電極とを接続する第２導通経路と、
    前記第５端子と前記第１電極とを接続する第３導通経路と、
    前記第２端子と前記第１電極とを接続する第４導通経路と、
    前記第３端子と前記第６端子とを接続する第５導通経路と、
    前記第３端子と前記第２電極とを接続する第６導通経路と、
    前記第６端子と前記第２電極とを接続する第７導通経路と、
    前記第４端子と前記第２電極とを接続する第８導通経路と、
    を有し、
    前記第４導通経路は、前記第１導通経路、前記第２導通経路、および、前記第３導通経路から独立して前記第１電極に接続しており、
    前記第８導通経路は、前記第５導通経路、前記第６導通経路、および、前記第７導通経路から独立して前記第２電極に接続している、半導体装置。
14. 請求項１３に記載の半導体装置において、
    さらに、
    前記第２端子と、前記第１チップ電極とを接続する第１バンプ電極と、
    前記第４端子と、前記第２チップ電極とを接続する第２バンプ電極と、
    を有する、半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記第１バンプ電極と前記第２バンプ電極とは、それらの間に他のバンプ電極を挟むことなく、隣接して配置されている、半導体装置。
16. 請求項１５に記載の半導体装置において、
    さらに、
    前記第５端子に接続された第１半田ボール電極と、
    前記第６端子に接続された第２半田ボール電極と、
    を有する、半導体装置。
17. 請求項１３に記載の半導体装置において、
    さらに、
    前記第４導通経路に接続された第１導電プレートと、
    前記第８導通経路に接続された第２導電プレートと、
    前記第１導電プレートと前記第２導電プレートとの間に配置された絶縁膜と、
    を有し、
    前記第１導電プレートと前記第２導電プレートとは、平面視にて、互いに重なる領域を有する、半導体装置。
18. 複数の第１外部電極が形成された第１表面、前記第１表面とは反対側であり、かつ、複数の第２外部電極が形成された第１裏面とを有する配線基板と、
    主面を有し、前記配線基板の前記第１表面と前記主面が対向するように、前記第１表面に搭載された半導体チップと、
    を備え、
    前記配線基板は、前記第１表面と前記第１裏面の間に、前記第１表面と向かい合う第２表面、前記第２表面とは反対側であり、かつ、前記第１裏面と向かい合う第２裏面とを有するコア基板と、
    前記コア基板の前記第２表面と前記第２裏面の間に、前記第１表面と向かい合う第１面、前記第１面とは反対側であり、かつ、前記第１裏面と向かい合う第２面とを有する第１コンデンサと、
    複数の配線と、
    を有し、
    前記複数の第１外部電極は、第１電極、第２電極を有し、
    前記複数の第２外部電極は、第３電極を有し、
    前記第１コンデンサは、複数の電極を有し、
    前記複数の配線は、第１配線、第２配線、第３配線および第４配線を含み、
    前記第１配線の一端は、前記第１表面の前記第１電極に電気的に接続され、
    前記第１配線の他端は、前記第１裏面の前記第３電極に電気的に接続され、
    前記第２配線の一端は、前記第１表面の前記第１電極に電気的に接続され、
    前記第２配線の他端は、前記第１コンデンサの前記複数の電極に含まれる第４電極に電気的に接続され、
    前記第３配線の一端は、前記第１表面の前記第２電極に電気的に接続され、
    前記第３配線の他端は、前記第１コンデンサの前記第４電極に電気的に接続され、
    前記第４配線の一端は、前記第１裏面の前記第３電極に電気的に接続され、
    前記第４配線の他端は、前記第１コンデンサの前記第４電極に電気的に接続され、
    前記第２配線と前記第３配線は、前記第４電極を介して電気的に接続され、
    前記第３配線と前記第４配線は、前記第４電極を介して電気的に接続されている、半導体装置。
19. 請求項１８に記載の半導体装置において、
    前記第１コンデンサの前記第１面から前記配線基板の前記第１表面までの長さと、前記コア基板の前記第２表面から前記配線基板の前記第１表面までの長さは、同じである、半導体装置。
20. 請求項１８に記載の半導体装置において、
    前記第１コンデンサの前記第４電極は、複数のビアを有し、
    前記第２配線の他端は、前記複数のビアに含まれる第１ビアを介して、前記第１コンデンサの前記第４電極に電気的に接続しており、
    前記第３配線の他端は、前記複数のビアに含まれる第２ビアを介して、前記第１コンデンサの前記第４電極に電気的に接続しており、
    前記第４電極は、平面視において、第１辺と、前記第１辺に沿って延在する第２辺および、前記第１辺と前記第２辺に交差する第３辺を有し、
    平面視において、前記第１ビアは、前記第１辺に沿って配置され、
    平面視において、前記第２ビアは、前記第２辺に沿って配置され、
    平面視において、前記第１ビアは、前記第２ビアより前記第１辺に近い、かつ、前記第２ビアより前記第３辺に近い、半導体装置。
21. 請求項１８に記載の半導体装置において、
    前記配線基板の前記第１裏面は、前記複数の第２外部電極に含まれる第５電極を有し、
    前記コア基板の前記第２表面と前記第２裏面の間には、複数の電極を有する第２コンデンサが配置されており、
    前記第１コンデンサは、さらに、前記複数の電極に含まれる第６電極を有し、
    前記第２コンデンサは、前記複数の電極に含まれる第７電極と第８電極を有し、
    前記複数の配線は、さらに、第５配線、第６配線、第７配線を含み、
    前記第５配線の一端は、前記第１コンデンサの前記第６電極に電気的に接続され、
    前記第５配線の他端は、前記第１裏面の前記第５電極に電気的に接続され、
    前記第６配線の一端は、前記第１表面の前記第１電極に電気的に接続され、
    前記第６配線の他端は、前記第２コンデンサの前記第７電極に電気的に接続され、
    前記第７配線の一端は、前記第２コンデンサの前記第８電極に電気的に接続され、
    前記第７配線の他端は、前記第１裏面の前記第５電極に電気的に接続され、
    前記第１コンデンサの容量は、前記第２コンデンサの容量よりも小さい、半導体装置。
22. 請求項２０に記載の半導体装置において、
    前記配線基板は、前記第１辺を介して、前記第１ビアと隣り合うように配置される第３ビアを有する、半導体装置。

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