JP2018101699A - 固体撮像装置、固体撮像装置の製造方法および電子機器 - Google Patents

Abstract

【課題】自由なレイアウト設計により、配線層の数を削減し、小型化を図ることができる固体撮像装置を提供する。【解決手段】固体撮像装置は、第１電極パッド、第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップと、第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイが形成された第２の半導体チップと、を有し、第１の半導体チップと第２の半導体チップとの接合面で、第１電極パッドと第２電極パッドとが互いにずれて接合され、ずれて接合された第１および第２電極パッドの、第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの２倍以上である。【選択図】図３

Description

本技術は、固体撮像装置、固体撮像装置の製造方法および電子機器に関し、特に、複数の半導体チップを接合して構成される固体撮像装置の技術に関する。

従来から、半導体部材で構成される半導体装置同士を接合して３次元集積回路や固体撮像装置等を作製する場合には、半導体装置の接合面に設けられたＣｕ電極同士を直接接合する方法が用いられている。この様な方法により接合されるＣｕ電極は、配線として利用されているが、Ｃｕ電極同士を平面内で繋ぐために接続電極の引き回しが必要で、構成回路の種類によっては、接続電極を配線するための占有面積が大きくなり、半導体装置の小型化が阻害されるおそれがあった。

これに対し、例えば、特許文献１では、アクティブ領域を有する半導体層と、前記アクティブ領域を用いて構成された半導体素子と、前記半導体層の一部を前記アクティブ領域に対して孤立させた島状に金属化してなる接続領域と、前記半導体層の一主面側を覆って設けられた絶縁膜と、前記絶縁膜を介して前記半導体素子と前記接続領域とに対向して配置された電極と、前記半導体素子または前記接続領域と前記電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通して設けられたコンタクトとを備えた半導体装置が提案されている。特許文献１の技術によれば、配線の引き回しのみによらずに、コンタクトの配置の選択よって所望の回路を形成することができるようになるため、半導体装置の小型化を図ることが可能となるとされている。

特開２０１４−０７２４１８号公報

しかしながら、特許文献１で提案された技術では、設計自由度が制限され、自由なレイアウト設計ができず、半導体装置および固体撮像装置のサイズを小さくすることによるコストダウンが図れないおそれがある。

そこで、本技術は、このような状況に鑑みてなされたものであり、自由なレイアウト設計により、配線層の数を削減し、更なる装置の小型化によりコストダウンを図ることができる固体撮像装置を提供することを目的とする。

上記課題を解決するため、本技術の一例である固体撮像装置は、第１電極パッド、第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップと、第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイが形成された第２の半導体チップと、を有し、第１の半導体チップと第２の半導体チップとの接合面で、第１電極パッドと第２電極パッドとが互いにずれて接合され、ずれて接合された第１および第２電極パッドの、第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの２倍以上である。

また、本技術の一例である固体撮像装置の製造方法は、第１電極パッド、第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路を第１の半導体チップに形成するステップと、第１の半導体チップとが接合され、第２電極パッド、第２電極パッドに第２ビアを介して接続された第２配線および画素アレイを第２の半導体チップに形成するステップと、第１の半導体チップと第２の半導体チップとが接合面で接合するステップと、を含み、接合面で、第１電極パッドと第２電極パッドとが互いにずれて接合され、ずれて接合された第１および第２電極パッドの、第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの２倍以上である。

また、本技術の一例である電子機器は、第１電極パッド、第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップと、第１の半導体チップと接合され、第２電極パッド、第２電極パッドに第２ビアを介して接続された第２配線および画素アレイが形成された第２の半導体チップと、を有し、第１の半導体チップと第２の半導体チップとの接合面で、第１電極パッドと第２電極パッドとが互いにずれて接合され、ずれて接合された第１および第２電極パッドの、第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの２倍以上である固体撮像装置を備える。

本技術によれば、自由なレイアウト設計により、配線層の数を削減し、固体撮像装置の小型化を図ることが可能となる。なお、本技術の効果は、必ずしも上記の効果に限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術に係る固体撮像装置の構成例を示すブロック図である。 _{本技術に係る固体撮像装置の積層構造を示す模式図である。 本技術に係る固体撮像装置の積層構造を示す模式図である。 本技術に係る固体撮像装置の積層構造を示す模式図である。} 本技術に係る固体撮像装置の第１実施形態の要部を示す概略断面図である。 第１実施形態の接合部分の要部を示す拡大断面図である。 第１実施形態の接合部分の要部を示す拡大平面図である。 第１実施形態の接合部分の要部を示す拡大構成図である。 第１実施形態の変形例における接合部分の要部を示す拡大構成図である。 第２実施形態の接合部分の要部を示す拡大断面図である。 第２実施形態の接合部分の要部を示す拡大平面図である。 第２実施形態の接合部分の要部を示す拡大構成図である。 第２実施形態の変形例における接合部分の要部を示す拡大構成図である。 第３実施形態の接合部分の要部を示す拡大断面図である。 第３実施形態の接合部分の要部を示す拡大平面図である。 第４実施形態の接合部分の要部を示す拡大断面図である。 第４実施形態の接合部分の要部を示す拡大平面図である。 本技術に係る固体撮像装置の第５実施形態の要部を示す概略断面図である。 本技術に係る第６実施形態の電子機器の概略構成図である。

以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。

なお、説明は以下の順序で行う。
１．固体撮像装置の構成例
２．固体撮像装置の積層構造例
３．第１実施形態の固体撮像装置
４．第２実施形態の固体撮像装置
５．第３実施形態の固体撮像装置
６．第４実施形態の固体撮像装置
７．第５実施形態の固体撮像装置
８．第６実施形態の電子機器

＜１．固体撮像装置の構成例＞
図１は、本技術に係る固体撮像装置の構成例を示すブロック図である。

図１に示すように、固体撮像装置１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとして構成される。固体撮像装置１は、図示しない半導体基板（例えばＳｉ基板）に複数の画素２が規則的に２次元アレイ状に配列された画素領域（画素アレイ）３と、周辺回路部とを有する。

画素２は、光電変換部（例えばフォトダイオード）と、複数の画素トランジスタ（ＭＯＳトランジスタ）を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができる。また、複数の画素トランジスタは、選択トランジスタを追加して４つのトランジスタで構成することもできる。なお、単位画素の等価回路は周知な技術と同様であるので、詳細な説明は省略する。

また、画素２は、１つの単位画素として構成することもできるし、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、フローティングディフュージョン、および複数の転送トランジスタ以外の他のトランジスタを共有する構造である。すなわち、共有画素では、複数の単位画素を構成するフォトダイオードおよび転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。

周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８を有する。

垂直駆動回路４は、例えばシフトレジスタによって構成される。垂直駆動回路４は、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素アレイ３の各画素２を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路４は、垂直信号線９を通して各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、カラム信号処理回路５に供給する。

カラム信号処理回路５は、例えば画素２の列毎に配置される。カラム信号処理回路５は、１行分の画素２から出力される信号に対して画素列毎に、ノイズ除去などの信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、Ａ／Ｄ（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えばシフトレジスタによって構成される。水平駆動回路６は、水平走査パルスを順次出力することによって、カラム信号処理回路５それぞれを順番に選択し、カラム信号処理回路５それぞれからの画素信号を水平信号線１０に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけ行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。

制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置１の内部情報等のデータを出力する。また、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５および水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６等に入力する。

入出力端子１２は、外部と信号のやりとりをする。

＜２．固体撮像装置の積層構造例＞
図２ＡないしＣは、本技術に係る固体撮像装置の積層構造例を示す模式図である。図２ＡないしＣを用いて、本技術が適用される固体撮像装置の積層構造例について説明する。

第１の例として、図２Ａに示される固体撮像装置１ａは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３と制御回路２４が搭載される。第２の半導体基板２２には、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての固体撮像装置１ａが構成される。

第２の例として、図２Ｂに示される固体撮像装置１ｂは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３が搭載される。第２の半導体基板２２には、制御回路２４と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての固体撮像装置１ｂが構成される。

第３の例として、図２Ｃに示される固体撮像装置１ｃは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３と、画素アレイ２３を制御する制御回路２４−１が搭載される。第２の半導体基板２２には、ロジック回路２５を制御する制御回路２４−２と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての固体撮像装置１ｃが構成される。

図示しないが、ＣＭＯＳイメージセンサの構成によっては、２つ以上の半導体チップ部を貼り合わせて構成することもできる。例えば、上記の第１および第２の半導体チップ部以外に、メモリ素子アレイを備えた半導体チップ部、その他の回路素子を備えた半導体チップ部などを追加して３つ以上の半導体チップ部を貼り合わせて、１つのチップとしたＣＭＯＳイメージセンサを構成することもできる。

＜３．第１実施形態の固体撮像装置＞
［固体撮像装置の構成例］
図３に、本技術に係る固体撮像装置（イメージセンサ）、すなわち、裏面照射型のＣＭＯＳイメージセンサの第１実施形態を示す。裏面照射型のＣＭＯＳイメージセンサは、受光部が回路部の上部に配置され、表面照射型に比べて高感度で低ノイズのＣＭＯＳイメージセンサである。第１実施形態に係る固体撮像装置３１は、ロジック回路５５が形成された第１の半導体チップ部２６と、図２Ａの固体撮像装置１ａと同様の、画素アレイ２３と制御回路２４が形成された第２の半導体チップ部２８とが貼り合わされた積層半導体チップ３２を有して構成される。第１の半導体チップ部２６と第２の半導体チップ部２８とは、後述する互いの多層配線層が向かい合うようにして、かつ互いの電極パッド同士が直接接合するように、張り合わされる。

第１の半導体チップ部２６は、シリコンによる第１の半導体基板の各半導体チップ部となる領域に、周辺回路を構成するロジック回路５５が形成される。ロジック回路５５は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタで形成される。図３に示される、ロジック回路５５が形成された第１の半導体基板の表面側（図３の上方側）上には、層間絶縁膜３３を介して複数層、本実施形態では３層のメタルによる配線３５ａ〜３５ｃおよび１層のアルミニウム（Ａｌ）による配線（下層配線）３６を配置した多層配線層が形成されている。配線３５ａ〜３５ｃには、デュアルダマシン法による銅（Ｃｕ）配線が用いられている。

第１の半導体チップ部２６では、第１の半導体基板の表面側の半導体ウェル領域に、各ＭＯＳトランジスタが一対のソース・ドレイン領域とゲート絶縁膜を介してゲート電極を有して形成される。各ＭＯＳトランジスタは、例えば、ＳＴＩ構造の素子分離領域で分離される。

第１の半導体チップ部２６の多層配線層では、ＭＯＳトランジスタと配線３５ａとの間、隣り合う上下層の配線３５ａ〜３５ｃの間が、導電性の第１ビア５２を介して接続される。さらに、第２の半導体チップ部２８との接合面４０に臨んで、メタルの第１電極パッド（第１の導電体）７１が形成される。第１電極パッド７１は、第１ビア５２を介して４層目のアルミニウム（Ａｌ）による所要の配線（下層配線）３６に接続される。第１電極パッド７１は、配線として利用される。

第２の半導体チップ部２８は、薄膜化されたシリコンによる第２の半導体基板に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタからなる複数の画素を列状に２次元配列した画素アレイが形成される。また、図示しないが、第２の半導体基板に制御回路２４を構成する複数のＭＯＳトランジスタが形成される。第２の半導体基板の表面側（図３の下方側）には、層間絶縁膜５４を介して複数、本実施形態では３層のメタルによる配線５７ａ、５７ｂおよび５８を配置した多層配線層が形成される。配線５７ａ、５７ｂおよび５８は、デュアルダマシン法で形成された銅（Ｃｕ）配線が用いられる。第２の半導体基板の裏面側（図３の上方側）には、ＣＩＳ（ＣＭＯＳイメージセンサ）４６の領域に、絶縁膜および平坦化膜を介して有効画素アレイ上にカラーフィルタ４４およびオン半導体チップレンズ４５が形成されている。また、第２の半導体基板の裏面側には、図示しないが、ＣＩＳ４６の絶縁膜を介して形成されたオプティカルブラック領域上にオン半導体チップレンズ４５を形成することもできる。

第２の半導体チップ部２８の多層配線層では、対応する画素トランジスタと配線５７ａとの間、隣り合う上下層の配線５７ａ、５７ｂおよび５８の間が、導電性の第２ビア６４を介して接続される。さらに、第１の半導体チップ部２６との接合面４０に臨んで、メタルの第２電極パッド（第２の導電体）７２が形成される。第２電極パッド７２は、第２ビア６４を介して３層目のメタルによる所要の配線（上層配線）５８に接続される。第２電極パッド７２は、配線として利用される。

第１の半導体チップ部２６と第２の半導体チップ部２８とは、互いの多層配線層が向かい合うようにして、接合面４０に臨む第１電極パッド７１および第２電極パッド７２を直接接合して、電気的に接続される。第１の半導体チップ部２６の接合付近には、層間絶縁膜５３が形成されている。第２の半導体チップ部２８の接合付近には、層間絶縁膜５６が形成されている。層間絶縁膜５３および５６は、それぞれ絶縁層３０および５０を介して層間絶縁膜３３および５４に接合されている。

層間絶縁膜５３および５６は、後述の製法で示すように、第１電極パッド７１および第２電極パッド７２のＣｕ拡散を防止するためのＣｕ拡散バリア性絶縁膜とＣｕ拡散バリア性を有しない絶縁膜の組み合わせで形成される。第１電極パッド７１および第２電極パッド７２の直接接合は、熱拡散接合で行う。第１電極パッド７１および第２電極パッド７２以外の層間絶縁膜５３および５６の接合は、プラズマ接合、あるいは接着剤で行う。

上記のように、接合面４０に臨む第１電極パッド７１および第２電極パッド７２を直接接合する方法以外に、互いの多層配線層の表面に、極めて薄い均一な絶縁性薄膜（図示せず）を成膜して、プラズマ接合等で接合する方法でも可能である。

ここで、従来の技術では、Ｃｕ電極を配線として利用する場合に、電極パッド同士または接続配線同士を互いの接合面が一致するように接合されていた。これに対し、本実施形態では、特に、図３および図４（要部の拡大図）に示すように、第１電極パッド７１および第２電極パッド７２は、互いの接合面がずれて接合されている。これにより、本実施形態の固体撮像装置３１では、自由なレイアウト設計を行うことが可能となる。

［固体撮像装置の要部の構成例］
図４ないし図７を用いて、本実施形態の固体撮像装置の要部について説明する。図４は、本実施形態の第１の半導体チップ部２６および第２の半導体チップ部２８の接合部分を示す拡大断面図である。図５は、本実施形態の第１の半導体チップ部２６および第２の半導体チップ部２８の接合部分を示す拡大平面図である。図６は、本実施形態の第１の半導体チップ部２６および第２の半導体チップ部２８の接合部分を示す拡大構成図である。

図４に示すように、本実施形態の第１電極パッド７１は、第１ビア５２を介して第１配線である下層Ａｌ配線３６に接続されている。また、本実施形態の第２電極パッド７２は、第２ビア６４を介して第２配線である上層Ｃｕ配線５８に接続されている。そして、第１電極パッド７１および第２電極パッド７２は、接合面４０において、互いにずれて接合されている。また、図５および図６に示すように、第１電極パッド７１および第２電極パッド７２の平面形状は、共に矩形であり、それぞれの長手方向が一致する向きに一部を重ねて接合されている。

ここで、第２電極パッド７２の長手方向の長さをＬ１とし、第１電極パッド７１の第２電極パッド７２と重なっていない部分の長手方向の長さをＬ２とする。すなわち、ずれて接合された第１電極パッド７１および第２電極パッド７２の長手方向の端から端までの合計の長さがＬ１＋Ｌ２である。また、本実施形態では、第１配線３６および第２配線５８のうちのピッチが長い配線が第１配線３６であるため、第１配線３６の延在方向の長さをＬとする。そして、本実施形態では、ずれて接合された第１電極パッド７１および第２電極パッド７２の長手方向と第１配線３６の延在方向とが一致している。

上記の条件に基づいて、本実施形態では、ずれて接合された第１電極パッド７１および第２電極パッド７２の長手方向の合計の長さ（Ｌ１＋Ｌ２）が、第１配線３６の延在方向の長さ（Ｌ）の２倍以上（Ｌ１＋Ｌ２≧２Ｌ）となるように、第１電極パッド７１、第２電極パッド７２および第１配線３６が配置されている。ここで、第１配線３６の「延在方向の長さの２倍以上」とは、第１配線３６の最小ピッチと同義で、上記合計の長さ（Ｌ１＋Ｌ２）は、最小ピッチ以上の長さがないと隣接する第１配線３６同士を電極パッドで繋ぐことができないため、第１配線３６の延在方向の長さ（Ｌ）の２倍以上の長さが必要になる。なお、第１配線３６および第２配線５８のうちのピッチが長い配線が第２配線５８の場合は、第２配線５８の延在方向の長さをＬとして、第１電極パッド７１、第２電極パッド７２および第２配線５８を配置する。

本実施形態の固体撮像装置３１は、上述のような配置がなされていることにより、自由なレイアウト設計を行うことができため、配線層の数を削減することができる。また、従来の上下同一のＣｕ電極パッドで配線を形成する構造よりも長さを短くすることができる。これらにより、更なる装置の小型化が可能となり、材料費を削減することができる。

また、第１電極パッド７１および第２電極パッド７２の接合部の面積（Ｓｏ）は、第１電極パッド７１および第２電極パッド７２にそれぞれ接続された第１ビア５２および第２ビア６４の合計の接合面積（Ｎ×Ｓｖ）以上の大きさ（Ｓｏ≧Ｎ×Ｓｖ）にすることができる。ここで、Ｎはいずれかの電極パッドに接続されたビア数（本実施形態ではＮ＝２）を示し、Ｓｖはビアの接続面積を示す。

これにより、電極パッドの電圧降下をビアの電圧降下よりも小さくして、回路設計における抵抗値をビア律速にすることができるため、高抵抗による電圧降下の発生を防止することができる。また、電極パッドの抵抗値に自由度を持たせることができる。その結果、低い抵抗値で大きな電流が流せるようなり、より効果的に電極パッドを配線として利用することができる。

図７は、本実施形態の変形例における第１の半導体チップ部２６および第２の半導体チップ部２８の接合部分を示す拡大構成図である。図７の変形例は、第１電極パッド７３の幅が第１電極パッド７１よりも細い点で図６の本実施形態と相違する。

図７のように、第１電極パッド７３および第２電極パッド７２の形状が異なっていても、ずれて接合された第１電極パッド７３および第２電極パッド７２の長手方向の合計の長さ（Ｌ１＋Ｌ２）が、ピッチが長い方の第１配線３６の延在方向の長さ（Ｌ）の２倍以上（Ｌ１＋Ｌ２≧２Ｌ）となるように、第１電極パッド７３、第２電極パッド７２および第１配線３６を配置することで、上記本実施形態と同様の効果を得ることができる。さらに、図７の変形例によれば、片方の第２電極パッド７２が大きいため、接合ずれに対する導通マージンを拡大することもできる。なお、本技術に係る電極パッドの平面形状は種々の形状が考えられ、本実施形態のような矩形に限られない。

［固体撮像装置の製造方法例］
次に、本実施形態に係る固体撮像装置３１の製造方法の一例を示す。

まず、例えばシリコンによる第２の半導体ウェハ（以下、半導体基板という）の各半導体チップ部となる領域に半導体ウェル領域を形成し、この半導体ウェル領域に各画素の光電変換部となるフォトダイオードＰＤを形成する。一例として、素子分離領域を最初に形成して置くことができる。各フォトダイオードＰＤは、半導体ウェル領域の深さ方向に延長して形成される。フォトダイオードＰＤは、画素アレイを構成する有効画素アレイおよびオプティカルブラック領域に形成する。

さらに、半導体ウェル領域の表面側に各画素を構成する複数の画素トランジスタを形成する。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成することができる。ここでは、前述したように、画素トランジスタを代表して示す。各画素トランジスタは、一対のソース・ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極とを有して形成される。

半導体基板の表面側の上部には、層間絶縁膜５４を介して複数層、本実施形態では３層メタルによる配線５７ａ、５７ｂ、５８を、第２ビア６４を含めて形成する。配線５７ａ、５７ｂ、５８は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜５４にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、Ｃｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。この工程を繰り返して、３層のメタルによる配線５７ａ、５７ｂ、５８を形成する。

次に、Ｃｕ拡散バリア性を有しない第１絶縁膜、Ｃｕ拡散バリア性を有しない第２絶縁膜およびＣｕ拡散バリア性絶縁膜を順次形成する。第１絶縁膜と第２絶縁膜は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。また、Ｃｕバリア性絶縁膜としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。これらＣｕ拡散バリア性絶縁膜、第１絶縁膜、第２絶縁膜は、層間絶縁膜５４に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜および第２絶縁膜および第1絶縁膜をパターニングしビア孔を選択的に形成する。その後、第２絶縁膜部をパターニングし選択的に開口部を形成する。すなわち、形成すべき第２電極パッド７２に対応する部分の開口部と、ビア孔を有するようにパターニングする。

次に、前述と同様に、デュアルダマシン法を用いて開口部およびビア孔内にＣｕ材料を埋め込むようにして、開口部を有する第２電極パッド７２と配線５８に接続する第２ビア６４とを形成する。第２電極パッド７２は、４層目のメタルにより形成する。これによって、メタルによる配線５７ａ、５７ｂ、５８、第２電極パッド７２と、層間絶縁膜５４、絶縁膜とにより、多層配線層が形成される。

さらに、第２電極パッド７２の上部には、極めて薄い均一な絶縁性薄膜を成膜することができる。

一方、例えばシリコンによる第１の半導体ウェハ（以下、半導体基板という）の各半導体チップ部となる領域に半導体ウェル領域を形成する。この半導体ウェル領域にロジック回路５５を構成する複数のＭＯＳトランジスタを形成する。ここでは、前述したように、ＭＯＳトランジスタを代表して示す。一例として、素子分離領域を最初に形成して置くことができる。

半導体基板の表面側の上部には、層間絶縁膜３３を介して複数層、本実施形態では３層のメタルによる配線３５ａ、３５ｂ、３５ｃを、第１ビア５２を含めて形成する。配線３５ａ、３５ｂ、３５ｃは、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、図示しないがＣｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜、を用いることができる。この工程を繰り返して、３層のメタルによる配線３５ａ〜３５ｃを形成する。

次に、Ｃｕ拡散バリア性を有しない第１絶縁膜、Ｃｕ拡散バリア性を有しない第２絶縁膜およびＣｕ拡散バリア性絶縁膜を順次形成する。第１絶縁膜と第２絶縁膜は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。またＣｕバリア性絶縁膜としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。これらＣｕ拡散バリア性絶縁膜、第１絶縁膜、第２絶縁膜は、層間絶縁膜３３に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜および第２絶縁膜および第１絶縁膜をパターニングしビア孔を選択的に形成する。その後、第２絶縁膜部をパターニングし選択的に開口部を形成する。開口部は、第２の半導体チップ部２８側の第２電極パッド７２の開口部を覆う位置に形成する。この開口部は、後に第１の半導体基板と第２の半導体基板を接合するとき、合わせずれによる光洩れがないように、第２電極パッド７２の開口部を覆いかつ第１電極パッド７１に一部重なる大きさに形成することが望ましい。すなわち、形成すべき第１電極パッド７１に対応する部分の開口部とビア孔を有するようにパターニングする。

次に、前述と同様に、デュアルダマシン法を用いて開口部およびビア孔内にＣｕ材料を埋め込むようにして、第１電極パッド７１と、第１電極パッド７１に接続する第１ビア５２および第１配線３６とを形成する。第１電極パッド７１は、５層目のメタルにより形成する。これによって、メタルによる配線３５ａ〜３５ｃ、第１配線３６、第１電極パッド７１と、層間絶縁膜３３、絶縁膜とにより、多層配線層が形成される。

さらに、第１電極パッド７１の上部には、極めて薄い均一な絶縁性薄膜を成膜することができる。

次に、第１の半導体基板と第２の半導体基板を、互いの多層配線層が向かい合って双方の第１電極パッド７１および第２電極パッド７２が直接接触して電気的に接続されるように、第１の半導体基板および第２の半導体基板を接合する。つまり、第１および第２の半導体基板を物理的に接合し、かつ電気的に接続する。このとき、第１電極パッド７１および第２電極パッド７２も、重なる部分で直接接合する。すなわち、熱処理により第１電極パッド７１および第２電極パッド７２同士を熱拡散接合する。このときの熱処理温度は、１００℃〜５００℃程度とすることができる。また、層間絶縁膜である絶縁膜同士を表面処理してプラズマ接合する。なお、層間絶縁膜である絶縁膜同士は、接着剤により接合することもできる。

このとき、第１電極パッド７１および第２電極パッド７２の長手方向の合計の長さ（Ｌ１＋Ｌ２）が、ピッチが長い方の第１配線３６の延在方向の長さ（Ｌ）の２倍以上（Ｌ１＋Ｌ２≧２Ｌ）となるように、第１電極パッド７１および第２電極パッド７２をずらして接合する。

このように、第１電極パッド７１の第１の導電体と第２電極パッド７２の第２の導電体とは、初めに接合面４０に絶縁膜を挟んでおき、その後熱を加えることにより導電体である銅を結晶成長させて繋げられるため、接合面４０付近で電気的に接続されている。したがって、第１の導電体および第２の導電体は、それぞれ第１の半導体チップ部２６および第２の半導体チップ部２８に形成されたロジック回路５５および配線５８よりも接合面４０側に配置されている。

次に、第２の半導体基板を、裏面側からフォトダイオードＰＤの必要膜厚が残るようにＣＭＰ法等を用いて研削、研磨して薄膜化する。

次に、薄膜化した表面上に絶縁膜を介して、オプティカルブラック領域に対応するフォトダイオードＰＤ上を含んで遮光膜を形成する。また、平坦化膜を介して有効画素アレイに対応するフォトダイオードＰＤ上にカラーフィルタ４４およびオン半導体チップレンズ４５を形成する。

次いで、接合された第１の半導体基板および第２の半導体基板を各半導体チップに分離する半導体チップ化を行い、図３に示す目的の固体撮像装置３１を得る。

第１電極パッド７１および第２電極パッド７２、これらと同層の配線となるメタルとしては、導電性が高く、遮光性が高い材料で且つ接合し易い材料が望ましい。このような性質を有する材料としては、Ｃｕ以外に、Ａｌ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｒｕ等の単一材料、あるいは合金を用いることができる。

本実施形態における第１電極パッド７１および第２電極パッド７２の膜厚は、発光する第１の半導体チップ部２６側の光の波長にわせて決めるのが望ましい。本実施形態では、第１の半導体チップ部２６のＭＯＳトランジスタのホットキャリアからの発光を遮光する必要があるため、波長１μｍ前後の光に対して電極パッドの膜厚を設計する必要がある。例えば、第１電極パッド７１および第２電極パッド７２の膜厚としては、５０ｎｍ〜８００ｎｍ程度とすることができる。

本実施形態に係る固体撮像装置３１の製造方法によれば、第１電極パッド７１および第２電極パッド７２を配線層としてメタルで形成されるので、従来技術に比べて接合された半導体チップ全体の厚みを小さくすることができ、固体撮像装置３１をより薄型化することができる。これにより半導体チップ全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像装置３１を提供することができる。

また、本実施形態に係る固体撮像装置３１の製造方法によれば、配線、接続配線、電極パッドを同時に形成することができるので、製造工程数の削減、材料費の削減が行え、低コストで暗電流、ランダムノイズの少ない固体撮像装置を製造することができる。

＜４．第２実施形態の固体撮像装置＞
図８ないし図１１を用いて、本技術に係る固体撮像装置の第２実施形態について説明する。本実施形態が、図６の第１実施形態と相違する点は、第１電極パッド８１と第２電極パッド７２との、それぞれの長手方向が直交する向きに接合されている点である。

本実施形態では、第２電極パッド７２の長手方向の長さをＬ１とし、第１電極パッド８１の第２電極パッド７２と重なっていない部分の長手方向の長さをＬ２としている。また、第１配線３６および第２配線５８のうちのピッチが長い第１配線３６の延在方向の長さをＬとしている。本実施形態でも、ずれて接合された第１電極パッド８１および第２電極パッド７２の長手方向の合計の長さ（Ｌ１＋Ｌ２）が、第１配線３６の延在方向の長さ（Ｌ）の２倍以上（Ｌ１＋Ｌ２≧２Ｌ）となるように、第１電極パッド８１、第２電極パッド７２および第１配線３６が配置されている。

上記構成により、本実施形態の固体撮像装置３１も、第１実施形態の固体撮像装置３１と同様の効果を得ることができる。さらに、２次元方向のレイアウト設計の自由度が拡大し、所望のところで曲げることが可能なため、配線の引き回し量の低減が図れるメリットがある。

図１１は、本実施形態の変形例における第１の半導体チップ部２６および第２の半導体チップ部２８の接合部分を示す拡大構成図である。図１１の変形例は、第１電極パッド８３の幅が第１電極パッド８１よりも細い点で図１０の本実施形態と相違する。

図１１のように、第１電極パッド８３および第２電極パッド７２の形状が異なっていても、ずれて接合された第１電極パッド８３および第２電極パッド７２の長手方向の合計の長さ（Ｌ１＋Ｌ２）が、ピッチが長い方の第１配線３６の延在方向の長さ（Ｌ）の２倍以上（Ｌ１＋Ｌ２≧２Ｌ）となるように、第１電極パッド８３、第２電極パッド７２および第１配線３６を配置することで、上記本実施形態と同様の効果を得ることができる。

＜５．第３実施形態の固体撮像装置＞
図１２および図１３を用いて、本技術に係る固体撮像装置の第３実施形態について説明する。本実施形態が、図６の第１実施形態と相違する点は、第１ビア５２と第２ビア６４とが、複数の第１電極パッド７１ａ、７１ｂおよび第２電極パッド７２ａ、７２ｂを介して接続されている点である。なお、第１電極パッドおよび第２電極パッドの数は、本実施形態に限らず、いずれかが１つであってもよく、３つ以上であってもよい。

本実施形態では、第２電極パッド７２ａ、７２ｂの長手方向のそれぞれの長さをＬ１とし、第１電極パッド７１ａ、７１ｂの第２電極パッド７２ａ、７２ｂと重なっていない部分の長手方向の長さをＬ２としている。また、第１配線３６および第２配線５８のうちのピッチが長い第１配線３６の延在方向の長さをＬとしている。本実施形態でも、ずれて接合された第１電極パッド７１ａ、７１ｂおよび第２電極パッド７２ａ、７２ｂの長手方向の合計の長さ（Ｌ１×２＋Ｌ２×２）が、第１配線３６の延在方向の長さ（Ｌ）の２倍以上（Ｌ１×２＋Ｌ２×２≧２Ｌ）となるように、第１電極パッド８１、第２電極パッド７２および第１配線３６が配置されている。

上記構成により、本実施形態の固体撮像装置３１も、第１実施形態の固体撮像装置３１と同様の効果を得ることができる。また、Ｃｕ電極パッド１つあたりの長さを短くできるため、ＥＭ、ＳＭの寿命向上を図ることができる。また、ＣｕＣｕ接合面積が増加するため、接合強度を拡大することができる。さらに、所望のところで直角に曲げることが可能なため、レイアウト設計の自由度が拡大するメリットがある。

＜６．第４実施形態の固体撮像装置＞
図１４および図１５を用いて、本技術に係る固体撮像装置の第４実施形態について説明する。本実施形態が、図６の第１実施形態と相違する点は、第１の半導体チップ部２６にのみ電極パッドが存在し、その電極パッド（第１電極パッド７１）に第１ビア５２ａ、５２ｂを介して第１配線３６ａが２つ接続されている点である。

本実施形態では、第１電極パッド７１の長手方向の長さをＬ２とし、第１配線３６の延在方向の長さをＬとしている。本実施形態では、第１電極パッド７１の長手方向の長さ（Ｌ２）が、第１配線３６の延在方向の長さ（Ｌ）の２倍以上（Ｌ２≧２Ｌ）となるように、第１電極パッド７１および２つの第１配線３６が配置されている。なお、第１配線３６および第１ビア５２の数は、２つに限られない。

上記構成により、本実施形態の固体撮像装置３１も、第１実施形態の固体撮像装置３１と同様の効果を得ることができる。また、片側の半導体チップ部にのみＣｕ電極パッドが存在しているため、接合ずれによるＣｕ電極パッド同士のショートが無くなるメリットがある。さらに、Ｃｕ電極パッドのコストを削減することができる。

＜７．第５実施形態の固体撮像装置＞
図１６を用いて、本技術に係る固体撮像装置の第５実施形態について説明する。図１６は、ＣＩＳ４６、ロジック回路５５、ＤＲＡＭ１０１、およびロジック回路１０２を接合した、多層積層構造の固体撮像装置１００の要部を示す概略断面図である。

本実施形態に係る固体撮像装置１００は、ＣＩＳ４６が形成された第２の半導体チップ部２８と、ロジック回路５５が形成された第１の半導体チップ部２６と、ＤＲＡＭ１０１が形成された第３の半導体チップ部１０３と、ロジック回路１０２が形成された第４の半導体チップ部１０４と、がこの順序で貼り合わされた積層半導体チップを有して構成される。第１の半導体チップ部２６および第２の半導体チップ部２８、並びに第３の半導体チップ部１０３および第４の半導体チップ部１０４は、互いの多層配線層が向かい合うようにして、かつ互いの電極パッド同士が直接接合するように、張り合わされる。第１の半導体チップ部２６および第３の半導体チップ部１０３は、互いの配線同士が直接接合するように張り合わされる。

本実施形態の第１の半導体チップ部２６および第２の半導体チップ部２８は、図３に示す接合の他に、第２の半導体チップ部２８の配線５８と第１の半導体チップ部２６の配線９０１とが、第２の半導体チップ部２８のビア６４を介して接続されている。本実施形態の第１の半導体チップ部２６および第３の半導体チップ部１０３は、第１の半導体チップ部２６の配線９０２と第３の半導体チップ部１０３の配線９０３とが、接合面４１で接続されている。また、本実施形態の第１の半導体チップ部２６および第３の半導体チップ部１０３は、第１の半導体チップ部２６のロジック回路５５の下層に位置する絶縁層８０１下部の層間絶縁膜８０３と第３の半導体チップ部１０３のＤＲＡＭ１０１の上層に位置する絶縁層８０２上部の層間絶縁膜８０４とが、接合面４１で接続されている。

第３の半導体チップ部１０３は、薄膜化されたシリコンによる第３の半導体基板に、ＤＲＡＭ１０１が形成される。図１６に示される第３の半導体基板の下層には、層間絶縁膜１０６を介して複数、本実施形態では３層のメタルによる配線１１３ａ〜１１３ｃおよび１層のアルミニウム（Ａｌ）による配線（上層配線）１０７を配置した多層配線層が形成される。配線１１３ａ〜１１３ｃには、デュアルダマシン法による銅（Ｃｕ）配線が用いられている。

第３の半導体チップ部１０３の多層配線層では、第３の半導体基板と配線１１３ｃとの間、隣り合う上下層の配線１１３ａ、１１３ｂおよび１１３ｃの間が、導電性のビア１０５を介して接続される。さらに、第４の半導体チップ部１０４との接合面４２に臨んで、絶縁層１０８の下層にメタルの第３電極パッド（第３の導電体）１１５が形成される。第３電極パッド１１５は、ビア１１４を介して４層目のアルミニウム（Ａｌ）による所要の配線（上層配線）１０７に接続される。第３電極パッド１１５は、配線として利用される。

第４の半導体チップ部１０４は、シリコンによる第４の半導体基板に、周辺回路を構成するロジック回路１０２が形成される。ロジック回路１０２は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタで形成される。図１６に示される、ロジック回路１０２が形成された第４の半導体基板の上層には、層間絶縁膜１１２を介して複数層、本実施形態では３層のメタルによる配線１１８ａ〜１１８ｃを配置した多層配線層が形成されている。配線１１８ａ〜１１８ｃには、デュアルダマシン法による銅（Ｃｕ）配線が用いられている。

第４の半導体チップ部１０４の多層配線層では、ＭＯＳトランジスタと配線１１８ｃとの間、隣り合う上下層の配線１１８ａ〜１１８ｃの間が、導電性のビア１１９を介して接続される。さらに、第３の半導体チップ部１０３との接合面４２に臨んで、絶縁層１１１の上層にメタルの第４電極パッド（第４の導電体）１１６が形成される。第４電極パッド１１６は、導電性のビア１１７を介して１層目のメタルによる所要の配線（下層配線）１１８ｃに接続される。第４電極パッド１１６は、配線として利用される。

第３の半導体チップ部１０３と第４の半導体チップ部１０４とは、互いの多層配線層が向かい合うようにして、接合面４２に臨む第３電極パッド１１５および第４電極パッド１１６を直接接合して、電気的に接続される。第３の半導体チップ部１０３の接合付近には、層間絶縁膜１０９が形成されている。第４の半導体チップ部１０４の接合付近には、層間絶縁膜１１０が形成されている。層間絶縁膜１０９および１１０は、それぞれ絶縁層１０８および１１１を介して層間絶縁膜１０６および１１２に接合されている。

本実施形態では、第１実施形態と同様に、図１６に示す第３電極パッド１１５および第４電極パッド１１６は、互いの接合面がずれて接合されている。これにより、本実施形態の固体撮像装置１００でも、自由なレイアウト設計を行うことが可能となる。

本実施形態でも、ずれて接合される電極パッド同士の長手方向の合計の長さが、長いピッチの配線の延在方向の長さの２倍以上となるように、互いの電極パッドおよび配線３６が配置されている。これにより、本実施形態の固体撮像装置１００も、第１実施形態の固体撮像装置３１と同様の効果を得ることができる。また、固体撮像装置１００は、複数の半導体チップを上下に直接積層することで半導体チップ相互間の距離が短くなるため、処理の高速化が可能となる。さらに、固体撮像装置１００は、様々な機能を有する半導体チップを積層するため、処理の高機能化が可能となる。なお、固体撮像装置１００の積層構造は４層に限らず、何層であってもよい。また、本実施形態の固体撮像装置は、上記配置を備えることにより、あらゆる半導体装置に適用することができる。

＜８．第６実施形態の電子機器＞
図１７を用いて、本技術に係る固体撮像装置の第６実施形態について説明する。
図１７は、本技術に係る電子機器を示す図である。上述の本技術に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。

図１７に、本技術に係る電子機器の一例としてカメラに適用した第６実施形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態に係るカメラ２０１は、固体撮像装置２０２と、固体撮像装置２０２の受光センサ部に入射光を導く光学系２０３と、シャッタ装置２０４を有する。さらに、固体撮像装置２０２を駆動する駆動回路２０５と、固体撮像装置２０２の出力信号を処理する信号処理回路２０６とを有する。

固体撮像装置２０２は、上述した各実施形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）２０３は、被写体からの像光（入射光）を固体撮像装置２０２の撮像面上に結像させる。これにより、固体撮像装置２０２内に、一定期間信号電荷が蓄積される。光学系２０３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置２０４は、固体撮像装置２０２への光照射期間及び遮光期間を制御する。駆動回路２０５は、固体撮像装置２０２の転送動作及びシャッタ装置２０４のシャッタ動作を制御する駆動信号を供給する。駆動回路２０５から供給される駆動信号（タイミング信号）により、固体撮像装置２０２の信号転送を行う。信号処理回路２０６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいは、モニタに出力される。

第６実施形態に係る電子機器によれば、上述の本技術における裏面照射型の固体撮像装置２０２を備えるので、ロジック回路のＭＯＳトランジスタからのホットキャリアで発光した光が画素アレイ側に入射されず、暗電流、ランダムノイズを抑制することができる。従って、高画質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。

なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した複数の実施形態の全てまたは一部を組み合わせた形態を採用することができる。

また、本技術は、以下のような構成を取ることができる。
（１）第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップと、
前記第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイが形成された第２の半導体チップと、を有し、
前記第１の半導体チップと前記第２の半導体チップとの接合面で、前記第１電極パッドと前記第２電極パッドとが互いにずれて接合され、
該ずれて接合された前記第１および前記第２電極パッドの、前記第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である固体撮像装置。
（２）前記第１および第２電極パッドの接合部の面積は、前記第１および第２電極パッドにそれぞれ接続された前記第１および第２ビアの合計の接合面積以上の大きさである上記（１）に記載の固体撮像装置。
（３）前記第１電極パッドの大きさと前記第２電極パッドの大きさとが異なる上記（２）に記載の固体撮像装置。
（４）前記第１および第２電極パッドが互いに接合する表面の形状は共に矩形であり、前記第１電極パッドと前記第２電極パッドとは、それぞれの長手方向が直交する向きに接合されている上記（２）に記載の固体撮像装置。
（５）前記第１電極パッドの長手方向の長さと、前記第１電極パッドに接合されていない部分の第２電極パッドの長手方向の長さとの合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である上記（４）に記載の固体撮像装置。
（６）前記第１ビアと前記第２ビアとは、複数の前記第１および／または第２電極パッドを介して接続されている上記（１）に記載の固体撮像装置。
（７）第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップを有し、
前記第１電極パッドの前記第１配線の延在方向の長さは、前記第１配線の延在方向の長さの２倍以上である固体撮像装置。
（８）第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路を第１の半導体チップに形成するステップと、
前記第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイを第２の半導体チップに形成するステップと、
前記第１の半導体チップと前記第２の半導体チップとが接合面で接合するステップと、を含み、
該接合面で、前記第１電極パッドと前記第２電極パッドとが互いにずれて接合され、該ずれて接合された前記第１および前記第２電極パッドの、前記第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である固体撮像装置の製造方法。
（９）第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップと、
前記第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイが形成された第２の半導体チップと、を有し、
前記第１の半導体チップと前記第２の半導体チップとの接合面で、前記第１電極パッドと前記第２電極パッドとが互いにずれて接合され、
該ずれて接合された前記第１および前記第２電極パッドの、前記第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である固体撮像装置を備えた電子機器。

１、１ａ〜１ｃ、３１、１００ 固体撮像装置
２ 画素
３、２３ 画素アレイ（画素領域）
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８、２４、２４−１、２４−２ 制御回路
９ 垂直信号線
１０ 水平信号線
１２ 入出力端子
２１ 第１の半導体基板
２２ 第２の半導体基板
２５、５５、１０２ ロジック回路
２６ 第１の半導体チップ部
２８ 第２の半導体チップ部
３０、５０、１０８、１１１、８０１、８０２ 絶縁層
３２ 積層半導体チップ
３５ａ〜３５ｃ、３６、３６ａ、５７ａ〜５７ｂ、５８、１０７、１１３ａ〜１１３ｃ、１１８ａ〜１１８ｃ、９０１〜９０３ 配線
４０、４１、４２ 接合面
４４ カラーフィルタ
４５ オン半導体チップレンズ
４６ ＣＩＳ（ＣＭＯＳイメージセンサ）
５２、５２ａ、５２ｂ、６４、１０５、１１４、１１７、１１９ ビア
３３、５３、５４、５６、１０６、１０９、１１０、１１２、８０３、８０４ 層間絶縁膜
７１、７１ａ、７１ｂ、７３、８１、８３ 第１電極パッド（第１の導電体）
７２、７２ａ、７２ｂ 第２電極パッド（第２の導電体）
１０１ ＤＲＡＭ
１０３ 第３の半導体チップ部
１０４ 第４の半導体チップ部
１１５ 第３電極パッド（第３の導電体）
１１６ 第４電極パッド（第４の導電体）

Claims (9)

1. 第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップと、
   前記第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイが形成された第２の半導体チップと、を有し、
   前記第１の半導体チップと前記第２の半導体チップとの接合面で、前記第１電極パッドと前記第２電極パッドとが互いにずれて接合され、
   該ずれて接合された前記第１および前記第２電極パッドの、前記第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である固体撮像装置。
2. 前記第１および第２電極パッドの接合部の面積は、前記第１および第２電極パッドにそれぞれ接続された前記第１および第２ビアの合計の接合面積以上の大きさである請求項１に記載の固体撮像装置。
3. 前記第１電極パッドの大きさと前記第２電極パッドの大きさとが異なる請求項２に記載の固体撮像装置。
4. 前記第１および第２電極パッドが互いに接合する表面の形状は共に矩形であり、前記第１電極パッドと前記第２電極パッドとは、それぞれの長手方向が直交する向きに接合されている請求項２に記載の固体撮像装置。
5. 前記第１電極パッドの長手方向の長さと、前記第１電極パッドに接合されていない部分の第２電極パッドの長手方向の長さとの合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である請求項４に記載の固体撮像装置。
6. 前記第１ビアと前記第２ビアとは、複数の前記第１および／または第２電極パッドを介して接続されている請求項１に記載の固体撮像装置。
7. 第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップを有し、
   前記第１電極パッドの前記第１配線の延在方向の長さは、前記第１配線の延在方向の長さの２倍以上である固体撮像装置。
8. 第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路を第１の半導体チップに形成するステップと、
   前記第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイを第２の半導体チップに形成するステップと、
   前記第１の半導体チップと前記第２の半導体チップとが接合面で接合するステップと、を含み、
   該接合面で、前記第１電極パッドと前記第２電極パッドとが互いにずれて接合され、該ずれて接合された前記第１および前記第２電極パッドの、前記第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である固体撮像装置の製造方法。
9. 第１電極パッド、該第１電極パッドに第１ビアを介して接続された第１配線およびロジック回路が形成された第１の半導体チップと、
   前記第１の半導体チップと接合され、第２電極パッド、該第２電極パッドに第２ビアを介して接続された第２配線および画素アレイが形成された第２の半導体チップと、を有し、
   前記第１の半導体チップと前記第２の半導体チップとの接合面で、前記第１電極パッドと前記第２電極パッドとが互いにずれて接合され、
   該ずれて接合された前記第１および前記第２電極パッドの、前記第１および第２配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの２倍以上である固体撮像装置を備えた電子機器。
   

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