JP2018198504A - Integrated circuit device - Google Patents
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Abstract
【課題】転流検出用の外付けダイオードを用いることなく転流タイミングを検出することができ、部品点数の増加を抑制できる集積回路装置を提供する。【解決手段】高圧直流電源４の端子間にＭＯＳＦＥＴ２および３の直列回路が接続される。中点ＮＰからコイル１に給電する。高耐圧ＩＣ５は、ＭＯＳＦＥＴ２を駆動するハイサイドロジック回路１０、ＭＯＳＦＥＴ３を駆動するローサイドロジック回路１２、レベルシフト回路１６およびレベルシフト制御回路２３を備える。ＭＯＳＦＥＴ２、３のデッド期間中に、コイル１の電流が例えば還流ダイオード２ａに流れるときに、中点ＮＰの電位が変化してレベルシフト回路１６のＭＯＳＦＥＴ１７、１８に同じ方向に変位電流が流れる。これを検出してＭＯＳＦＥＴ２をオンさせることで、ダイオード損失を低減できる。【選択図】図１PROBLEM TO BE SOLVED: To provide an integrated circuit device capable of detecting a commutation timing without using an external diode for commutation detection and suppressing an increase in the number of parts. A series circuit of MOSFETs 2 and 3 is connected between terminals of a high-voltage DC power supply 4. Power is supplied to the coil 1 from the midpoint NP. The high withstand voltage IC 5 includes a high-side logic circuit 10 for driving the MOSFET 2, a low-side logic circuit 12 for driving the MOSFET 3, a level shift circuit 16, and a level shift control circuit 23. During the dead period of the MOSFETs 2 and 3, when the current of the coil 1 flows through the freewheeling diode 2a, for example, the potential of the midpoint NP changes and the displacement current flows in the MOSFETs 17 and 18 of the level shift circuit 16 in the same direction. By detecting this and turning on the MOSFET 2, the diode loss can be reduced. [Selection diagram] Fig. 1
Description
本発明は、同期整流用の高耐圧素子を備えた集積回路装置に関する。 The present invention relates to an integrated circuit device provided with a high voltage element for synchronous rectification.
モータなどの誘導性負荷に高電圧で給電する回路では、誘導性負荷の端子を電源とグランドとのそれぞれに双方向に導通可能な半導体素子を介して接続している。この構成では、半導体素子が同時にオンすることを避けるためのデッドタイムを短くするために、外付けのダイオードにより転流タイミングを検出している。 In a circuit for supplying a high voltage to an inductive load such as a motor, the terminal of the inductive load is connected to each of a power supply and a ground via a semiconductor element capable of conducting in both directions. In this configuration, the commutation timing is detected by an external diode in order to shorten the dead time for avoiding the semiconductor elements from being turned on simultaneously.
このため、上下アームに半導体素子を設ける構成では、それぞれの半導体素子に対応して外付けの高耐圧ダイオードを設ける必要があるので、部品点数が増加することでコスト増加となり、ひいては回路規模が大型化する問題がある。 For this reason, in the configuration in which the semiconductor elements are provided on the upper and lower arms, it is necessary to provide external high voltage diodes corresponding to the respective semiconductor elements, so that the cost increases due to the increase in the number of parts, and consequently the circuit scale is large. There is a problem.
本発明は、上記事情を考慮してなされたもので、その目的は、転流検出用の外付けダイオードを用いることなく転流タイミングを検出することができ、部品点数の増加を抑制できる集積回路装置を提供することにある。 The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide an integrated circuit that can detect commutation timing without using an external diode for commutation detection and can suppress an increase in the number of components. To provide an apparatus.
請求項１に記載の集積回路装置は、還流ダイオードが接続されたハイサイド素子および還流ダイオードが接続されたローサイド素子により、中点から誘導性負荷に給電すると共に放電させる給電回路を駆動制御する集積回路装置であって、前記ハイサイド素子に駆動信号を与えるハイサイド駆動回路と、前記ローサイド素子に駆動信号を与えるローサイド駆動回路と、レベルシフト出力抵抗、スイッチング素子および電流制限抵抗を直列接続したレベルシフト部を一対備えたレベルシフト回路と、前記ハイサイド素子および前記ローサイド素子が共にオフになる期間中に前記レベルシフト回路の一対のスイッチング素子に流れる変位電流を検出して前記ローサイド素子あるいは前記ハイサイド素子のうち、前記還流ダイオードに電流が流れているものを逆導通させる制御回路とを備えている。
The integrated circuit device according to
上記構成を採用することにより次のように動作する。誘導性負荷に電源からハイサイド素子を介して電流が流れている状態でハイサイド素子がオフすると、ローサイド素子に接続された還流ダイオードに転流してグランド側から電流が流れるようになる。このとき、ハイサイド素子とローサイド素子との接続点である中点は電位が低下することで、レベルシフト回路のスイッチング素子のドレイン・ソース間の寄生容量に変位電流が流れる。制御回路はこの変位電流をレベルシフト回路のレベルシフト出力抵抗あるいは電流制限抵抗の端子電圧から検出してローサイド素子をオンさせる。 By adopting the above configuration, the operation is as follows. When the high side element is turned off in a state where current flows from the power source to the inductive load through the high side element, the current flows from the ground side by commutation to the free wheel diode connected to the low side element. At this time, the potential at the midpoint, which is the connection point between the high-side element and the low-side element, drops, and a displacement current flows through the parasitic capacitance between the drain and source of the switching element of the level shift circuit. The control circuit detects this displacement current from the terminal voltage of the level shift output resistance or current limiting resistance of the level shift circuit and turns on the low side element.
同様に、誘導性負荷からローサイド素子に電流が流れ込む状態でローサイド素子がオフすると、ハイサイド素子に接続された還流ダイオードに転流して電源側に電流が流れるようになる。このとき、ハイサイド素子とローサイド素子との接続点である中点は電位が上昇することで、レベルシフト回路のスイッチング素子のドレイン・ソース間の寄生容量に変位電流が流れる。制御回路はこの変位電流をレベルシフト回路のレベルシフト出力抵抗あるいは電流制限抵抗の端子電圧から検出してハイサイド素子をオンさせる。 Similarly, when the low side element is turned off in a state where current flows from the inductive load to the low side element, the current flows to the power supply side by commutating to the free wheel diode connected to the high side element. At this time, the potential rises at the midpoint, which is the connection point between the high-side element and the low-side element, and a displacement current flows through the parasitic capacitance between the drain and source of the switching element of the level shift circuit. The control circuit detects this displacement current from the terminal voltage of the level shift output resistance or current limiting resistance of the level shift circuit and turns on the high side element.
これにより、誘導性負荷に流れる電流が還流ダイオードに流れるように変化したときに、ダイオード転流タイミングを検出してハイサイド素子あるいはローサイド素子をオンさせて電流を流すことで、還流ダイオードによる損失を低減することができる。この結果、転流検出用の高耐圧の外付けダイオードを設ける必要がなくなり、部品点数の増加を抑制することができる。 As a result, when the current flowing through the inductive load changes so as to flow through the freewheeling diode, the loss due to the freewheeling diode can be reduced by detecting the diode commutation timing and turning on the high-side element or the low-side element. Can be reduced. As a result, it is not necessary to provide a high withstand voltage external diode for commutation detection, and an increase in the number of parts can be suppressed.
（第１実施形態）
以下、本発明の第１実施形態について、図１および図２を参照して説明する。
図１において、誘導性負荷であるコイル１に給電する回路は、Ｎチャンネル型のＭＯＳＦＥＴ２および３を直列に接続して高圧直流電源４の両端子間に接続した構成である。ＭＯＳＦＥＴ２はハイサイド素子であり、ＭＯＳＦＥＴ３はローサイド素子である。ＭＯＳＦＥＴ２および３の共通接続点を中点ＮＰとしてコイル１の一端が接続されている。ＭＯＳＦＥＴ２および３には、それぞれ逆並列に還流ダイオード２ａ、３ａが接続されている。還流ダイオード２ａ、３ａは、ＭＯＳＦＥＴ２、３に内蔵されるものを用いても良い。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 1 and 2.
In FIG. 1, a circuit for supplying power to a
集積回路装置としての高耐圧ＩＣ５は、ＭＯＳＦＥＴ２および３にゲート信号を与えてオンオフの駆動制御を行う。高耐圧ＩＣ５は、９個の端子Ａ〜Ｅ、Ｐ〜Ｓを備えている。ここで、端子Ｅは高圧直流電源４の負極端子とともにグランドに接続される。
The high voltage IC 5 as an integrated circuit device gives a gate signal to the
高耐圧ＩＣ５は、直流電源６から端子ＰおよびＳを介して給電され、内部電源ＶＤを生成する。昇圧用のコンデンサ７は、高耐圧ＩＣ５の端子Ａ−Ｃ間に接続されている。直流電源６は、高耐圧ＩＣ５の端子Ｐを介して給電する。また、直流電源６の正極端子はダイオード８および抵抗９を直列に介して端子Ａに接続される。高耐圧ＩＣ５の端子Ｃは、中点ＮＰに接続される。高耐圧ＩＣ５の端子ＱにはＰＷＭ信号源ＰＰからハイサイドの入力信号ＩＮＨが入力され、端子ＲにはＰＷＭ信号源ＰＮからローサイドの入力信号ＩＮＬが入力される。ＰＷＭ信号源ＰＰ、ＰＮは、外部ＥＣＵなどの回路から高耐圧ＩＣ５に対してハイ／ローが反転したＰＷＭ制御信号として入力される。
The high voltage IC 5 is supplied with power from the
次に、高耐圧ＩＣ５の内部構成について説明する。ハイサイドロジック回路１０は、外部から入力される駆動信号に基づいて、駆動回路１１を介して端子ＢからＭＯＳＦＥＴ２のゲートにゲート電圧ＶＧＨを与える。ハイサイドロジック回路１０は、２つの電源端子が端子Ａ−Ｃ間に接続され、コンデンサ７の端子電圧が駆動電源として与えられる。
Next, the internal configuration of the high voltage IC 5 will be described. The high
ハイサイドロジック回路１０は、２つの入力端子に信号ＯＬＳＰおよびＯＬＳＮが与えられ、信号ＯＬＳＰがローレベル、信号ＯＬＳＮがハイレベルのときに、駆動回路１１を介してハイレベルのゲート電圧ＶＧＨをＭＯＳＦＥＴ２のゲートに与える。また、ハイサイドロジック回路１０は、信号ＯＬＳＰがハイレベル、信号ＯＬＳＮがローレベルのときに、駆動回路１１を介してローレベルのゲート電圧ＶＧＨをＭＯＳＦＥＴ２のゲートに与える。
The high-
制御回路としても機能するローサイドロジック回路１２は、外部から入力される駆動信号に基づいて、駆動回路１３を介して端子ＤからＭＯＳＦＥＴ３のゲートにゲート電圧ＶＧＬを与える。ローサイドロジック回路１２は、ＮＡＮＤ回路１２ａ、ワンショットパルス回路１２ｂおよびＯＲ回路１２ｃを備えており、内部電源ＶＤから動作電源が供給される。
The low
ワンショットパルス回路１２ｂは、トリガ入力端子ＴｒがＮＡＮＤ回路１２ａの出力端子に接続され、出力端子ＯがＯＲ回路１２ｃの一方の入力端子に接続される。ＯＲ回路１２ｃの出力端子は駆動回路１３を介して端子Ｄに接続されている。ワンショットパルス回路１２ｂのリセット端子ＲｅおよびＯＲ回路１２ｃの他方の入力端子は、端子Ｒがインバータ回路１４および１５を直列に介して接続され、ローサイド側の入力信号ＩＮＬが入力される。
In the one-
ワンショットパルス回路１２ｂは、リセット端子Ｒｅの入力信号ＩＮＬがローレベルの状態で、トリガ入力端子Ｔｒに入力される信号がハイレベルになると、出力端子Ｏから一定時間ハイレベルの信号を出力する。また、ワンショットパルス回路１２ｂは、リセット端子Ｒｅにハイレベルの信号が入力されると、出力端子Ｏの出力信号をローレベルにリセットする。ＯＲ回路１２ｃは、ワンショットパルス回路１２ｂの出力信号あるいはローサイドの入力信号ＩＮＬのいずれかがハイレベルであるときに駆動回路１３を介してＭＯＳＦＥＴ３のゲートにハイレベルのゲート信号ＶＧＬを出力する。
The one-
レベルシフト回路１６は、ハイサイドロジック回路１０のＭＯＳＦＥＴ２の動作を切り替えるために、ハイサイドの信号ＩＮＨに応じて動作レベルを切り替える動作を行うものである。レベルシフト回路１６には、２個のスイッチング素子として、Ｎチャンネル型の高耐圧ＭＯＳＦＥＴ１７および１８を備えると共に、レベルシフト出力抵抗１９、２０および電流制限抵抗２１、２２を備えている。レベルシフト出力抵抗１９、ＭＯＳＦＥＴ１７および電流制限抵抗２１の直列回路が端子Ａと端子Ｅとの間に接続されている。同じく、レベルシフト出力抵抗２０、ＭＯＳＦＥＴ１８および電流制限抵抗２２の直列回路が端子Ａと端子Ｅとの間に接続されている。
The
レベルシフト回路１６のＭＯＳＦＥＴ１７のソースと電流制限抵抗２１との共通接続点は、ＭＯＳＦＥＴ１７の動作状態に応じて発生する電圧を信号ＶＳＰとして出力する。同じく、ＭＯＳＦＥＴ１８のソースと電流制限抵抗２２との共通接続点は、ＭＯＳＦＥＴ１８の動作状態に応じて発生する電圧を信号ＶＳＮとして出力する。ＭＯＳＦＥＴ１７、１８がオンすると、電流制限抵抗２１、２２に電流が流れて発生する電圧で信号ＶＳＰ、ＶＳＮはハイレベルとなる。ＭＯＳＦＥＴ１７、１８は、それぞれゲートに信号ＩＬＳＰ、信号ＩＬＳＮが与えられる。
A common connection point between the source of the
レベルシフト回路１６のＭＯＳＦＥＴ１７のドレインとレベルシフト出力抵抗１９との共通接続点は、ＭＯＳＦＥＴ１７の動作状態に応じて発生する電圧を信号ＯＬＳＰとして出力する。同じく、ＭＯＳＦＥＴ１８のドレインとレベルシフト出力抵抗２０の共通接続点は、ＭＯＳＦＥＴ１８の動作状態に応じて発生する電圧を信号ＯＬＳＮとして出力する。これらの信号ＯＬＳＰおよび信号ＯＬＳＮは、ハイサイドロジック回路１０に入力される。ＭＯＳＦＥＴ１７、１８がオンすると、レベルシフト抵抗１９、２０に電流が流れて発生する電圧で信号ＯＬＳＰ、ＯＬＳＮはローレベルとなる。
A common connection point between the drain of the
制御回路として機能するレベルシフト制御回路２３は、外部から入力される駆動信号に基づいて、レベルシフト回路１６を駆動制御する。レベルシフト制御回路２３は、ＡＮＤ回路２３ａ、ワンショットパルス回路２３ｂおよびＯＲ回路２３ｃを備えており、内部電源ＶＤから動作電源が供給される。
The level
ＡＮＤ回路２３ａの２つの入力端子には、それぞれレベルシフト回路１６から信号ＶＳＰおよび信号ＶＳＮが入力される。信号ＶＳＰおよび信号ＶＳＮは、前述のローサイドロジック回路１２のＮＡＮＤ回路１２ａの２つの入力端子にも入力される。ワンショットパルス回路２３ｂは、トリガ入力端子ＴｒがＡＮＤ回路２３ａの出力端子に接続され、出力端子ＯがＯＲ回路２３ｃの一方の入力端子に接続される。ワンショットパルス回路２３ｂのリセット端子ＲｅおよびＯＲ回路２３ｃの他方の入力端子には、端子Ｑから入力信号ＩＮＨが入力される。
The signal VSP and the signal VSN are input from the
ＯＲ回路２３ｃの出力端子は、インバータ回路２４を介してＭＯＳＦＥＴ１８のゲートに接続されると共に、インバータ回路２４および２５を介してＭＯＳＦＥＴ１７のゲートに接続されている。インバータ回路２４の出力は信号ＩＬＳＰとしてＭＯＳＦＥＴ１７のゲートに与えられ、インバータ回路２５の出力は信号ＩＬＳＮとしてＭＯＳＦＥＴ１８のゲートに与えられる。
The output terminal of the
ワンショットパルス回路２３ｂは、リセット端子Ｒｅの入力信号ＩＮＨがローレベルの状態で、トリガ入力端子Ｔｒに入力される信号がハイレベルになると、出力端子Ｏから一定時間ハイレベルの信号を出力する。また、ワンショットパルス回路２３ｂは、リセット端子Ｒｅにハイレベルの信号が入力されると、出力端子Ｏの出力信号をローレベルにリセットする。
The one-
ＯＲ回路２３ｃは、ワンショットパルス回路２３ｂの出力信号あるいはハイサイドの入力信号ＩＮＨのいずれかがハイレベルであるときに、信号ＩＬＳＰはローレベルとなってＭＯＳＦＥＴ１７をオフさせ、信号ＩＬＳＮはハイレベルとなってＭＯＳＦＥＴ１８をオンさせる。また、ＯＲ回路２３ｃは、ワンショットパルス回路２３ｂの出力信号およびハイサイドの入力信号ＩＮＨのいずれもローレベルであるときに、信号ＩＬＳＰはハイレベルとなってＭＯＳＦＥＴ１７をオンさせ、信号ＩＬＳＮはローレベルとなってＭＯＳＦＥＴ１８をオフさせる。
When either the output signal of the one-
次に、上記構成の作用について、図２のタイムチャートも参照して説明する。モータなどの誘導性負荷を構成するコイル１には、ＭＯＳＦＥＴ２および３のオンオフ制御によって正方向および逆方向のいずれかに電流が流れる。ここで、中点ＮＰ側からコイル１側に電流が流れる図中矢印で示す方向を正方向とし、コイル１側から中点ＮＰ側に電流が流れる方向を逆方向とする。
Next, the operation of the above configuration will be described with reference to the time chart of FIG. In the
図２中（Ａ）はコイル１の電流の方向を示している。時刻ｔ０〜ｔ７を含む前半はコイル１の電流が正方向の場合で、ＭＯＳＦＥＴ２がオン状態のときには高圧直流電源４側からコイル１に電流が流れ、ＭＯＳＦＥＴ２がオフ状態のときにはＭＯＳＦＥＴ３の還流ダイオード３ａを介してグランド側から流れるか、ＭＯＳＦＥＴ３がオンして逆導通状態となってグランド側から流すかのいずれかの状態となる。
In FIG. 2, (A) shows the direction of the current of the
一方、時刻ｔ８〜ｔ１７を含む図２（Ａ）の後半では、コイル１の電流が逆方向に流れる状態の場合で、ＭＯＳＦＥＴ３がオン状態のときにコイル１からグランド側に電流が流れ、ＭＯＳＦＥＴ３がオフ状態ではＭＯＳＦＥＴ２の還流ダイオード２ａを介して高圧直流電源４側に流れるか、ＭＯＳＦＥＴ２がオンして逆導通状態となって高圧直流電源４側に流すかのいずれかの状態となる。
On the other hand, in the latter half of FIG. 2A including the times t8 to t17, in the case where the current of the
図２中（Ｂ）はＰＷＭ信号によるローサイドのＭＯＳＦＥＴ３をオンさせるための入力信号ＩＮＬを示している。一方、図２中（Ｃ）はＰＷＭ信号によるハイサイドのＭＯＳＦＥＴ２をオンさせるための入力信号ＩＮＨを示している。入力信号ＩＮＬとＩＮＨとは、互いにデッドタイムを挟んで交互にローサイドのＭＯＳＦＥＴ３とハイサイドのＭＯＳＦＥＴ２とをオンさせる信号である。
FIG. 2B shows an input signal INL for turning on the low-
次に、コイル１の電流ＩＬの電流方向に対して、入力信号ＩＮＬ、ＩＮＨの変化に伴う各部の信号変化と動作について説明する。まず、図２中、時刻ｔ０の直前においては、図２（Ｂ）、（Ｃ）に示すように、入力信号ＩＮＬおよびＩＮＨは共にローレベルとなるデッドタイムとなっている。デッドタイム以前のＭＯＳＦＥＴ３がオンしている状態では、コイル電流ＩＬはＭＯＳＦＥＴ３を介してコイル１側に流れており、デッドタイム期間中ではＭＯＳＦＥＴ３がオフしていることで、コイル電流ＩＬは還流ダイオード３ａを介して流れている状態となる。
Next, the signal change and operation of each part accompanying the change of the input signals INL and INH with respect to the current direction of the current IL of the
また、このようにコイル電流ＩＬがＭＯＳＦＥＴ３あるいは還流ダイオード３ａを介してコイル１側に流れている状態では、中点ＮＰの電位は、グランドレベルから還流ダイオード３ａの順方向電圧だけ下がった電圧であるから、ほぼグランドレベルとなっている。したがって、この状態では、直流電源６からダイオード８、抵抗９を介してコンデンサ７に充電されている状態であり、端子Ａには直流電源６の電圧が印加されている。
Further, in this state where the coil current IL flows to the
そして、デッドタイムが終了して、時刻ｔ０で入力信号ＩＮＨがハイレベルに変化すると、レベルシフト制御回路２３のＯＲ回路２３ｃによりハイレベルの信号が出力される。これにより、図２（Ｄ）に示すように、インバータ回路２４、２５を介して出力される信号ＩＬＳＰはハイレベルとなり、ＭＯＳＦＥＴ１７はオン状態に移行する。一方、図２（Ｅ）に示すように、インバータ回路２４を介して出力される信号ＩＬＳＮはローレベルとなり、ＭＯＳＦＥＴ１８はオフ状態に移行する。
When the dead time ends and the input signal INH changes to high level at time t0, a high level signal is output by the
時刻ｔ０でＭＯＳＦＥＴ１７がオン状態になることで、図２（Ｆ）に示すように、電流制限抵抗２１の端子電圧ＶＳＰはハイレベルに変化し、図２（Ｈ）に示すように、レベルシフト出力抵抗１９の端子電圧ＯＬＳＰはローレベルに変化する。また、時刻ｔ０でＭＯＳＦＥＴ１８がオフ状態になることで、図２（Ｇ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはローレベルに変化し、図２（Ｉ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはハイレベルに変化する。
When the
この結果、時刻ｔ１で、図２（Ｌ）に示すように、ハイサイドロジック回路１０においては、ＭＯＳＦＥＴ２のゲートにハイレベルのゲート信号ＶＧＨを出力してオンさせる。ＭＯＳＦＥＴ２がオン状態に移行することで、図２（Ｊ）に示すように、時刻ｔ１から時刻ｔ２にかけて、中点ＮＰの電位は高圧直流電源４の電圧ＶＨまで上昇するようになる。
As a result, at time t1, as shown in FIG. 2 (L), in the high
すると、時刻ｔ１の時点から中点ＮＰの電位が上昇することで、コンデンサ７、端子Ａ、レベルシフト出力抵抗１９、２０を介してＭＯＳＦＥＴ１７、１８に変位電流が流れるようになる。ＭＯＳＦＥＴ１７、１８は、ドレイン・ソース間の寄生容量を充電するための変位電流が流れることで、時刻ｔ１でレベルシフト出力抵抗２０の電圧降下が生じ、図２（Ｉ）に示すように端子電圧ＯＬＳＮがローレベルに変化し、図２（Ｇ）に示すように電流制限抵抗２２の端子電圧ＶＳＮがハイレベルに変化する。
Then, the potential at the midpoint NP rises from the time t1, so that a displacement current flows to the
この結果、電流制限抵抗２１および２２の端子電圧ＶＳＰおよびＶＳＮが共にハイレベルになるので、レベルシフト制御回路２３においては、ＡＮＤ回路２３ａがハイレベルの信号を出力するようになる。しかし、ワンショットパルス回路２３ｂにおいては、この時点でリセット端子Ｒｅにハイレベルの入力信号ＩＮＨが入力されていることで、出力端子Ｏはローレベルの信号を出力した状態である。
As a result, since the terminal voltages VSP and VSN of the current limiting
また、中点ＮＰが高圧直流電源４の電圧ＶＨ近傍まで上昇すると、端子Ｃも電圧ＶＨ近傍まで上昇している。このとき端子Ａには電圧ＶＨにコンデンサ７の端子間電圧すなわち直流電源６の電圧が加算された昇圧電圧が印加されるようになる。この結果、端子Ａ−Ｃ間には直流電源６の電圧に近い電圧が印加された状態が保持されている。
Further, when the middle point NP rises to the vicinity of the voltage VH of the high-voltage
そして、この後、ＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量の充電が終了すると変位電流がゼロになる。このとき、ＭＯＳＦＥＴ１８がオフ状態であることから、時刻ｔ２では、図２（Ｇ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはローレベルに変化し、図２（Ｉ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはハイレベルに変化する。
Thereafter, when charging of the parasitic capacitance between the drain and source of the
したがって、コイル電流ＩＬが正方向に流れている場合には、還流ダイオード３ａを介して流れていたものが、時刻ｔ０で入力信号ＩＮＨがハイレベルに変化したことで、時刻ｔ１でＭＯＳＦＥＴ２がオンして導通状態となって高圧直流電源４側からコイル電流ＩＬが流れるように変化する。
Therefore, when the coil current IL is flowing in the positive direction, the current flowing through the
次に、時刻ｔ３で入力信号ＩＮＨがハイレベルからローレベルに変化する場合の動作について説明する。図２（Ｃ）に示すように、時刻ｔ３で入力信号ＩＮＨがハイレベルからローレベルに変化すると、レベルシフト制御回路２３のＯＲ回路２３ｃは、ワンショットパルス回路２３ｂからの入力信号もローレベルであるからローレベルの信号を出力する。これにより、図２（Ｄ）に示すように、インバータ回路２４、２５を介して出力される信号ＩＬＳＰはローレベルとなり、ＭＯＳＦＥＴ１７はオフ状態に移行する。一方、図２（Ｅ）に示すように、インバータ回路２４を介して出力される信号ＩＬＳＮはハイレベルとなり、ＭＯＳＦＥＴ１８はオン状態に移行する。
Next, an operation when the input signal INH changes from high level to low level at time t3 will be described. As shown in FIG. 2C, when the input signal INH changes from the high level to the low level at time t3, the
時刻ｔ３でＭＯＳＦＥＴ１７がオフ状態になることで、図２（Ｆ）に示すように、電流制限抵抗２１の端子電圧ＶＳＰはローレベルに変化し、図２（Ｈ）に示すように、レベルシフト出力抵抗１９の端子電圧ＯＬＳＰはハイレベルに変化する。また、時刻ｔ３でＭＯＳＦＥＴ１８がオン状態になることで、図２（Ｇ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはハイレベルに変化し、図２（Ｉ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはローレベルに変化する。
When the
この結果、図２（Ｌ）に示すように、ハイサイドロジック回路１０においては、時刻ｔ４にＭＯＳＦＥＴ２のゲートにローレベルのゲート信号ＶＧＨを出力してオフさせる。ＭＯＳＦＥＴ２がオフすることで、コイル電流ＩＬが流れ続けるために還流ダイオード３ａへの転流が発生し、還流ダイオード３ａを通じて流れるようになる。そして、ＭＯＳＦＥＴ２がオフ状態に移行することで、図２（Ｊ）に示すように、時刻ｔ４から時刻ｔ５にかけて、中点ＮＰの電位は高圧直流電源４の電圧ＶＨから還流ダイオード３ａの順方向電圧Ｖｆ分だけ負の電位まで下降するようになる。
As a result, as shown in FIG. 2 (L), in the high-
すると、時刻ｔ４の時点から中点ＮＰの電位が下降することで、ＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量の電荷が、レベルシフト出力抵抗１９、２０、端子Ａ、コンデンサ７を介して変位電流が流れるようになる。これにより、時刻ｔ４でレベルシフト出力抵抗２０の電圧降下が生じ、図２（Ｉ）に示すように端子電圧ＯＬＳＮがハイレベルに変化し、図２（Ｇ）に示すように電流制限抵抗２２の端子電圧ＶＳＮがローレベルに変化する。
As a result, the potential at the midpoint NP drops from the time t4, so that the charge of the parasitic capacitance between the drain and source of the
電流制限抵抗２１および２２の端子電圧ＶＳＰおよびＶＳＮが共にローレベルになることで、ローサイドロジック回路１２においては、ＮＡＮＤ回路１２ａがハイレベルの信号を出力するようになる。このとき、ワンショットパルス回路１２ｂにおいては、リセット端子Ｒｅにローレベルの入力信号ＩＮＬが入力されていることで、出力端子Ｏはハイレベルの信号を出力するようになる。
Since both the terminal voltages VSP and VSN of the current limiting
これにより、ＯＲ回路１２ｃからハイレベルの信号が出力され、図２（Ｋ）に示すように、時刻ｔ５で駆動回路１３を介してＭＯＳＦＥＴ３のゲートにハイレベルのゲート信号ＶＧＬが出力される。この結果、時刻ｔ５でＭＯＳＦＥＴ３がオン動作され、還流ダイオード３ａに流れていたコイル電流ＩＬは、オン状態のＭＯＳＦＥＴ３を流れるようになり、ダイオード損失が解消される。
As a result, a high level signal is output from the
また、時刻ｔ５でＭＯＳＦＥＴ１７、１８の変位電流がなくなって中点ＮＰの電位がグランドレベルからダイオードの順方向電圧分だけ下がった電圧−Ｖｆに達すると、ＭＯＳＦＥＴ１８がオン状態であることから、時刻ｔ５では、図２（Ｇ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはローレベルに変化し、図２（Ｉ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはハイレベルに変化する。
Further, when the displacement current of the
この後、図２（Ｂ）に示すように、時刻ｔ６でデッドタイムが終了して入力信号ＩＮＬがハイレベルに変化して時刻ｔ７でローサイドロジック回路１２においてＯＲ回路１２ｃにハイレベルの信号が入力される。しかし、この時点に達するまでの間、ワンショットパルス回路１２ｂは、入力端子Ｔｒからの入力信号がローレベルに変化しても、一定時間ハイレベルの信号を出力している。この結果、図２（Ｋ）に示すように、ＭＯＳＦＥＴ３のゲートには継続的にハイレベルのゲート信号ＶＧＬが与えられた状態となっているので、ＭＯＳＦＥＴ３はオン状態が保持されている。
Thereafter, as shown in FIG. 2B, the dead time ends at time t6, the input signal INL changes to high level, and a high level signal is input to the
したがって、コイル電流ＩＬが正方向に流れている状態で、時刻ｔ４でＭＯＳＦＥＴ２がオン状態からオフ状態に変化した場合には、ＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量に充電されている電荷の放電による変位電流によって時刻ｔ５でＭＯＳＦＥＴ３をオン動作させることができる。これにより、還流ダイオード３ａへの転流タイミングを検出することができ、時刻ｔ５から時刻ｔ７までの間（図２（Ｋ）の斜線領域）のデッドタイム中に還流ダイオード３ａに流れるのを回避して、オン状態のＭＯＳＦＥＴ３により逆方向に流すことでダイオード損失を低減することができるようになる。
Accordingly, when the
次に、時刻ｔ７までの期間と異なり、時刻ｔ８以降の状態における動作について説明する。時刻ｔ８の直前および以降では、コイル１の電流ＩＬの電流方向が上記の場合と反対の逆方向すなわちコイル１側から中点ＮＰ側に流れている状態である。ここで、時刻ｔ８の直前時点では、ＭＯＳＦＥＴ３がオン状態となっており、コイル電流ＩＬがコイル１からＭＯＳＦＥＴ３を通じてグランド側に向かって流れている状態である。
Next, unlike the period up to time t7, the operation in the state after time t8 will be described. Immediately before and after time t8, the current direction of the current IL of the
時刻ｔ８で入力信号ＩＮＬがハイレベルからローレベルに変化する場合の動作について説明する。図２（Ｂ）に示すように、時刻ｔ８で入力信号ＩＮＬがハイレベルからローレベルに変化すると、ローサイドロジック回路１２のＯＲ回路１２ｃはローレベルの信号を出力する。これにより、図２（Ｋ）に示すように、時刻ｔ９で駆動回路１３からＭＯＳＦＥＴ３のゲートにローレベルのゲート信号ＶＧＬが与えられ、ＭＯＳＦＥＴ３はオフ状態に移行する。
An operation when the input signal INL changes from high level to low level at time t8 will be described. As shown in FIG. 2B, when the input signal INL changes from high level to low level at time t8, the
ＭＯＳＦＥＴ３がオフすることで、コイル電流ＩＬが流れ続けるために還流ダイオード２ａへの転流が発生し、コイル電流ＩＬは還流ダイオード２ａを通じて高圧直流電源４側に流れるようになる。そして、ＭＯＳＦＥＴ３がオフ状態に移行することで、図２（Ｊ）に示すように、時刻ｔ９から時刻ｔ１０にかけて、中点ＮＰの電位はグランドレベル近傍から高圧直流電源４の電圧ＶＨまで上昇するようになる。
When the
すると、時刻ｔ９の時点から中点ＮＰの電位が上昇することで、コンデンサ７、端子Ａ、レベルシフト出力抵抗１９、２０を介してＭＯＳＦＥＴ１７、１８に変位電流が流れるようになる。ＭＯＳＦＥＴ１７、１８は、ドレイン・ソース間の寄生容量を充電するための変位電流が流れることで、時刻ｔ９でレベルシフト出力抵抗１９の電圧降下が生じ、図２（Ｈ）に示すように端子電圧ＯＬＳＰがローレベルに変化し、図２（Ｆ）に示すように電流制限抵抗２１の端子電圧ＶＳＰがハイレベルに変化する。
Then, the potential at the midpoint NP rises from the time t9, so that a displacement current flows to the
この結果、電流制限抵抗２１および２２の端子電圧ＶＳＰおよびＶＳＮが共にハイレベルになるので、レベルシフト制御回路２３においては、ＡＮＤ回路２３ａがハイレベルの信号を出力するようになる。ワンショットパルス回路２３ｂにおいては、リセット端子Ｒｅにローレベルの入力信号ＩＮＨが入力されていることで、出力端子Ｏから一定期間ハイレベルの信号を出力するようになる。
As a result, since the terminal voltages VSP and VSN of the current limiting
これによって、レベルシフト回路１６は、図２（Ｄ）に示すように、時刻ｔ９でＭＯＳＦＥＴ１７のゲートにハイレベルのゲート信号ＩＬＳＰが与えられてオン動作し、図２（Ｅ）に示すように、ＭＯＳＦＥＴ１８のゲートにローレベルのゲート信号ＩＬＳＮが与えられてオフ動作する。これによって、図２（Ｈ）に示すように、時刻ｔ９でレベルシフト出力抵抗１９の出力信号ＯＬＳＰはローレベルとなり、図２（Ｉ）に示すように、レベルシフト出力抵抗２０の出力信号ＯＬＳＮはローレベルが保持された状態となる。ハイサイドロジック回路１０においては、ハイレベルの出力信号ＯＬＳＰおよびローレベルの出力信号ＯＬＳＮにより、図２（Ｌ）に示すように、時刻ｔ１０でハイレベルのゲート信号ＶＧＨを出力するようになる。この結果、ＭＯＳＦＥＴ２はオン状態に動作され、還流ダイオード２ａに流れていたコイル電流ＩＬはＭＯＳＦＥＴ２を通じて高圧直流電源４側に流れるようになる。
As a result, the
また、時刻ｔ１０でＭＯＳＦＥＴ１７、１８の変位電流がなくなって中点ＮＰの電位が電圧ＶＨに達すると、ＭＯＳＦＥＴ１８がオフ状態であることから、時刻ｔ１０では、図２（Ｆ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはローレベルに変化し、図２（Ｈ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはハイレベルに変化する。
Further, when the displacement current of the
この後、図２（Ｂ）に示すように、時刻ｔ１１でデッドタイムが終了して入力信号ＩＮＨがハイレベルに変化して時刻ｔ１２でレベルシフト制御回路２３においてＯＲ回路２３ｃにハイレベルの信号が入力される。しかし、この時点に達するまでの間、ワンショットパルス回路２３ｂは、入力端子Ｔｒからの入力信号がローレベルに変化しても、一定時間ハイレベルの信号を出力している。この結果、図２（Ｌ）に示すように、ＭＯＳＦＥＴ２のゲートには継続的にハイレベルのゲート信号ＶＧＨが与えられた状態となっているので、ＭＯＳＦＥＴ２はオン状態が保持されている。
Thereafter, as shown in FIG. 2B, the dead time ends at time t11, the input signal INH changes to high level, and at time t12, a high level signal is output to the
したがって、コイル電流ＩＬがコイル１から逆方向に流れている状態で、時刻ｔ８でＭＯＳＦＥＴ３がオン状態からオフ状態に変化した場合には、ＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量への充電による変位電流によって時刻ｔ１０でＭＯＳＦＥＴ２をオン動作させることができる。これにより、還流ダイオード２ａへの転流タイミングを検出することができ、時刻ｔ１０から時刻ｔ１２までの間のデッドタイム中に還流ダイオード２ａに流れるのを回避してＭＯＳＦＥＴ２により流すことでダイオード損失を低減することができるようになる。
Therefore, when the
この後、図２（Ｃ）に示すように、時刻ｔ１３で入力信号ＩＮＨがハイレベルからローレベルに変化すると、図２（Ｄ）に示すように、インバータ回路２４、２５を介して出力される信号ＩＬＳＰはローレベルとなり、ＭＯＳＦＥＴ１７はオフ状態に移行する。また、図２（Ｅ）に示すように、インバータ回路２４を介して出力される信号ＩＬＳＮはハイレベルとなり、ＭＯＳＦＥＴ１８はオン状態に移行する。
Thereafter, as shown in FIG. 2C, when the input signal INH changes from the high level to the low level at time t13, it is output via the
時刻ｔ１３でＭＯＳＦＥＴ１７がオフ状態になることで、図２（Ｆ）に示すように、電流制限抵抗２１の端子電圧ＶＳＰはローレベルに変化し、図２（Ｈ）に示すように、レベルシフト出力抵抗１９の端子電圧ＯＬＳＰはハイレベルに変化する。また、時刻ｔ１３でＭＯＳＦＥＴ１８がオン状態になることで、図２（Ｇ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはハイレベルに変化し、図２（Ｉ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはローレベルに変化する。
When the
この結果、時刻ｔ１４で、図２（Ｌ）に示すように、ハイサイドロジック回路１０においては、ＭＯＳＦＥＴ２のゲートにローレベルのゲート信号ＶＧＨを出力してオフさせる。ＭＯＳＦＥＴ２がオフすることで、デッドタイム期間中となり、ＭＯＳＦＥＴ２を逆方向に流れていたコイル電流ＩＬは、還流ダイオード２ａを通じて流れるようになる。ここでは、中点ＮＰの電位は、コイル電流ＩＬが還流ダイオード２ａを通じて流れることで若干低下するが、ほぼ変化なしで電圧ＶＨに近い電位を保持しているので変位電流は発生しない。
As a result, at time t14, as shown in FIG. 2 (L), in the high-
この後、デッドタイムが終了して、時刻ｔ１５で入力信号ＩＮＬがハイレベルに変化すると、ローサイドロジック回路１２のＯＲ回路１２ｃによりハイレベルの信号が出力される。これにより、時刻ｔ１６で、ローサイドロジック回路１２からＭＯＳＦＥＴ３のゲートにハイレベルのゲート信号ＶＧＬを出力してオンさせる。ＭＯＳＦＥＴ３がオン状態に移行することで、図２（Ｊ）に示すように、時刻ｔ１６から時刻ｔ１７にかけて、中点ＮＰの電位は電圧ＶＨからグランドレベルまで下降するようになる。
Thereafter, when the dead time ends and the input signal INL changes to high level at time t15, a high level signal is output by the
すると、時刻ｔ１６時点から中点ＮＰの電位が下降することで、レベルシフト出力抵抗１９、２０、端子Ａ、コンデンサ７を介してＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量に充電されている電荷を放電する変位電流が流れるようになる。これにより、時刻ｔ１７でレベルシフト出力抵抗２０の電圧降下が生じ、図２（Ｉ）に示すように端子電圧ＯＬＳＮがハイレベルに変化し、図２（Ｇ）に示すように電流制限抵抗２２の端子電圧ＶＳＮがローレベルに変化する。
Then, the potential at the midpoint NP drops from the time t16, so that the charge charged in the parasitic capacitance between the drain and source of the
この後、ＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量に充電されている電荷の放電が終了すると変位電流がゼロになる。このとき、ＭＯＳＦＥＴ１８がオン状態であることから、時刻ｔ１７では、図２（Ｇ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはハイレベルに変化し、図２（Ｉ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはローレベルに変化する。
Thereafter, when the discharge of the charge charged in the parasitic capacitance between the drain and source of the
したがって、コイル電流ＩＬが逆方向に流れている場合には、還流ダイオード２ａを介して流れていたものが、時刻ｔ１５で入力信号ＩＮＬがハイレベルに変化したことで、時刻ｔ１６でＭＯＳＦＥＴ３がオンして流れるように変化する。
Therefore, when the coil current IL is flowing in the reverse direction, the current that has been flowing through the free-wheeling
このような本実施形態によれば、ＭＯＳＦＥＴ２および３の切換動作時に、コイル１が接続される中点ＮＰの電位が変化することを利用して、レベルシフト回路１６の高耐圧ＭＯＳＦＥＴ１７、１８に変位電流が流れる状態を検出するようにした。これにより、コイル１の通電方向のそれぞれに対して高耐圧用のダイオードを設けることなく、ダイオード転流タイミングを検出することができ、ＭＯＳＦＥＴ２および３の上下短絡を防止しつつ、デッドタイム期間中に還流ダイオード２ａ、３ａに流れる期間を短縮して損失を低減することができる。
According to the present embodiment as described above, the
また、上記実施形態によれば、レベルシフト回路１６の高耐圧ＭＯＳＦＥＴ１７、１８に接続される電流制限抵抗２１、２２の端子電圧ＶＳＰ、ＶＳＮをモニタすることでローサイドのＭＯＳＦＥＴ３と還流ダイオード３ａのダイオード転流タイミングを検出するので、簡単な構成で実現することができる。
Further, according to the above embodiment, the diode voltages of the low-
さらに、上記実施形態によれば、レベルシフト回路１６の高耐圧ＭＯＳＦＥＴ１７、１８に接続される電流制限抵抗２１、２２の端子電圧ＶＳＰ、ＶＳＮをモニタして、レベルシフト制御回路２３によりレベルシフト回路１６を駆動させることでハイサイドのＭＯＳＦＥＴ２と還流ダイオード２ａのダイオード転流タイミングを検出するので、簡単な構成で迅速に動作させることができる。
Further, according to the above embodiment, the terminal voltages VSP and VSN of the current limiting
（第２実施形態）
図３および図４は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、高耐圧ＩＣ３０として、ハイサイドロジック回路１０およびレベルシフト制御回路２３に代えて、制御回路としても機能するハイサイドロジック回路３１を設ける構成としている。
(Second Embodiment)
FIG. 3 and FIG. 4 show the second embodiment, and the following description will be focused on differences from the first embodiment. In this embodiment, as the high
すなわち、図３において、レベルシフト回路１６のＭＯＳＦＥＴ１７のゲートには、入力信号ＩＮＨが端子Ｑ、インバータ回路２４、２５を介して信号ＩＬＳＰとして与えられる。ＭＯＳＦＥＴ１８のゲートには、入力信号ＩＮＨが端子Ｑ、インバータ回路２４を介して信号ＩＬＳＮとして与えられる。
That is, in FIG. 3, the input signal INH is given to the gate of the
また、ハイサイドロジック回路３１は、外部から入力される駆動信号に基づいて、駆動回路１１を介して端子ＢからＭＯＳＦＥＴ２のゲートにゲート電圧ＶＧＨを与える。ハイサイドロジック回路３１は、ＮＡＮＤ回路３１ａ、ワンショットパルス回路３１ｂおよびＯＲ回路３１ｃを備えており、コンデンサ７の端子間電圧により動作電源が供給される。
The high
ＮＡＮＤ回路３１ａの２つの入力端子には、レベルシフト回路１６のレベルシフト出力抵抗１９、２０の端子電圧である信号ＯＬＳＰおよび信号ＯＬＳＮが入力される。ワンショットパルス回路３１ｂは、トリガ入力端子ＴｒがＮＡＮＤ回路３１ａの出力端子が接続され、出力端子ＯがＯＲ回路３１ｃの一方の入力端子に接続される。ＯＲ回路３１ｃの出力端子は駆動回路１１を介して端子Ｂに接続されている。ワンショットパルス回路３１ｂのリセット端子ＲｅおよびＯＲ回路３１ｃの他方の入力端子には、端子Ｑからインバータ回路２４および２５を直列に介してハイサイドの入力信号ＩＮＨが入力される。
Signals OLSP and OLSN which are terminal voltages of the level
ワンショットパルス回路３１ｂは、リセット端子Ｒｅの入力信号ＩＮＨがローレベルの状態で、トリガ入力端子Ｔｒに入力される信号がハイレベルになると、出力端子Ｏから一定時間ハイレベルの信号を出力する。また、ワンショットパルス回路３１ｂは、リセット端子Ｒｅにハイレベルの信号が入力されると、出力端子Ｏの出力信号をローレベルにリセットする。ＯＲ回路３１ｃは、ワンショットパルス回路３１ｂの出力信号あるいはハイサイドの入力信号ＩＮＨのいずれかがハイレベルであるときに駆動回路１１を介してＭＯＳＦＥＴ２のゲートにハイレベルのゲート信号ＶＧＨを出力する。
The one-shot pulse circuit 31b outputs a high level signal from the output terminal O for a certain time when the signal input to the trigger input terminal Tr becomes high level while the input signal INH of the reset terminal Re is at low level. The one-shot pulse circuit 31b resets the output signal of the output terminal O to a low level when a high level signal is input to the reset terminal Re. The OR
次に、上記構成の作用について図４も参照して説明する。なお、この実施形態においては、時刻ｔ０から時刻ｔ７までの動作は、第１実施形態と同じである。
すなわち、時刻ｔ０から時刻ｔ２までの期間では、コイル電流ＩＬが正方向に流れている場合で、還流ダイオード３ａを介して流れていたものが、時刻ｔ０で入力信号ＩＮＨがハイレベルに変化したことで、時刻ｔ１でＭＯＳＦＥＴ２がオンして流れるように変化する動作である。
Next, the operation of the above configuration will be described with reference to FIG. In this embodiment, the operation from time t0 to time t7 is the same as that in the first embodiment.
That is, in the period from time t0 to time t2, the coil current IL is flowing in the positive direction, and the current that has been flowing through the
また、時刻ｔ３から時刻ｔ７の期間では、コイル電流ＩＬが正方向に流れている状態で、時刻ｔ４でＭＯＳＦＥＴ２がオン状態からオフ状態に変化した場合には、ＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量に充電されている電荷の放電による変位電流によって時刻ｔ５でＭＯＳＦＥＴ３をオン動作させることができる。これにより、還流ダイオード３ａへの転流タイミングを検出することができ、時刻ｔ５から時刻ｔ７までの間（図４（Ｋ）の斜線領域）のデッドタイム中に還流ダイオード３ａに流れるのを回避してＭＯＳＦＥＴ３により流すことで損失を低減することができるようになる。
Also, during the period from time t3 to time t7, when the coil current IL is flowing in the positive direction and the
次に、時刻ｔ７までの期間と異なり、時刻ｔ８以降の状態における動作について説明する。時刻ｔ８の直前および以降では、コイル１の電流ＩＬの電流方向が上記の場合と反対の逆方向すなわちコイル１側から中点ＮＰ側に流れている状態である。ここで、時刻ｔ８の直前時点では、ＭＯＳＦＥＴ３がオン状態となっており、コイル電流ＩＬがコイル１からＭＯＳＦＥＴ３を通じてグランド側に向かって流れている状態である。
Next, unlike the period up to time t7, the operation in the state after time t8 will be described. Immediately before and after time t8, the current direction of the current IL of the
時刻ｔ８で入力信号ＩＮＬがハイレベルからローレベルに変化する場合の動作について説明する。入力信号ＩＮＬがハイレベルからローレベルに変化すると、ローサイドロジック回路１２のＯＲ回路１２ｃはローレベルの信号を出力する。これにより、図４（Ｋ）に示すように、時刻ｔ９で駆動回路１３からＭＯＳＦＥＴ３のゲートにローレベルのゲート信号ＶＧＬが与えられ、ＭＯＳＦＥＴ３はオフ状態に移行する。
An operation when the input signal INL changes from high level to low level at time t8 will be described. When the input signal INL changes from high level to low level, the
これにより、還流ダイオード２ａへの転流が発生し、コイル電流ＩＬはコイル１から還流ダイオード２ａを介して高圧直流電源４側に流れるようになる。このため、中点ＮＰの電位は時刻ｔ９から時刻１０にかけてグランドレベルから高圧直流電源４の電圧ＶＨに上昇するようになる。
Thereby, commutation to the
すると、時刻ｔ９の時点から中点ＮＰの電位が上昇することで、コンデンサ７、端子Ａ、レベルシフト出力抵抗１９、２０を介してＭＯＳＦＥＴ１７、１８に変位電流が流れるようになる。ＭＯＳＦＥＴ１７、１８は、ドレイン・ソース間の寄生容量を充電するための変位電流が流れることで、時刻ｔ９でレベルシフト出力抵抗１９の電圧降下が生じ、図４（Ｈ）に示すように端子電圧ＯＬＳＰがローレベルに変化し、図４（Ｆ）に示すように電流制限抵抗２１の端子電圧ＶＳＰがハイレベルに変化する。
Then, the potential at the midpoint NP rises from the time t9, so that a displacement current flows to the
この結果、レベルシフト出力抵抗１９、２０の端子電圧ＯＬＳＰ、ＯＬＳＮが共にローレベルになるので、ＮＡＮＤ回路３１ａはハイレベルの信号を出力するようになる。ワンショットパルス回路３１ｂにおいては、リセット端子Ｒｅにローレベルの入力信号ＩＮＨが入力されていることで、出力端子Ｏから一定期間ハイレベルの信号を出力するようになる。
As a result, since the terminal voltages OLSP and OLSN of the level
これによって、ハイサイドロジック回路３１は、時刻ｔ１０でハイレベルのゲート信号ＶＧＨを出力するようになる。この結果、ＭＯＳＦＥＴ２はオン状態に動作され、還流ダイオード２ａに流れていたコイル電流ＩＬはＭＯＳＦＥＴ２を流れるようになる。
As a result, the high-
なお、時刻ｔ１０では、電流制限抵抗２１および２２の端子電圧ＶＳＰおよびＶＳＮが共にハイレベルになるので、ローサイドロジック回路１２においては、ＮＡＮＤ回路１２ａがローレベルの信号を出力するようになる。ワンショットパルス回路１２ｂにおいては、リセット端子Ｒｅにローレベルの入力信号ＩＮＬが入力されていることで、出力端子Ｏの出力信号はローレベルとなる。しかし、既に、時刻ｔ１０で、ＭＯＳＦＥＴ３は、入力信号ＩＮＬによりゲートにローレベルのゲート信号ＶＧＬが与えられ、オフ状態に移行しているので、動作に変化は生じない。
At time t10, since the terminal voltages VSP and VSN of the current limiting
また、時刻ｔ１０でＭＯＳＦＥＴ１７、１８の変位電流がなくなって中点ＮＰの電位が電圧ＶＨに達すると、ＭＯＳＦＥＴ１８がオフ状態であることから、時刻ｔ１０では、図４（Ｆ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはローレベルに変化し、図４（Ｈ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはハイレベルに変化する。
Further, when the displacement current of the
この後、図４（Ｂ）に示すように、時刻ｔ１１でデッドタイムが終了して入力信号ＩＮＨがハイレベルに変化して時刻ｔ１２でハイサイドロジック回路３１においてＯＲ回路３１ｃにハイレベルの信号が入力される。しかし、この時点に達するまでの間、ワンショットパルス回路３１ｂは、入力端子Ｔｒからの入力信号がローレベルに変化しても、一定時間ハイレベルの信号を出力している。この結果、図４（Ｌ）に示すように、ＭＯＳＦＥＴ２のゲートには継続的にハイレベルのゲート信号ＶＧＨが与えられた状態となっているので、ＭＯＳＦＥＴ２はオン状態が保持されている。
Thereafter, as shown in FIG. 4B, the dead time ends at time t11 and the input signal INH changes to high level. At time t12, a high level signal is output to the
したがって、コイル電流ＩＬがコイル１から逆方向に流れている状態で、時刻ｔ８でＭＯＳＦＥＴ３がオン状態からオフ状態に変化した場合には、ＭＯＳＦＥＴ１７、１８のドレイン・ソース間の寄生容量への充電による変位電流によって時刻ｔ１０でＭＯＳＦＥＴ２をオン動作させることができる。これにより、時刻ｔ１０から時刻ｔ１２までの間のデッドタイム中に還流ダイオード２ａに流れるのを回避してＭＯＳＦＥＴ２により流すことで損失を低減することができるようになる。
Therefore, when the
この後、時刻ｔ１３で入力信号ＩＮＨがハイレベルからローレベルに変化すると、図４（Ｄ）に示すように、インバータ回路２４、２５を介して出力される信号ＩＬＳＰはローレベルとなり、ＭＯＳＦＥＴ１７はオフ状態に移行する。また、図４（Ｅ）に示すように、インバータ回路２４を介して出力される信号ＩＬＳＮはハイレベルとなり、ＭＯＳＦＥＴ１８はオン状態に移行する。
Thereafter, when the input signal INH changes from the high level to the low level at time t13, as shown in FIG. 4D, the signal ILSP output via the
時刻ｔ１３でＭＯＳＦＥＴ１７がオフ状態になることで、図４（Ｆ）に示すように、電流制限抵抗２１の端子電圧ＶＳＰはローレベルに変化し、図４（Ｈ）に示すように、レベルシフト出力抵抗１９の端子電圧ＯＬＳＰはハイレベルに変化する。また、時刻ｔ１３でＭＯＳＦＥＴ１８がオン状態になることで、図４（Ｇ）に示すように、電流制限抵抗２２の端子電圧ＶＳＮはハイレベルに変化し、図４（Ｉ）に示すように、レベルシフト出力抵抗２０の端子電圧ＯＬＳＮはローレベルに変化する。
When the
この結果、時刻ｔ１４で、図４（Ｌ）に示すように、ハイサイドロジック回路３１においては、ＭＯＳＦＥＴ２のゲートにローレベルのゲート信号ＶＧＨを出力してオフさせる。ＭＯＳＦＥＴ２がオフすることで、デッドタイム期間中となり、ＭＯＳＦＥＴ２を逆方向に流れていたコイル電流ＩＬは、還流ダイオード２ａを通じて流れるようになる。ここでは、中点ＮＰの電位は、コイル電流ＩＬが還流ダイオード２ａを通じて流れることで若干低下するが、ほぼ変化なしで電圧ＶＨに近い電位を保持している。
As a result, at time t14, as shown in FIG. 4 (L), in the high
この後、デッドタイムが終了して、時刻ｔ１５で入力信号ＩＮＬがハイレベルに変化した場合には、第１実施形態と同様の動作をすることで、コイル電流ＩＬが逆方向に流れている場合には、還流ダイオード２ａを介して流れていたものが、時刻ｔ１５で入力信号ＩＮＬがハイレベルに変化したことで、時刻ｔ１６でＭＯＳＦＥＴ３がオンして流れるように変化する。
Thereafter, when the dead time ends and the input signal INL changes to the high level at time t15, the coil current IL flows in the reverse direction by performing the same operation as in the first embodiment. However, the current flowing through the
したがって、このような第２実施形態によっても、第１実施形態と同様の効果を得ることができる。
また、第２実施形態によれば、レベルシフト回路１６の高耐圧ＭＯＳＦＥＴ１７、１８に変位電流が流れる状態をハイサイドロジック回路３１により検出してハイサイドのＭＯＳＦＥＴ２をオン動作させるようにした。これにより、第１実施形態におけるように、レベルシフト回路１６の動作を待って検出する場合に比べて、還流ダイオード２ａの導通時間をさらに低減することができる。
Therefore, also by such 2nd Embodiment, the effect similar to 1st Embodiment can be acquired.
Further, according to the second embodiment, the state in which the displacement current flows through the
（第３実施形態）
図５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態においては、高耐圧ＩＣ４０の構成として、高耐圧ＩＣ５の構成中に、ハイサイド素子であるＭＯＳＦＥＴ２およびローサイド素子であるＭＯＳＦＥＴ３を取り込んだ構成としている。
(Third embodiment)
FIG. 5 shows a third embodiment, and the following description will be focused on differences from the first embodiment. In this embodiment, the configuration of the
すなわち、図５において、集積回路装置としての高耐圧ＩＣ４０は、８個の端子Ａ〜Ｄ、Ｐ〜Ｓを備えている。ここで、端子Ｄは高圧直流電源４の負極端子とともにグランドに接続される。誘導性負荷であるコイル１の一端子は、高耐圧ＩＣ４０の端子Ｃに接続される。昇圧用のコンデンサ７は、高耐圧ＩＣ４０の端子Ａ−Ｃ間に接続され、直流電源６の正極端子はダイオード８および抵抗９を直列に介して端子Ａに接続される。
That is, in FIG. 5, a
高耐圧ＩＣ４０は、内部にコイル１に給電するためのＮチャンネル型のＭＯＳＦＥＴ２および３が作り込まれた構成である。ＭＯＳＦＥＴ２および３の共通接続点を中点ＮＰとして端子Ｃに接続されている。高耐圧ＩＣ４０の他の内部構成については、第１実施形態と同じである。
The high withstand
したがって、このような第３実施形態によっても第１実施形態と同様の作用効果を得ることができる。
なお、この実施形態では、第１実施形態の構成を適用する場合で説明したが、これに限らず、第２実施形態の構成を適用することもできる。
Therefore, the same operational effects as those of the first embodiment can also be obtained by the third embodiment.
In addition, although this embodiment demonstrated the case where the structure of 1st Embodiment was applied, not only this but the structure of 2nd Embodiment is also applicable.
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
(Other embodiments)
In addition, this invention is not limited only to embodiment mentioned above, In the range which does not deviate from the summary, it is applicable to various embodiment, For example, it can deform | transform or expand as follows.
ハイサイド素子およびローサイド素子は、ＭＯＳＦＥＴ２および３の場合を示したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）や、バイポーラトランジスタなどの場合でも適用することができる。
The high-side element and the low-side element are shown in the case of the
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 Although the present disclosure has been described with reference to the embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure includes various modifications and modifications within the equivalent range. In addition, various combinations and forms, as well as other combinations and forms including only one element, more or less, are within the scope and spirit of the present disclosure.
図面中、１はコイル（誘導性負荷）、２はＮチャンネル型のＭＯＳＦＥＴ（ハイサイド素子）、３はＮチャンネル型のＭＯＳＦＥＴ（ローサイド素子）、２ａ、３ａは還流ダイオード、４は高圧直流電源、５、３０、４０は高耐圧ＩＣ（集積回路装置）、７は昇圧用のコンデンサ、１０ハイサイドロジック回路、１２はローサイドロジック回路（制御回路）、１２ｂ、２３ｂ、３１ｂはワンショットタイマ回路、１６はレベルシフト回路、１７、１８はＮチャンネル型の高耐圧ＭＯＳＦＥＴ（スイッチング素子）、１９、２０はレベルシフト出力抵抗、２１、２２は電流制限抵抗、２３はレベルシフト制御回路（制御回路）、３１はハイサイドロジック回路（制御回路）である。 In the drawings, 1 is a coil (inductive load), 2 is an N-channel type MOSFET (high-side element), 3 is an N-channel type MOSFET (low-side element), 2a and 3a are free-wheeling diodes, 4 is a high-voltage DC power source, 5, 30 and 40 are high voltage ICs (integrated circuit devices), 7 is a capacitor for boosting, 10 high side logic circuit, 12 is low side logic circuit (control circuit), 12b, 23b and 31b are one shot timer circuits, 16 Is a level shift circuit, 17 and 18 are N-channel type high voltage MOSFETs (switching elements), 19 and 20 are level shift output resistors, 21 and 22 are current limiting resistors, 23 is a level shift control circuit (control circuit), 31 Is a high-side logic circuit (control circuit).
Claims (7)
前記ハイサイド素子に駆動信号を与えるハイサイド駆動回路（１１）と、
前記ローサイド素子に駆動信号を与えるローサイド駆動回路（１３）と、
レベルシフト出力抵抗（１９、２０）、スイッチング素子（１７、１８）および電流制限抵抗（２１、２２）を直列接続したレベルシフト部を一対備えたレベルシフト回路（１６）と、
前記ハイサイド素子および前記ローサイド素子が共にオフになる期間中に前記レベルシフト回路の一対のスイッチング素子に流れる変位電流を検出して前記ローサイド素子あるいは前記ハイサイド素子のうち、前記還流ダイオードに電流が流れているものを逆導通させる制御回路（１２、２３、３１）とを備えた集積回路装置。 A feeding circuit for feeding and discharging the inductive load (1) from the middle point by the high-side element (2) to which the free-wheeling diode (2a) is connected and the low-side element (3) to which the free-wheeling diode (3a) is connected. An integrated circuit device for driving control,
A high side drive circuit (11) for supplying a drive signal to the high side element;
A low side drive circuit (13) for supplying a drive signal to the low side element;
A level shift circuit (16) having a pair of level shift units in which a level shift output resistor (19, 20), a switching element (17, 18) and a current limiting resistor (21, 22) are connected in series;
A displacement current flowing in a pair of switching elements of the level shift circuit is detected during a period in which both the high side element and the low side element are turned off, and a current flows in the free wheel diode of the low side element or the high side element. An integrated circuit device comprising a control circuit (12, 23, 31) that reversely conducts what is flowing.
前記ハイサイド素子に駆動信号を与えるハイサイド駆動回路（１１）と、
前記ローサイド素子に駆動信号を与えるローサイド駆動回路（１２）と、
レベルシフト出力抵抗（１９、２０）、スイッチング素子（１７、１８）および電流制限抵抗（２１、２２）を直列接続したレベルシフト部を一対備えたレベルシフト回路（１６）と、
前記ハイサイド素子および前記ローサイド素子が共にオフになる期間中に前記レベルシフト回路の一対のスイッチング素子に流れる変位電流を検出して前記ローサイド素子あるいは前記ハイサイド素子のうち、前記還流ダイオードに電流が流れているものを逆導通させる制御回路（１２、２３、３１）とを備えた集積回路装置。 A high-side element (2) connected to the free-wheeling diode (2a) and a low-side element (3) connected to the free-wheeling diode (3a) provided to feed the inductive load (1) from the middle point;
A high side drive circuit (11) for supplying a drive signal to the high side element;
A low side drive circuit (12) for supplying a drive signal to the low side element;
A level shift circuit (16) having a pair of level shift units in which a level shift output resistor (19, 20), a switching element (17, 18) and a current limiting resistor (21, 22) are connected in series;
A displacement current flowing in a pair of switching elements of the level shift circuit is detected during a period in which both the high side element and the low side element are turned off, and a current flows in the free wheel diode of the low side element or the high side element. An integrated circuit device comprising a control circuit (12, 23, 31) that reversely conducts what is flowing.
When the control circuit (31) detects the displacement current flowing through the pair of switching elements (17, 18) by detecting the potential of the level shift output resistor (19, 20), the high side element ( The integrated circuit device according to claim 6, wherein the driving signal to 2) is switched from off to on to control the high side element (2) to be reversely conductive.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2017102620A JP6939087B2 (en) | 2017-05-24 | 2017-05-24 | Integrated circuit equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018198504A true JP2018198504A (en) | 2018-12-13 |
| JP6939087B2 JP6939087B2 (en) | 2021-09-22 |
Family
ID=64663150
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| Application Number | Title | Priority Date | Filing Date |
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| JP2017102620A Expired - Fee Related JP6939087B2 (en) | 2017-05-24 | 2017-05-24 | Integrated circuit equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6939087B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP7203243B2 (en) | 2019-11-08 | 2023-01-12 | 三菱電機株式会社 | Semiconductor control device and power conversion device |
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| JP6939087B2 (en) | 2021-09-22 |
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