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JP2018195640A - 半導体装置、半導体装置の製造方法、および電力変換装置 - Google Patents

半導体装置、半導体装置の製造方法、および電力変換装置 Download PDF

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JP2018195640A JP2017096561A JP2017096561A JP2018195640A JP 2018195640 A JP2018195640 A JP 2018195640A JP 2017096561 A JP2017096561 A JP 2017096561A JP 2017096561 A JP2017096561 A JP 2017096561A JP 2018195640 A JP2018195640 A JP 2018195640A
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Abstract

【課題】低耐圧領域と高耐圧領域との間に高耐圧分離領域を有し且つ低耐圧領域から高耐圧領域へのレベルシフト機能を有する半導体装置において、チップサイズの縮小および電気的分離の確保を両立する。【解決手段】半導体装置１は、Ｐ型低電位領域２と、Ｎ型第一領域３ａと、Ｎ型第二領域３ｂと、Ｎ型第三領域３ｃと、環状トレンチ１１と、Ｐ型分割領域１０とを備えている。Ｎ型第一領域３ａは、Ｐ型ＳＯＩ基板１００が有するＰ型ＳＯＩ層２ｂの主面に設けられている。Ｎ型第一領域３ａは、凹部３ａ１を持っている。Ｎ型第三領域３ｃは、Ｎ型第一領域３ａの凹部３ａ１の内側に、凹部３ａ１の縁から離間して設けられている。Ｎ型第三領域３ｃの表面には、レベルシフト素子２０が形成されている。Ｐ型分割領域１０は、Ｎ型第三領域３ｃとＮ型第一領域３ａの凹部３ａ１との境界をコの字状に伸びるスリット状領域である。【選択図】図１

Description

本発明は、半導体装置、半導体装置の製造方法、および電力変換装置に関するものである。
従来、例えば特許第４５７４６０１号公報に開示されているように、いわゆる分割ＲＥＳＵＲＦ構造を備えるレベルシフト半導体装置が知られている。分割ＲＥＳＵＲＦ構造とは、公知のＲＥＳＵＲＦ構造を適用した高耐圧分離領域に、公知のＲＥＳＵＲＦ構造を適用した高耐圧レベルシフト素子を形成する技術である。ＲＥＳＵＲＦ構造は、特許第４５７４６０１号公報などにも説明されている公知の構造なので説明は省略する。この特許文献に開示された分割ＲＥＳＵＲＦ構造では、高耐圧分離領域および高耐圧レベルシフト素子が、それぞれＮ型拡散層で形成されている。高耐圧レベルシフト素子と高耐圧分離領域とが、Ｐ型の分割領域によって電気的に分離されている。
特許第４５７４６０１号公報
図２２は、本発明に関連する関連技術にかかる半導体装置２０１の平面図である。図２２は、レベルシフト素子２２０を有する半導体装置２０１の一例である。半導体装置２０１は、パワーデバイスを駆動するゲートドライバＩＣである。半導体装置２０１は、グランドを基準電位とするＰ型の低電位領域８２と、出力部の高電位を基準とするＮ型の高電位領域８３ｂと、低電位領域８２と高電位領域８３ｂとを電気的に分離するＮ型の高耐圧分離領域８３ａと、低電位領域８２からの信号を高電位領域８３ｂに伝達するレベルシフト素子２２０と、高電位配線２２２と、素子電極２２１と、を備えている。レベルシフト素子２２０は、低電位領域８２の一部に設けられたＮ型領域に形成される。高電位領域８３ｂと高耐圧分離領域８３ａは、環状の高電位側電極８１ｅで区切られている。低電位領域８２の上には、高耐圧分離領域８３ａを囲うように、グランド電極２４が設けられている。レベルシフト素子２２０の素子電極２２１は、高電位配線２２２を介して高電位領域８３ｂに接続されている。
図２２に示す半導体装置２０１では高耐圧分離領域８３ａの外周よりも外側にレベルシフト素子２２０が設けられているので、高耐圧分離領域８３ａとレベルシフト素子２２０とが平面方向に大きく離れている。この場合、チップサイズが大きくなってしまう。このようなチップサイズの大型化を防ぐ技術として、上記特許第４５７４６０１号公報にかかる分割ＲＥＳＵＲＦ構造を用いることができる。分割ＲＥＳＵＲＦ構造によれば、図２２のように高耐圧分離領域と高耐圧レベルシフト素子とを別々の場所に独立に形成した場合と比べて、チップサイズを飛躍的に小さくできる。また、高電位配線２２２が不要となるという利点もある。ただし、分割ＲＥＳＵＲＦ構造でレベルシフト素子を設けることでチップサイズを縮小しようとすると、低電位領域、高電位領域、および高耐圧分離領域を跨ぐようにレベルシフト素子が形成される。このようなレベルシフト素子の誤動作を防ぐためには、各領域の電気的な分離を確保することが重要である。
本発明は、上述のような課題を解決するためになされたもので、低電位領域と高電位領域との間に高耐圧分離領域を有し且つ低電位領域から高電位領域へのレベルシフト機能を有する半導体装置において、チップサイズの縮小および電気的分離の確保を両立することを目的とする。
本発明の他の目的は、上記の半導体装置を製造する上で好適な製造方法、および上記半導体装置を活用した電力変換装置を提供することである。
本発明にかかる半導体装置は、
絶縁層および前記絶縁層に重ねられたＰ型ＳＯＩ層を有するＰ型ＳＯＩ基板と、
前記Ｐ型ＳＯＩ層の主面に設けられ、前記主面の平面視において周縁の一部が前記主面の面方向に凹まされた凹部を持つＮ型の第一領域と、
前記主面の平面視において前記第一領域の中央領域に環状に設けられ、内部が絶縁物で満たされ、前記絶縁層まで達する環状トレンチと、
前記主面の平面視において、前記環状トレンチの内側に設けられたＮ型の第二領域と、
前記主面の平面視において前記第一領域の前記凹部の内側に前記凹部の縁から離間して設けられ、レベルシフト素子が形成されたＮ型の第三領域と、
前記主面の平面視において前記第三領域と前記第一領域の前記凹部との境界を伸び、前記第二領域と前記第三領域とに挟まれた第一分割部および前記第一領域と前記第三領域とに挟まれた第二分割部を含むＰ型分割領域と、
を備える。
本発明にかかる電力変換装置は、
半導体スイッチング素子を有し、入力される電力を前記半導体スイッチング素子で変換して出力する主変換回路と、
前記半導体スイッチング素子を駆動する駆動信号を前記半導体スイッチング素子に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備え、
前記駆動回路は半導体装置を含み、
前記半導体装置は、
絶縁層および前記絶縁層に重ねられたＰ型ＳＯＩ層を有するＰ型ＳＯＩ基板と、
前記Ｐ型ＳＯＩ層の主面に設けられ、前記主面の平面視において周縁の一部が前記主面の面方向に凹まされた凹部を持つＮ型の第一領域と、
前記主面の平面視において前記第一領域の中央領域に環状に設けられ、内部が絶縁物で満たされ、前記絶縁層まで達する環状トレンチと、
前記主面の平面視において、前記環状トレンチの内側に設けられたＮ型の第二領域と、
前記主面の平面視において前記第一領域の前記凹部の内側に前記凹部の縁から離間して設けられ、レベルシフト素子が形成されたＮ型の第三領域と、
前記主面の平面視において前記第三領域と前記第一領域の前記凹部との境界を伸び、前記第二領域と前記第三領域とに挟まれた第一分割部および前記第一領域と前記第三領域とに挟まれた第二分割部を含むＰ型分割領域と、
を備え、
前記駆動回路は、前記レベルシフト素子で前記制御信号をレベルシフトすることで前記駆動信号を生成する。
本発明にかかる半導体装置の製造方法は、
絶縁層および前記絶縁層に重ねられたＰ型ＳＯＩ層を有するＰ型ＳＯＩ基板を準備する工程と、
前記Ｐ型ＳＯＩ層の一部にＮ型埋込領域を設ける工程と、
前記Ｐ型ＳＯＩ層および前記Ｎ型埋込領域の上に、Ｐ型半導体層を積層する工程と、
前記Ｐ型半導体層の主面に、前記主面の平面視において周縁の一部が前記主面の面方向に凹まされた凹部を持つＮ型の第一拡散領域を設け、前記凹部は前記Ｎ型埋込領域の上に位置する工程と、
前記主面の平面視において前記第一拡散領域の中央領域に前記絶縁層まで達し絶縁物が埋め込まれた環状トレンチを設けることで、前記環状トレンチの内側に第二拡散領域を区分する工程と、
前記主面の平面視において、前記第一拡散領域の前記凹部の内側に前記凹部の縁から離間してＮ型の第三拡散領域を設けることで、前記第三拡散領域と前記第一拡散領域の前記凹部との境界を伸び前記Ｐ型半導体層で形成されたＰ型分割領域を設ける工程と、
前記第三拡散領域にレベルシフト素子を形成する工程と、
を備える。
本発明によれば、Ｐ型ＳＯＩ基板で形成した均質なＰ型分割構造を用いて第三領域と第一領域との間および第三領域と第二領域との間の電気的分離を確保することができるとともに、Ｐ型ＳＯＩ基板の絶縁層および環状トレンチによる誘電体分離構造によっても第三領域の電気的分離が確保される。これによりチップサイズを縮小しつつ、レベルシフト素子の電気的分離を確保することができる。
本発明の実施の形態１にかかる半導体装置の平面図である。 本発明の実施の形態１にかかる半導体装置の部分拡大平面図である。 本発明の実施の形態１にかかる半導体装置の段面図である。 本発明の実施の形態１にかかる半導体装置の段面図である。 本発明の実施の形態１にかかる半導体装置の動作を説明するための図である。 本発明の実施の形態１の変形例にかかる半導体装置の部分拡大平面図である。 本発明の実施の形態２にかかる半導体装置の平面図である。 本発明の実施の形態２にかかる半導体装置の段面図である。 本発明の実施の形態３にかかる半導体装置の平面図である。 本発明の実施の形態３にかかる半導体装置の段面図である。 本発明の実施の形態４に対する比較例にかかる半導体装置の作用効果を説明するための図である。 本発明の実施の形態４にかかる半導体装置の作用効果を説明するための図である。 本発明の実施の形態４にかかる半導体装置の断面図である。 本発明の実施の形態４にかかる半導体装置の断面図である。 本発明の実施の形態４にかかる半導体装置の変形例を示す断面図である。 本発明の実施の形態４にかかる半導体装置の変形例を示す断面図である。 本発明の実施の形態４にかかる半導体装置の変形例を説明するためのグラフである。 本発明の実施の形態４にかかる半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態４にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態４にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態４にかかる半導体装置の製造方法を示す図である。 本発明に関連する関連技術にかかる半導体装置の平面図である。 本発明の実施の形態に関連する関連技術にかかる半導体装置の平面図である。 本発明の実施の形態に関連する関連技術にかかる半導体装置の段面図である。 本発明の実施の形態に関連する関連技術にかかる半導体装置の段面図である。 本発明の実施の形態に関連する関連技術にかかる半導体装置の動作を説明するための図である。 本発明の実施の形態に関連する関連技術にかかる半導体装置の平面図である。 本発明の実施の形態５にかかる電力変換装置を示すブロック図である。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置１の平面図である。図２は、本発明の実施の形態１にかかる半導体装置１の部分拡大平面図である。図２は、半導体装置１のレベルシフト素子２０の近傍を拡大したものである。図３および図４は、本発明の実施の形態１にかかる半導体装置１の段面図である。図３は図１のＡ−Ａ´線に沿う半導体装置１の断面を示す。図４は図１のＢ−Ｂ´線に沿う半導体装置１の断面を示す。
図３および図４の断面図に示すように、半導体装置１は、Ｐ型ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１００を備えている。Ｐ型ＳＯＩ基板１００は、支持基板であるシリコン基板１０１と、シリコン基板１０１の上に設けられたＢＯＸ層１０２と、ＢＯＸ層１０２に重ねられたＰ型ＳＯＩ層２ｂと、を有する。ＢＯＸ層１０２は、埋め込み酸化膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ：ＢＯＸ）により形成された絶縁層である。Ｐ型ＳＯＩ層２ｂは、Ｐ−型半導体層である。
図１の平面図を用いて半導体装置１の平面構造を説明する。図１の平面図は、半導体装置１の主面を示す。半導体装置１は、Ｐ型低電位領域２と、Ｎ型第一領域３ａと、Ｎ型第二領域３ｂと、Ｎ型第三領域３ｃと、環状トレンチ１１と、Ｐ型分割領域１０とを備えている。Ｐ型低電位領域２は、図３および図４の断面図に示すようにＰ型ＳＯＩ層２ｂの主面に設けられている。Ｐ型低電位領域２は、Ｐ型ＳＯＩ層２ｂよりも不純物濃度が高い。Ｎ型第一領域３ａは、図３および図４の断面図に示すようにＰ型ＳＯＩ層２ｂの主面に設けられている。Ｎ型第一領域３ａは、凹部３ａ１を持っている。凹部３ａ１は、図１に示す平面視において、Ｎ型第一領域３ａの周縁の一部が、半導体装置１の主面の面方向に凹まされたものである。Ｎ型第一領域３ａは、「高耐圧分離領域」の役割を果たす。Ｎ型第一領域３ａには、ダイオード１９が形成されている。
環状トレンチ１１は、図１に示す平面視においてＮ型第一領域３ａの中央領域に環状に設けられている。環状トレンチ１１の内部は絶縁物で満たされている。環状トレンチ１１は、図３および図４の断面図に示すようにＢＯＸ層１０２まで達する。Ｎ型第二領域３ｂは、図１に示す平面視において、環状トレンチ１１の内側に設けられている。Ｎ型第二領域３ｂは、「高電位領域」の役割を果たす。
Ｎ型第三領域３ｃは、図１に示す平面視において、Ｎ型第一領域３ａの凹部３ａ１の内側に、凹部３ａ１の縁から離間して設けられている。Ｎ型第三領域３ｃの表面には、レベルシフト素子２０が形成されている。レベルシフト素子２０は、ゲート電極２１ａ、ソース電極２１ｂおよびドレイン電極２１ｃを備えている。ソース電極２１ｂが低電位側に配置され、ドレイン電極２１ｃが高電位側に配置されている。低電位側とは、Ｐ型低電位領域２に近い側である。高電位側とは、高電位領域であるＮ型第二領域３ｂに近い側である。Ｐ型分割領域１０は、図１に示す平面視において、Ｎ型第三領域３ｃとＮ型第一領域３ａの凹部３ａ１との境界をコの字状に伸びるスリット状領域である。Ｐ型分割領域１０は、均一かつ高抵抗のＰ−型半導体層である。
実施の形態１では、Ｎ型第一領域３ａが互いに隣接した複数の凹部３ａ１を備えている。複数の凹部３ａ１それぞれに、Ｐ型分割領域１０、Ｎ型第三領域３ｃ、およびレベルシフト素子２０が設けられている。
図２に示す部分拡大平面図に示すように、Ｐ型分割領域１０は、第一分割部１０ａと、第二分割部１０ｂとを備えている。第一分割部１０ａは、Ｎ型第二領域３ｂとＮ型第三領域３ｃとの境界を伸びており、これらを互いに電気的に分離している。第二分割部１０ｂは、Ｎ型第一領域３ａとＮ型第三領域３ｃとの境界を伸びており、これらを互いに電気的に分離している。
図１の平面図に示すように、Ｐ型低電位領域２の上には、Ｎ型第一領域３ａの外周を囲うグランド電極２４と、環状トレンチ１１を囲うカソード電極２１ｅとが設けられている。環状トレンチ１１とカソード電極２１ｅとの間は、Ｎ型領域３ｄと称する。
半導体装置１の断面構造を詳細に説明する。図３には、レベルシフト素子２０の断面構造が図示されている。レベルシフト素子は、高耐圧ＮチャネルＭＯＳＦＥＴである。ゲート電極２１ａおよびフィールドプレート２１ｄが、絶縁膜２２を挟んでＮ型第三領域３ｃの上に配置されている。Ｎ型第三領域３ｃの表面には、第一Ｐ＋型ウェル２ａが設けられている。第一Ｐ＋型ウェル２ａの表面には、第一Ｎ＋型ウェル４ｂが更に設けられている。ソース電極２１ｂは、第一Ｎ＋型ウェル４ｂと接続している。ドレイン電極２１ｃは、Ｎ型第三領域３ｃの表面に設けられた第二Ｎ＋型ウェル４ｃと接続している。ゲート電極２１ａへの印加電圧がオフ電圧の場合には逆方向ダイオード構造によって低電位側と高電位側とを分離する。ゲート電極２１ａへの印加電圧がオン電圧の場合には低電位側から高電位側へと信号を伝達する。
図４には、ダイオード１９の断面構造が図示されている。フィールドプレート２１ｄが、絶縁膜２２を挟んでＮ型第一領域３ａの上に配置されている。Ｎ型第一領域３ａの表面には、第一Ｐ＋型ウェル２ａが設けられている。第一Ｐ＋型ウェル２ａの表面に、さらに第二Ｐ＋型ウェル２ｆが更に設けられている。アノード電極２１ｆは、第二Ｐ＋型ウェル２ｆと接続している。カソード電極２１ｅは、Ｎ型第一領域３ａの表面に設けられた第三Ｎ＋型ウェル４ｅと接続している。アノード電極２１ｆは、図１の平面図には図示されていないが、実際にはＰ型低電位領域２のグランド電極２４に接続されている。カソード電極２１ｅには、高電位ＶＢが与えられている。このような逆方向ダイオード構造によって低電位側と高電位側とが電気的に分離されている。
図５は、本発明の実施の形態１にかかる半導体装置１の動作を説明するための図である。実施の形態１にかかる半導体装置１はＰ型ＳＯＩ基板１００の上にＲＥＳＵＲＦ構造を形成しているので、空乏層がＰ型ＳＯＩ基板１００の側に広がる。しかし垂直方向に広がった空乏層はＰ型ＳＯＩ層２ｂとＢＯＸ層１０２の界面で途切れるので、境界条件によりＢＯＸ層１０２が電界を負担する。その結果、高耐圧が確保される。
またＢＯＸ層１０２と環状トレンチ１１によって誘電体分離が実現されている。半導体装置１の主面に設けられたＮ型半導体領域およびＰ型半導体領域によって、寄生ＮＰＮトランジスタが形成される。誘電体分離によって、寄生ＮＰＮトランジスタの動作を遮断することができる。その結果、高い寄生動作耐量が実現される。
図２３は、本発明の実施の形態に関連する関連技術にかかる半導体装置２０２の平面図である。図２４および図２５は、本発明の実施の形態に関連する関連技術にかかる半導体装置２０２の段面図である。図２３〜図２５に示す関連技術にかかる半導体装置２０２は、Ｐ型Ｓｉ基板２００が用いられている点が実施の形態１とは異なっている。また、図２４および図２５の断面図に示すように、Ｐ型Ｓｉ基板２００の表面にＮ＋埋込領域２３０〜２３４が設けられている点も、実施の形態１とは異なっている。Ｐ型Ｓｉ基板２００にＲＥＳＵＲＦ構造を設けると、Ｐ型Ｓｉ基板２００の側から垂直にＮ型第一領域３ａ（図２５参照）およびＮ型第三領域３ｃ（図２４参照）の空乏層を広げることにより垂直方向に電界を負担させることができる。これにより、Ｐ型Ｓｉ基板２００の表面と平行な方向の電界を緩和することができ、高耐圧を確保することができる。
図２６は、本発明の実施の形態に関連する関連技術にかかる半導体装置２０２の動作を説明するための図である。図２６には、Ｐ型Ｓｉ基板２００の主面と垂直な方向の電界分布が図示されている。Ｐ型Ｓｉ基板２００にＲＥＳＵＲＦ構造を形成することで、空乏層がＰ型Ｓｉ基板２００の側に十分に広がる。これにより、Ｐ型Ｓｉ基板２００の深部に電界を負担させて、高耐圧を確保することができる。
実施の形態１と図２３〜図２６の関連技術とを比較すると、実施の形態１にかかる半導体装置１では、Ｐ型Ｓｉ基板２００ではなく、Ｐ型ＳＯＩ基板１００上にＲＥＳＵＲＦ構造を形成している。また、実施の形態１にかかる半導体装置１では、ＢＯＸ層１０２および環状トレンチ１１を用いた誘電体分離が行われている。図２６に示す関連技術ではＰ型Ｓｉ基板２００の上にＲＥＳＵＲＦ構造が形成されているので、Ｐ型Ｓｉ基板２００の基板厚みが大きくなってしまう。これに対して、Ｐ型ＳＯＩ基板１００を用いた実施の形態１では基板厚さを抑制することができる。Ｐ型ＳＯＩ基板１００を用いることで、高温動作時のリーク電流量を抑制できるだけでなく、ＢＯＸ層１０２と環状トレンチ１１によって誘電体分離を得ることもできる。シリコン基板１０１とＮ型第二領域３ｂとの電気的な分離を誘電体分離によって強化することで、寄生ＮＰＮトランジスタの動作を抑止することによる高誤動作耐量を得ることができる。
図２７は、本発明の実施の形態に関連する関連技術にかかる半導体装置２０３の平面図である。この関連技術では、Ｐ型分割領域１０が設けられておらず、その代わりに分割トレンチ２１１が設けられている。Ｐ型分割領域１０の代わりに分割トレンチ２１１を用いると空乏層の広がりが不安定となる。このため、高電圧印加の際に局所的に空乏化が遅れる箇所が発生する。これに起因して、図２７の関連技術では、電界集中によるリーク電流が発生してしまう問題がある。そのような問題を回避するために、実施の形態１ではＰ型分割領域１０を設けている。
実施の形態１の効果についてより詳細に説明する。まず、Ｐ型ＳＯＩ基板１００を用いることで、不純物注入および拡散によるＰ型半導体層の形成を行わずに、Ｐ型分割領域１０を形成することができる。ここで、Ｐ型ＳＯＩ基板１００を用いる場合と、Ｎ型ＳＯＩ基板を用いる場合との違いを説明する。仮にＮ型ＳＯＩ基板を用いたとすると、不純物注入および拡散によりＰ型拡散領域に形成することによってＰ型分割領域１０を形成することになる。この場合、均一なＰ型半導体層でＰ型分割領域１０を形成することができないので、高い電気的分離機能を得ることができない。現実的には、Ｎ型ＳＯＩ基板を用いたとすると、図２２に示すように高耐圧分離領域８３ａの外周よりも外側にレベルシフト素子２２０を設けざるをえない。よってＮ型ＳＯＩ基板を用いたとすると、高耐圧分離領域８３ａとレベルシフト素子２２０とが平面方向に大きく離れてしまい、チップサイズが大きくなってしまう問題がある。この点、実施の形態１ではＰ型ＳＯＩ基板１００を用いているので、均質なＰ型分割領域１０を形成できる。Ｐ型ＳＯＩ基板１００を用いれば、不純物注入および拡散によってＮ型半導体領域を形成することでＮ型第一領域３ａおよびＮ型第三領域３ｃを設けるとともに、これらの領域の間にＰ型半導体として残した部分をＰ型分割領域１０として用いることができる。その結果、実施の形態１にかかる半導体装置１では、チップサイズを飛躍的に縮小することができる。
図２の平面視で見ると、Ｐ型分割領域１０の第一分割部１０ａが、Ｎ型第二領域３ｂとＮ型第三領域３ｃとを互いに電気的に分離している。第一分割部１０ａが、高電位領域であるＮ型第二領域３ｂからレベルシフト素子２０を分離することができる。さらに、Ｐ型分割領域１０の第二分割部１０ｂが、Ｎ型第一領域３ａとＮ型第三領域３ｃとを互いに電気的に分離している。第二分割部１０ｂによって、レベルシフト素子２０の電気信号がＮ型第一領域３ａおよび隣のレベルシフト素子２０に伝達されることを抑制することができる。また、図３の断面視で見ると、環状トレンチ１１およびＢＯＸ層１０２が誘電体分離を実現している。このような誘電体分離構造によれば、寄生ＮＰＮトランジスタの動作を遮断することができる。
上記の構造が組み合わされていることで、Ｐ型ＳＯＩ層２ｂで形成した均質なＰ型分割領域１０を用いて、Ｎ型第三領域３ｃとＮ型第一領域３ａの凹部３ａ１とを確実に電気的分離することができる。これによりチップサイズの縮小が可能となる。さらにＰ型分割領域１０および誘電体分離構造により電気的分離も確保される。これにより、半導体装置１においてチップサイズの縮小および電気的分離の確保を両立することができる。
図６は、本発明の実施の形態１の変形例にかかる半導体装置１の部分拡大平面図である。この変形例では、Ｐ型分割領域１０が環状であり、Ｐ型低電位領域２とＮ型第三領域３ｃとの境界を伸びる第三分割部１０ｃが追加されている。この変形例にかかるＰ型分割領域１０では、第三分割部１０ｃによってＰ型低電位領域２とＮ型第三領域３ｃとの電気的分離を確保することもできる。なお、図６に示した変形例は、後述する実施の形態２〜５のそれぞれに対しても適用可能である。
実施の形態２．
図７は、本発明の実施の形態２にかかる半導体装置５１の平面図である。図８は、本発明の実施の形態２にかかる半導体装置５１の段面図である。半導体装置５１は、環状外周トレンチ１２を更に備えている。環状外周トレンチ１２の内部には、絶縁物が埋め込まれている。環状外周トレンチ１２は、図７に示す平面視においてＮ型第一領域３ａの周縁の外側およびＮ型第三領域３ｃにおけるレベルシフト素子２０の外側に沿って設けられている。環状外周トレンチ１２は、Ｎ型第二領域３ｂを中央として見た場合に、図８に示すようにアノード電極２１ｆよりも外側に設けられており、かつ図７に示すようにグランド電極２４よりも内側に設けられている。図７ではグランド電極２４のみを図示しアノード電極２１ｆは省略している。図８ではアノード電極２１ｆのみを図示しグランド電極２４は図示を省略している。環状外周トレンチ１２は、アノード電極２１ｆとグランド電極２４との電気的分離を確保することができる。
実施の形態３．
図９は、本発明の実施の形態３にかかる半導体装置５２の平面図である。図１０は、本発明の実施の形態３にかかる半導体装置５２の段面図である。半導体装置５２は、分割領域内トレンチ１３を更に備える。分割領域内トレンチ１３は、図９に示す平面視においてＮ型第三領域３ｃとＮ型第一領域３ａの凹部３ａ１との間を伸びている。分割領域内トレンチ１３は、Ｐ型分割領域１０を、Ｎ型第三領域３ｃの側と凹部３ａ１の側とに分断する。分割領域内トレンチ１３によれば、電界集中によるリーク電流発生を抑制しつつ、Ｐ型分割領域１０の電気的分離機能を強化することができる。
なお、実施の形態３にかかる分割領域内トレンチ１３および実施の形態２にかかる環状外周トレンチ１２の両方を、実施の形態１にかかる半導体装置１またはその変形例に対して適用してもよい。
実施の形態４．
［実施の形態４の装置］
図１１は、本発明の実施の形態４に対する比較例にかかる半導体装置の作用効果を説明するための図である。図１２は、本発明の実施の形態４にかかる半導体装置５３の作用効果を説明するための図である。図１１は、Ｎ型ＳＯＩ層１５３ａおよびこれに設けられたＮ型第三領域３ｃを有するＮ型ＳＯＩ基板１５３における、基板厚さ方向の電界分布を示す図である。図１２は、Ｎ型第三領域３ｃを有するＰ型ＳＯＩ基板１００における、基板厚さ方向の電界分布を示す図である。ＳＯＩ基板にＲＥＳＵＲＦ構造を設けると、ＳＯＩ基板の垂直方向に電界を負担させることができる。この場合、ＳＯＩ層とＢＯＸ層１０２が電界を負担する。ＳＯＩ層が負担する電界強度の最大値がＳｉの臨界破壊電界に達したときの電圧で、耐圧が決まる。
図１２でＢＯＸ層１０２の電界強度分布に記載した点線は、図１１に示したＮ型ＳＯＩ基板１５３におけるＢＯＸ層１０２の電界強度分布との差異を示している。図１１および図１２の比較からわかるように、Ｐ型ＳＯＩ基板１００を用いる場合は、Ｎ型ＳＯＩ基板１５３を用いる場合よりも耐圧が低くなる。そこで、実施の形態４では、下記のようにＮ型埋込拡散領域１０３を設けることでＰ型ＳＯＩ基板１００でも高耐圧を確保する。
図１３および図１４は、本発明の実施の形態４にかかる半導体装置５３の断面図である。半導体装置５３は、Ｎ型埋込拡散領域１０３を備える点を除いては、実施の形態１にかかる半導体装置１と同様の構成を備えている。図１３および図１４に示すように、Ｎ型第三領域３ｃの直下およびＮ型第一領域３ａの直下に、Ｎ型埋込拡散領域１０３が設けられている。Ｎ型埋込拡散領域１０３は、Ｐ型ＳＯＩ層２ｂを貫通して、Ｎ型第一領域３ａおよびＮ型第三領域３ｃとＢＯＸ層１０２との間に介在している。Ｎ型埋込拡散領域１０３を設けることで、Ｐ型ＳＯＩ層２ｂの電界負担を緩和し、耐圧を向上することができる。
図１５は、本発明の実施の形態４にかかる半導体装置５３の変形例を示す断面図である。Ｎ型埋込拡散領域１０３は、Ｐ型低電位領域２とＮ型第三領域３ｃとの境界からＮ型第三領域３ｃにおける前記境界とは反対側の端部まで設けられている。すなわち、Ｎ型埋込拡散領域１０３の一端は、Ｐ型低電位領域２とＮ型第三領域３ｃとの境界の直下に位置している。Ｎ型埋込拡散領域１０３の他端は、Ｎ型第三領域３ｃにおけるＰ型低電位領域２とＮ型第三領域３ｃとの境界とは反対側において、ドレイン電極２１ｃの下方に位置している。ドレイン電極２１ｃおよびカソード電極２１ｅは高電位側電極である。これらの高電位側電極の下方は半導体装置５３において最も電界が集中する部位なので、これらの高電位側電極の下方にＮ型埋込拡散領域１０３を設けることが好ましい。
図１６は、本発明の実施の形態４にかかる半導体装置５３の変形例を示す断面図である。Ｎ型埋込拡散領域１０３の一端は、Ｐ型低電位領域２とＮ型第一領域３ａとの境界の直下に位置している。Ｎ型埋込拡散領域１０３の他端は、環状トレンチ１１に達している。
図１７は、本発明の実施の形態４にかかる半導体装置５３の変形例を説明するためのグラフである。Ｎ型埋込拡散領域１０３は、Ｐ型低電位領域２とＮ型第一領域３ａ及びＮ型第三領域３ｃとの境界の直下を限度とすれば、Ｎ型第一領域３ａ及びＮ型第三領域３ｃの下方において低電位側にどれだけ伸ばしても良い。図１７はＮ型埋込拡散領域１０３のサイズと耐圧との関係とをシミュレーションした結果を示す。図１７の縦軸は、耐圧を示す。図１７の横軸は、Ｎ埋込率（Ｎｂｕｒｉｅｄ ｒａｔｉｏ）を示す。Ｎ埋込率とは、Ｎ型第一領域３ａ及びＮ型第三領域３ｃの下方においてＮ型埋込拡散領域１０３が低電位側に広がっている割合である。Ｎ埋込率＝０％は、Ｎ型埋込拡散領域１０３がない場合に対応する。つまり、Ｎ埋込率＝０％は、実施の形態１にかかる半導体装置１に対応している。Ｎ埋込率＝１００％は、Ｎ型埋込拡散領域１０３が、ドレイン電極２１ｃまたはカソード電極２１ｅの直下から、Ｐ型低電位領域２の端部直下まで延びている構造を示す。つまり、Ｎ埋込率＝１００％は図１５および図１６に示す構造に対応している。Ｎ埋込率が０％から増加するほど、ドレイン電極２１ｃまたはカソード電極２１ｅの直下から、低電位側へ向かって、Ｎ型埋込拡散領域１０３が大きく伸びる。Ｎ埋込率＝０％〜１００％の範囲内で耐圧向上効果が得られることが確認されている。Ｎ埋込率＝０％〜７％において耐圧の上昇率が高く、Ｎ埋込率＝７％付近を越えると耐圧の上昇率が緩やかになり、Ｎ埋込率＝３０％を超えると耐圧がほぼ一定になる。従って、Ｎ形埋込拡散領域１０３の大きさについては、Ｎ埋込率＝７％以上とすることが好ましく、Ｎ埋込率＝３０％以上とすることが更に好ましい。
なお、実施の形態１の変形例、実施の形態２にかかる半導体装置５１、および実施の形態３にかかる半導体装置５２に対して、Ｎ型埋込拡散領域１０３を適用してもよい。
［実施の形態４の製造方法］
図１８は、本発明の実施の形態４にかかる半導体装置５３の製造方法を示すフローチャートである。図１９〜図２１は、本発明の実施の形態４にかかる半導体装置５３の製造方法を示す図である。
図１８のフローチャートでは、まず、図１９に示すＰ型ＳＯＩ基板１００が準備される（ステップＳ１００）。Ｐ型ＳＯＩ基板１００において、支持基板となるシリコン基板１０１の極性および濃度は問われない。シリコン基板１０１の上に、例えば５μｍを超える膜厚の酸化膜が形成される。この酸化膜がＢＯＸ層１０２となる。ＢＯＸ層１０２の上に、シリコン基板１０１との貼り合わせによって、例えば８０Ω以上の高抵抗なＰ型ＳＯＩ層２ｂが設けられる。Ｐ型ＳＯＩ層２ｂの厚みは、後述するＰ型エピタキシャル半導体層２ｃに比べて十分に薄いものとする。
次に、Ｐ型ＳＯＩ層２ｂの一部分に、Ｎ型埋込拡散領域１０３を設ける（ステップＳ１０２）。ステップＳ１０２では、レジストパターンを用いてＮ型埋込拡散領域１０３を形成する箇所に、選択的にＰ、Ａｓ、あるいはＳｂ等のＮ型不純物を注入する。注入処理完了後、洗浄処理等によりレジストパターンを除去する。
次に、Ｐ型ＳＯＩ層２ｂの他の部分の上およびＮ型埋込拡散領域１０３の上に、Ｐ型エピタキシャル半導体層２ｃを積層する（ステップＳ１０４）。貼り合わせによって形成されたＰ型ＳＯＩ層２ｂ上に、Ｐ型ＳＯＩ層２ｂと同程度の基板抵抗となるＰ型エピタキシャル半導体層２ｃをエピタキシャル成長させる。
次に、Ｎ型拡散領域の形成および素子形成が行われる（ステップＳ１０６）。ステップＳ１０６では、レジストパターンを用いた不純物注入によりＰ型エピタキシャル半導体層２ｃの表面に選択的にＮ型拡散領域を形成することで、実施の形態１〜３で説明した半導体装置１〜５２の表面構造が設けられる。以上の工程に加えて公知の絶縁膜形成工程および電極形成工程などが行われる。これにより、Ｐ型エピタキシャル半導体層２ｃの主面に、凹部３ａ１を持つＮ型第一領域３ａ、環状トレンチ１１、Ｎ型第三領域３ｃ、レベルシフト素子２０、Ｐ型分割領域１０、グランド電極２４およびカソード電極２１ｅ等の表面構造が設けられる。以上の工程により、実施の形態４にかかる半導体装置５３を得ることができる。
実施の形態５．
図２８は、本発明の実施の形態５にかかる電力変換装置３１０を示すブロック図である。図２８は、実施の形態５にかかる電力変換装置３１０を適用した電力変換システムの構成を示している。実施の形態５は、電力変換装置３１０が有する駆動回路３１２の内部のゲートドライバＩＣに、上述した実施の形態１にかかる半導体装置１を適用したものである。以下、実施の形態５として、三相のインバータに本発明を適用した場合について説明するが、これは例示であり、電力変換装置３１０は三相のインバータに限らず各種の公知の電力変換装置に適用されうる。
図２８に示す電力変換システムは、電源３２０、電力変換装置３１０および負荷３００で構成されている。電源３２０は、直流電源であり、電力変換装置３１０に直流電力を供給する。電源３２０は種々のもので構成することが可能である。例えば、電源３２０は、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することもできる。また、電源３２０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータとしてもよい。
電力変換装置３１０は、電源３２０と負荷３００の間に接続された三相のインバータである。電力変換装置３１０は、電源３２０から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置３１０は、図２８に示すように、直流電力を交流電力に変換して出力する主変換回路３１１と、主変換回路３１１の各スイッチング素子を駆動する駆動信号を出力する駆動回路３１２と、駆動回路３１２を制御する制御信号を駆動回路３１２に出力する制御回路３１３とを備えている。
負荷３００は、電力変換装置３１０から供給された交流電力によって駆動される三相の電動機である。負荷３００は特定の用途に限られるものではない。負荷３００は、各種電気機器に搭載された電動機である。負荷３００は、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられてもよい。
以下、電力変換装置３１０の詳細を説明する。主変換回路３１１は、半導体スイッチング素子（図示せず）と還流ダイオード（図示せず）を備えている。半導体スイッチング素子がスイッチングすることによって、電源３２０から供給される直流電力が交流電力に変換され、負荷３００に供給される。主変換回路３１１の具体的な回路構成は種々のものがある。一例として実施の形態５にかかる主変換回路３１１は２レベルの三相フルブリッジ回路である。２レベル三相フルブリッジ回路は、６つの半導体スイッチング素子とそれぞれの半導体スイッチング素子に逆並列された６つの還流ダイオードから構成することができる。６つの半導体スイッチング素子は２つの半導体スイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。各上下アームの出力端子、すなわち主変換回路３１１の３つの出力端子は、負荷３００に接続される。
駆動回路３１２は、主変換回路３１１の半導体スイッチング素子を駆動する駆動信号を生成する。駆動信号は、主変換回路３１１の半導体スイッチング素子の制御電極に供給される。具体的には、駆動回路３１２は、後述する制御回路３１３からの制御信号に従い、半導体スイッチング素子をオン状態にする駆動信号と半導体スイッチング素子をオフ状態にする駆動信号とを各半導体スイッチング素子の制御電極に出力する。半導体スイッチング素子をオン状態に維持する場合、駆動信号は半導体スイッチング素子の閾値電圧以上の電圧信号（すなわちオン信号）である。半導体スイッチング素子をオフ状態に維持する場合、駆動信号は半導体スイッチング素子の閾値電圧以下の電圧信号（すなわちオフ信号）となる。
駆動回路３１２は、実施の形態１の半導体装置１をゲートドライバＩＣとして含んでいる。駆動回路３１２は、制御回路３１３から制御信号を受け取る。半導体装置１が有するレベルシフト素子２０は、この制御信号をレベルシフトする。制御信号がレベルシフトされることで、駆動信号が生成される。つまり、レベルシフト素子２０のゲート電極２１ａに、制御回路３１３からのロジック制御信号が入力される。このロジック制御信号がレベルシフト素子２０でレベルシフトされることで、高電位側にロジックが伝達される。高電位側に伝達されたロジックは、最終的に駆動信号となって主変換回路３１１の半導体スイッチング素子へと入力される。
制御回路３１３は、負荷３００に所望の電力が供給されるよう主変換回路３１１の半導体スイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路３１１の各半導体スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じて半導体スイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路３１１を制御することができる。各時点においてオン状態となるべき半導体スイッチング素子にはオン信号が与えられ、オフ状態となるべき半導体スイッチング素子にはオフ信号が与えられるように、制御回路３１３が駆動回路３１２へ制御信号を出力する。この制御信号は、半導体スイッチング素子のオンオフを決定する制御指令である。上述したように、駆動回路３１２は、この制御信号に従って、各半導体スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
実施の形態５に係る電力変換装置３１０では、駆動回路３１２のゲートドライバＩＣとして実施の形態１にかかる半導体装置１が用いられている。従って、装置の小型化および安定動作という利点を得ることができる。なお、半導体装置１の構成には実施の形態１で述べた各種変形が施されてもよい。また、半導体装置１に代えて、実施の形態２〜４およびそれらの変形例にかかる半導体装置５１〜５３が、駆動回路３１２内のゲートドライバＩＣとして用いられてもよい。
実施の形態５では電力変換装置３１０を２レベルの三相インバータとしたが、これに限られるものではなく、種々の電力変換装置を用いることができる。２レベルの電力変換装置以外にも、電力変換装置３１０を３レベルまたはマルチレベルの電力変換装置に変形しても構わない。また、単相負荷に電力を供給する場合には、電力変換装置３１０が単相のインバータとされてもよい。また、直流負荷等に電力を供給する場合には、電力変換装置３１０がＤＣ／ＤＣコンバータあるいはＡＣ／ＤＣコンバータとされてもよい。
また、負荷３００は電動機に限定されるものではない。電力変換装置３１０は、例えば放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムに接続されることで、これらの電源装置として用いられてもよい。さらには、電力変換装置３１０は、太陽光発電システムおよび蓄電システム等のパワーコンディショナーとして用いられてもよい。これらの各種装置の具体的構造に応じて負荷３００は様々な形態に変形される。
１、５１〜５３、２０１〜２０３ 半導体装置
２３０〜２３４ Ｎ型埋込領域
２ Ｐ型低電位領域
２ａ 第一Ｐ＋型ウェル
２ｂ Ｐ型ＳＯＩ層
２ｃ Ｐ型エピタキシャル半導体層
２ｆ 第二Ｐ＋型ウェル
３ａ Ｎ型第一領域
３ａ１ 凹部
３ｂ Ｎ型第二領域
３ｃ Ｎ型第三領域
３ｄ Ｎ型領域
４ｂ 第一Ｎ＋型ウェル
４ｃ 第二Ｎ＋型ウェル
４ｅ 第三Ｎ＋型ウェル
１０ Ｐ型分割領域
１０ａ 第一分割部
１０ｂ 第二分割部
１０ｃ 第三分割部
１１ 環状トレンチ
１２ 環状外周トレンチ
１３ 分割領域内トレンチ
１９ ダイオード
２０、２２０ レベルシフト素子
２１ａ ゲート電極
２１ｂ ソース電極
２１ｃ ドレイン電極
２１ｄ フィールドプレート
２１ｅ カソード電極
２１ｆ アノード電極
２２ 絶縁膜
２４ グランド電極
８１ｅ 高電位側電極
８２ 低電位領域
８３ａ 高耐圧分離領域
８３ｂ 高電位領域
１００ Ｐ型ＳＯＩ基板
１０１ シリコン基板
１０２ ＢＯＸ層（絶縁層）
１０３ Ｎ型埋込拡散領域
１５３ Ｎ型ＳＯＩ基板
１５３ａ Ｎ型ＳＯＩ層
２００ Ｐ型Ｓｉ基板
２１１ 分割トレンチ
２２１ 素子電極
２２２ 高電位配線
３００ 負荷
３１０ 電力変換装置
３１１ 主変換回路
３１２ 駆動回路
３１３ 制御回路
３２０ 電源

Claims (9)

  1. 絶縁層および前記絶縁層に重ねられたＰ型ＳＯＩ層を有するＰ型ＳＯＩ基板と、
    前記Ｐ型ＳＯＩ層の主面に設けられ、前記主面の平面視において周縁の一部が前記主面の面方向に凹まされた凹部を持つＮ型の第一領域と、
    前記主面の平面視において前記第一領域の中央領域に環状に設けられ、内部が絶縁物で満たされ、前記絶縁層まで達する環状トレンチと、
    前記主面の平面視において、前記環状トレンチの内側に設けられたＮ型の第二領域と、
    前記主面の平面視において前記第一領域の前記凹部の内側に前記凹部の縁から離間して設けられ、レベルシフト素子が形成されたＮ型の第三領域と、
    前記主面の平面視において前記第三領域と前記第一領域の前記凹部との境界を伸び、前記第二領域と前記第三領域とに挟まれた第一分割部および前記第一領域と前記第三領域とに挟まれた第二分割部を含むＰ型分割領域と、
    を備える半導体装置。
  2. 前記第一領域は、前記凹部を複数備え、
    前記複数の凹部それぞれに、前記第三領域、前記レベルシフト素子および前記Ｐ型分割領域が設けられた請求項１に記載の半導体装置。
  3. 前記主面の平面視において前記Ｐ型分割領域が環状である請求項１または２に記載の半導体装置。
  4. 前記主面の平面視において前記第一領域の周縁および前記第三領域における前記レベルシフト素子の外側に沿って設けられ、内部が絶縁物で満たされた環状外周トレンチを、更に備える請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記主面の平面視において前記第三領域と前記第一領域との間を伸びて前記Ｐ型分割領域を前記第三領域の側と前記第一領域の側とに分断し、内部が絶縁物で満たされた分割領域内トレンチを、更に備える請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記Ｐ型ＳＯＩ層を貫通して前記第三領域および前記第一領域の少なくとも一方の領域と前記絶縁層との間に介在するＮ型埋込拡散層が設けられた請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記Ｐ型ＳＯＩ層の主面に、前記第一領域、前記Ｐ型分割領域および前記第三領域を囲むように、前記Ｐ型ＳＯＩ層よりも不純物濃度の高いＰ型の第四領域が設けられており、
    前記第三領域は、前記第一領域の側に高電位側電極を有し、
    前記Ｎ型埋込拡散層は、前記第三領域と前記絶縁層との間に介在し、
    前記Ｎ型埋込拡散層は、前記第四領域と前記第三領域との境界の直下から前記高電位側電極の直下まで伸びる請求項６に記載の半導体装置。
  8. 半導体スイッチング素子を有し、入力される電力を前記半導体スイッチング素子で変換して出力する主変換回路と、
    前記半導体スイッチング素子を駆動する駆動信号を前記半導体スイッチング素子に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備え、
    前記駆動回路は半導体装置を含み、
    前記半導体装置は、
    絶縁層および前記絶縁層に重ねられたＰ型ＳＯＩ層を有するＰ型ＳＯＩ基板と、
    前記Ｐ型ＳＯＩ層の主面に設けられ、前記主面の平面視において周縁の一部が前記主面の面方向に凹まされた凹部を持つＮ型の第一領域と、
    前記主面の平面視において前記第一領域の中央領域に環状に設けられ、内部が絶縁物で満たされ、前記絶縁層まで達する環状トレンチと、
    前記主面の平面視において、前記環状トレンチの内側に設けられたＮ型の第二領域と、
    前記主面の平面視において前記第一領域の前記凹部の内側に前記凹部の縁から離間して設けられ、レベルシフト素子が形成されたＮ型の第三領域と、
    前記主面の平面視において前記第三領域と前記第一領域の前記凹部との境界を伸び、前記第二領域と前記第三領域とに挟まれた第一分割部および前記第一領域と前記第三領域とに挟まれた第二分割部を含むＰ型分割領域と、
    を備え
    前記駆動回路は、前記レベルシフト素子で前記制御信号をレベルシフトすることで前記駆動信号を生成する電力変換装置。
  9. 絶縁層および前記絶縁層に重ねられたＰ型ＳＯＩ層を有するＰ型ＳＯＩ基板を準備する工程と、
    前記Ｐ型ＳＯＩ層の一部にＮ型埋込領域を設ける工程と、
    前記Ｐ型ＳＯＩ層および前記Ｎ型埋込領域の上に、Ｐ型半導体層を積層する工程と、
    前記Ｐ型半導体層の主面に、前記主面の平面視において周縁の一部が前記主面の面方向に凹まされた凹部を持つＮ型の第一拡散領域を設け、前記凹部は前記Ｎ型埋込領域の上に位置する工程と、
    前記主面の平面視において前記第一拡散領域の中央領域に前記絶縁層まで達し絶縁物が埋め込まれた環状トレンチを設けることで、前記環状トレンチの内側に第二拡散領域を区分する工程と、
    前記主面の平面視において、前記第一拡散領域の前記凹部の内側に前記凹部の縁から離間してＮ型の第三拡散領域を設けることで、前記第三拡散領域と前記第一拡散領域の前記凹部との境界を伸び前記Ｐ型半導体層で形成されたＰ型分割領域を設ける工程と、
    前記第三拡散領域にレベルシフト素子を形成する工程と、
    を備える半導体装置の製造方法。
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