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JP2018195362A - 不揮発性記憶装置、半導体装置、及び、電子機器 - Google Patents

不揮発性記憶装置、半導体装置、及び、電子機器 Download PDF

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竹志 宮▲崎▼
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Abstract

【課題】閾値電圧が高いプログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定する。【解決手段】不揮発性記憶装置は、イレーズ状態とプログラム状態との中間状態又はプログラム状態の第１のリファレンスセルと、イレーズ状態の第２のリファレンスセルと、第１のリファレンスセルに流れる電流に比例する第１のミラー電流を生成する回路と、第２のリファレンスセルに流れる電流に比例する第２のミラー電流を生成する回路と、メモリーセルに流れる電流をリファレンス電流と比較してデータを読み出すセンスアンプと、読み出しモードにおいて少なくとも第１のミラー電流に基づいてリファレンス電流が生成され、ベリファイモードにおいて第２のミラー電流に基づいてリファレンス電流が生成されるように、第１のリファレンスセル又は第２のリファレンスセルの選択状態を設定する選択回路とを備える。【選択図】図３

Description

本発明は、フラッシュメモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の電気的に書き換え可能な不揮発性記憶装置に関する。さらに、本発明は、そのような不揮発性記憶装置を用いた半導体装置及び電子機器等に関する。
近年においては、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性記憶装置が広く普及している。そのような不揮発性記憶装置において、メモリーセルがイレーズ状態であるかプログラム状態であるかを判定するために、複数のリファレンスセルに流れる電流に基づいてリファレンス電流を生成し、メモリーセルに流れる電流をリファレンス電流と比較することが行われている。
関連する技術として、特許文献１には、不揮発性のメモリーセルからデータを読み出す際の動作マージンを広げることができるリファレンス電流発生回路が開示されている。このリファレンス電流発生回路は、イレーズ状態に設定される第１のリファレンスセルと、プログラム状態に設定される第２のリファレンスセルとを含み、第１のリファレンスセルの選択状態で流れる第１の電流に対応した電流と第２のリファレンスセルの選択状態で流れる第２の電流に対応した電流とを加算した電流を、リファレンス電流として発生する。
特開２０１２−１４６３７４号公報（段落００２５−００２６、００７８−００７９、図１、図４）
一般に、不揮発性記憶装置においては、メモリーセルにデータを書き込んだ後に、書き込まれたデータが正しく読み出されるか否かを確認（ベリファイ）することが行われている。温度や電源電圧の変動を考慮すると、ベリファイモードにおいては、通常の読み出しモードにおけるよりもデータの判定基準を厳しく設定することが望まれる。
データ書き込み時にプログラム状態に設定されたメモリーセルのトランジスターの閾値電圧は高くなるので、プログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定するためには、セルに印加される駆動電位の変化に対して緩やかに変化するリファレンス電流を生成する必要がある。
しかしながら、特許文献１に開示されているリファレンス電流発生回路においては、プログラム状態の第２のリファレンスセルに流れる電流が高電圧側で急激に立ち上がると、それに追従してリファレンス電流も高電圧側で急激に立ち上がる（段落００７９、図４参照）。そのようなリファレンス電流をベリファイモードにおいて使用すると、プログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定することができない。
また、読み出しモードにおいて、同時に読み出されるデータのビット数が多い場合には、リファレンスセルに流れる電流に対応した電流を生成するカレントミラー回路が多数のセンスアンプに接続されると共に、配線長も長くなるので、カレントミラー回路の負荷容量が大きくなってリファレンス電流の確定に時間を要してしまう。特に、閾値電圧が高いプログラム状態のリファレンスセルは、電流供給能力が低いので問題となる。
そこで、上記の点に鑑み、本発明の第１の目的は、閾値電圧が高いプログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定できる不揮発性記憶装置を提供することである。また、本発明の第２の目的は、そのような不揮発性記憶装置において、リファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流の確定に要する時間を短縮することである。さらに、本発明の第３の目的は、そのような不揮発性記憶装置を用いた半導体装置及び電子機器等を提供することである。
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る不揮発性記憶装置は、イレーズ状態とプログラム状態との中間状態又はプログラム状態の第１のリファレンスセルと、イレーズ状態の第２のリファレンスセルと、第１のリファレンスセルの選択状態において、第１のリファレンスセルに流れる電流に比例する第１のミラー電流を生成する第１のカレントミラー回路と、第２のリファレンスセルの選択状態において、第２のリファレンスセルに流れる電流に比例する第２のミラー電流を生成する第２のカレントミラー回路と、メモリーセルに流れる電流をリファレンス電流と比較することにより、メモリーセルに記憶されているデータを読み出すセンスアンプと、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流が生成され、ベリファイモードにおいて、第２のミラー電流に基づいてリファレンス電流が生成されるように、第１のリファレンスセル又は第２のリファレンスセルの選択状態を設定する選択回路とを備える。
本発明の第１の観点によれば、ベリファイモードにおいて、閾値電圧が低いイレーズ状態の第２のリファレンスセルに流れる電流に比例する第２のミラー電流に基づいてリファレンス電流が生成されるので、セルに印加される駆動電位の変化に対して、読み出しモードにおけるよりも緩やかに変化するリファレンス電流を生成することが可能となる。従って、閾値電圧が高いプログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定することができる。
ここで、選択回路が、読み出しモードにおいて第１のミラー電流が生成され、ベリファイモードにおいて第１のミラー電流が生成されないように、第１のリファレンスセルと第１のカレントミラー回路との接続状態又は第１のカレントミラー回路の接続状態を設定するようにしても良い。それにより、第１のリファレンスセルを選択又は非選択に設定することができる。
また、読み出しモードにおいて、第１のミラー電流及び第２のミラー電流に基づいてリファレンス電流が生成されるようにしても良い。それにより、第１のリファレンスセルに電流が流れない低電圧状態においても、第２のリファレンスセルを用いてリファレンス電流を生成することができる。
あるいは、第１のリファレンスセルが、イレーズ状態とプログラム状態との中間状態に設定されていても良い。それにより、リファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流の確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。
その場合に、選択回路が、ベリファイモードにおいて第２のミラー電流が生成され、読み出しモードにおいて第２のミラー電流が生成されないように、第２のリファレンスセルと第２のカレントミラー回路との接続状態又は第２のカレントミラー回路の接続状態を設定するようにしても良い。それにより、読み出しモードにおいて、中間状態の第１のリファレンスセルのみを用いてリファレンス電流が高速に生成されると共に、温度や電源電圧の変動に対してリファレンス電流がメモリーセルの電流と同様に変化するので、第１及び第２のリファレンスセルの両方を用いる場合よりも動作マージンを大きくすることができる。
あるいは、不揮発性記憶装置が、電源電圧が所定の電圧よりも高いときに検出信号を活性化する電圧検出回路と、読み出しモードにおいて、検出信号が活性化されているときに、第１のミラー電流に基づいてリファレンス電流が生成されるように選択回路を制御し、検出信号が活性化されていないときに、第１のミラー電流及び第２のミラー電流に基づいてリファレンス電流が生成されるように選択回路を制御する選択制御回路とをさらに備えるようにしても良い。
それにより、電源電圧が比較的高いときには、第１のリファレンスセルのみを用いて、リファレンス電流を高速に生成することができる。一方、電源電圧が比較的低いときには、中間状態の第１のリファレンスセルがオン状態になり難いが、第１のリファレンスセルがオン状態にならなくても第２のリファレンスセルを用いてリファレンス電流を生成することができる。
以上において、第２のカレントミラー回路が、ミラー比を変更できるように構成されていても良い。それにより、リファレンスセルの数を増やしたりリファレンスセルの駆動電位を調整したりすることなく、簡単な構成でリファレンス電流を変更してベリファイモードにおける判定基準を設定することができる。
また、不揮発性記憶装置が、第１のカレントミラー回路及び第２のカレントミラー回路に接続されて、第１のミラー電流、第２のミラー電流、又は、第１のミラー電流及び第２のミラー電流が流れる第１のトランジスターをさらに備え、センスアンプが、第１のトランジスターと共に第３のカレントミラー回路を構成する第２のトランジスターを含み、第２のトランジスターが、第１のトランジスターに流れる電流に比例するリファレンス電流を生成するようにしても良い。それにより、第１又は第２のカレントミラー回路によって負荷を駆動するために電流を増幅しても、第３のカレントミラー回路によってリファレンス電流の大きさを適切に設定することができる。
その場合に、第３のカレントミラー回路が、第１のミラー電流に基づいて、第１のリファレンスセルに流れる電流と略同じ大きさの電流を生成し、第２のミラー電流に基づいて、第２のリファレンスセルに流れる電流のβ倍（０＜β＜１）の電流を生成するようにしても良い。
それにより、読み出しモードにおいて、駆動電位の変化に対するリファレンス電流の変化量を第１のリファレンスセルに流れる電流の変化量に近付けて、温度や電源電圧の変動の影響を低下させることができる。また、ベリファイモードにおいて、駆動電位の変化に対するリファレンス電流の変化量を比較的小さくして、プログラム状態のメモリーセルのベリファイにおける判定基準を厳しく設定することができる。
本発明の第２の観点に係る半導体装置、及び、本発明の第３の観点に係る電子機器は、上記いずれかの不揮発性記憶装置を備える。本発明の第２又は第３の観点によれば、不揮発性記憶装置において閾値電圧が高いプログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定できる半導体装置又は電子機器を提供することができる。
本発明の一実施形態に係る不揮発性記憶装置の構成例を示すブロック図。 図１に示すメモリーセルアレイ及びその周辺の構成例を示す回路図。 図１に示すメモリー制御回路の第１の構成例を示す回路図。 リファレンス電流設定回路によるリファレンス電流の設定例を示す図。 図１に示すメモリー制御回路の第２の構成例を示す回路図。 図１に示すメモリー制御回路の第３の構成例を示す回路図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明は、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な各種の不揮発性記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。
＜不揮発性記憶装置の全体構成＞
図１は、本発明の一実施形態に係る不揮発性記憶装置の構成例を示すブロック図である。図１に示すように、この不揮発性記憶装置は、メモリーセルアレイ１０と、電源回路２０と、ワード線昇圧回路３０と、ワード線駆動回路４０と、ソース線駆動回路５０と、スイッチ回路６０と、メモリー制御回路７０とを含んでいる。
メモリーセルアレイ１０において、複数のメモリーセルが、ｍ行ｎ列のマトリクス状に配置されている（ｍ及びｎは、２以上の整数）。例えば、メモリーセルアレイ１０は、２０４８行のメモリーセルを含んでいる。また、１行のメモリーセルは、１０２４個のメモリーセルを含み、１２８個の８ビットデータを記憶することができる。
また、メモリーセルアレイ１０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍと、複数のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｍと、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎとを含んでいる。各々のワード線及び各々のソース線は、それぞれの行に配置された複数のメモリーセルに接続されている。また、各々のビット線は、それぞれの列に配置された複数のメモリーセルに接続されている。
電源回路２０には、例えば、ロジック回路及びデータ読み出し用のロジック電源電位ＶＤＤと、データ書き込み及びデータ消去用の高電源電位ＶＰＰと、基準電源電位ＶＳＳとが、外部から供給される。あるいは、電源回路２０は、外部から供給される電源電位を昇圧又は降圧することにより、他の電源電位を生成しても良い。
基準電源電位ＶＳＳは、他の電位に対して相対的な基準となる基準電位であり、以下においては、基準電源電位ＶＳＳが接地電位（０Ｖ）である場合について説明する。ロジック電源電位ＶＤＤは、基準電源電位ＶＳＳよりも高い電位であり、例えば、１．２Ｖ〜１．８Ｖ程度である。なお、ロジック電源電位ＶＤＤは、不揮発性記憶装置と共に使用される機能回路の電源電位と共用されても良い。高電源電位ＶＰＰは、ロジック電源電位ＶＤＤよりも高い電位であり、例えば、５Ｖ〜１０Ｖ程度である。
電源回路２０は、ロジック電源電位ＶＤＤをメモリー制御回路７０に供給すると共に、メモリー制御回路７０の制御の下で、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤを、必要に応じて不揮発性記憶装置の各部に供給する。図１においては、電源回路２０からワード線昇圧回路３０に供給される電源電位が昇圧回路電源電位ＶＢＣとして示されており、ワード線昇圧回路３０からワード線駆動回路４０に供給される電源電位がワード線電源電位ＶＷＬとして示されている。また、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。
例えば、メモリーセルにデータを書き込む書き込みモード、及び、メモリーセルを消去状態にする消去モードにおいて、電源回路２０は、高電源電位ＶＰＰをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、高電源電位ＶＰＰをワード線駆動回路４０に供給する。
また、メモリーセルからデータを読み出す読み出しモード、及び、メモリーセルに書き込まれたデータをベリファイするベリファイモードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。読み出しモードにおいて、ワード線昇圧回路３０は、ロジック電源電位ＶＤＤを昇圧してワード線昇圧電位ＶＵＰ（例えば、２．８Ｖ）を生成し、ワード線昇圧電位ＶＵＰをワード線駆動回路４０に供給する。ベリファイモードにおいて、ワード線昇圧回路３０は、ロジック電源電位ＶＤＤ又はワード線昇圧電位ＶＵＰをワード線駆動回路４０に供給する。
ワード線駆動回路４０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたワード線を駆動する。ソース線駆動回路５０は、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたソース線を駆動する。
スイッチ回路６０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎの経路にそれぞれ接続された複数のＮチャネルＭＯＳトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン状態又はオフ状態となる。メモリー制御回路７０は、スイッチ回路６０を介して、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎに接続されたメモリーセルに接続可能となっている。
メモリー制御回路７０は、メモリーセルアレイ１０に含まれている複数のメモリーセルに、書き込み動作、読み出し動作、ベリファイ動作、又は、消去動作を行わせるように、電源回路２０〜スイッチ回路６０を制御する。例えば、メモリー制御回路７０は、論理回路及びアナログ回路等で構成され、リファレンス電流設定回路７１と、センスアンプ７２と、選択制御回路７３とを含んでいる。
リファレンス電流設定回路７１は、読み出しモード及びベリファイモードにおいて、選択されたリファレンスセルを用いてリファレンス電流を設定する。センスアンプ７２は、メモリーセルに流れる電流をリファレンス電流と比較することにより、メモリーセルに記憶されているデータを読み出す。選択制御回路７３は、リファレンス電流設定回路７１におけるリファレンスセルの選択を制御する制御回路である。
メモリー制御回路７０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。メモリー制御回路７０は、チップセレクト信号ＣＳによって不揮発性記憶装置が選択されたときに、モードセレクト信号ＭＳに従って、書き込みモード、読み出しモード、ベリファイモード、又は、消去モードに不揮発性記憶装置を設定する。
書き込みモードにおいて、メモリー制御回路７０は、クロック信号ＣＫに同期して書き込みデータを入力し、アドレス信号ＡＤによって指定されたメモリーセルにデータを書き込むように不揮発性記憶装置の各部を制御する。また、読み出しモード及びベリファイモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルからデータを読み出すように不揮発性記憶装置の各部を制御し、クロック信号ＣＫに同期して読み出しデータを出力する。
＜メモリーセルアレイ＞
図２は、図１に示すメモリーセルアレイ及びその周辺の構成例を示す回路図である。各々のメモリーセルＭＣは、例えば、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターで構成される。メモリーセルＭＣのトランジスターは、フローティングゲートに蓄積される電荷に応じて１ビットのデータを記憶する。
ワード線ＷＬ０〜ＷＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのコントロールゲートに接続されている。ソース線ＳＬ０〜ＳＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのソースに接続されている。また、ビット線ＢＬ０〜ＢＬｎの各々は、それぞれの列に配置された複数のメモリーセルＭＣのトランジスターのドレインに接続されている。
ワード線駆動回路４０（図１）は、ワード線ＷＬ０〜ＷＬｍに接続されたメモリーセルＭＣのトランジスターのコントロールゲートを駆動する複数のワード線ドライバー４１と、複数のＮチャネルＭＯＳトランジスター４２と、インバーター４３とを含んでいる。ワード線ドライバー４１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。
インバーター４３には、電源回路２０（図１）からワード線電源電位ＶＷＬが供給される。インバーター４３の入力端子には、消去モードにおいてハイレベルに活性化される消去モード信号ＥＲが、メモリー制御回路７０から供給される。インバーター４３は、消去モード信号ＥＲがローレベルに非活性化されているときに、ワード線電源電位ＶＷＬを複数のワード線ドライバー４１に供給する。
複数のワード線ドライバー４１の入力端子には、メモリーセルアレイを構成する複数のメモリーセルの内から１行又は複数行のメモリーセルを選択する際にハイレベルに活性化されるワード線選択信号ＳＷ０〜ＳＷｍが、メモリー制御回路７０から入力される。ワード線ドライバー４１は、ワード線選択信号がハイレベルに活性化されているときに、ワード線電源電位ＶＷＬをワード線に出力し、ワード線選択信号がローレベルに非活性化されているときに、基準電源電位ＶＳＳをワード線に出力する。
ソース線駆動回路５０（図１）は、ソース線ＳＬ０〜ＳＬｍに接続されたメモリーセルＭＣのトランジスターのソースを駆動するために、ソース線ドライバー５１と、複数のトランスミッションゲートＴＧと、複数のインバーター５２とを含んでいる。ソース線ドライバー５１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。複数のトランスミッションゲートＴＧは、ソース線ドライバー５１の出力端子とソース線ＳＬ０〜ＳＬｍとの間に接続されている。
ソース線ドライバー５１には、電源回路２０（図１）からソース線電源電位ＶＳＬが供給される。ソース線ドライバー５１の入力端子には、ソース線に高電源電位を供給する際にハイレベルに活性化されるソース線駆動信号ＳＳＬが、メモリー制御回路７０から入力される。ソース線ドライバー５１は、ソース線駆動信号ＳＳＬがハイレベルに活性化されているときに、ソース線電源電位ＶＳＬを出力し、ソース線駆動信号ＳＳＬがローレベルに非活性化されているときに、基準電源電位ＶＳＳを出力する。
トランスミッションゲートＴＧは、ＮチャネルＭＯＳトランジスターと、ＰチャネルＭＯＳトランジスターとで構成され、ソース線ドライバー５１の出力端子とソース線との間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートＴＧにおいて、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ドライバー４１の出力端子に接続され、ＰチャネルＭＯＳトランジスターのゲートは、インバーター５２の出力端子に接続されている。
インバーター５２には、ワード線駆動回路４０（図１）からワード線電源電位ＶＷＬが供給される。インバーター５２の入力端子には、ワード線選択信号ＳＷ０〜ＳＷｍが、メモリー制御回路７０から入力される。複数のインバーター５２は、ワード線選択信号ＳＷ０〜ＳＷｍを反転して、反転されたワード線選択信号ＳＷ０〜ＳＷｍをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。
スイッチ回路６０は、ビット線ＢＬ０〜ＢＬｎとメモリー制御回路７０との間に接続されたＮチャネルＭＯＳトランジスターＱ０〜Ｑｎを含んでいる。トランジスターＱ０〜Ｑｎのゲートには、メモリーセルアレイを構成する複数のメモリーセルの内から１列又は複数列のメモリーセルを選択する際にハイレベルに活性化されるビット線選択信号ＳＢ０〜ＳＢｎが、メモリー制御回路７０から印加される。
書き込みモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応するワード線選択信号及びビット線選択信号をハイレベルに活性化し、それ以外のワード線選択信号及びビット線選択信号をローレベルに非活性化すると共に、ソース線駆動信号ＳＳＬをハイレベルに活性化する。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。
インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰＰが供給される。ローレベルに非活性化された消去モード信号ＥＲが入力されるインバーター４３は、高電源電位ＶＰＰを複数のワード線ドライバー４１に供給する。ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるワード線ドライバー４１は、高電源電位ＶＰＰをワード線ＷＬ０に出力する。ハイレベルに活性化されたソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。
ワード線ＷＬ０に接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートには、高電源電位ＶＰＰが印加される。また、ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるインバーター５２は、ワード線選択信号ＳＷ０を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧがオン状態となって、ソース線ドライバー５１から出力される高電源電位ＶＰＰをソース線ＳＬ０に出力する。
また、ハイレベルに活性化されたビット線選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱ０がオン状態となって、メモリー制御回路７０が、基準電源電位ＶＳＳをビット線ＢＬ０に出力する。このように、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのコントロールゲート及びソースに高電源電位ＶＰＰを印加するようにワード線駆動回路４０（図１）及びソース線駆動回路５０（図１）を制御すると共に、ドレインに基準電源電位ＶＳＳを印加する。
その結果、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのソースからドレインに向けて電流が流れる。その電流によって発生したホットキャリア（本実施形態においては、電子）がフローティングゲートに注入されることにより、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。
一方、ローレベルに非活性化されたワード線選択信号ＳＷ１〜ＳＷｍが入力されるワード線ドライバー４１は、基準電源電位ＶＳＳをワード線ＷＬ１〜ＷＬｍに出力する。ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートには、基準電源電位ＶＳＳが印加される。また、ローレベルに非活性化されたワード線選択信号ＳＷ１〜ＳＷｍが入力される複数のインバーター５２は、ワード線選択信号ＳＷ１〜ＳＷｍを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフ状態となる。
また、ローレベルに非活性化されたビット線選択信号ＳＢ１〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱ１〜Ｑｎがオフ状態となる。その結果、アドレス信号によって指定されていないメモリーセルＭＣのトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。
消去モードにおいて、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣに接続されたワード線を選択するために、対応するワード線選択信号をハイレベルに活性化し、それ以外のワード線選択信号をローレベルに非活性化すると共に、ビット線選択信号ＳＢ０〜ＳＢｎをローレベルに非活性化し、ソース線駆動信号ＳＳＬをハイレベルに活性化する。以下においては、一例として、ワード線ＷＬ０が選択される場合について説明する。
インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰＰが供給される。ハイレベルに活性化された消去モード信号ＥＲが入力されるインバーター４３は、基準電源電位ＶＳＳを複数のワード線ドライバー４１に供給して動作を停止させる。
ハイレベルに活性化された消去モード信号ＥＲがゲートに印加される複数のＮチャネルＭＯＳトランジスター４２は、オン状態となって、基準電源電位ＶＳＳをワード線ＷＬ０〜ＷＬｍに供給する。また、ハイレベルに活性化されたソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。
ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるインバーター５２は、ワード線選択信号ＳＷ０を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧがオン状態となって、ソース線ドライバー５１から出力される高電源電位ＶＰＰをソース線ＳＬ０に出力する。
また、ローレベルに非活性化されたビット線選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱ０〜Ｑｎがオフ状態となる。このように、メモリー制御回路７０は、複数のメモリーセルＭＣのトランジスターのドレインをオープン状態（ハイ・インピーダンス状態）とし、コントロールゲートに基準電源電位ＶＳＳを印加するようにワード線駆動回路４０（図１）を制御すると共に、ワード線ＷＬ０に接続されたメモリーセルＭＣのトランジスターのソースに高電源電位ＶＰＰを印加するようにソース線駆動回路５０（図１）を制御する。その結果、ワード線ＷＬ０に接続されたメモリーセルＭＣのトランジスターのフローティングゲートに負の電荷が蓄積されている場合に、フローティングゲートに蓄積されている負の電荷がソースに放出されて、トランジスターの閾値電圧が低下する。
一方、ローレベルに非活性化されたワード線選択信号ＳＷ１〜ＳＷｍが入力される複数のインバーター５２は、ワード線選択信号ＳＷ１〜ＳＷｍを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフ状態となる。その結果、ワード線ＷＬ１〜ＷＬｍに接続されたメモリーセルＭＣのトランジスターのフローティングゲートに蓄積されている負の電荷が放出されないので、トランジスターの閾値電圧は変化しない。
読み出しモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応するワード線選択信号及びビット線選択信号をハイレベルに活性化し、それ以外のワード線選択信号及びビット線選択信号をローレベルに非活性化すると共に、ソース線駆動信号ＳＳＬをローレベルに非活性化する。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。
インバーター４３及び５２には、ワード線昇圧電位ＶＵＰが供給され、ソース線ドライバー５１には、ロジック電源電位ＶＤＤが供給される。ローレベルに非活性化された消去モード信号ＥＲが入力されるインバーター４３は、ワード線昇圧電位ＶＵＰを複数のワード線ドライバー４１に供給する。ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるワード線ドライバー４１は、ワード線昇圧電位ＶＵＰをワード線ＷＬ０に出力する。また、ローレベルに非活性化されたソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、基準電源電位ＶＳＳを出力する。
ワード線ＷＬ０に接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートには、ワード線昇圧電位ＶＵＰが印加される。また、ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるインバーター５２は、ワード線選択信号ＳＷ０を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧがオン状態となって、ソース線ドライバー５１から出力される基準電源電位ＶＳＳをソース線ＳＬ０に出力する。
また、ハイレベルに活性化されたビット線選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱ０がオン状態となって、メモリー制御回路７０が、ハイレベルの電位をビット線ＢＬ０に出力する。このように、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのコントロールゲートにワード線昇圧電位ＶＵＰを印加するようにワード線駆動回路４０（図１）を制御し、ソースに基準電源電位ＶＳＳを印加するようにソース線駆動回路５０（図１）を制御すると共に、ドレインにハイレベルの電位を印加する。
その結果、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのドレインからソースに向けてドレイン電流が流れる。ドレイン電流の大きさは、フローティングゲートに蓄積されている負の電荷の量によって異なるので、メモリー制御回路７０は、ドレイン電流の大きさに基づいてメモリーセルＭＣからデータを読み出すことができる。なお、ベリファイモードにおいては、ワード線昇圧電位ＶＵＰの替りにロジック電源電位ＶＤＤをインバーター４３及び５２に供給しても良い。
＜メモリー制御回路１＞
図３は、図１に示すメモリー制御回路の第１の構成例を示す回路図である。図３には、リファレンス電流設定回路７１、センスアンプ７２、及び、選択制御回路７３が示されている。
アドレス信号によって指定されたメモリーセルＭＣのトランジスターのコントロールゲートには、ワード線駆動回路４０（図１）からワード線電源電位（「駆動電位」ともいう）ＶＷＬが印加され、ソースには、基準電源電位ＶＳＳが供給される。それにより、アドレス信号によって指定されたメモリーセルＭＣに、記憶されたデータに応じた電流ＩＭが流れる。
リファレンス電流設定回路７１は、第１のリファレンスセルＲ１と、第２のリファレンスセルＲ２と、第１のカレントミラー回路ＣＭ１と、第２のカレントミラー回路ＣＭ２と、選択回路７１ａと、ＮチャネルＭＯＳトランジスターＱＮ１（第１のトランジスター）とを含んでいる。
第１のリファレンスセルＲ１及び第２のリファレンスセルＲ２の各々は、メモリーセルＭＣと同様に、例えば、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターで構成される。第１のリファレンスセルＲ１は、イレーズ（消去）状態とプログラム（書き込み）状態との中間状態又はプログラム状態に設定されている。一方、第２のリファレンスセルＲ２は、イレーズ状態に設定されている。
ここで、イレーズ状態とプログラム状態との中間状態とは、同一の駆動電位が印加されたときに、当該セルに流れる電流Ｉが、イレーズ状態のセルに流れる電流ＩＥよりも小さく、プログラム状態のセルに流れる電流ＩＰよりも大きいような記憶状態のことをいう。
ＩＰ＜Ｉ＜ＩＥ ・・・（１）
即ち、複数種類のセルを構成するトランジスターのサイズが同一である場合に、中間状態のセルのトランジスターは、イレーズ状態のセルのトランジスターよりも大きい閾値電圧を有しており、プログラム状態のセルのトランジスターよりも小さい閾値電圧を有している。
式（１）に示すように、電流Ｉは、電流ＩＥと電流ＩＰとの完全な中間値でなくても良い。ただし、カレントミラー回路の温度特性による電流値のずれ等を考慮すると、イレーズ状態やプログラム状態との間にマージンを設けるために、次式（２）で表されるように中間状態を設定することが望ましく、次式（３）で表されるように中間状態を設定することがさらに望ましい。
１．１×ＩＰ≦Ｉ≦０．９×ＩＥ ・・・（２）
１．２×ＩＰ≦Ｉ≦０．８×ＩＥ ・・・（３）
第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターは、基準電源電位ＶＳＳが供給されるソースを有し、ドレインにハイレベルの電位が印加されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ１及びＩＲ２をそれぞれ流す。
第１のカレントミラー回路ＣＭ１は、第１のリファレンスセルＲ１の選択状態において、第１のリファレンスセルＲ１に流れる電流ＩＲ１に比例する第１のミラー電流を生成する。図３に示す例においては、第１のカレントミラー回路ＣＭ１が、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ２を含んでいる。
トランジスターＱＰ１は、ロジック電源電位ＶＤＤが供給されるソースと、第１のリファレンスセルＲ１のトランジスターのドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ２は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＰ１のゲート及びドレインに接続されたゲートとを有している。
第２のカレントミラー回路ＣＭ２は、第２のリファレンスセルＲ２の選択状態において、第２のリファレンスセルＲ２に流れる電流ＩＲ２に比例する第２のミラー電流を生成する。図３に示す例においては、読み出しモード及びベリファイモードにおいて第２のリファレンスセルＲ２が常に選択状態となっている。また、第２のカレントミラー回路ＣＭ２が、ＰチャネルＭＯＳトランジスターＱＰ３及びＱＰ４を含んでいる。
トランジスターＱＰ３は、ロジック電源電位ＶＤＤが供給されるソースと、第２のリファレンスセルＲ２のトランジスターのドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ４は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＰ３のゲート及びドレインに接続されたゲートとを有している。
トランジスターＱＮ１は、第１のカレントミラー回路ＣＭ１のトランジスターＱＰ２のドレイン及び第２のカレントミラー回路ＣＭ２のトランジスターＱＰ４のドレインに接続されたドレイン及びゲートと、基準電源電位ＶＳＳが供給されるソースを有している。第１のミラー電流又は第２のミラー電流が電流ＩＲ３としてトランジスターＱＮ１に流れて、トランジスターＱＮ１のドレイン及びゲートにおいてリファレンス電位Ｖｒｅｆが生成される。
センスアンプ７２は、トランジスターＱＮ１と共に第３のカレントミラー回路ＣＭ３を構成するＮチャネルＭＯＳトランジスターＱＮ２（第２のトランジスター）を含み、トランジスターＱＮ２が、トランジスターＱＮ１に流れる電流ＩＲ３に比例するリファレンス電流ＩＲを生成する。それにより、第１のカレントミラー回路ＣＭ１及び第２のカレントミラー回路ＣＭ２によって負荷を駆動するために電流を増幅しても、第３のカレントミラー回路ＣＭ３によってリファレンス電流ＩＲの大きさを適切に設定することができる。
トランジスターＱＮ２は、トランジスターＱＮ１のドレイン及びゲートに接続されたゲートと、基準電源電位ＶＳＳが供給されるソースとを有している。また、センスアンプ７２は、ＰチャネルＭＯＳトランジスターＱＰ２１〜ＱＰ２４と、ＮチャネルＭＯＳトランジスターＱＮ２１及びＱＮ２２とをさらに含んでいる。
トランジスターＱＰ２１は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＮ２のドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ２２は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＰ２１のゲート及びドレインに接続されたゲートと、メモリーセルＭＣのトランジスターのドレインに接続されたドレインとを有している。ここで、トランジスターＱＰ２１及びＱＰ２２は、カレントミラー回路を構成している。
トランジスターＱＰ２３は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＮ２のドレインに接続されたゲートとを有している。トランジスターＱＰ２４は、ロジック電源電位ＶＤＤが供給されるソースと、メモリーセルＭＣのトランジスターのドレインに接続されたゲートとを有している。ここで、トランジスターＱＰ２３及びＱＰ２４は、差動アンプの差動対を構成している。
トランジスターＱＮ２１は、トランジスターＱＰ２３のドレインに接続されたドレイン及びゲートと、基準電源電位ＶＳＳが供給されるソースとを有している。トランジスターＱＮ２２は、トランジスターＱＰ２４のドレインに接続されたドレインと、トランジスターＱＮ２１のドレイン及びゲートに接続されたゲートと、基準電源電位ＶＳＳが供給されるソースとを有している。ここで、トランジスターＱＮ２１及びＱＮ２２は、カレントミラー回路を構成している。トランジスターＱＰ２４とトランジスターＱＮ２２との接続点において、センスアンプ７２の出力信号ＯＵＴが生成される。
センスアンプ７２は、メモリーセルＭＣに流れる電流ＩＭをリファレンス電流ＩＲと比較することにより、メモリーセルＭＣに記憶されているデータを読み出す。例えば、センスアンプ７２は、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも大きいときに、出力信号ＯＵＴをハイレベルにし、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも小さいときに、出力信号ＯＵＴをローレベルにする。
選択回路７１ａは、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流ＩＲが生成され、ベリファイモードにおいて、第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるように、第１のリファレンスセルＲ１又は第２のリファレンスセルＲ２の選択状態を設定する。
図３に示す例においては、選択回路７１ａが、ワード線駆動回路４０（図１）と第１のリファレンスセルＲ１のトランジスターのコントロールゲートとの間に接続されている。あるいは、選択回路７１ａが、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ１又はＱＰ２のソースとの間、又は、トランジスターＱＰ１のドレインと第１のリファレンスセルＲ１のトランジスターのドレインとの間、又は、トランジスターＱＰ２のドレインとトランジスターＱＮ１のドレインとの間に接続されても良い。
その場合に、選択回路７１ａは、読み出しモードにおいて第１のミラー電流が生成され、ベリファイモードにおいて第１のミラー電流が生成されないように、第１のリファレンスセルＲ１と第１のカレントミラー回路ＣＭ１との接続状態又は第１のカレントミラー回路ＣＭ１の接続状態を設定する。それにより、第１のリファレンスセルＲ１を選択又は非選択に設定することができる。
例えば、選択回路７１ａは、複数のアナログスイッチ等で構成され、選択制御回路７３から供給される制御信号ＸＳＡＰに従って、駆動電位ＶＷＬと基準電源電位ＶＳＳとの内の一方を選択して第１のリファレンスセルＲ１のトランジスターのコントロールゲートに印加する。
読み出しモードにおいては、選択制御回路７３が制御信号ＸＳＡＰをローレベルに活性化することにより、選択回路７１ａが、駆動電位ＶＷＬを第１のリファレンスセルＲ１のトランジスターのコントロールゲートに印加する。従って、第１のリファレンスセルＲ１に電流ＩＲ１が流れ、第１のカレントミラー回路ＣＭ１に第１のミラー電流が流れるので、第１のミラー電流及び第２のミラー電流に基づいてリファレンス電流ＩＲが生成される。それにより、第１のリファレンスセルＲ１に電流が流れない低電圧状態においても、第２のリファレンスセルＲ２を用いてリファレンス電流ＩＲを生成することができる。
ベリファイモードにおいては、選択制御回路７３が制御信号ＸＳＡＰをハイレベルに非活性化することにより、選択回路７１ａが、基準電源電位ＶＳＳを第１のリファレンスセルＲ１のトランジスターのコントロールゲートに印加する。従って、第１のリファレンスセルＲ１及び第１のカレントミラー回路ＣＭ１に電流が流れないので、第２のミラー電流に基づいてリファレンス電流ＩＲが生成される。
その際に、第１のカレントミラー回路ＣＭ１は、第１のリファレンスセルＲ１に流れる電流ＩＲ１をａ倍して第１のミラー電流を生成する。また、第２のカレントミラー回路ＣＭ２は、第２のリファレンスセルＲ２に流れる電流ＩＲ２をｂ倍して第２のミラー電流を生成する。さらに、第３のカレントミラー回路ＣＭ３は、第１のミラー電流及び第２のミラー電流をｃ倍してリファレンス電流ＩＲを生成する。
ここで、ａｃ≒１、かつ、０＜ｂｃ＜１とすれば、第３のカレントミラー回路ＣＭ３が、第１のミラー電流に基づいて、第１のリファレンスセルＲ１に流れる電流ＩＲ１と略同じ大きさの電流を生成し、第２のミラー電流に基づいて、第２のリファレンスセルＲ２に流れる電流ＩＲ２のβ倍（０＜β＜１）の電流を生成することになる。例えば、ａ＝８、ｂ＝４、ｃ＝１／８の場合には、β＝１／２となる。あるいは、０．２≦β≦０．６としても良い。
それにより、読み出しモードにおいて、駆動電位ＶＷＬの変化に対するリファレンス電流ＩＲの変化量を第１のリファレンスセルＲ１に流れる電流ＩＲ１の変化量に近付けて、温度や電源電圧の変動の影響を低下させることができる。また、ベリファイモードにおいて、駆動電位ＶＷＬの変化に対するリファレンス電流ＩＲの変化量を比較的小さくして、プログラム状態のメモリーセルＭＣのベリファイにおける判定基準を厳しく設定することができる。
図４は、図３に示すリファレンス電流設定回路によるリファレンス電流の設定例を示す図である。図４において、横軸は、第１のリファレンスセルＲ１及び第２のリファレンスセルＲ２に印加される駆動電位を表しており、縦軸は、駆動電位に従って流れる電流を表している。また、実線（ａ）は、第１のリファレンスセルＲ１に流れる電流を表しており、実線（ｂ）は、第２のリファレンスセルＲ２に流れる電流を表している。
ベリファイモードにおいては、例えば、イレーズ状態の第２のリファレンスセルＲ２に流れる電流ＩＲ２を第２のカレントミラー回路ＣＭ２及び第３のカレントミラー回路ＣＭ３によって約１／３倍にすることにより、破線（ｃ）で表されるリファレンス電流ＩＲが得られる。このように、駆動電位の変化に対するリファレンス電流ＩＲの変化量を比較的小さくすることにより、プログラム状態のメモリーセルＭＣのベリファイにおける判定基準を厳しく設定することができる。
一方、読み出しモードにおいては、例えば、イレーズ状態とプログラム状態との中間状態又はプログラム状態の第１のリファレンスセルＲ１に流れる電流ＩＲ１と略同じ大きさの電流と、イレーズ状態の第２のリファレンスセルＲ２に流れる電流ＩＲ２の約１／３倍の電流とを足し合わせることにより、破線（ｄ）で表されるリファレンス電流ＩＲが得られる。このように、駆動電位の変化に対するリファレンス電流ＩＲの変化量を第１のリファレンスセルＲ１に流れる電流の変化量に近付けることにより、温度や電源電圧の変動の影響を低下させることができる。
さらに、ベリファイモードにおいて、イレーズ状態のメモリーセルＭＣをベリファイするイレーズベリファイと、プログラム状態のメモリーセルＭＣをベリファイするプログラムベリファイとにおいて、異なるリファレンス電流ＩＲを用いても良い。それにより、判定基準をさらに厳しく設定して、メモリーセルＭＣに記憶されるデータの信頼性を高めることができる。
例えば、イレーズベリファイを行う際には、第２のリファレンスセルＲ２に流れる電流を第２のカレントミラー回路ＣＭ２及び第３のカレントミラー回路ＣＭ３によって約１／２倍にし、プログラムベリファイを行う際には、第２のリファレンスセルに流れる電流を第２のカレントミラー回路ＣＭ２及び第３のカレントミラー回路ＣＭ３によって約１／３倍にすることにより、リファレンス電流を生成しても良い。
第１の構成例によれば、ベリファイモードにおいて、閾値電圧が低いイレーズ状態の第２のリファレンスセルＲ２に流れる電流に比例する第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるので、セルに印加される駆動電位ＶＷＬの変化に対して、読み出しモードにおけるよりも緩やかに変化するリファレンス電流ＩＲを生成することが可能となる。従って、閾値電圧が高いプログラム状態のメモリーセルＭＣのベリファイを行う際に判定基準を厳しく設定することができる。
＜メモリー制御回路２＞
図５は、図１に示すメモリー制御回路の第２の構成例を示す回路図である。第２の構成例においては、図３に示す第１の構成例における選択回路７１ａの替りに選択回路８０が設けられており、他の回路の構成も変更されている。それにより、第１のリファレンスセルＲ１の選択／非選択のみならず、第２のリファレンスセルＲ２の選択／非選択を設定したり、第２のカレントミラー回路ＣＭ２のミラー比を変更したりすることも可能である。その他の点に関しては、第２の構成例は、第１の構成例と同様でも良い。
図５に示すように、リファレンス電流設定回路７１は、イレーズ状態とプログラム状態との中間状態又はプログラム状態の第１のリファレンスセルＲ１と、イレーズ状態の第２のリファレンスセルＲ２と、第１のカレントミラー回路ＣＭ１と、第２のカレントミラー回路ＣＭ２と、インバーター７１ｂと、選択回路８０と、ＮチャネルＭＯＳトランジスターＱＮ１、ＱＮ５、及び、ＱＮ６とを含んでいる。
メモリー制御回路７０は、読み出しモード及びベリファイモードにおいて制御信号ＲＤをハイレベルに活性化する。インバーター７１ｂは、制御信号ＲＤを反転して、反転された制御信号ＲＤを、第１のカレントミラー回路ＣＭ１、第２のカレントミラー回路ＣＭ２、及び、センスアンプ７２に供給する。
選択制御回路７３は、第１のリファレンスセルＲ１を選択するときに、制御信号ＸＳＡＰをローレベルに活性化し、第２のリファレンスセルＲ２を選択するときに、第２のカレントミラー回路ＣＭのミラー比の設定に従って、制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つをローレベルに活性化する。
第１のカレントミラー回路ＣＭ１においては、図３に示すトランジスターＱＰ１及びＱＰ２に加えて、ＰチャネルＭＯＳトランジスターＱＰ１１及びＱＰ１２が追加されている。トランジスターＱＰ１１は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ１との間に接続されて、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。トランジスターＱＰ１２は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ２との間に接続されて、制御信号ＸＳＡＰがローレベルに活性化されているときにオン状態となる。
第２のカレントミラー回路ＣＭ２においては、図３に示すトランジスターＱＰ４の替りにＰチャネルＭＯＳトランジスターＱＰ４０〜ＱＰ４３が設けられると共に、トランジスターＱＰ３０及びＱＰ５０〜ＱＰ５３が追加されている。トランジスターＱＰ３０は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ３との間に接続されて、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。
トランジスターＱＰ５０は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４０との間に接続されて、制御信号ＸＳＡ０がローレベルに活性化されているときにオン状態となる。トランジスターＱＰ５１は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４１との間に接続されて、制御信号ＸＳＡ１がローレベルに活性化されているときにオン状態となる。
トランジスターＱＰ５２は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４２との間に接続されて、制御信号ＸＳＡ２がローレベルに活性化されているときにオン状態となる。トランジスターＱＰ５３は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４３との間に接続されて、制御信号ＸＳＡ３がローレベルに活性化されているときにオン状態となる。
トランジスターＱＰ５０〜ＱＰ５３の内の少なくとも１つがオン状態であるときに、トランジスターＱＰ４０〜ＱＰ４３の内の対応する少なくとも１つが、トランジスターＱＰ３とカレントミラーを構成する。従って、第２のカレントミラー回路ＣＭ２は、制御信号ＸＳＡ０〜ＸＳＡ３によってミラー比を変更できるように構成されている。
それにより、リファレンスセルの数を増やしたりリファレンスセルの駆動電位を調整したりすることなく、簡単な構成でリファレンス電流ＩＲを変更してベリファイモードにおける判定基準を設定することができる。図５に示す例においては、トランジスターＱＰ５０〜ＱＰ５３の内の何れをオン状態とするかによって、第２のカレントミラー回路ＣＭ２のミラー比を１６通りに変更することができる。
選択回路８０は、インバーター８１と、ＡＮＤ回路８２及び８４と、ＮＡＮＤ回路８３と、ＮチャネルＭＯＳトランジスターＱＮ３及びＱＮ４とを含んでいる。トランジスターＱＮ３は、第１のカレントミラー回路ＣＭ１のトランジスターＱＰ１のドレインに接続されたドレインと、第１のリファレンスセルＲ１のトランジスターのドレインに接続されたソースとを有している。トランジスターＱＮ４は、第２のカレントミラー回路ＣＭ２のトランジスターＱＰ３のドレインに接続されたドレインと、第２のリファレンスセルＲ２のトランジスターのドレインに接続されたソースとを有している。
インバーター８１は、制御信号ＸＳＡＰを反転して、反転された制御信号ＸＳＡＰをＡＮＤ回路８２に供給する。ＡＮＤ回路８２は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡＰがローレベルに活性化されているときに、ハイレベルの出力信号をトランジスターＱＮ３のゲートに印加する。それにより、トランジスターＱＮ３がオン状態となって、第１のリファレンスセルＲ１のトランジスターのドレインにハイレベルの電位が印加される。
ＮＡＮＤ回路８３は、制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つがローレベルに活性化されているときに、ハイレベルの出力信号をＡＮＤ回路８４に供給する。ＡＮＤ回路８４は、制御信号ＲＤがハイレベルに活性化されると共にＮＡＮＤ回路８３の出力信号がハイレベルに活性化されているときに、ハイレベルの出力信号をトランジスターＱＮ４のゲートに印加する。それにより、トランジスターＱＮ４がオン状態となって、第２のリファレンスセルＲ２のトランジスターのドレインにハイレベルの電位が印加される。
第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのコントロールゲートには、ワード線駆動回路４０（図１）から駆動電位ＶＷＬが供給される。トランジスターＱＮ５は、第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有している。トランジスターＱＮ５は、ゲートに印加される駆動電位ＶＷＬに従ってオン状態となり、第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのソースに基準電源電位ＶＳＳを供給する。
それにより、第１のリファレンスセルＲ１は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡＰがローレベルに活性化されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ１を流す。また、第２のリファレンスセルＲ２は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つがローレベルに活性化されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ２を流す。一方、トランジスターＱＮ５は、ゲートに駆動電位ＶＷＬが印加されていないときに、第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのソースを基準電源電位ＶＳＳから切り離す。
第１のカレントミラー回路ＣＭ１は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡＰがローレベルに活性化されているときに、第１のリファレンスセルＲ１に流れる電流ＩＲ１に比例する第１のミラー電流を生成する。第２のカレントミラー回路ＣＭ２は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つがローレベルに活性化されているときに、第２のリファレンスセルＲ２に流れる電流ＩＲ２に比例する第２のミラー電流を生成する。
トランジスターＱＮ１は、カレントミラー回路ＣＭ１のトランジスターＱＰ２のドレイン及び第２のカレントミラー回路ＣＭ２のトランジスターＱＰ４０〜ＱＰ４３のドレインに接続されたドレイン及びゲートを有している。トランジスターＱＮ６は、トランジスターＱＮ１のソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有し、ゲートに印加される制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。それにより、第１のミラー電流又は第２のミラー電流（第１のミラー電流、第２のミラー電流、又は、第１のミラー電流及び第２のミラー電流）が電流ＩＲ３としてトランジスターＱＮ１及びＱＮ６に流れる。
センスアンプ７２は、図３に示すトランジスターＱＮ２、ＱＰ２１、及び、ＱＰ２２に加えて、ＰチャネルＭＯＳトランジスターＱＰ２３及びＱＰ２４と、ＮチャネルＭＯＳトランジスターＱＮ７と、出力回路７２ａとを含んでいる。なお、ＮチャネルＭＯＳトランジスターＱＮ８は、スイッチ回路６０（図２）のトランジスターであり、ＮチャネルＭＯＳトランジスターＱＮ９は、トランスミッションゲートＴＧ（図２）のトランジスターである。
トランジスターＱＰ２３及びＱＰ２４は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ２１及びＱＰ２２との間にそれぞれ接続されて、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。トランジスターＱＮ７は、トランジスターＱＮ２のソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有し、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。従って、制御信号ＲＤがハイレベルに活性化されているときに、トランジスターＱＮ２は、トランジスターＱＮ１に流れる電流ＩＲ３に比例するリファレンス電流ＩＲを生成する。
トランジスターＱＮ８は、トランジスターＱＰ２２のドレインに接続されたドレインと、メモリーセルＭＣのトランジスターのドレインに接続されたソースとを有し、メモリーセルＭＣを選択するビット線選択信号ＳＢがハイレベルに活性化されているときにオン状態となる。また、トランジスターＱＮ９は、メモリーセルＭＣのトランジスターのソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有し、駆動電位ＶＷＬに従ってオン状態となる。従って、制御信号ＲＤ及びビット線選択信号ＳＢがハイレベルに活性化されているときに、駆動電位ＶＷＬが印加されるメモリーセルＭＣに、記憶されたデータに応じた電流ＩＭが流れる。
センスアンプ７２は、制御信号ＲＤがハイレベルに活性化されているときに、アドレス信号によって指定されたメモリーセルＭＣに流れる電流ＩＭをリファレンス電流ＩＲと比較することにより、メモリーセルＭＣに記憶されているデータを読み出す。出力回路７２ａは、トランジスターＱＰ２２のドレインとトランジスターＱＮ８のドレインとの接続点の電位に基づいて出力信号ＯＵＴを生成する。
例えば、センスアンプ７２は、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも大きいときに、出力信号ＯＵＴをローレベルにし、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも小さいときに、出力信号ＯＵＴをハイレベルにする。
選択回路８０は、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流ＩＲが生成され、ベリファイモードにおいて、第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるように、第１のリファレンスセルＲ１又は第２のリファレンスセルＲ２の選択状態を設定する。
読み出しモードにおいて、第１のミラー電流のみに基づいてリファレンス電流ＩＲを生成するか、又は、第１のミラー電流及び第２のミラー電流に基づいてリファレンス電流ＩＲを生成するかの設定は、半導体装置の出荷検査時に固定しても良いし、出荷後に変更できるようにしても良い。
以下においては、一例として、第１のリファレンスセルＲ１がイレーズ状態とプログラム状態との中間状態に設定されており、第２のリファレンスセルＲ２がイレーズ状態に設定されているものとする。それにより、リファレンス電流ＩＲを生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流ＩＲの確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。
その場合に、選択回路８０が、ベリファイモードにおいて第２のミラー電流が生成され、読み出しモードにおいて第２のミラー電流が生成されないように、第２のリファレンスセルＲ２と第２のカレントミラー回路ＣＭ２との接続状態又は第２のカレントミラー回路ＣＭ２の接続状態を設定するようにしても良い。それにより、読み出しモードにおいて、中間状態の第１のリファレンスセルＲ１のみを用いてリファレンス電流ＩＲが高速に生成されると共に、温度や電源電圧の変動に対してリファレンス電流ＩＲがメモリーセルＭＣの電流ＩＭと同様に変化するので、第１のリファレンスセルＲ１及び第２のリファレンスセルＲ２の両方を用いる場合よりも動作マージンを大きくすることができる。
あるいは、読み出しモードにおけるリファレンスセルの選択が、メモリー制御回路７０に供給される電源電圧（ＶＤＤ−ＶＳＳ）に基づいて行われても良い。その場合には、電源電圧（ＶＤＤ−ＶＳＳ）が所定の電圧よりも高いときに検出信号ＤＥＴを活性化する電圧検出回路７４が、メモリー制御回路７０に設けられる。
選択制御回路７３は、読み出しモードにおいて、検出信号ＤＥＴが活性化されているときに、第１のミラー電流に基づいてリファレンス電流ＩＲが生成されるように選択回路８０を制御し、検出信号ＤＥＴが活性化されていないときに、第１のミラー電流及び第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるように選択回路８０を制御する。
それにより、電源電圧（ＶＤＤ−ＶＳＳ）が比較的高いときには、第１のリファレンスセルＲ１のみを用いてリファレンス電流ＩＲを高速に生成することができる。一方、電源電圧（ＶＤＤ−ＶＳＳ）が比較的低いときには、中間状態の第１のリファレンスセルＲ１がオン状態になり難いが、第１のリファレンスセルＲ１がオン状態にならなくても第２のリファレンスセルＲ２を用いてリファレンス電流ＩＲを生成することができる。
＜メモリー制御回路３＞
図６は、図１に示すメモリー制御回路の第３の構成例を示す回路図である。第３の構成例においては、複数の第１のリファレンスセル（図６には、一例として、４つの第１のリファレンスセルＲ１ａ〜Ｒ１ｄを示す）が並列接続されており、複数の第２のリファレンスセル（図６には、一例として、２つの第２のリファレンスセルＲ２ａ〜Ｒ２ｂを示す）が並列接続されている。その他の点に関しては、第３の構成例は、第１の構成例と同様でも良い。
第１のリファレンスセルＲ１ａ〜Ｒ１ｄ及び第２のリファレンスセルＲ２ａ〜Ｒ２ｂの各々は、メモリーセルＭＣと同様に、例えば、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターで構成される。第１のリファレンスセルＲ１ａ〜Ｒ１ｄの各々は、イレーズ状態とプログラム状態との中間状態又はプログラム状態に設定されている。一方、第２のリファレンスセルＲ２ａ〜Ｒ２ｂの各々は、イレーズ状態に設定されている。
第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスター及び第２のリファレンスセルＲ２ａ〜Ｒ２ｂのトランジスターは、基準電源電位ＶＳＳが供給されるソースを有し、ドレインにハイレベルの電位が印加されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ１及びＩＲ２をそれぞれ流す。ここで、電流ＩＲ１は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流の合計値を表しており、電流ＩＲ２は、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流の合計値を表している。
リファレンス電流設定回路７１において、トランジスターＱＰ１及びＱＰ２で構成される第１のカレントミラー回路ＣＭ１は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄの選択状態において、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１に比例する第１のミラー電流を生成する。
また、トランジスターＱＰ３及びＱＰ４で構成される第２のカレントミラー回路ＣＭ２は、第２のリファレンスセルＲ２ａ〜Ｒ２ｂの選択状態において、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流ＩＲ２に比例する第２のミラー電流を生成する。
第１のミラー電流又は第２のミラー電流は、電流ＩＲ３としてトランジスターＱＮ１に流れる。トランジスターＱＮ１及びＱＮ２で構成される第３のカレントミラー回路ＣＭ３は、電流ＩＲ３に比例するリファレンス電流ＩＲを生成する。センスアンプ７２は、メモリーセルＭＣに流れる電流ＩＭをリファレンス電流ＩＲと比較することにより、メモリーセルＭＣに記憶されているデータを読み出す。
選択回路７１ａは、選択制御回路７３の制御の下で、第１のリファレンスセルＲ１ａ〜Ｒ１ｄ又は第２のリファレンスセルＲ２ａ〜Ｒ２ｂの選択状態を設定する。それにより、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流ＩＲが生成され、ベリファイモードにおいて、第２のミラー電流に基づいてリファレンス電流ＩＲが生成される。
４つの第１のリファレンスセルＲ１ａ〜Ｒ１ｄを設けることにより、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１は４倍になる。また、２つの第２のリファレンスセルＲ２ａ〜Ｒ２ｂを設けることにより、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流ＩＲ２は２倍になる。それに応じて、第１のカレントミラー回路ＣＭ１〜第３のカレントミラー回路ＣＭ３の内のいずれかのミラー比を調節することにより、リファレンス電流ＩＲの電流値が適切に設定される。
同時に読み出されるデータのビット数が多い場合には、リファレンスセルに流れる電流に対応した電流を生成するカレントミラー回路が多数のセンスアンプに接続されると共に、配線長も長くなるので、カレントミラー回路の負荷容量が大きくなってリファレンス電流の確定に時間を要してしまう。特に、閾値電圧が高いプログラム状態のリファレンスセルは、電流供給能力が低いので問題となる。
そこで、第３の構成例によれば、複数の第１のリファレンスセルを設けることにより、リファレンス電流ＩＲを生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流ＩＲの確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。また、複数の第１のリファレンスセル又は複数の第２のリファレンスセルを設けることにより、プロセスばらつきによるリファレンスセルの閾値電圧のばらつきの影響を低減することができる。
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について、図７を参照しながら説明する。
図７は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図７に示すように、電子機器１００は、本発明の一実施形態に係る不揮発性記憶装置１１０と、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでいる。図７に示す構成要素の内の少なくとも一部が半導体装置（ＩＣ）に内蔵されても良い。なお、図７に示す構成要素の一部を省略又は変更しても良いし、あるいは、図７に示す構成要素に他の構成要素を付加しても良い。
不揮発性記憶装置１１０は、各種のデータ等を記憶する。ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、不揮発性記憶装置１１０から読み出されたデータを用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に供給する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の演算処理や制御処理を行うためのプログラムを記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０等から読み出されたプログラム、不揮発性記憶装置１１０から読み出されたデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。
通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される表示信号に基づいて各種の画像を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて各種の音声を出力する。
電子機器１００は、例えば、ＧＰＳ等を用いた位置測定機能、体動センサー等を用いた体動検出機能、脈波センサー等を用いた身体情報取得機能、又は、計時機能等を有し、ユーザーの手首等に装着されるリスト機器であっても良い。
その他、電子機器１００としては、例えば、スポーツウォッチや置時計等の時計、タイマー、携帯電話機や携帯情報端末等の携帯機器、オーディオ機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
本実施形態によれば、不揮発性記憶装置１１０において閾値電圧が高いプログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定できる半導体装置又は電子機器を提供することができる。それにより、例えば、不揮発性記憶装置１１０にプログラムを記憶させて、ＲＯＭ１４０を省略することもできる。
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。
１０…メモリーセルアレイ、２０…電源回路、３０…ワード線昇圧回路、４０…ワード線駆動回路、４１…ワード線ドライバー、４２…ＮチャネルＭＯＳトランジスター、４３…インバーター、５０…ソース線駆動回路、５１…ソース線ドライバー、５２…インバーター、６０…スイッチ回路、７０…メモリー制御回路、７１…リファレンス電流設定回路、７１ａ、８０…選択回路、７１ｂ…インバーター、７２…センスアンプ、７２ａ…出力回路、７３…選択制御回路、７４…電圧検出回路、８１…インバーター、８２、８４…ＡＮＤ回路、８３…ＮＡＮＤ回路、１００…電子機器、１１０…不揮発性記憶装置、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、ＷＬ０〜ＷＬｍ…ワード線、ＳＬ０〜ＳＬｍ…ソース線、ＢＬ０〜ＢＬｎ…ビット線、ＴＧ…トランスミッションゲート、ＭＣ…メモリーセル、Ｒ１、Ｒ１ａ〜Ｒ１ｄ…第１のリファレンスセル、Ｒ２、Ｒ２ａ〜Ｒ２ｂ…第２のリファレンスセル、ＣＭ１…第１のカレントミラー回路、ＣＭ２…第２のカレントミラー回路、ＣＭ３…第３のカレントミラー回路、Ｑ０〜Ｑｎ、ＱＮ１〜ＱＮ２２…ＮチャネルＭＯＳトランジスター、ＱＰ１〜ＱＰ５３…ＰチャネルＭＯＳトランジスター

Claims (11)

  1. イレーズ状態とプログラム状態との中間状態又はプログラム状態の第１のリファレンスセルと、
    イレーズ状態の第２のリファレンスセルと、
    前記第１のリファレンスセルの選択状態において、前記第１のリファレンスセルに流れる電流に比例する第１のミラー電流を生成する第１のカレントミラー回路と、
    前記第２のリファレンスセルの選択状態において、前記第２のリファレンスセルに流れる電流に比例する第２のミラー電流を生成する第２のカレントミラー回路と、
    メモリーセルに流れる電流をリファレンス電流と比較することにより、前記メモリーセルに記憶されているデータを読み出すセンスアンプと、
    読み出しモードにおいて、少なくとも前記第１のミラー電流に基づいて前記リファレンス電流が生成され、ベリファイモードにおいて、前記第２のミラー電流に基づいて前記リファレンス電流が生成されるように、前記第１のリファレンスセル又は前記第２のリファレンスセルの選択状態を設定する選択回路と、
    を備える不揮発性記憶装置。
  2. 前記選択回路が、読み出しモードにおいて前記第１のミラー電流が生成され、ベリファイモードにおいて前記第１のミラー電流が生成されないように、前記第１のリファレンスセルと前記第１のカレントミラー回路との接続状態又は前記第１のカレントミラー回路の接続状態を設定する、請求項１記載の不揮発性記憶装置。
  3. 読み出しモードにおいて、前記第１のミラー電流及び前記第２のミラー電流に基づいて前記リファレンス電流が生成される、請求項１又は２記載の不揮発性記憶装置。
  4. 前記第１のリファレンスセルが、イレーズ状態とプログラム状態との中間状態に設定されている、請求項１又は２記載の不揮発性記憶装置。
  5. 前記選択回路が、ベリファイモードにおいて前記第２のミラー電流が生成され、読み出しモードにおいて前記第２のミラー電流が生成されないように、前記第２のリファレンスセルと前記第２のカレントミラー回路との接続状態又は前記第２のカレントミラー回路の接続状態を設定する、請求項４記載の不揮発性記憶装置。
  6. 電源電圧が所定の電圧よりも高いときに検出信号を活性化する電圧検出回路と、
    読み出しモードにおいて、前記検出信号が活性化されているときに、前記第１のミラー電流に基づいて前記リファレンス電流が生成されるように前記選択回路を制御し、前記検出信号が活性化されていないときに、前記第１のミラー電流及び前記第２のミラー電流に基づいて前記リファレンス電流が生成されるように前記選択回路を制御する選択制御回路と、
    をさらに備える、請求項４記載の不揮発性記憶装置。
  7. 前記第２のカレントミラー回路が、ミラー比を変更できるように構成されている、請求項１〜６のいずれか１項記載の不揮発性記憶装置。
  8. 前記第１のカレントミラー回路及び前記第２のカレントミラー回路に接続されて、前記第１のミラー電流、前記第２のミラー電流、又は、前記第１のミラー電流及び前記第２のミラー電流が流れる第１のトランジスターをさらに備え、
    前記センスアンプが、前記第１のトランジスターと共に第３のカレントミラー回路を構成する第２のトランジスターを含み、前記第２のトランジスターが、前記第１のトランジスターに流れる電流に比例する前記リファレンス電流を生成する、請求項１〜７のいずれか１項記載の不揮発性記憶装置。
  9. 前記第３のカレントミラー回路が、前記第１のミラー電流に基づいて、前記第１のリファレンスセルに流れる電流と略同じ大きさの電流を生成し、前記第２のミラー電流に基づいて、前記第２のリファレンスセルに流れる電流のβ倍（０＜β＜１）の電流を生成する、請求項８記載の不揮発性記憶装置。
  10. 請求項１〜９のいずれか１項記載の不揮発性記憶装置を備える半導体装置。
  11. 請求項１〜９のいずれか１項記載の不揮発性記憶装置を備える電子機器。
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