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JP2018186129A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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洋太郎 後藤
神野　健
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健 神野
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Fumitoshi Takahashi
史年 高橋
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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、転送トランジスタＴＸとフォトダイオードＰＤとを有し、フォトダイオードＰＤは、画素間分離領域であるｐ型半導体領域ＰＷ１に囲まれたｎ型半導体領域ＮＷ１、ｎ＋型半導体領域ＮＷ２およびｐ型半導体領域ＰＷ２を有する。ｎ＋型半導体領域ＮＷ２は、半導体基板１Ｓの主面１Ｓａ側に形成され、ｎ型半導体領域ＮＷ１はｐ型半導体領域ＰＷ２を介して、ｎ＋型半導体領域ＮＷ２の下部に形成されている。そして、転送トランジスタＴＸのチャネル長方向（Ｘ）において、ｎ型半導体領域ＮＷ１内に、ｎ型半導体領域ＮＷ１の不純物濃度よりも低濃度のｎ−−型半導体領域ＮＷ３を配置し、フォトダイオードＰＤに蓄積された電荷の転送効率を向上させる。【選択図】図５

Description

本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
デジタルカメラなどに用いられる固体撮像素子（以下、単に撮像素子とも称する）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。このＣＭＯＳイメージセンサは、マトリクス状に配列され、光をそれぞれ検出する複数の画素を有している。また、これらの複数の画素の各々の内部には、光を検出して電荷を発生させるフォトダイオードなどの光電変換素子が形成されている。フォトダイオードは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域、すなわち半導体領域より構成される。
特開２０１６−１１１０８２号公報（特許文献１）には、フォトダイオードの容量（飽和電子数）を増加させるために、複数のｐ型半導体領域とｎ型半導体領域とを交互に櫛歯状に配置した構造が開示されている。
特開２０１６−１１１０８２号公報
このようなＣＭＯＳイメージセンサを備えた半導体装置におけるフォトダイオードとして、ｐ型半導体基板（または、ｐ型ウェル）内に、深く、かつ、広くｎ型半導体領域を形成したものが考えられる。これにより、裏面照射型のイメージセンサにおいて、半導体基板の裏面から近い部分（半導体基板の主面から遠く離れた部分）に入射光が入射される場合でも、フォトダイオードで入射光が吸収されて光電変換により電子が発生する効率、いわゆる内部量子効率を増加させることができる。さらに、フォトダイオードの容量（飽和電子数）を大きくすることができる。しかし、ｐ型半導体基板内にｎ型半導体領域が深く、かつ、広く形成されているため、電荷転送効率を増加させることができず、光電変換素子を備えた半導体装置の性能が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、転送トランジスタとフォトダイオードとを有し、フォトダイオードは、画素間分離領域であるｐ型半導体領域に囲まれたｎ−型半導体領域、ｎ＋型半導体領域およびｐ型半導体領域を有する。ｎ＋型半導体領域は、半導体基板の主面側に形成され、ｎ−型半導体領域は、ｐ型半導体領域を介して、ｎ＋型半導体領域の下部に形成されている。そして、転送トランジスタのチャネル長方向において、ｎ−型半導体領域内には、ｎ−−型半導体領域が配置されており、ｎ−−型半導体領域の不純物濃度は、ｎ−型半導体領域の不純物濃度よりも低い。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態の半導体装置の構成例を示す回路ブロック図である。 画素の構成例を示す回路図である。 実施の形態の半導体装置の構成を示す平面図である。 実施の形態の半導体装置の構成を示す平面図である。 図４のＸ１−Ｘ１に沿う断面図である。 実施の形態の半導体装置の電荷転送時のポテンシャル構造図である。 実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 変形例１の半導体装置の構成を示す断面図である。 比較例の半導体装置の構成を示す断面図である。 比較例の半導体装置の電荷転送時のポテンシャル構造図である。 変形例２の半導体装置の構成を示す平面図である。 図２３のＸ２−Ｘ２に沿う断面図である。 変形例３の半導体装置の構成を示す断面図である。 関連技術の半導体装置の構成を示す断面図である。 関連技術の半導体装置の電荷転送時のポテンシャル構造図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
また、ｐ型半導体領域の不純物濃度とは、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度であり、ｎ型半導体領域の不純物濃度とは、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度である。
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の構造および製造工程について詳細に説明する。本実施の形態では、半導体装置が、裏面照射型のＣＭＯＳイメージセンサを備えている例について説明する。
本実施の形態は、本出願人の先願（特願２０１５−２５６５９９）である関連技術の改良に関するものである。従って、関連技術は、本実施の形態の一部である。
＜関連技術の説明＞
図２６は、関連技術の半導体装置の構成を示す断面図である。図２７は、関連技術の半導体装置の電荷転送時のポテンシャル構造図である。つまり、転送トランジスタＴＸがターンオンした後のフォトダイオードＰＤの空乏領域と静電電位との分布を示す図面である。
図２６に示すように、画素ＰＵは、光電変換素子としてのフォトダイオードＰＤと、フォトダイオードＰＤに蓄積された電荷をフォローティングディフュージョンＦＤに転送する転送トランジスタＴＸとを有する。そして、画素ＰＵは、ｐ型半導体領域（画素間分離領域、ｐ型ウェル）ＰＷ１と、ｎ型半導体領域（ｎ−型半導体領域）ＮＷ１と、ｐ型半導体領域（ｐ−型半導体領域）ＰＷ２と、ｎ型半導体領域ＮＷ２と、ゲート電極Ｇｔと、ｎ型半導体領域（ｎ＋型半導体領域、ｎ型の高濃度半導体領域）ＮＲと、を有する。
フォトダイオードＰＤは、ｐ型半導体領域ＰＷ１と、ｎ型半導体領域ＮＷ２とｐ型半導体領域ＰＷ２とｎ型半導体領域ＮＷ１とからなる。半導体基板１Ｓの主面１Ｓａ側には、ｎ型半導体領域ＮＷ２が配置され、その下部にはｐ型半導体領域ＰＷ２を介してｎ型半導体領域ＮＷ１が配置されｎ型半導体領域ＮＷ１は、半導体基板１Ｓの裏面１Ｓｂ側に向かって深く延在している。
ｎ型半導体領域ＮＷ１が、半導体基板１Ｓの厚さ方向に厚く形成されていることで、主面１Ｓａに近い部分に入射光が入射される場合および裏面１Ｓｂに近い部分に入射光が入射される場合でも、前述の内部量子効率を確保することができるという特徴が有る。
また、ｎ型半導体領域ＮＷ２の下にｐ型半導体領域ＰＷ２を介してｎ型半導体領域ＮＷ１が配置しｐ型半導体領域ＰＷ２の不純物濃度を、ｐ型半導体領域ＰＷ１の不純物濃度よりも低くしているため、ｎ型半導体領域ＮＷ２からフローティングディフュージョンＦＤへの電荷転送効率が増加するという特徴が有る。
仮に、図２６のｐ型半導体領域ＰＷ２がなく、比較的不純物濃度の低いｎ型半導体領域ＮＷ１が、比較的不純物濃度の高いｎ型半導体領域ＮＷ２に直接接触している場合、ｎ型半導体領域ＮＷ２における深さ方向のポテンシャルエネルギー分布が、変調される。そのため、深さ方向において、ポテンシャルエネルギーが最も低くなる位置が、ｎ型半導体領域ＮＷ１が形成されない場合に比べて、深くなり、かつ、ポテンシャルエネルギー自体も低くなる。従ってｎ型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２に直接接触している例ではｎ型半導体領域ＮＷ１が形成されない例に比べ、ｎ型半導体領域ＮＷ２からフローティングディフュージョンＦＤへの電荷転送効率が減少する。
また、仮に、ｎ型半導体領域ＮＷ２の下に、比較的不純物濃度の高いｐ型半導体領域ＰＷ１を介してｎ型半導体領域ＮＷ１が配置された場合、深さ方向のポテンシャルエネルギー分布は、ｐ型半導体領域ＰＷ１内であってｎ型半導体領域ＮＷ１およびＮＷ２の間の部分に高いポテンシャル障壁を有する。そのため、転送トランジスタＴＸがターンオンしてもｎ型半導体領域ＮＷ１中の電荷をｎ型半導体領域ＮＷ１中に移動させることができずｎ型半導体領域ＮＷ１中に電荷が残ることとなる。
これに対し、上記関連技術の半導体装置では、ｎ型半導体領域ＮＷ２の下に、比較的不純物濃度の低いｐ型半導体領域ＰＷ２を介してｎ型半導体領域ＮＷ１を配置したことで、ｐ型半導体領域ＰＷ２とｎ型半導体領域ＮＷ１との間のポテンシャル障壁の高さを低減する（低くする）ことができる。またｎ型半導体領域ＮＷ１の下にｎ型半導体領域ＮＷ２を直接接触させた例に比べ、深さ方向において、ポテンシャルエネルギーが最も低くなる位置を浅くできる。従ってｎ型半導体領域ＮＷ１およびＮＷ２からフローティングディフュージョンＦＤへの電荷転送効率が向上する。
本願発明者は、上記関連技術の半導体装置において、感度向上の為に、例えば、転送トランジスタＴＸのゲート長方向（図２６のＸ方向）のｎ型半導体領域ＮＷ１の幅（言い換えると、平面視のおける面積）の拡張またはｎ型半導体領域ＮＷ１の高濃度化を検討した。しかしながら、転送トランジスタＴＸがターンオンした際にｎ型半導体領域ＮＷ１を完全に空乏化する空乏化電位が上昇し、ｎ型半導体領域ＮＷ１の中央部のポテンシャルエネルギーが低下する。そのためｎ型半導体領域ＮＷ１に蓄積した電荷を、フローティングディフュージョンＦＤへ転送する電荷転送効率が低下するという課題が、本願発明者の検討により確認された。図２７は、関連技術の半導体装置の電荷転送時のポテンシャル構造図であるが、ｎ型半導体領域ＮＷ１の幅の拡張した際のポテンシャル構造図である。図２７に示すように、フォトダイオードＰＤの深部においてポテンシャルエネルギーが局所的に深く（低く）なり、結果として、フォトダイオードＰＤの下部と上部との間に障壁が発生するためｎ型半導体領域ＮＷ１に蓄積した電荷を、ｎ型半導体領域ＮＷ２またはフォローティングディフュージョンＦＤへ転送できず、上記の電荷転送効率が低下する。
本実施の形態はｎ型半導体領域ＮＷ１の幅の拡張または高濃度化をした半導体装置において、電荷転送効率を低下させない（または、向上させる）技術を提供するものであり、例えば、ｎ型半導体領域ＮＷ１内にｎ型半導体領域ＮＷ１の不純物濃度よりも低濃度のｎ型半導体領域ＮＷ３を設けるものである。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状に配置された４行４列の１６個の画素を示すが、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路１０２や水平走査回路１０５などの駆動回路が配置されている。すなわち、本実施の形態の半導体装置は、画素ＰＵがアレイ状に複数配置された画素アレイを有する。
各画素ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路１０２と接続され、出力線ＯＬはそれぞれ列回路１０３と接続されている。列回路１０３はスイッチＳｗを介して出力アンプ１０４と接続されている。各スイッチＳｗは水平走査回路１０５と接続され、水平走査回路１０５により制御される。
例えば、垂直走査回路１０２および水平走査回路１０５により選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプ１０４を介して出力される。
画素ＰＵは、例えば、図２に示すように、フォトダイオードＰＤと、４つのＭＯＳＦＥＴとを備えている。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。なお、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態として、種々の変形例を用いることが可能である。そして、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と示されることもある。さらに、ＦＥＴ（Field Effect Transistor）は、電界効果トランジスタの略である。
なお、図１に示す例では、２行２列の４個の画素ＰＵをそれぞれ含む複数の画素群がアレイ状に配置されており、複数の画素群の各々は、１個の赤（Ｒ）の画素ＰＵ、２個の緑（Ｇ）の画素ＰＵ、および、１個の青（Ｂ）の画素ＰＵを含む。このように１個の赤（Ｒ）の画素ＰＵ、２個の緑（Ｇ）の画素ＰＵ、および、１個の青（Ｂ）の画素ＰＵを含む４個の画素ＰＵが２行２列に配列されたものを、ベイヤ（Bayer）配列と称する。
図２に示す回路例においては、画素ＰＵにおいて、接地電位ＧＮＤとノードｎ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線の電位である。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。そして、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
フォトダイオードＰＤは、光電変換により電荷を生成する。転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。増幅トランジスタＡＭＩは、転送トランジスタＴＸにより転送された電荷に応じて信号を増幅する。選択トランジスタＳＥＬは、フォトダイオードＰＤおよび転送トランジスタＴＸが含まれた画素ＰＵを選択する。言い換えれば、選択トランジスタＳＥＬは、増幅トランジスタＡＭＩを選択する。リセットトランジスタＲＳＴは、フォトダイオードＰＤの電荷を消去する。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げてＨレベルとし、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器の例えばメカニカルシャッターなどのシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。言い換えれば、フォトダイオードＰＤは、入射光を受光して電荷に変換する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げてＬレベルとし、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げてＨレベルとし、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードｎ１側の端部（後述する図３に示すフローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの信号、すなわち電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この信号の値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの信号、すなわち電位が、電気信号（受光信号）となり、図１に示す列回路１０３およびスイッチＳｗを介して出力アンプ１０４から出力信号として読み出される。
図３は、本実施の形態の半導体装置の構成を示す平面図である。
図３に示すように、本実施の形態の半導体装置の画素ＰＵは、フォトダイオードＰＤと転送トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有する。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位ＧＮＤ（図２参照）と接続されているプラグＰｇが配置されている活性領域ＡｃＧとを有する。
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグＰｒ１およびＰｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置されている。また、平面視において、ゲート電極Ｇｔの両側のうちの他方には、電荷蓄積部または浮遊拡散層としての機能を有する、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域、すなわち半導体領域より構成される。また、フローティングディフュージョンＦＤは、例えば、ｎ型の不純物領域、すなわち半導体領域で構成される。このフローティングディフュージョンＦＤ上には、プラグＰｆｄが配置されている。
なお、本願明細書では、平面視において、とは、半導体基板１Ｓの主面１Ｓａ（後述する図５参照）に垂直な方向から視た場合を意味する。
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグＰａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグＰｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
活性領域ＡｃＧの上部にはプラグＰｇが配置されている。このプラグＰｇは、接地電位ＧＮＤ（図２参照）と接続される。よって、活性領域ＡｃＧは、半導体基板のウェル領域に、接地電位ＧＮＤを印加するための給電領域である。
上記プラグＰｒ１、プラグＰｒ２、プラグＰｇ、プラグＰｆｄ、プラグＰａおよびプラグＰｓを、複数の配線層（例えば、後述する図５に示す配線Ｍ１〜Ｍ３）により接続する。また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓのそれぞれの上のプラグＰｒｇ、プラグＰｔｇ、プラグＰａｇおよびプラグＰｓｇを、複数の配線層（例えば、後述する図５に示す配線Ｍ１〜Ｍ３）により接続する。これにより、図１に示す回路を構成することができる。
なお、画素領域１Ａ（図１参照）の周辺には、周辺回路領域（図示は省略）が設けられていてもよく、周辺回路領域には、ロジックトランジスタが配置されていてもよい。ロジックトランジスタは、電子をキャリアとするＮ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）および正孔をキャリアとするＰ型ＭＯＳＦＥＴで構成されている。周辺回路領域では、活性領域に、ゲート電極が配置され、ゲート電極の両側であって、当該活性領域の内部には、ソース・ドレイン領域が形成されている。また、ソース・ドレイン領域上には、プラグが配置されている。
＜画素領域の素子構造＞
次いで、画素領域の素子構造を説明する。図４は、本実施の形態の半導体装置の構成を示す平面図である。図５は、図４のＸ１−Ｘ１に沿う断面図である。なお、図４および図５は、画素領域１Ａ（図１参照）の素子構造を、図示している。なお、図５では、フォトダイオードＰＤおよび転送トランジスタＴＸの構成を示している。
図５に示すように、本実施の形態の半導体装置は、半導体基板１Ｓと、半導体基板１Ｓの主面１Ｓａ側の一部の領域に形成された半導体領域である活性領域ＡｃＴＰと、を有する。画素ＰＵの一部である活性領域ＡｃＴＰには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。すなわち、本実施の形態の半導体装置は、画素ＰＵを有し、画素ＰＵは、光電変換素子としてのフォトダイオードＰＤを有する。
また、画素ＰＵは、ｐ型半導体領域（画素間分離領域、ｐ型ウェル）ＰＷ１と、ｎ型半導体領域（ｎ−型半導体領域）ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｎ型半導体領域（ｎ−−型半導体領域）ＮＷ３と、ｐ型半導体領域（ｐ−型半導体領域）ＰＷ２と、ゲート電極Ｇｔと、ｎ型半導体領域（ｎ＋型半導体領域、ｎ型の高濃度半導体領域）ＮＲと、を有する。なお、図５は、半導体基板１Ｓの裏面１Ｓｂを研磨して、半導体基板１Ｓを薄くした状態を示している。
図５に示すように、半導体基板１Ｓの主面１Ｓａ側の一部の領域である活性領域ＡｃＴＰには、ｐ型半導体領域ＰＷ１ｎ型半導体領域ＮＷ１ｐ型半導体領域ＰＷ２、ｎ型半導体領域ＮＷ２およびｎ型半導体領域ＮＷ３を含むフォトダイオードＰＤと、転送トランジスタＴＸとが形成されている。
半導体基板１Ｓは、例えばボロン（Ｂ）などのｐ型の不純物（アクセプタ）を含有する単結晶シリコンである。活性領域ＡｃＴＰの外周には素子分離領域ＩＲが配置されている。このように、素子分離領域ＩＲで囲まれた領域が、活性領域ＡｃＴＰ等の活性領域となる。
活性領域ＡｃＴＰには、例えばホウ素（Ｂ）などのｐ型の不純物が導入された半導体領域としてのｐ型半導体領域ＰＷ１が形成されている。ｐ型半導体領域ＰＷ１は、半導体基板１Ｓの主面１Ｓａから裏面１Ｓｂに亘って形成、すなわち配置されている。ｐ型半導体領域ＰＷ１の導電型はｐ型である。ｐ型半導体領域ＰＷ１は、隣接する画素ＰＵのフォトダイオードＰＤを分離する領域であり、具体的には、隣接する画素ＰＵのｎ型半導体領域ＮＷ１およびＮＷ２を電気的に分離している。
ｐ型半導体領域ＰＷ１に囲まれた領域には、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体領域ＮＷ１が、主面１Ｓａから離れ、裏面１Ｓｂに達するように形成されている。すなわちｎ型半導体領域ＮＷ１は、その全周をｐ型半導体領域ＰＷ１で囲まれている。ｎ型半導体領域ＮＷ１の導電型はｎ型である。具体的には、ｎ型半導体領域ＮＷ１における不純物濃度を、例えば５×１０１５〜５×１０１６ｃｍ−３程度とすることができる。
なお、導電型がｐ型であるとは、その半導体における多数キャリアが正孔であることを意味し、導電型がｎ型であるとは、その半導体における多数キャリアが電子であることを意味する。
ｐ型半導体領域ＰＷ１のうち平面視においてｎ型半導体領域ＮＷ１よりも第１の側（図５中右側）に位置する部分上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｔが形成、すなわち配置されている。ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜からなり、ゲート電極Ｇｔは、例えば多結晶シリコン膜（ポリシリコン膜）からなる。
ｎ型半導体領域ＮＷ１と主面１Ｓａとの間には、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体領域ＮＷ２が形成されている。すなわち、ｎ型半導体領域ＮＷ２は、平面視にて、ｐ型半導体領域ＰＷ１に周囲を囲まれ、かつ、ｎ型半導体領域ＮＷ１よりも主面１Ｓａ側に配置されている。ｎ型半導体領域ＮＷ２の導電型はｎ型である。具体的には、ｎ型半導体領域ＮＷ２における不純物濃度を、例えば５×１０１６〜５×１０１７ｃｍ−３程度とすることができる。
ｎ型半導体領域ＮＷ１の不純物濃度は、ｎ型半導体領域ＮＷ２の不純物濃度よりも低い。これにより、ｎ型半導体領域ＮＷ１を容易に空乏化させることができる。
ｎ型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間にはｐ型半導体領域ＰＷ２が形成されている。ｐ型半導体領域ＰＷ２の導電型はｐ型である。ｐ型半導体領域ＰＷ２の下端（裏面１Ｓｂ側の端部）は、ｎ型半導体領域ＮＷ１と接触し、ｐ型半導体領域ＰＷ２の上端（主面１Ｓａ側の端部）は、ｎ型半導体領域ＮＷ２と接触している。
ｐ型半導体領域ＰＷ２における不純物濃度は、ｐ型半導体領域ＰＷ１における不純物濃度よりも低い。これにより、ｐ型半導体領域ＰＷ１を空乏化しにくくし、ｐ型半導体領域ＰＷ２を空乏化しやすくすることができる。また、前述したように、ｎ型半導体領域ＮＷ１における不純物濃度がｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低いため、深さ方向において、ｐ型半導体領域ＰＷ２からｎ型半導体領域ＮＷ１にかけて連続的に空乏化させることができる。
具体的には、ｐ型半導体領域ＰＷ１における不純物濃度を、例えば１×１０１６〜１×１０１７ｃｍ−３程度とし、ｐ型半導体領域ＰＷ２における不純物濃度を、例えば１×１０１５〜１×１０１６ｃｍ−３程度とすることができる。
平面視においてゲート電極Ｇｔを挟んでｎ型半導体領域ＮＷ１の反対側に位置する部分には、例えば、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体領域ＮＲが形成、すなわち配置されている。ｎ型半導体領域ＮＲにおけるｎ型の不純物濃度は、ｎ型半導体領域ＮＷ２におけるｎ型の不純物濃度よりも高い。
ｎ型半導体領域ＮＷ１の内部には、ｎ型半導体領域ＮＷ３が形成、すなわち配置されている。ｎ型半導体領域ＮＷ３の不純物濃度は、ｎ型半導体領域ＮＷ１の不純物濃度よりも低く、例えば、１×１０１４〜１×１０１５ｃｍ−３程度とすることができる。ｎ型半導体領域ＮＷ３は、転送トランジスタＴＸのゲート長方向（図５のＸ方向）において、ｎ型半導体領域ＮＷ１の中央部に配置されｓている。そして、図４に示すように、図４のＸ方向（言い換えると、転送トランジスタＴＸのゲート長方向）およびＹ方向（言い換えると、転送トランジスタＴＸのゲート幅方向）において、ｎ型半導体領域ＮＷ１の中央部に配置されている。
ｐ型半導体領域ＰＷ１と、ｎ型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｎ型半導体領域ＮＷ３と、ｐ型半導体領域ＰＷ２とにより、フォトダイオードＰＤが形成されている。図４および図５に示すように、Ｘ方向において、フォトダイオードＰＤは、ゲート電極Ｇｔに対して、ｎ型半導体領域ＮＲの反対側に形成されている。そして、ゲート電極Ｇｔと、ｎ型半導体領域ＮＲとにより、フォトダイオードＰＤで生成された電荷を転送する転送トランジスタＴＸが形成されている。すなわち、ゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極である。また、ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域であり、電荷蓄積部または浮遊拡散層としての機能を有するフローティングディフュージョンＦＤとしての半導体領域でもある。
ｎ型半導体領域ＮＷ２の主面１Ｓａ側には、ｐ型半導体領域（ｐ＋型半導体領域）ＰＲが形成されていてもよい。ｐ型半導体領域ＰＲにおける不純物濃度は、ｐ型半導体領域ＰＷ１における不純物濃度よりも高い。このｐ型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷ２の表面に、正孔を多数キャリアとするｐ型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。ｐ型半導体領域ＰＲの不純物濃度は、例えば、１×１０１８〜１×１０１９ｃｍ−３程度とすることができる。
このとき、ｐ型半導体領域ＰＷ１と、ｎ型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｎ型半導体領域ＮＷ３と、ｐ型半導体領域ＰＷ２と、ｐ型半導体領域ＰＲとにより、フォトダイオードＰＤが形成されている。
なお、図示は省略するが、活性領域ＡｃＴＰを囲むように、ｐ＋型半導体領域が形成されていてもよい。ｐ＋型半導体領域は、例えば素子分離領域ＩＲ下に位置する部分に形成することができる。ｐ＋型半導体領域におけるｐ型の不純物濃度は、ｐ型半導体領域ＰＷ１の不純物濃度よりも高い。これにより、ある画素ＰＵに入射光が入射されて光電変換により発生した電荷が、その画素ＰＵと隣り合う別の画素ＰＵの転送トランジスタＴＸにより転送されること、すなわち隣り合う画素ＰＵ同士のクロストークを抑制することができる。
図６は、本実施の形態の半導体装置の電荷転送時のポテンシャル構造図である。図６に示すように、フォトダイオードＰＤの深部（図５の裏面１Ｓｂ側）からポテンシャルエネルギーのなだらかな傾斜を有しており、電荷転送効率が向上していることが確認できた。言い換えると、フォトダイオードＰＤのｎ型半導体領域ＮＷ１内の電荷転送残りは発生しなくなった。
つまり、ｎ型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に、ｐ型半導体領域ＰＷ１よりも不純物濃度の低い不純物濃度を有するｐ型半導体領域ＰＷ２を設け、ｎ型半導体領域ＮＷ１内に、ｎ型半導体領域ＮＷ１の不純物濃度よりも低い不純物濃を有するｎ型半導体領域ＮＷ３を設けた。この構成により、図６に示すように、Ｘ方向およびＺ方向において、なだらかなポテンシャルエネルギー分布が得られる。従って、電荷転送効率を向上することができる。また、前述の関連技術に対し、ｎ型半導体領域ＮＷ１の空乏化電位を低減できるため、電荷転送効率を向上することができる。
また、ｎ型半導体領域ＮＷ１の幅（言い換えると、平面視のおける面積）を拡張したことにより、フォトダイオードＰＤの感度を向上することができる。
なお、図５のＸ方向およびＹ方向において、ｎ型半導体領域ＮＷ１内に複数のｎ型半導体領域ＮＷ３を形成しても良い。
＜半導体装置の製造方法＞
次いで、本実施の形態の半導体装置の製造方法について説明する。図７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図８〜図１９は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、図８〜図１９の各断面図は、図５の断面図に対応している。なお、図８〜図１８においても、図５と同様に、半導体基板１Ｓの裏面１Ｓｂを研磨して、半導体基板１Ｓを薄くした状態を示している。
まず、図８に示すように、半導体基板１Ｓを用意する（図７のステップＳ１）。このステップＳ１では、半導体基板１Ｓとして、例えばボロン（Ｂ）などのｐ型の不純物を含有したｐ型の単結晶シリコン基板を準備する。
次いで、半導体基板１Ｓの主面１Ｓａに素子分離領域ＩＲを形成する。素子分離領域ＩＲは、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材からなる。例えば、窒化シリコン（ＳｉＮ）膜をマスクとして半導体基板１Ｓをエッチングすることにより、半導体基板１Ｓのうち、活性領域ＡｃＴＰ等の活性領域となる領域を囲むように、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン（ＳｉＯ２）膜などの絶縁膜を埋め込むことにより、素子分離領域ＩＲを形成する。このような素子分離方法をＳＴＩ（Shallow Trench Isolation）法という。この素子分離領域ＩＲにより活性領域ＡｃＴＰ等の活性領域が区画、すなわち形成される。
なお、ＳＴＩ法に代えてＬＯＣＯＳ（Local oxidation of silicon）法を用いて素子分離領域を形成してもよい。この場合、素子分離領域は、熱酸化膜からなる。例えば、半導体基板１Ｓのうち、活性領域ＡｃＴＰおよびＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆い、熱酸化することにより、半導体基板１Ｓの主面１Ｓａに酸化シリコン膜等の絶縁部材からなる素子分離領域を形成する。
また、図示は省略するが、半導体基板１Ｓのうち、活性領域ＡｃＴＰ等の活性領域となる領域を囲むように、分離溝を形成した後、酸化シリコン（ＳｉＯ２）膜などの絶縁膜を埋め込む前に、分離溝の底部に露出した部分に、例えばホウ素（Ｂ）などのｐ型の不純物を導入してもよい。これにより、前述したように、素子分離領域ＩＲ下部分で、暗電流の発生を抑制することができる。
次いで、図９に示すように、ｎ型半導体領域ＮＷ１を形成する（図７のステップＳ２）。このステップＳ２では、フォトリソグラフィ技術を用いて、半導体基板１Ｓの主面１Ｓａ上に開口部ＯＰ１を有するフォトレジスト膜Ｒ１を形成し、フォトレジスト膜Ｒ１をイオン注入の際のマスクとして用い、開口部ＯＰ１において、半導体基板１Ｓ内に、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物イオンを注入する。開口部ＯＰ１は、活性領域ＡｃＴＰ内に位置しており、ｎ型半導体領域ＮＷ１は、活性領域ＡｃＴＰ内にに形成される。また、ｎ型半導体領域ＮＷ１は、半導体基板１Ｓの主面１Ｓａから離れた位置から裏面１Ｓｂに達するように形成する。なお、半導体基板１Ｓの裏面１Ｓｂを研磨して、半導体基板１Ｓを薄くする前の段階では、ｎ型半導体領域ＮＷ１の下端（裏面１Ｓｂ側の端部）は、半導体基板１Ｓの裏面１Ｓｂに達しておらず、半導体基板１Ｓの内部に位置している。また、ｎ型半導体領域ＮＷ１の導電型はｎ型であり、半導体基板１Ｓの導電型であるｐ型の反対の導電型である。
前述のように、ｎ型半導体領域ＮＷ１の不純物濃度を、例えば５×１０１５〜５×１０１６ｃｍ−３程度とすることができる。そして、このような不純物濃度を有するｎ型半導体領域ＮＷ１を形成するために、ステップＳ２において、ｎ型の不純物として例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。例えば、不純物としてリン（Ｐ）を注入する場合の注入条件として、注入エネルギーを例えば５００ｋｅＶ〜２．５ＭｅＶ程度とし、ドーズ量を例えば３×１０１１〜１×１０１２ｃｍ−２程度とすることができる。また、注入エネルギーを階段状に減少させながら複数のステップに分けてイオン注入することができる。例えば、第１段階の注入条件として、注入エネルギーを２２００ｋｅＶ、ドーズ量を５×１０１１〜１×１０１２ｃｍ−２程度、第２段階の注入条件として、注入エネルギーを１５００ｋｅＶ、ドーズ量を５×１０１１〜１×１０１２ｃｍ−２程度、第３段階の注入条件として、注入エネルギーを７００ｋｅＶ、ドーズ量を５×１０１１〜１×１０１２ｃｍ−２程度の３回のイオン注入によりｎ型半導体領域ＮＷ１を形成することができる。これにより、ｎ型半導体領域ＮＷ１のうち、裏面１Ｓｂ側から、主面１Ｓａに近い、すなわち浅い部分まで、不純物濃度分布を精度よく制御することができる。
このステップＳ２では、半導体基板１Ｓに、ｎ型の不純物イオンを注入してｎ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｎ型の不純物を活性化させることができる。
次いで、図１０に示すように、ｐ型半導体領域ＰＷ１を形成する（図７のステップＳ３）。前述のステップＳ２と同様に、フォトリソグラフィ技術を用いて、半導体基板１Ｓの主面１Ｓａ上に開口部ＯＰ２を有するフォトレジスト膜Ｒ２を形成する。フォトレジスト膜Ｒ２は、フォトレジスト膜Ｒ１の反転パターンを有し、ｎ型半導体領域ＮＷ１が形成された領域を覆い、それ以外の領域を露出する開口部ＯＰ２を有する。ｐ型半導体領域ＰＷ１は、半導体基板１Ｓの主面１Ｓａから裏面１Ｓｂに達するように連続的に形成する。なお、半導体基板１Ｓの裏面１Ｓｂを研磨して、半導体基板１Ｓを薄くする前の段階では、ｐ型半導体領域ＰＷ１の下端（裏面１Ｓｂ側の端部）は、ｎ型半導体領域ＮＷ１の下端（裏面１Ｓｂ側の端部）と等しいか、または、それよりも深くしておくことが好適である。
前述のように、ｐ型半導体領域ＰＷ１の不純物濃度を、例えば１×１０１６〜１×１０１７ｃｍ−３程度とすることができる。ｐ型半導体領域ＰＷ１を形成するために、ステップＳ３において、不純物をボロン（Ｂ）とし、注入エネルギーを例えば１００ＫｅＶ〜１．５ＭｅＶとし、ドーズ量を例えば３×１０１１〜６×１０１２ｃｍ−２程度とすることができる。また、注入エネルギーを階段状に減少させながら複数のステップに分けてイオン注入することができる。例えば、第１段階の注入条件として、注入エネルギーを１２００ｋｅＶ、ドーズ量を５×１０１１〜６×１０１２ｃｍ−２程度、第２段階の注入条件として、注入エネルギーを９００ｋｅＶ、ドーズ量を５×１０１１〜６×１０１２ｃｍ−２程度、第３段階の注入条件として、注入エネルギーを５００ｋｅＶ、ドーズ量を５×１０１１〜６×１０１２ｃｍ−２程度とする。さらに、第４段階の注入条件として、注入エネルギーを３００ｋｅＶ、ドーズ量を５×１０１１〜６×１０１２ｃｍ−２程度、第５段階の注入条件として、注入エネルギーを１８０ｋｅＶ、ドーズ量を５×１０１１〜６×１０１２ｃｍ−２程度の合計５回のイオン注入によりｐ型半導体領域ＰＷ１を形成することができる。これにより、ｐ型半導体領域ＰＷ１のうち、主面１Ｓａ側から、裏面１Ｓｂまで、不純物濃度分布を精度よく制御することができる。
このステップＳ３では、半導体基板１Ｓに、ｐ型の不純物イオンを注入してｐ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｐ型の不純物を活性化させることができる。
次いで、図１１に示すように、ｎ型半導体領域ＮＷ３を形成する（図７のステップＳ４）。前述のステップＳ２と同様に、フォトリソグラフィ技術を用いて、半導体基板１Ｓの主面１Ｓａ上に開口部ＯＰ３を有するフォトレジスト膜Ｒ３を形成する。フォトレジスト膜Ｒ３は、Ｘ方向において、ｎ型半導体領域ＮＷ１の中央部に開口部ＯＰ３を有する。ｎ型半導体領域ＮＷ３は、Ｘ方向において、ｎ型半導体領域ＮＷ１の幅よりも狭く、ｎ型半導体領域ＮＷ１の中央部に部分的に形成される。また、Ｚ方向において、ｎ型半導体領域ＮＷ３の上端（主面１Ｓａ側の端部）は、ｎ型半導体領域ＮＷ１の上端（主面１Ｓａ側の端部）よりも裏面１Ｓｂ側に位置している。また、ｎ型半導体領域ＮＷ３の下端（裏面１Ｓｂ側の端部）は、裏面１Ｓｂよりも主面１Ｓａ側に位置しているが、裏面１Ｓｂまで達していても良い。
前述のように、ｎ型半導体領域ＮＷ３の不純物濃度を、例えば１×１０１４〜１×１０１５ｃｍ−３程度であり、ｎ型半導体領域ＮＷ１の不純物濃度よりも低いことが肝要である。ｎ型半導体領域ＮＷ３を形成するために、ステップＳ４において、不純物をボロン（Ｂ）とし、注入エネルギーを例えば３００ＫｅＶ〜１．５ＭｅＶとし、ドーズ量を例えば３×１０１１〜６×１０１２ｃｍ−２程度とすることができる。つまり、ｎ型半導体領域ＮＷ１にｐ型不純物をイオン注入して、ｎ型半導体領域ＮＷ１より低濃度のｎ型半導体領域ＮＷ３を形成するものである。また、注入エネルギーを階段状に減少させながら複数のステップに分けてイオン注入することができる。例えば、第１段階の注入条件として、注入エネルギーを９００ｋｅＶ、ドーズ量を３×１０１１ｃｍ−２程度、第２段階の注入条件として、注入エネルギーを５００ｋｅＶ、ドーズ量を３×１０１１ｃｍ−２程度、第３段階の注入条件として、注入エネルギーを３００ｋｅＶ、ドーズ量を３×１０１１ｃｍ−２程度の３回のイオン注入によりｎ型半導体領域ＮＷ３を形成することができる。これにより、ｎ型半導体領域ＮＷ３の不純物濃度分布を精度よく制御することができる。
このステップＳ４では、半導体基板１Ｓに、ｐ型の不純物イオンを注入してｐ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｐ型の不純物を活性化させることができる。
次いで、図１２に示すように、ｐ型半導体領域ＰＷ２を形成する（図７のステップＳ５）。ｐ型半導体領域ＰＷ２は、ｎ型半導体領域ＮＷ１の上部に位置する。ｐ型半導体領域ＰＷ２の上端（主面１Ｓａ側の端部）は、主面１Ｓａよりも裏面１Ｓｂ側に位置し、下端（裏面１Ｓｂ側の端部）は、ｎ型半導体領域ＮＷ１の上端（主面１Ｓａ側の端部）に接している。ｐ型半導体領域ＰＷ２は、画素ＰＵの全域に形成されるが、ｎ型半導体領域ＮＷ１の上部の領域のみを図示している。
前述のように、ｐ型半導体領域ＰＷ２の不純物濃度を、例えば１×１０１５〜１×１０１６ｃｍ−３程度とすることができる。ｐ型半導体領域ＰＷ２を形成するために、ステップＳ５において、不純物をボロン（Ｂ）とし、注入エネルギーを例えば５０ＫｅＶ〜１５０ＫｅＶとし、ドーズ量を例えば３×１０１１〜１×１０１２ｃｍ−２程度とすることができる。
このステップＳ５では、半導体基板１Ｓに、ｐ型の不純物イオンを注入してｐ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｐ型の不純物を活性化させることができる。
次いで、図１３に示すように、ｎ型半導体領域ＮＷ２を形成する（図７のステップＳ６）。前述のステップＳ２と同様に、フォトリソグラフィ技術を用いて、半導体基板１Ｓの主面１Ｓａ上に開口部ＯＰ４を有するフォトレジスト膜Ｒ４を形成する。フォトレジスト膜Ｒ４は、ｐ型半導体領域ＰＷ１が形成された領域を覆い、ｎ型半導体領域ＮＷ１が形成された領域を露出する開口部ＯＰ４を有する。ただし、開口部ＯＰ４は、前述の開口部ＯＰ１よりも広く、平面視にて、ｎ型半導体領域ＮＷ１の全域と、その周囲に位置するｐ型半導体領域ＰＷ１の一部を露出している。ｎ型半導体領域ＮＷ２は、半導体基板１Ｓの主面１Ｓａからｐ型半導体領域ＰＷ２の上端（主面１Ｓａ側の端部）に接触している。
前述のように、ｎ型半導体領域ＮＷ２の不純物濃度を、例えば５×１０１６〜５×１０１７ｃｍ−３程度とすることができる。ｎ型半導体領域ＮＷ２を形成するために、ステップＳ５において、例えば不純物をリン（Ｐ）とし、注入エネルギーを例えば１００ＫｅＶ〜３００ＫｅＶとし、ドーズ量を例えば３×１０１１〜６×１０１２ｃｍ−２程度とすることができる。
このステップＳ６では、半導体基板１Ｓに、ｎ型の不純物イオンを注入してｎ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｎ型の不純物を活性化させることができる。
次いで、図１４に示すように、ゲート絶縁膜ＧＯＸおよびゲート電極Ｇｔを形成する（図７のステップＳ７）。このステップＳ７では、半導体基板１Ｓの主面１Ｓａ上にゲート絶縁膜ＧＯＸを介してゲート電極Ｇｔを形成する。ゲート電極Ｇｔは、図４に示すように、Ｘ方向において、所望のゲート長を有し、Ｙ方向において、所望のゲート幅を有する。ゲート絶縁膜ＧＯＸおよびゲート電極Ｇｔは、ｐ型半導体領域ＰＷ１上に位置している。図１４では、Ｘ方向において、ゲート電極Ｇｔの端部（図１４の左側）は、ｎ型半導体領域ＮＷ２の端部（図１４の右側）と一致しているが、ゲート電極Ｇｔとｎ型半導体領域ＮＷ２とは、Ｘ方向において重なりを有していても良い。
このステップＳ７では、まず、半導体基板１Ｓを熱酸化することにより、ｐ型半導体領域ＰＷ１の主面１Ｓａ上に、酸化シリコン膜からなる絶縁膜ＧＩ１を形成する。
絶縁膜ＧＩ１として、窒化シリコン膜や酸窒化シリコン（ＳｉＯＮ）膜などを用いてもよい。また、酸化ハフニウム（ＨｆＯ２）膜に酸化ランタンを導入したハフニウム系絶縁膜などのいわゆる高誘電体膜、すなわち窒化シリコン膜よりも誘電率の高い膜を用いてもよい。これらの膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
このステップＳ７では、次に、絶縁膜ＧＩ１上に、導電膜ＣＮＤとして、例えば多結晶シリコン膜を、ＣＶＤ法などを用いて形成する。
このステップＳ７では、次に、導電膜ＣＮＤおよび絶縁膜ＧＩ１をパターニングする。具体的には、導電膜ＣＮＤ上にフォトレジスト膜（図示は省略）を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、ゲート電極Ｇｔの形成予定領域にフォトレジスト膜を残存させる。次に、このレジスト膜をマスクとして、導電膜ＣＮＤおよび絶縁膜ＧＩ１をエッチングする。これにより、ｐ型半導体領域ＰＷ１上に、絶縁膜ＧＩ１を含むゲート絶縁膜ＧＯＸを介して、導電膜ＣＮＤを含むゲート電極Ｇｔを形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。
この際、周辺回路領域に形成されるロジックトランジスタとしてのトランジスタのゲート電極を半導体基板１Ｓ上にゲート絶縁膜を介して形成してもよい。あるいは、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａを形成してもよい。
次いで、図１５に示すように、ｐ型半導体領域ＰＲを形成する（図７のステップＳ８）。このステップＳ８では、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体領域ＮＷ２の主面１Ｓａ側に、例えばホウ素（Ｂ）などのｐ型の不純物イオンをイオン注入する。これにより、図１５に示すように、ｎ型半導体領域ＮＷ２の主面１Ｓａ側に、ｐ型半導体領域ＰＲを形成する。
ｐ型半導体領域ＰＲにおけるｐ型の不純物濃度を、例えば１×１０１８〜１×１０１９ｃｍ−３程度とすることができる。また、ステップＳ８において、ｐ型の不純物としての例えばホウ素（Ｂ）をイオン注入する際の注入条件として、注入エネルギーを例えば１０ＫｅＶ以下とし、ドーズ量を例えば１×１０１２〜３×１０１３ｃｍ−２程度とすることができる。なお、イオンを注入する方向を、主面１Ｓａに垂直な方向に対して例えば２０〜３０°傾斜させることにより、平面視において、ｐ型半導体領域ＰＲをゲート電極Ｇｔから離すことができる。また、例えば傾斜角を階段状に増加させながら複数のステップに分けてイオン注入することができ、これにより、ｐ型半導体領域ＰＲを位置精度よくゲート電極Ｇｔから離すことができる。
なお、図示は省略するが、例えばステップＳ８を行った後、ステップＳ９を行う前に、周辺回路領域に形成されるトランジスタの閾値電圧を調整するため、周辺回路領域に形成されたウェル領域のうちゲート電極を挟んで両側の部分に、エクステンション領域、すなわちｎ型の低濃度半導体領域を、ゲート電極に整合して形成してもよい。また、周辺回路領域に形成されたウェル領域に、周辺回路領域に形成されるトランジスタの短チャネル効果を防止または抑制するため、周辺回路領域に形成されたウェル領域のうちゲート電極を挟んで両側の部分に、低濃度半導体領域を取り囲むように、ハロー領域を形成してもよい。
あるいは、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各々のエクステンション領域、すなわちｎ型の低濃度半導体領域を、それぞれのトランジスタのゲート電極に整合して形成してもよい。また、ｐ型半導体領域ＰＷ１に、ｎ型の低濃度半導体領域を、ゲート電極Ｇｔに整合して形成してもよい。
次いで、図１６に示すように、反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷＳを形成する（図７のステップＳ９）。
このステップＳ９では、まず、ゲート電極Ｇｔを覆うようにオフセットスペーサＯＳを形成する。オフセットスペーサＯＳは、例えば酸化シリコン膜からなる。
このステップＳ９では、次に、半導体基板１Ｓの主面１Ｓａ上に、ゲート電極ＧｔおよびオフセットスペーサＯＳを覆うように、絶縁膜ＺＭ１を形成する。この絶縁膜ＺＭ１は、反射防止膜ＡＲＦ形成用の絶縁膜とサイドウォールスペーサＳＷＳ形成用の絶縁膜とを兼ねている。絶縁膜ＺＭ１は、例えば窒化シリコン膜からなる。
このステップＳ９では、次に、反射防止膜ＡＲＦを形成する領域の絶縁膜ＺＭ１上に、フォトレジストパターン（図示は省略）を形成する。ゲート電極Ｇｔよりもソース側に配置されたｎ型半導体領域ＮＷ２およびｐ型半導体領域ＰＲは、この図示しないフォトレジストパターンにより覆われる。一方、ｐ型半導体領域ＰＷ１のうち平面視においてゲート電極Ｇｔよりもドレイン側に位置する部分は、この図示しないフォトレジストパターンから露出する。
このステップＳ９では、次に、この図示しないフォトレジストパターンをマスク（エッチングマスク）として用いて、絶縁膜ＺＭ１をＲＩＥ（Reactive Ion Etching）法などの異方性ドライエッチングによりエッチバックする。このとき、ゲート電極Ｇｔの側壁上に絶縁膜ＺＭ１を残すことにより、サイドウォールスペーサＳＷＳを形成し、この図示しないフォトレジストパターンの下に絶縁膜ＺＭ１を残すことにより、反射防止膜ＡＲＦを形成する。異方性ドライエッチングの後、フォトレジストパターンは除去される。
反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷ２およびｐ型半導体領域ＰＲの各々の上に、オフセットスペーサＯＳを介して形成され、反射防止膜ＡＲＦおよびオフセットスペーサＯＳの一部（端部）は、ゲート電極Ｇｔ上に乗り上げる。そのため、ゲート電極Ｇｔの両側壁上のうち、ゲート電極Ｇｔのソース側、すなわちフォトダイオードＰＤ側の側壁は、オフセットスペーサＯＳを介して反射防止膜ＡＲＦで覆われる。
一方、ゲート電極Ｇｔの両側壁上のうち、ドレイン側、すなわちフローティングディフュージョンＦＤが形成される側の側壁上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷＳが形成される。
なお、ステップＳ９を行う際に、周辺回路領域に形成されるトランジスタのゲート電極の両側壁上に、オフセットスペーサを介してサイドウォールスペーサを形成してもよい。あるいは、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各々のゲート電極の両側壁上に、オフセットスペーサを介してサイドウォールスペーサを形成してもよい。
次いで、図１７に示すように、ｎ型半導体領域ＮＲを形成する（図７のステップＳ１０）。
このステップＳ１０では、ｐ型半導体領域ＰＷ１のうちゲート電極Ｇｔよりもドレイン側、すなわちゲート電極Ｇｔを挟んでフォトダイオードＰＤと反対側（図１７中右側）に位置する部分に、例えば、反射防止膜ＡＲＦおよびゲート電極Ｇｔをマスクとして、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物イオンをイオン注入する。これにより、ｐ型半導体領域ＰＷ１のうちゲート電極Ｇｔを挟んでｎ型半導体領域ＮＷ１と反対側に位置する部分に、ｎ型半導体領域ＮＲを形成する。このｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域でもあり、フォトダイオードＰＤのフローティングディフュージョンＦＤとなる半導体領域でもある。ｎ型半導体領域ＮＲにおけるｎ型の不純物濃度は、ｎ型半導体領域ＮＷ２におけるｎ型の不純物濃度よりも高い。
ｎ型の不純物としての例えばリン（Ｐ）およびヒ素（Ａｓ）をイオン注入する際の注入条件として、注入エネルギーを例えば６０ｋｅＶ以下程度とし、ドーズ量を例えば１×１０１３〜３×１０１５ｃｍ−２程度とすることができる。また、例えば注入エネルギーを階段状に減少させ、かつ、イオン注入するｎ型の不純物の種類をリンからヒ素に変更しながら複数のステップに分けてイオン注入することができ、これにより、ｐ型半導体領域ＰＷ１のうち、主面１Ｓａから遠い側から、主面１Ｓａに近い側まで、不純物濃度を精度よく制御しながら、順次不純物をイオン注入することができる。
前述したように、ｐ型半導体領域ＰＷ１に、ｎ型の低濃度半導体領域を、ゲート電極Ｇｔに整合して形成していた場合には、ｎ型の低濃度半導体領域とｎ型半導体領域ＮＲとにより、ＬＤＤ（Lightly Doped Drain）構造を有するフローティングディフュージョンＦＤが形成される。
以上の工程により、半導体基板１Ｓの主面１Ｓａに、フォトダイオードＰＤおよび転送トランジスタＴＸが形成される。ゲート電極Ｇｔとｎ型半導体領域ＮＲとにより、転送トランジスタＴＸが形成される。また、ｎ型半導体領域ＮＷ２とｎ型半導体領域ＮＲとは、ゲート電極Ｇｔを挟むように、ゲート電極Ｇｔの両端に配置されており、転送トランジスタＴＸは、ゲート電極Ｇｔと、ソースとして機能するｎ型半導体領域ＮＷ２と、ドレインとして機能するｎ型半導体領域ＮＲとを有している。
なお、図示は省略するが、このステップＳ１０を行う際に、周辺回路領域に形成されたウェル領域に、ｎ型の高濃度半導体領域を、ゲート電極の側壁上に形成されたサイドウォールスペーサに整合して形成してもよい。そして、ｎ型の低濃度半導体領域とｎ型の高濃度半導体領域とにより、ＬＤＤ構造を有するソース・ドレイン領域を形成してもよい。これにより、周辺回路領域で、トランジスタが形成される。
あるいは、このステップＳ１０を行う際に、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各々に含まれるｎ型の高濃度半導体領域を、それぞれのトランジスタのゲート電極の側壁上に形成されたサイドウォールスペーサに整合して形成してもよい。そして、ｎ型の低濃度半導体領域とｎ型の高濃度半導体領域とにより、ＬＤＤ構造を有するソース・ドレイン領域を形成してもよい。これにより、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成される。
なお、ステップＳ１０を行った後、ステップＳ１１を行う前に、周辺回路領域で、ｎ型の高濃度半導体領域およびゲート電極の各々の上に、シリサイド層を形成してもよい。あるいは、フローティングディフュージョンＦＤ上にもシリサイド層を形成してもよい。
次いで、図１８に示すように、層間絶縁膜ＩＬ１およびプラグ（プラグ電極）Ｐｆｄを形成する（図７のステップＳ１１）。
このステップＳ１１では、まず、半導体基板１Ｓの表面上に、オフセットスペーサＯＳ、反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷＳを介して、フォトダイオードＰＤおよび転送トランジスタＴＸを覆うように、層間絶縁膜ＩＬ１を形成する。
例えば、半導体基板１Ｓ上に、ＴＥＯＳガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法などを用いて平坦化する。
図示は省略するが、この際、周辺回路領域で、半導体基板１Ｓの主面１Ｓａ上に、トランジスタを覆うように、層間絶縁膜を形成してもよい。また、この際、画素領域１Ａで、半導体基板１Ｓの主面１Ｓａ上に、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩを覆うように、層間絶縁膜を形成してもよい。
このステップＳ１１では、次に、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールＣＨｔを形成する。フローティングディフュージョンＦＤおよび転送トランジスタＴＸのドレイン領域としてのｎ型半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達するコンタクトホールＣＨｔを形成する。
図示は省略するが、この際、周辺回路領域で、トランジスタのゲート電極およびソース・ドレイン領域の各々の上に、コンタクトホールが形成されてもよい。また、画素領域１Ａで、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域の各々の上に、コンタクトホールが形成されてもよい。あるいは、画素領域１Ａで、転送トランジスタＴＸのゲート電極Ｇｔ上に、コンタクトホールが形成されてもよい。
このステップＳ１１では、次に、コンタクトホールＣＨｔの底面および側面を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜およびチタン膜上の窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆる拡散バリア性を有する。
そして、コンタクトホールＣＨｔを埋め込むように、半導体基板１Ｓの主面１Ｓａの全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰｆｄを形成することができる。
図示は省略するが、この際、周辺回路領域で、トランジスタのゲート電極およびソース・ドレイン領域の各々の上に、プラグが形成されてもよい。また、画素領域１Ａで、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域の各々の上に、プラグが形成されてもよい。あるいは、画素領域１Ａで、転送トランジスタＴＸのゲート電極Ｇｔ上に、プラグが形成されてもよい。
次いで、図１８に示すように、層間絶縁膜ＩＬ２および配線Ｍ１を形成する（図７のステップＳ１２）。
このステップＳ１２では、まず、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜とその上部の酸化シリコン膜との積層膜をＣＶＤ法などで形成する。次に、これらの積層膜をパターニングすることにより、配線溝を形成する。
このステップＳ１２では、次に、配線溝の内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次に、バリア膜上にシード膜（図示は省略）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。次に、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより配線Ｍ１を形成することができる（シングルダマシン法）。なお、図１８では、バリア膜、シード膜および銅膜を含む配線Ｍ１を、一体的に示している。
図１８では、１層目の配線Ｍ１のみを示しているが、層間絶縁膜ＩＬ２および配線Ｍ１の形成と同様に、ｎ層目の配線まで順次形成しても良い（ここで、ｎ＝２、３・・・とする）。
次いで、図１９に示すように、透過膜ＴＦ、カラーフィルタ層ＣＦおよびマイクロレンズＭＬを形成する（図７のステップＳ１３）。
このステップＳ１３では、まず、図示しない支持基板に半導体基板１Ｓの主面１Ｓａ側を貼り付け、裏面１Ｓｂを研磨して半導体基板１Ｓを薄くする。その結果、図１９に示すように、ｎ型半導体層ＮＷ１が裏面１Ｓｂに露出することとなる。
次に、裏面１Ｓｂ上に透過膜ＴＦを貼り付け、その上に、カラーフィルタ層ＣＦおよびマイクロレンズＭＬを順次貼り付ける。ここで、透過膜ＴＦは、例えば、酸化ハフニウム（ＨｆＯ）、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）等の無機絶縁膜からなる。また、カラーフィルタ層ＣＦは、例えば赤（Ｒ）、緑（Ｇ）または青（Ｂ）などの特定の色の光を透過させ、その他の色の光を透過させない膜である。また、マイクロレンズＭＬは、平面視にて、フォトダイオードＰＤと重なる位置に配置される。
以上の工程により、裏面照射型ＣＭＯＳイメージセンサを備える本実施の形態の半導体装置を製造することができる。
＜変形例１＞
図２０は、変形例１の半導体装置の構成を示す断面図である。図２１は、比較例の半導体装置の構成を示す断面図である。図２１は、比較例の半導体装置の電荷転送時のポテンシャル構造図である。
図２０は、上記実施の形態の図５の変形例である。図５では、ｎ型半導体領域ＮＷ１とＮＷ２との間には、連続的にｐ型半導体領域ＰＷ２が介在している。つまり、ｎ型半導体領域ＮＷ３の上部にもｐ型半導体領域ＰＷ２が形成されている。これに対し、変形例１では、図５のｐ型半導体領域ＰＷ２に相当するｐ型半導体領域ＰＷ２１は、図２１に示すように、ｎ型半導体領域ＮＷ３の上部で、２つに分割（分離）されており、ｎ型半導体領域ＮＷ３の上部においては、ｎ型半導体領域ＮＷ２とＮＷ３との間にｐ型半導体領域ＰＷ２１が存在していない。つまり、Ｘ方向において、ｎ型半導体領域ＮＷ３の両端では、ｎ型半導体領域ＮＷ１とＮＷ２との間にｐ型半導体領域ＰＷ２１が介在しているが、ｎ型半導体領域ＮＷ３の上部においては、ｎ型半導体領域ＮＷ３とｎ型半導体領域ＮＷ２との間にｐ型半導体領域ＰＷ２１が介在していない。
図２１に示す比較例の半導体装置では、ｐ型半導体領域ＰＷ２とｎ型半導体領域ＮＷ３とが重なった領域にｐ型半導体領域ＰＷ３が形成されている。ｐ型半導体領域ＰＷ３は、ｐ型半導体領域ＰＷ２よりも不純物濃度が高い領域である。なぜなら、ｐ型半導体領域ＰＷ３は、ｐ型半導体領域ＰＷ２形成用のｐ型不純物とｎ型半導体領域ＮＷ３形成用のｐ型不純物とが注入された領域だからである。図２２に示すように、比較的高濃度のｐ型半導体領域ＰＷ３が存在することにより、フォトダイオードＰＤの下部と上部との間にポテンシャル障壁が発生しており、ｎ型半導体領域ＮＷ１に電荷転送残りが発生することが懸念される。
変形例１の構成では、ｐ型半導体領域ＰＷ２１を分割し、ｎ型半導体領域ＮＷ３の上部にｐ型半導体領域ＰＷ２１を形成していないので、比較例のｐ型半導体領域ＰＷ３が形成されることはなく、フォトダイオードＰＤの下部と上部との間にポテンシャル障壁が発生しない。従って、ｎ型半導体領域ＮＷ１に電荷転送残りが発生するのを防止でき、電荷転送効率を向上することができる。
＜変形例２＞
変形例２は、上記実施の形態の図５の変形例であり、変形例１の変形例でもある。図２３は、変形例２の搬送体装置の構成を示す平面図である。図２４は、図２３のＸ２−Ｘ２に沿う断面図である。
図５では、ｎ型半導体領域ＮＷ１内に１つのｎ型半導体領域ＮＷ３を設けた例を示したが、変形例２では、ｎ型半導体領域ＮＷ１内に複数のｎ型半導体領域ＮＷ３１が配置されている。ｎ型半導体領域ＮＷ３１は、図５のｎ型半導体領域ＮＷ３に対応している。さらに、図２３に示すように、複数のｎ型半導体領域ＮＷ３１は、Ｘ方向およびＹ方向において、それぞれ均等に配置されている。また、変形例１と同様に、図５のｐ型半導体領域ＰＷ２に対応するｐ型半導体領域ＰＷ２２は、ｎ型半導体領域ＮＷ３の上部で分割（分離）されている。
ｎ型半導体領域ＮＷ１内に複数のｎ型半導体領域ＮＷ３１を配置したことで、Ｘ方向およびＹ方向において、ｎ型半導体領域ＮＷ１の幅を拡張した場合にも、電荷転送効率を向上することができる。
＜変形例３＞
変形例３は、変形例２の変形例である。図２５は、変形例３の半導体装置の構成を示す断面図である。
図２５に示すように、ｎ型半導体領域ＮＷ１内には、複数のｎ型半導体領域ＮＷ３２ａおよびＮＷ３２ｂ、ならびに、複数のｐ型半導体領域ＰＷ２３ａおよびＰＷ２３ｂが配置されている。複数のｎ型半導体領域ＮＷ３２ａおよびＮＷ３２ｂは、図５のｎ型半導体領域ＮＷ３に対応しており、複数のｐ型半導体領域ＰＷ２３ａおよびＰＷ２３ｂは、図５のｐ型半導体領域ＰＷ２に対応している。
半導体基板１Ｓの主面１Ｓａ側に位置するブロックＢＬａには、複数のｐ型半導体領域ＰＷ２３ａと複数のｎ型半導体領域ＮＷ３２ａが含まれ、裏面側１Ｓｂ側に位置するブロックＢＬｂには、複数のｐ型半導体領域ＰＷ２３ｂと複数のｎ型半導体領域ＮＷ３２ｂが含まれる。
このような構成としてことで、ｎ型半導体領域ＮＷ１を、より広くかつ深くした場合にも、電荷転送効率を向上することができる。
なお、変形例３の半導体装置の製造方法において、ブロックＢＬａに含まれる複数のｐ型半導体領域ＰＷ２３ａと複数のｎ型半導体領域ＮＷ３２ａは、半導体基板１Ｓの主面１Ｓａ側からのイオン注入で形成する。そして、ブロックＢＬｂに含まれる複数のｐ型半導体領域ＰＷ２３ｂと複数のｎ型半導体領域ＮＷ３２ｂは、半導体基板１Ｓの裏面１Ｓｂ側からのイオン注入で形成することも出来る。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ 画素領域
１Ｓ 半導体基板
１Ｓａ 主面
１Ｓｂ 裏面
１０２ 垂直走査回路
１０３ 列回路
１０４ 出力アンプ
１０５ 水平走査回路
ＡｃＡＳ、ＡｃＧ、ＡｃＲ、ＡｃＴＰ 活性領域
ＡＭＩ 増幅トランジスタ
ＡＲＦ 反射防止膜
ＢＬａ、ＢＬｂ ブロック
ＣＦ カラーフィルタ層
ＣＨｔ コンタクトホール
ＣＮＤ 導電膜
ＦＤ フローティングディフュージョン
ＧＩ１ 絶縁膜
ＧＮＤ 接地電位
ＧＯＸ ゲート絶縁膜
Ｇｔ ゲート電極
ＩＬ１、ＩＬ２ 層間絶縁膜
ＩＲ 素子分離領域
ＬＲＳＴ リセット線
ＬＴＸ 転送線
Ｍ１ 配線
ＭＬ マイクロレンズ
ｎ１ ノード
ＮＲ ｎ型半導体領域（ｎ＋型半導体領域、ｎ型の高濃度半導体領域）
ＮＷ１ ｎ型半導体領域（ｎ−型半導体領域）
ＮＷ２ ｎ型半導体領域
ＮＷ３、ＮＷ３１、ＮＷ３２ａ、ＮＷ３２ｂ ｎ型半導体領域（ｎ−−型半導体領域）
ＯＬ 出力線
ＯＰ１、ＯＰ２、ＯＰ３ 開口部
ＯＳ オフセットスペーサ
Ｐａ、Ｐａｇ、Ｐｆｄ、Ｐｇ プラグ
ＰＤ フォトダイオード
ＰＲ ｐ型半導体領域（ｐ＋型半導体領域）
Ｐｒ１、Ｐｒ２、Ｐｒｇ、Ｐｓ、Ｐｓｇ、Ｐｔｇ プラグ（プラグ電極）
ＰＵ 画素
ＰＷ１ ｐ型半導体領域（画素間分離領域、ｐ型ウェル）
ＰＷ２、ＰＷ２１、ＰＷ２２、ＰＷ２３ａ、ＰＷ２３ｂ ｐ型半導体領域（ｐ−型半導体領域）
ＰＷ３ ｐ型半導体領域
Ｒ１、Ｒ２、Ｒ３ フォトレジスト膜
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＳＬ 選択線
Ｓｗ スイッチ
ＳＷＳ サイドウォールスペーサ
ＴＦ 透過膜
ＴＸ 転送トランジスタ
ＶＤＤ 電源電位
ＺＭ１ 絶縁膜

Claims (13)

  1. 主面と、前記主面と対向する裏面とを有する第１導電型の半導体基板と、
    前記主面上にゲート絶縁膜を介して形成され、第１方向に所望の幅を有し、前記第１方向に直交する第２方向に延在するゲート電極と、
    前記第１導電型と異なる第２導電型を有し、前記第１方向において、前記ゲート電極を挟むように、前記半導体基板内に形成された第１半導体領域および第２半導体領域と、
    前記第２半導体領域と前記裏面との間に位置し、前記第２半導体領域に接触して、前記第１方向に延在する前記第１導電型の第３半導体領域と、
    前記第３半導体領域と前記裏面との間に位置し、前記第３半導体領域に接触して、前記第１方向に延在し、かつ、前記主面から前記裏面に向かう第３方向に延在する前記第２導電型の第４半導体領域と、
    前記第４半導体領域内に形成された前記第２導電型の第５半導体領域と、
    を有し、
    前記第５半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度より高い、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１方向において、前記第５半導体領域は、前記第４半導体領域の中央部に配置され、
    前記第３方向において、前記第５半導体領域は、前記第３半導体領域から離れている、半導体装置。
  4. 請求項１記載の半導体装置において、
    さらに、
    前記第４半導体領域に接触し、平面視において、前記第４半導体領域を囲む前記第１導電型の第６半導体領域、
    を有し、
    前記第３半導体領域の不純物濃度は、前記第６半導体領域の不純物濃度よりも低い、半導体装置。
  5. 請求項１記載の半導体装置において、
    さらに、
    前記主面と前記第２半導体領域との間に位置する前記第１導電型の第７半導体領域、
    を有する、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第４半導体領域内には、前記第１方向において、複数の前記第５半導体領域が配置されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２半導体領域の不純物濃度は、５×１０１６〜５×１０１７ｃｍ−３であり、
    前記第３半導体領域の不純物濃度は、１×１０１５〜１×１０１６ｃｍ−３であり、
    前記第４半導体領域の不純物濃度は、５×１０１５〜５×１０１６ｃｍ−３であり、
    前記第５半導体領域の不純物濃度は、１×１０１４〜１×１０１５ｃｍ−３である、半導体装置。
  8. 主面と、前記主面と対向する裏面とを有する第１導電型の半導体基板と、
    前記主面上にゲート絶縁膜を介して形成され、第１方向に所望の幅を有し、前記第１方向に直交する第２方向に延在するゲート電極と、
    前記第１導電型と異なる第２導電型を有し、前記第１方向において、前記ゲート電極を挟むように、前記半導体基板内に形成された第１半導体領域および第２半導体領域と、
    前記第２半導体領域と前記裏面との間に位置し、前記第２半導体領域に接触して、前記第１方向に延在する前記第１導電型の複数の第３半導体領域と、
    前記複数の第３半導体領域と前記裏面との間に位置し、前記複数の第３半導体領域に接触して、前記第１方向に延在し、かつ、前記主面から前記裏面に向かう第３方向に延在する前記第２導電型の第４半導体領域と、
    前記第４半導体領域内に形成された前記第２導電型の第５半導体領域と、
    を有し、
    前記第５半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
    前記複数の第２半導体領域は、前記第１方向において、離間して配列されており、
    前記第５半導体領域は、前記第１方向において、前記複数の第２半導体領域の内の隣接する２つの第２半導体領域の間に配置され、前記第３方向において、前記隣接する２つの第２半導体領域から離れている、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第４半導体領域内には、前記第１方向において、複数の前記第５半導体領域が配置されている、半導体装置。
  10. 請求項８記載の半導体装置において、
    さらに、
    前記第４半導体領域内に形成され、前記第５半導体領域と前記裏面との間に位置し、前記第１方向において、離間して配列された前記第１導電型の複数の第６半導体領域と、
    前記第４半導体領域内に形成され、前記第６半導体領域と前記裏面との間に位置する第７半導体領域と、
    を有し、
    前記第７半導体領域は、前記第１方向において、前記複数の第２半導体領域の内の隣接する２つの第２半導体領域の間に配置され、前記第３方向において、前記隣接する２つの第２半導体領域から離れている、半導体装置。
  11. （ａ）主面と、前記主面と対向する裏面とを有する第１導電型の半導体基板を準備する工程、
    （ｂ）前記半導体基板内であって、前記主面から離れた位置に、前記第１導電型とは異なる第２導電型の第１半導体領域を形成する工程、
    （ｃ）前記第１半導体領域内に、前記第１導電型の不純物を導入することにより、前記第２導電型の第２半導体領域を形成する工程、
    （ｄ）前記第１半導体領域と前記主面との間であって、前記第１半導体領域に接触する前記第１導電型の第３半導体領域を形成する工程、
    （ｅ）前記第３半導体領域と前記主面との間であって、前記第３半導体領域に接触する前記第２導電型の第４半導体領域を形成する工程、
    （ｆ）前記第４半導体領域と一部が重なるように、前記主面上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｇ）前記ゲート電極に対して、前記第４半導体領域の反対側において、前記半導体基板内に、前記第２導電型の第５半導体領域を形成する工程、
    を有し、
    前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記工程（ａ）と（ｂ）との間に、さらに、
    （ｈ）前記半導体基板内に、前記第１半導体領域に接触し、平面視において、前記第１半導体領域を囲む前記第１導電型の第６半導体領域を形成する工程、
    を有し、
    前記第３半導体領域の不純物濃度は、前記第６半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    前記工程（ｆ）と（ｇ）との間に、さらに、
    （ｉ）前記主面と前記第２半導体領域との間に位置する前記第１導電型の第７半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
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