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JP2018186160A - 半導体素子 - Google Patents

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Masao Uchida
正雄 内田
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Abstract

【課題】高耐圧かつ大電流の使用に耐えうる半導体素子を提供する。【解決手段】半導体素子１００は、半導体基板と、前記半導体基板上に配置された炭化珪素半導体層と、前記炭化珪素半導体層内に配置された終端領域とを備える。前記終端領域は、前記炭化珪素半導体層の表面の一部を囲むように配置されたガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された、複数のリングを含むＦＬＲ領域とを有する。前記終端領域は扇部を含み、前記扇部において、前記複数のリングのうち少なくとも１つのリングの内周および外周、並びに、前記ガードリング領域の内周および外周は同じ第１の曲率中心を有し、前記第１の曲率中心は、前記ガードリング領域の前記内周よりも内側に位置し、前記ガードリング領域の内周の曲率半径は５０μｍ以下である。【選択図】図２

Description

本開示は、半導体素子に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子及び整流素子などの半導体素子に応用されている。ＳｉＣを用いた半導体素子は、Ｓｉを用いた半導体素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）及びショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ−Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＳｉＣを用いた半導体素子（以下、「ＳｉＣ半導体素子」）は、半導体基板と、半導体基板の主面上に配置されたＳｉＣからなる半導体層とを有している。半導体層の上方には、表面電極として、素子外部と電気的に接続される電極が配置されている。ＳｉＣ半導体素子の終端または周辺において、半導体層には電界を緩和するための終端構造が設けられている。（特許文献１参照）。
特開２００８−３００５０６号公報
高耐圧かつ大電流の使用に耐え得る、信頼性の高い半導体素子が求められている。
しかしながら、特許文献１に開示された従来のＳｉＣ半導体素子では、高耐圧の使用に耐え得るために、平面視したとき、大電流を流せる有効領域の角の部分を大きく丸める。そのため、有効領域の面積は低減し、十分な電流量を確保できないおそれがある。
本開示の一態様は、高耐圧かつ大電流の使用に耐えうる半導体素子を提供する。
上記課題を解決するために、本開示の一態様は、主面及び裏面を有する第１導電型の半導体基板と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、前記終端領域は、前記半導体基板の前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、前記終端領域は、前記炭化珪素半導体層の表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の複数のリングを含むＦＬＲ領域とを有し、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記炭化珪素半導体層表面の法線方向から見て、前記終端領域は扇部を含み、前記扇部において、前記複数のリングのうち少なくとも１つのリングの内周および外周、並びに、前記ガードリング領域の内周および外周は同じ第１の曲率中心を有し、前記第１の曲率中心は、前記ガードリング領域の前記内周よりも内側に位置し、前記ガードリング領域の内周の曲率半径は５０μｍ以下である、半導体素子を含む。
上記の包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよい。あるいは、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本開示の一態様によると、高耐圧かつ大電流の使用に耐えうる半導体素子が提供される。
本発明の実施形態の半導体素子１００の断面を示す図である。 本発明の実施形態の半導体素子１００における、ドリフト層１０２上に形成された終端領域１５０の平面図である。 本発明の実施形態の半導体素子１００における、ドリフト層１０２上に形成された終端領域１５０の別の例を示す平面図である。 本発明の実施形態の半導体素子１００における、耐圧の曲率半径依存性を示す図である。 本発明の実施形態の半導体素子１００における、逆方向漏れ電流−電圧特性を示す図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子１００の形成方法を示す断面模式図である。 本発明の実施形態の半導体素子２００の断面を示す図である。 本発明の実施形態の半導体素子２００における、ドリフト層１０２上に形成された終端領域１５０およびバリア領域１５３の平面図である。 本発明の実施形態の半導体素子３００の断面を示す図である。 本発明の実施形態の半導体素子３００における、ドリフト層１０２上に形成された終端領域１５０およびバリア領域１５３の平面図である。 本発明の実施形態の半導体素子４００の断面を示す図である。 本発明の実施形態の半導体素子４００における、ドリフト層１０２上に形成された終端領域１５０およびバリア領域１５３の平面図である。 本発明の実施形態の半導体素子１００の変形例の断面を示す図である。 本発明の実施形態の半導体素子１００の変形例における、ドリフト層１０２上に形成された終端領域１５０および終端注入領域１５４の平面図である。 本発明の実施形態の半導体素子１００の変形例の断面を示す図である。 本発明の実施形態の半導体素子１００の変形例における、ドリフト層１０２上に形成された終端領域１５０および終端注入領域１５４の平面図である。 本発明の実施形態の半導体素子１００の変形例の断面を示す図である。 本発明の実施形態の半導体素子１００の変形例の断面を示す図である。 本発明の実施形態の半導体素子１００の変形例の断面を示す図である。 本発明の実施形態の半導体素子１００における、ドリフト層１０２上に形成された終端領域１５０の変形例を示す平面図である。
本開示の一態様の概要は以下のとおりである。
本開示の一態様に係る半導体素子は、主面及び裏面を有する第１導電型の半導体基板と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、前記終端領域は、前記半導体基板の前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、前記終端領域は、前記炭化珪素半導体層の表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の複数のリングを含むＦＬＲ領域とを有し、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記炭化珪素半導体層表面の法線方向から見て、前記終端領域は扇部を含み、前記扇部において、前記複数のリングのうち少なくとも１つのリングの内周および外周、並びに、前記ガードリング領域の内周および外周は同じ第１の曲率中心を有し、前記第１の曲率中心は、前記ガードリング領域の前記内周よりも内側に位置し、前記ガードリング領域の内周の曲率半径は５０μｍ以下である。
前記ガードリング領域の前記内周の曲率半径は、例えば、１０μｍ以上であってもよい。
前記ガードリング領域の前記内周の曲率半径は、例えば、１０μｍ以下であってもよい。
前記ガードリング領域の前記内周は、例えば、直角の角部を有してもよい。
前記終端領域は、例えば、その内周および外周が直線で構成される少なくとも２つの直線部をさらに含み、前記扇部は、例えば、前記少なくとも２つの直線部の端部を繋ぐように配置されていてもよい。
本開示の一態様に係る半導体素子は、主面及び裏面を有する第１導電型の半導体基板と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、前記終端領域は、前記半導体基板の前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、前記終端領域は、前記炭化珪素半導体層の表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された、第２導電型の複数のリングを含むＦＬＲ領域とを有し、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記炭化珪素半導体層表面の法線方向から見て、前記終端領域は扇部を含み、前記扇部において、前記複数のリングのうち少なくとも１つのリングの内周および外周、並びに、前記ガードリング領域の外周は同じ第１の曲率中心を有し、前記第１の曲率中心は、前記ガードリング領域の内周に一致しているか、または、前記ガードリング領域内に位置する。
前記ガードリング領域の幅を、例えば、Ｗ（μｍ）とするとき、前記ガードリング領域の前記外周の曲率半径は、例えば、５０＋Ｗ（μｍ）以下であってもよい。
前記ガードリング領域の前記内周は、例えば、前記第１の曲率中心とは異なる第２の曲率中心を有し、前記炭化珪素半導体層表面の法線方向から見て、前記第２の曲率中心は、例えば、前記ガードリング領域の前記内周より内側に位置し、前記ガードリング領域の前記内周の曲率半径は、例えば、１０μｍ以下であってもよい。
前記終端領域は、例えば、その内周および外周が直線で構成される少なくとも２つの直線部をさらに含み、前記扇部は、例えば、前記少なくとも２つの直線部の端部を繋ぐように配置されていてもよい。
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
（実施形態）
以下、図面を参照しながら、本開示の半導体素子の実施形態について説明する。本実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
（半導体素子の構造）
図１Ａから図１３を参照して、本実施形態に係る半導体素子１００を説明する。
図１Ａおよび図１Ｂは、それぞれ、本実施形態に係る半導体素子１００の概略を説明するための断面図および平面図である。半導体素子１００は、第１導電型の半導体基板１０１と、半導体基板１０１の主面上に配置された第１導電型の炭化珪素半導体層であるドリフト層１０２とを備えている。図１Ａでは、ドリフト層１０２と半導体基板１０１との間にバッファ層１０２Ｂを備えているが、バッファ層１０２Ｂを省略してもかまわない。ドリフト層１０２内には、第２導電型の終端領域１５０が配置されている。第２導電型の終端領域１５０は、ガードリング領域１５１および、その周辺を取り囲む複数のリングを含むＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域１５２を含む。
ドリフト層１０２上には、第１電極１５９が配置されている。第１電極１５９は、ドリフト層１０２とショットキー接合を形成している。第１電極１５９は、炭化珪素半導体層であるドリフト層１０２と接する面の縁部において、ガードリング領域１５１と接している。ガードリング領域１５１と接する金属材料は第１電極１５９のみであってもよい。ガードリング領域１５１は、第１電極１５９とは非オーミック接合を有していてもよい。第１電極１５９の表面には表面電極１１２が配置されている。
ドリフト層１０２の表面１０２Ｓ上の一部には絶縁膜１１１が配置されており、終端領域１５０の一部を覆っている。第１電極１５９の一部は絶縁膜１１１上を覆っていてもよい。絶縁膜１１１上の一部を覆うように保護膜１１４が配置されている。保護膜１１４は表面電極１１２の一部を覆っていてもよい。
半導体基板１０１の主面と対向する面である裏面上には、第２電極１１０が配置されている。第２電極１１０は、半導体基板１０１とオーミック接合を形成している。第２電極１１０の下面、すなわち半導体基板１０１と反対側の面には裏面電極１１３が配置されている。
図１Ａに示すように、終端領域１５０は、第１電極１５９の一部と接する第２導電型のガードリング領域１５１と、ガードリング領域１５１を囲むように配置された、複数のリングを含む第２導電型のフローティング領域であるＦＬＲ領域１５２とを有していてもよい。ＦＬＲ領域１５２は、ガードリング領域１５１と接触しないように配置されている。なお、終端領域１５０は、ドリフト層１０２の表面の一部を囲むように配置された少なくとも１つの領域を有していればよく、例示する構成に限定されない。例えば、終端領域１５０として、第２導電型の不純物濃度を半導体基板１０１の面内方向に変化させたＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）領域を形成してもよい。
次に、半導体素子１００のドリフト層１０２の表面１０２Ｓを平面視したものを図１Ｂに示す。説明を簡単にするため、ここではドリフト層１０２の表面１０２Ｓ上の構造物は図示しない。終端領域１５０の内側が有効領域１０２Ａであり、ドリフト層１０２の表面１０２Ｓにおいて電流はこの領域を流れる。ドリフト層１０２の表面１０２Ｓにおける、有効領域１０２Ａ以外の領域を周辺領域１０２Ｅと定義する。周辺領域１０２Ｅはガードリング領域１５１およびＦＬＲ領域１５２を含む。なお、１００Ｅは半導体素子１００のチップ端を示している。この例では半導体素子１００は正方形状に切り出されているが、長方形または他の多角形であっても差し支えない。主として半導体素子１００は円形の半導体ウェハより四角形状に切り出される。
半導体素子１００の第２電極１１０に対して第１電極１５９に負の電圧が印加される際に、半導体素子１００内にて高電界が集中することで耐圧が低下する場合がある。その耐圧低下抑制のため、終端構造１５０が設けられるが、半導体素子１００の角部においては、終端構造１５０は図１Ｂに示したように曲率を持たせて配置される。終端領域１５０は、例えば、その内周および外周が直線で構成される少なくとも２つの直線領域１５０ａと、曲線を含む扇形領域１５０ｂとで表現できる。扇形領域１５０ｂは、少なくとも２つの直線領域１５０ａの端部を繋ぐように配置されている。この例では、直線領域１５０ａの内周および外周が直線のみから構成されているが、内周および外周の一部が直線状でなくてもよい。また、扇形領域１５０ｂに繋がる２つ領域は直線領域１５０ａでなくてもよく、例えばその内周および外周が、扇形領域１５０ｂよりも曲率の大きい曲線で構成されていてもよい。ここで、説明を簡単化するために、四角形に切り出された半導体素子１００のドリフト層１０２表面１０２Ｓを9つの領域に分割する。周辺領域１０２Ｅのうち、終端領域１５０の扇形領域を含む部分を１０２ＥＣ、終端構造１５０の直線領域を含む部分を１０２ＥＬとする。これにより、終端領域１５０は、４つの角の領域１０２ＥＣと、それ以外の４つの領域１０２ＥＬとで分割される。
有効領域１０２Ａの角は曲率を有してもよい。この場合、図２に示すように、有効領域１０２Ａと終端領域１０２Ｅとの境界が曲線で示された部分を含む有効領域１０２Ａの角の領域を１０２ＡＣと定義し、有効領域１０２Ａと終端領域１０２Ｅとの境界が直線で示された部分を含む有効領域１０２Ａの領域を１０２ＡＬと定義し、それ以外の有効領域を１０２ＡＭと定義する。これにより、有効領域１０２Ａは、４つの扇形領域１０２ＡＣと、４つの四角形領域１０２ＡＬと、それ以外の領域１０２ＡＭとに分割される。ここで再び図１Ｂに着眼すると、図１Ｂでは有効領域１０２Ａの角が曲率を持たない場合であり、この場合は有効領域１０２Ａと１０２ＡＭとが一致する。つまり、有効領域１０２Ａは分割されない。
図１Ｂおよび図２に示す例では、領域１０２ＥＣに位置する終端領域１５０において、ＦＬＲ領域１５２におけるリングの内周および外周、並びに、ガードリング領域１５１の外周は、同じ曲率中心Ｐを有する。図２に示す例では、ガードリング領域１５１の内周も、同じ曲率中心Ｐを有する。図１Ｂおよび図２に示す例では、ＦＬＲ領域１５２における全てのリングの内周および外周が曲率中心Pを有しているが、少なくとも１つのリングの内周および外周が曲率中心Pを有していればよい。
図２に示す例では、曲率中心Pは有効領域１０２Ａ内に存在する。つまり、曲率中心Ｐは，ガードリング領域１５１の内周よりも内側に位置する。ここで、点Ｐからガードリング領域１５１の内周までの距離を曲率半径ｒ０と定義すると、図２の例においてはｒ０は正の値を有するが、図１Ｂの例においてはｒ０はゼロである。本願ではこの曲率半径ｒ０に着目する。
従来の半導体素子においては、曲率半径ｒ０は十分に大きな値を有しており、例えば１００μｍ以上であった。曲率半径ｒ０を十分に大きくすることで耐圧低下を抑制できる一方で、有効領域１０２Ａの面積を小さくすることになり、半導体素子のオン状態における電流量が低減する。つまりオン抵抗、またはオン電圧が上昇する。本願発明者はこの曲率半径ｒ０を十分に小さくしても、極端な耐圧劣化が発生しないことを見出した。曲率半径ｒ０が小さくなるにつれ、図２に示す領域１０２ＡＣにおいて、ガードリング領域１５１の内周が、角張るようになる。これにより、有効領域１０２Ａの面積が大きくなり、半導体素子のオン状態における電流量が増加する。
半導体素子１００に対し曲率半径ｒ０をパラメータとして、半導体素子１００のアバランシェ耐圧を評価した。曲率半径ｒ０が、ゼロ、３μｍ、１０μｍ、５０μｍおよび１３０μｍであるときのアバランシェ耐圧を用いてプロットされた結果を図３に示す。ここで、耐圧は、有効領域１０２Ａの面積で規格化し、その電流値が０．０１Ａ／ｃｍ２のときの電圧とした。従来の半導体素子でよく用いられる曲率半径ｒ０が１００μｍ以上の半導体素子では１９９０Ｖ程度の耐圧が得られたが、曲率半径ｒ０が１０μｍ以上５０μｍ以下の半導体素子であっても同様の耐圧が得られた。
すなわち、ガードリング領域の内周の曲率半径は、１０μｍ以上５０μｍ以下であってもよい。これにより、曲率半径が１００μｍ以上の従来の半導体素子と同じ高耐圧を維持しつつ、有効領域１０２Ａの面積を十分に確保することで大電流の使用に耐えうるという効果が得られる。
一方で、曲率半径ｒ０が１０μｍ以下の半導体素子においては、図３に示したように耐圧の低下が見られた。しかしながら、この耐圧低下は実用上問題のないレベルであることが確認された。この根拠を示すため、図４に、半導体素子１００における逆方向電流−電圧特性を示す。ここで、逆方向とは、第２電極１１０に対して第１電極１５９に負の電圧を印加した場合に相当する。図４では曲率半径ｒ０がゼロ、１０μｍおよび５０μｍの場合の半導体素子１００の逆方向電流−電圧特性を重ねて表示している。１９５０Ｖを超えた付近より電流が極端に増加しており、アバランシェ電流が流れていることが分かる。このときのアバランシェ耐圧は、曲率半径ｒ０が５０μｍのものに比べてゼロの方が若干小さい。一方で、１９００Ｖ以下の漏れ電流の領域を見ると、曲率半径ｒ０がゼロ、１０μｍおよび５０μｍの場合でほぼ完全に波形が重なっていることが分かる。総じて言えば、若干の耐圧低下は見られるものの、曲率半径ｒ０を小さくしても漏れ電流にはまったく影響を与えることがなく、実用上何ら問題がないことが示された。
すなわち、ガードリング領域の内周の曲率半径は、１０μｍ以下であってもよい。これにより、曲率半径が１００μｍ以上の従来の半導体素子と比べて若干の耐圧低下が見られるものの、有効領域１０２Ａの面積が十分に確保され、漏れ電流の増加も抑制しつつ、大電流の使用に耐えうるという効果が得られる。また、図１Ｂの例に示すように、ガードリング領域１２１の内周の曲率半径がゼロであれば、高耐圧の低下を抑制しつつ、有効領域１０２Ａの面積を最大限にすることで大電流の使用に耐えうるという効果が得られる。
図１Ｂの例において、ガードリング領域１２１の内周の曲率半径がゼロであるとき、曲率中心Ｐは有効領域１０２Ａの４つの角部、すなわちガードリング領域１５１の内周の角部に位置する。ガードリング領域１２１の内周の曲率半径がゼロであるとは、曲率半径Ｐが、ガードリング領域１５１の内周に一致しているとも言い得る。図１Ｂの例では、ガードリング領域１５１の内周は、直角の角部を有しているが、これに限定されない。
曲率半径が１００μｍ以上の従来の半導体素子では、有効領域の面積を大きくするために、半導体素子全体のサイズを大きくしなければならない。一方、本実施形態における半導体素子では、従来における半導体素子よりも小さいサイズで、従来の半導体素子における有効領域と同じ面積を有する、有効領域を実現することができる。
図示する例では、略矩形の有効領域１０２Ａを包囲する終端領域１５０は、有効領域１０２Aの４つの角部の外側に、それぞれ、上述した扇部を有している。なお、本実施形態における終端領域は、有効領域１０２Ａの少なくとも１つの角部の外側に上述した扇部を有していればよい。有効領域１０２Ａの平面形状も矩形に限定されない。
（半導体素子の製造方法）
次に、本実施形態に係る半導体素子１００の製造方法について図５から図１３を用いて説明する。図５から図１３は、本実施形態に係る半導体素子１００の製造方法の一部を示す断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣ（０００１）で＜１１−２０＞方向に例えば４度オフカットした基板である。
図５に示すように、半導体基板１０１の上に高抵抗でｎ型のドリフト層１０２をエピタキシャル成長により形成する。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファ層１０２Ｂを堆積してもよい。バッファ層の不純物濃度は、例えば、１×１０１８ｃｍ−３であり、バッファ層の厚さは、例えば、１μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度及び厚さは、例えばそれぞれ６×１０１５ｃｍ−３及び１１μｍである。濃度および膜厚は必要な耐圧を得るために適宜選択されるため、この数値に限定されない。
次に、図６に示すように、ドリフト層１０２の上に、例えばＳｉＯ２からなるマスク１６００を形成した後、例えばＡｌイオンをドリフト層１０２に注入する。これにより、ドリフト層１０２に、イオン注入領域１５１０、１５２０を形成する。イオン注入領域１５１０、１５２０は、それぞれ、後に、ガードリング領域１５１、およびＦＬＲ領域１５２となる。中央領域におけるマスク１６００の形状が、長方形または正方形であれば、ガードリング領域１５１の内周は、直角の角部を有する。ただし、実際には、中央領域におけるマスク１６００の角は、完全な直角ではなく、数μｍの曲率半径を有し得る。
なお、図示していないが、必要に応じて半導体基板１０１の裏面側に対して、第１導電型の不純物注入を行い、裏面側の第１導電型濃度をさらに高めてもよい。
次に、図７に示すように、マスク１６００を除去後、１５００から１９００℃程度の温度で熱処理することにより、イオン注入領域１５１０、１５２０から、それぞれ、ガードリング領域１５１、およびＦＬＲ領域１５２が形成される。なお、熱処理実施前にドリフト層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、ドリフト層１０２表面に熱酸化膜を形成後、その熱酸化膜をエッチングで除去することにより、ドリフト層１０２表面を清浄化してもよい。図１Ａに示すガードリング領域１５１の幅Ｗは例えば１５μｍである。ＦＬＲ領域１５２はガードリング領域１５１を取り囲むように複数のリングから構成される。複数形成されるＦＬＲそれぞれの注入領域の幅は例えば１μｍから２μｍであり、間隔は０．７μｍから５μｍ程度である。ＦＬＲの幅、および各ＦＬＲ間の間隔は固定値でもよいし、半導体素子１００の所望耐圧を実現するために変化させてもよい。ＦＬＲ領域１５２は本実施形態では１０本としているが、この本数も所望耐圧を実現するために変更してもよく、例えば２５本程度であってもよい。ガードリング領域１５１およびＦＬＲ領域１５２にて形成される終端領域１５０の第２導電型不純物の最大濃度は例えば２×１０20ｃｍ−３程度であり、深さは例えば1μｍである。終端領域１５０の第２導電型不純物濃度が、第１導電型のドリフト層１０２の濃度と同じとなるところで深さを定義する。
次に、図８に示すように、次に、ドリフト層１０２表面に例えばＳｉＯ２からなる絶縁膜１１１を例えば５００ｎｍ形成して表面を保護した後に、半導体基板１０１の裏面側に、例えばＮｉを２００ｎｍ程度堆積した後、約１０００℃で熱処理することにより第２電極１１０を形成する。第２電極１１０は半導体基板１０１の裏面とオーミック接合を形成する。電極種はＮｉに限定されず、例えばＴｉまたはＭｏなど、シリサイドを形成できる金属であればよい。
次にフォトレジストによるマスクを形成して例えばウェットエッチングによりガードリング領域１５１の一部、および、ガードリング領域１５１の内側のドリフト層１０２を露出させる。その後マスクを除去する。このようにして、図９に示すように、開口を有する絶縁膜１１１が得られる。
次に、図１０に示すように、開口を有する絶縁膜１１１および開口部に露出したドリフト層１０２の全面を覆うように、第１電極用導電膜１５９が堆積される。第１電極用導電膜は例えば、Ｔｉ、ＮｉまたはＭｏ等である。第１電極用導電膜の厚さは例えば２００ｎｍである。その後、第１電極用導電膜１５９を有する半導体基板１０１を１００℃以上７００℃以下の温度で熱処理する。これにより、第１電極用導電膜１５９は、ドリフト層１０２とショットキー接合を形成する。
次に、第１電極用導電膜１５９の上方に表面電極用導電膜を堆積する。表面電極用導電膜は、例えばＡｌを含む４μｍ程度の金属膜である。表面電極用導電膜上にマスクを形成して不要な部分をエッチングすることで、第１電極用導電膜１５９の一部も除去し、絶縁膜１１１の一部を露出させる。上部電極用導電膜の一部をエッチングした後にマスクを除去することで、図１１に示すような表面電極１１２およびパターニングされた第１電極１５９が形成される。この際のエッチングは、ウェットエッチングまたはドライエッチングでもよい。
次に、必要に応じて図１２に示したパッシベーション膜１１４を形成する。まず、露出した絶縁膜１１１および表面電極１１２の上方に、ＳｉＮまたはポリイミド等の有機膜からなるパッシベーション膜用絶縁膜１１４を形成する。その後、上部電極１１２の上部に形成されたパッシベーション膜用絶縁膜１１４および半導体素子１００の端部が暴露するような開口を有するマスクを準備し、ドライエッチングまたはウェットエッチング、現像等によりパッシベーション膜の一部をエッチングして上部電極１１２の一部および半導体素子１００の端部を露出させる。その後、マスクを除去する。これにより、図１２に示すように、上部電極１１２上の一部が開口されたパッシベーション膜１１４が得られる。パッシベーション膜１１４は絶縁体であればよく、例えばＳｉＯ２膜でもよいし、ポリベンゾオキサゾールなどの有機膜であってもよい。
次に、図１３に示すように、必要に応じて裏面電極１１３が形成される。裏面電極１１３の形成プロセスは、上記のパッシベーション膜１１４の形成工程の前であってもよいし、上部電極１１２の形成工程の前であってもよい。裏面電極１１３は、例えば、第２電極１１０に接する側から、Ｔｉ、ＮｉおよびＡｇの順に堆積する。それぞれの厚さは、例えば０．１μｍ、０．３μｍおよび０．７μｍである。以上の工程を経て、半導体素子１００が形成される。
（変形例）
以下、本実施形態の半導体素子の変形例を説明する。
図１４Ａから図１６Ｂは、本発明の主旨である終端領域１５０に対して、有効領域１２０Ａにバリア領域１５３を配置することでＪＢＳ化した半導体素子を示している。半導体基板１０１の法線方向から見て、ドリフト層１０２における終端領域１５０の内側に位置する領域には、複数の第２導電型のバリア領域１５３が配置されていてもよい。バリア領域１５３を形成することにより、第１電極１５９およびドリフト層１０２にて形成されるショットキー接合に対して逆バイアスが印加された場合のショットキー漏れ電流を低減できる。なお、バリア領域１５３は、終端領域１５０形成の際に同時に形成してもよい。
図１４Ａおよび図１４Ｂに示した半導体素子２００は、一方向に延びたバリア領域１５３を等間隔に複数配置している。バリア領域１５３の幅は例えば１μｍから２μｍであり、隣接するバリア領域１５３の間隔は例えば２μｍから１０μｍである。バリア領域１５３の幅は、隣接するバリア領域１５３の間隔幅よりも小さくてもよい。
図１５Ａおよび図１５Ｂに示した半導体素子３００は、四角形状のバリア領域１５３を等間隔に複数配置している。バリア領域１５３の辺の長さは例えば１μｍから２μｍであり、隣接するバリア領域１５３の間隔は例えば２μｍから１０μｍである。バリア領域１５３の幅は、隣接するバリア領域１５３の間隔幅よりも小さくてもよい。また、図１５Ａおよび図１５Ｂのバリア領域１５３は正方形状で示したが、長方形状や他の多角形状であってもよいし、円状であってもよい。
図１６Ａおよび図１６Ｂに示した半導体素子４００は、図１５Ｂで示したバリア領域１５３の位置を若干変更し、半周期ずらした配置で構成されている。図１６Ｂに示すように、領域１０２ＥＬにおけるガードリング領域１５１の内周の一部がバリア領域１５３と重なってもよい。図示していないが、バリア領域１５３が、領域１０２ＥＣにおけるガードリング領域１５１の内周と重なる場合もある。ガードリング領域１５１の内周が部分的にバリア領域１５３と重なる場合、バリア領域１５３と重なっている部分のガードリング領域１５１の内周は、ガードリング領域１４１の外周およびガードリング領域１５１の幅Ｗから規定され得る。ガードリング領域１５１の内周がバリア領域１５３と接する場合も同様である。
以上のようなバリア領域１５３の形状および配置は上記に限定されない。
以下、本実施形態の半導体素子の変形例をさらに追加説明する。
図１７Ａおよび図１７Ｂに示した半導体素子５００Ａは、図１Ａに示した半導体素子１００に対し、終端領域１５０の外側であって半導体素子１００の端部の内側の領域にシールリング１１２０を付与した例を示している。シールリング１１２０の下にはバリア金属１５９０が配置されていてもよい。シールリング１１２０を配置する場合は、絶縁膜１１１の一部を開口し、ドリフト層１０２の一部を暴露させることでバリア金属１５９０を接触させてもよい。また、バリア金属１５９０が接触する領域に対して、第２導電型の終端注入領域１５４を設けてもよい。この場合、バリア金属１５９０が終端注入領域１５４と直接接続してもよい。図１７Ａおよび図１７Ｂに示した半導体素子５００Ａにおいて、終端注入領域１５４は、ＦＬＲ領域１５２の外周と離間して、半導体素子の端部に接するように配置されている。しかし、終端注入領域１５４は、図１７Ｃおよび図１７Ｄに示すように、一定の幅を有するリング形状であってもよい。終端注入領域１５４を半導体素子の端部に接するように配置してもしなくても、半導体素子５００Ａの電流―電圧特性に、ほとんど違いはない。また、半導体素子の角部における終端注入領域１５４の内周の曲率中心は、点Ｐと同一であってもよい。
また、図１８における半導体素子５００Ｂは、半導体素子５００Ａに対して終端注入領域１５４を削除した構造である。この場合、バリア金属１５９０がドリフト層１０２と直接接続してもよい。終端注入領域１５４がなくても、半導体素子５００Ｂの電流―電圧特性は、図１７Ａから図１７Ｄにおける半導体素子５００Ａの電流―電圧特性とほとんど同じである。
また、図１９における半導体素子５００Ｃは、半導体素子５００Ａに対してバリア金属１５９０を削除した構造である。この場合、シールリング１１２０が終端注入領域１５４と直接接続してもよい。
また、図２０における半導体素子５００Ｄは、半導体素子５００Ａに対してバリア金属１５９０および終端注入領域１５４を削除した構造である。この場合、シールリング１１２０がドリフト層１０２と直接接続してもよい。
なお、バリア金属１５９０は第１電極１５９と同時に形成してもよい。また、シールリング１１２０は表面電極１１２と同時に形成してもよい。さらに、終端注入領域１５４は、終端領域１５０と同時に形成してもよい。終端注入領域１５４は図１７Ａ、図１７Ｂおよび図１９においては半導体素子の端部に接するように配置されているが、図１７Ｃおよび図１７Ｄに示すように半導体素子の端部から離間して設置されていてもよい。さらに終端注入領域１５４は第１導電型で別途形成してもよい。
また、図１７Ａから図２０に示したシールリング１１２０は保護膜１１４で覆われていてもよい。
また、図１Ｂに示した点Ｐにおける曲率半径がゼロでガードリング領域１５１の内周が定義された半導体素子１００に対し、図２１に示すように点Ｐよりさらに内側の点Ｑを新たな曲率中心として、角部のガードリング領域の内周部分の面積を拡大してもよい。点Ｐは、ガードリング領域１５１内に位置し、点Ｑは、ガードリング領域１５１の内周より内側に位置する。ガードリング領域１５１の幅Ｗ（μｍ）を用いると、ガードリング領域１５１の外周は、５０＋Ｗ（μｍ）以下であってもよい。この外周の条件は、図１Ｂおよび図２に示す例と同じである。但し、この場合は有効領域１０２Ａが狭くなる。有効領域１０２Ａが四角形で、かつ、その角に曲率中心Ｐが一致する図１Ｂの状態と比較して、点Ｑを曲率中心とした場合の曲率半径をｒｉとしたとき、ＰＱ間距離は
Figure 2018186160
 である。ｒｉは、図１Ｂおよび図２に示す例と同様に、１０μｍ以下であってもよい。図２１における半導体素子は、図１Ｂおよび図２における半導体素子と同様の効果を有する。
本開示の半導体素子の構成および各構成要素の材料は、上記に例示した構成および材料に限定されない。例えば、第１電極１５９の材料は、上記に例示したＴｉ、ＮｉおよびＭｏに限定されない。第１電極１５９は、ドリフト層１０２とショットキー接合するその他の金属、並びにそれらの合金及び化合物からなる群から選択したものを使用してもよい。
また、第１電極１５９の上部であって、表面電極１１２の下部に、例えばＴｉＮを含むバリア膜を形成してもよい。バリア膜の厚さは、例えば５０ｎｍである。
また、本開示の実施形態では、炭化珪素が４Ｈ−ＳｉＣである例について説明したが、炭化珪素は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣまたは１５Ｒ−ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態では、ＳｉＣ基板の主面が（０００１）面からオフカットした面である例について説明したが、ＳｉＣ基板の主面は、（１１−２０）面、（１−１００）面、（０００−１）面、またはこれらのオフカット面であってもよい。また、半導体基板１０１としてＳｉ基板を用いてもよい。Ｓｉ基板上に、３Ｃ−ＳｉＣドリフト層を形成してもよい。この場合、３Ｃ−ＳｉＣに注入された不純物イオンを活性化するためのアニールを、Ｓｉ基板の融点以下の温度で実施してもよい。
本開示は、例えば、民生用、車載用および産業機器用等の電力変換器に搭載するためのパワー半導体デバイスに用いられ得る。
１００、２００、３００、４００、５００Ａ、５００Ｂ、５００Ｃ、５００Ｄ 半導体素子
１０１ 半導体基板
１０２ ドリフト層
１０２Ｂ バッファ層
１１０ 第２電極
１１１ 絶縁膜
１１２ 表面電極
１１３ 裏面電極
１１４ 保護膜
１５０ 終端領域
１５１ ガードリング領域
１５２ ＦＬＲ領域
１５９ 第１電極
半導体素子１００の第２電極１１０に対して第１電極１５９に負の電圧が印加される際に、半導体素子１００内にて高電界が集中することで耐圧が低下する場合がある。その耐圧低下抑制のため、終端領域１５０が設けられるが、半導体素子１００の角部においては、終端領域１５０は図１Ｂに示したように曲率を持たせて配置される。終端領域１５０は、例えば、その内周および外周が直線で構成される少なくとも２つの直線領域１５０ａと、曲線を含む扇形領域１５０ｂとで表現できる。扇形領域１５０ｂは、少なくとも２つの直線領域１５０ａの端部を繋ぐように配置されている。この例では、直線領域１５０ａの内周および外周が直線のみから構成されているが、内周および外周の一部が直線状でなくてもよい。また、扇形領域１５０ｂに繋がる２つ領域は直線領域１５０ａでなくてもよく、例えばその内周および外周が、扇形領域１５０ｂよりも曲率の大きい曲線で構成されていてもよい。ここで、説明を簡単化するために、四角形に切り出された半導体素子１００のドリフト層１０２の表面１０２Ｓを9つの領域に分割する。周辺領域１０２Ｅのうち、終端領域１５０の扇形領域を含む部分を１０２ＥＣ、終端領域１５０の直線領域を含む部分を１０２ＥＬとする。これにより、終端領域１５０は、４つの角の領域１０２ＥＣと、それ以外の４つの領域１０２ＥＬとで分割される。
有効領域１０２Ａの角は曲率を有してもよい。この場合、図２に示すように、有効領域１０２Ａと周辺領域１０２Ｅとの境界が曲線で示された部分を含む有効領域１０２Ａの角の領域を１０２ＡＣと定義し、有効領域１０２Ａと周辺領域１０２Ｅとの境界が直線で示された部分を含む有効領域１０２Ａの領域を１０２ＡＬと定義し、それ以外の有効領域を１０２ＡＭと定義する。これにより、有効領域１０２Ａは、４つの扇形領域１０２ＡＣと、４つの四角形領域１０２ＡＬと、それ以外の領域１０２ＡＭとに分割される。ここで再び図１Ｂに着眼すると、図１Ｂでは有効領域１０２Ａの角が曲率を持たない場合であり、この場合は有効領域１０２Ａと１０２ＡＭとが一致する。つまり、有効領域１０２Ａは分割されない。
すなわち、ガードリング領域の内周の曲率半径は、１０μｍ以下であってもよい。これにより、曲率半径が１００μｍ以上の従来の半導体素子と比べて若干の耐圧低下が見られるものの、有効領域１０２Ａの面積が十分に確保され、漏れ電流の増加も抑制しつつ、大電流の使用に耐えうるという効果が得られる。また、図１Ｂの例に示すように、ガードリング領域１５１の内周の曲率半径がゼロであれば、高耐圧の低下を抑制しつつ、有効領域１０２Ａの面積を最大限にすることで大電流の使用に耐えうるという効果が得られる。
図１Ｂの例において、ガードリング領域１５１の内周の曲率半径がゼロであるとき、曲率中心Ｐは有効領域１０２Ａの４つの角部、すなわちガードリング領域１５１の内周の角部に位置する。ガードリング領域１５１の内周の曲率半径がゼロであるとは、曲率中心Ｐが、ガードリング領域１５１の内周に一致しているとも言い得る。図１Ｂの例では、ガードリング領域１５１の内周は、直角の角部を有しているが、これに限定されない。
図１６Ａおよび図１６Ｂに示した半導体素子４００は、図１５Ｂで示したバリア領域１５３の位置を若干変更し、半周期ずらした配置で構成されている。図１６Ｂに示すように、領域１０２ＥＬにおけるガードリング領域１５１の内周の一部がバリア領域１５３と重なってもよい。図示していないが、バリア領域１５３が、領域１０２ＥＣにおけるガードリング領域１５１の内周と重なる場合もある。ガードリング領域１５１の内周が部分的にバリア領域１５３と重なる場合、バリア領域１５３と重なっている部分のガードリング領域１５１の内周は、ガードリング領域１５１の外周およびガードリング領域１５１の幅Ｗから規定され得る。ガードリング領域１５１の内周がバリア領域１５３と接する場合も同様である。

Claims (9)

  1. 主面及び裏面を有する第１導電型の半導体基板と、
    前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層内に配置された第２導電型の終端領域と、
    前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、
    前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、
    前記終端領域は、前記半導体基板の前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、
    前記終端領域は、前記炭化珪素半導体層の表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の複数のリングを含むＦＬＲ領域とを有し、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、
    前記炭化珪素半導体層表面の法線方向から見て、前記終端領域は扇部を含み、
    前記扇部において、前記複数のリングのうち少なくとも１つのリングの内周および外周、並びに、前記ガードリング領域の内周および外周は同じ第１の曲率中心を有し、前記第１の曲率中心は、前記ガードリング領域の前記内周よりも内側に位置し、前記ガードリング領域の内周の曲率半径は５０μｍ以下である、半導体素子。
  2. 前記ガードリング領域の前記内周の曲率半径が１０μｍ以上である、請求項１に記載の半導体素子。
  3. 前記ガードリング領域の前記内周の曲率半径が１０μｍ以下である、請求項１に記載の半導体素子。
  4. 前記ガードリング領域の前記内周は、直角の角部を有する、請求項１または３に記載の半導体素子。
  5. 前記終端領域は、その内周および外周が直線で構成される少なくとも２つの直線部をさらに含み、
    前記扇部は、前記少なくとも２つの直線部の端部を繋ぐように配置されている、請求項１から４のいずれかに記載の半導体素子。
  6. 主面及び裏面を有する第１導電型の半導体基板と、
    前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層内に配置された第２導電型の終端領域と、
    前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、
    前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、
    前記終端領域は、前記半導体基板の前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、
    前記終端領域は、前記炭化珪素半導体層の表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された、第２導電型の複数のリングを含むＦＬＲ領域とを有し、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、
    前記炭化珪素半導体層表面の法線方向から見て、前記終端領域は扇部を含み、
    前記扇部において、前記複数のリングのうち少なくとも１つのリングの内周および外周、並びに、前記ガードリング領域の外周は同じ第１の曲率中心を有し、前記第１の曲率中心は、前記ガードリング領域の内周に一致しているか、または、前記ガードリング領域内に位置する、半導体素子。
  7. 前記ガードリング領域の幅をＷ（μｍ）とするとき、
    前記ガードリング領域の前記外周の曲率半径は、５０＋Ｗ（μｍ）以下である、請求項６に記載の半導体素子。
  8. 前記ガードリング領域の前記内周は、前記第１の曲率中心とは異なる第２の曲率中心を有し、前記炭化珪素半導体層表面の法線方向から見て、前記第２の曲率中心は、前記ガードリング領域の前記内周より内側に位置し、前記ガードリング領域の前記内周の曲率半径は１０μｍ以下である、請求項６または７に記載の半導体素子。
  9. 前記終端領域は、その内周および外周が直線で構成される少なくとも２つの直線部をさらに含み、
    前記扇部は、前記少なくとも２つの直線部の端部を繋ぐように配置されている、請求項６から８のいずれかに記載の半導体素子。
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