JP2018181988A - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

Abstract

【課題】画素アレイと同等のサイズでイメージセンサが実現しうる最も小さいチップ投影面積を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供する。
【解決手段】固体撮像装置１０は、第１の基板１１０には画素部２０が形成され、第２の基板１２０には、列レベル接続部２２１，２２２に沿って列読み出し回路が形成され、行レベル接続部２２３に沿って行ドライバが形成され、配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域２６０が形成され、ピッチ変換用配線領域は、少なくとも、画素部より短い第３のピッチもつ列読み出し回路の端部と列レベル接続部の端部間、または／および、画素部より短い第４のピッチもつ行ドライバの端部と行レベル接続部の端部間に形成されている。
【選択図】図４

Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。

光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。

ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素が配列された画素部（画素アレイ部）の中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。

列並列出力型ＣＭＯＳイメージセンサは、基本的には、複数の画素が２次元の行列状（マトリクス状）に配列された画素部（画素アレイ部）、画素部の中でアドレス指定されたある一行の画素信号を同時並列的に列（カラム）出力方向へと読み出すように駆動する行（ロー）ドライバ（Row Driver;垂直走査回路）、読み出された信号に対して所定の信号処理を施すカラム読み出し回路系(Column Signal Chain)、およびデータ出力回路を有する。
カラム読み出し回路は、列（カラム）毎にＡＤＣ等の列信号処理回路が列配列されている。そして、カラム読み出し回路の各列信号処理回路は、画素部の各列出力に対応して配置されている。

このようなＣＭＯＳイメージセンサは、画素アレイ部（画素部）と、ロードライバやカラム読み出し回路等を含む周辺回路部に大別できる。
従来は画素アレイ部と周辺回路部が同一チップ上、つまり周辺回路がフォーカルプレーン上に実装されていた。
その結果、ＣＭＯＳイメージセンサのチップ面積（投影面積）は本来必要であるはずの画素アレイ部より大きくなってしまい、故により小型なレンズもしくはレンズホルダを用いることができず、カメラ基板を極限まで小型化（Miniaturize）できないという問題があった。

そこで、この種の問題を解消すべく、チップ積層化技術が種々提案されている。
チップ積層化技術は、同種・異種にかかわらず２枚以上の基板（Ｄｉｅ）を積み重ね、基板（Ｄｉｅ）間の物理的な接続と、電気的な接続を可能にする。

非特許文献１に示すＣＭＯＳイメージセンサの積層化事例では、光が入射する第１の基板（CIS Die）に画素アレイ部とカラム（Column）レベル、ロー（Row）レベルのＴＳＶとＩ／Ｏパッドが実装され、積層方向の下側の第２の基板（ASIC die）にはカラム読み出し回路系を形成するカラムシグナルチェイン（Column Signal Chain）、ロードライバ（Row Driver）やその他の周辺回路が実装されている。

また、非特許文献２に示すＣＭＯＳイメージセンサの積層化事例では、画素より細かいピッチのカラムシグナルチェイン（Column Signal Chain）が上下に２個、第２の基板（ASIC Die）に実装され、高速化と縦幅の増加を抑えている。

一方、非特許文献３に示すＣＣＤイメージセンサの場合は、積層化技術を用いなくともフォーカルプレーンがほぼ画素アレイで占められており、周辺回路の割合が非常に小さいことが分かる。
このような構成では、光学中心と画素アレイの中心とチップの中心がほぼ同じ座標に位置することなるため、光軸合わせの余分な空間が不要となり、最も小さいレンズホルダの使用を可能にする。

Ray Fontaine, "The State-of-Art of Mainstream CMOS Image Sensors," IISW, June. 2015. Hayato Wakabayashi, et al., "A 1/1.7-inch 20Mpixel Back-Illuminated Stacked CMOS Image Sensor with Parallel Multiple Sampling," IISW, June. 2015. Jan Bosiers, et al., "Recent developments on large-area CCDs for professional applications," IISW, June. 2015.

上述した、非特許文献１に示すＣＭＯＳイメージセンサの積層化事例では、カラムシグナルチェイン（Column Signal Chain）は画素より細かいピッチで実装されている。
ただし、ピッチ変換用配線領域が第１の基板（CIS die）に実装されており、平面的に矩形の画素アレイ部の上縁（上辺）からチップ上縁（上辺）まで画素アレイ部以外の領域が存在する。また、ロードライバ（Row Driver）は画素部と同一のピッチで実装されているため、ロードライバ（Row Driver）と隣接するＩ／Ｏドライバの幅よりさらに大きくチップの横幅が増加している。

また、非特許文献２に示すＣＭＯＳイメージセンサの積層化事例では、画素部と同一ピッチのロードライバ（Row Driver）を第１の基板（CIS Die）に実装しているため、高速シリアルインタフェースＩ／Ｏ回路の幅だけ、チップ投影面積が画素アレイの横幅より大きくなっている。

本発明は、画素アレイと同等のサイズでイメージセンサが実現しうる最も小さいチップ投影面積を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。

本発明の第１の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配置された画素部と、前記画素部から画素信号を列出力方向に読み出す読み出し部と、第１の基板と、第２の基板と、を有し、前記読み出し部は、少なくとも、前記画素部の中で指定された行の画素信号を列出力方向へと読み出すように駆動する行ドライバと、前記行ドライバの駆動に応じて読み出された信号に対して所定の信号処理を施す列読み出し回路と、を含み、前記第１の基板と前記第２の基板は、それぞれの基板の、前記列出力方向の少なくとも一方の側部に形成された列レベル接続部、および、前記列出力方向に直交する方向の少なくとも一方の側部に形成された行レベル接続部を通して接続された積層構造を有し、前記第１の基板には、前記画素部が形成され、当該画素部は、前記列出力方向の前記列レベル接続部に沿った側部が第１のピッチをもち、前記列出力方向に直交する方向の前記行レベル接続部に沿った側部が第２のピッチをもち、前記第２の基板には、少なくとも、前記列レベル接続部に沿って、前記列出力方向の側部が前記第１のピッチに対応する第３のピッチをもつ前記列読み出し回路が形成され、前記行レベル接続部に沿って、前記列出力方向に直交する方向の側部が前記第２のピッチに対応する第４のピッチをもつ前記行ドライバが形成され、配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域が形成され、前記第２の基板における前記列読み出し回路の第３のピッチおよび前記行ドライバの第４のピッチのうちの少なくとも一方が、前記第１の基板における前記画素部の対応する第１のピッチまたは第２のピッチより短く、前記ピッチ変換用配線領域は、少なくとも、前記画素部より短い第３のピッチもつ前記列読み出し回路の端部と前記列レベル接続部の端部間、または／および、前記画素部より短い第４のピッチもつ前記行ドライバの端部と前記行レベル接続部の端部間に形成されている。

本発明の第２の観点は、光電変換を行う複数の画素が行列状に配置された画素部と、前記画素部から画素信号を列出力方向に読み出す読み出し部と、第１の基板と、第２の基板と、を有し、前記読み出し部は、少なくとも、前記画素部の中で指定された行の画素信号を列出力方向へと読み出すように駆動する行ドライバと、前記行ドライバの駆動に応じて読み出された信号に対して所定の信号処理を施す列読み出し回路と、を含み、前記第１の基板と前記第２の基板は、それぞれの基板の、前記列出力方向の少なくとも一方の側部に形成された列レベル接続部、および、前記列出力方向に直交する方向の少なくとも一方の側部に形成された行レベル接続部を通して接続された積層構造を有する固体撮像装置の製造方法であって、前記第１の基板には、前記列出力方向の前記列レベル接続部に沿った側部が第１のピッチをもち、前記列出力方向に直交する方向の前記行レベル接続部に沿った側部が第２のピッチをもつ、前記画素部を形成し、前記第２の基板には、少なくとも、前記列レベル接続部に沿って、前記列出力方向の側部が前記第１のピッチに対応する第３のピッチをもつ前記列読み出し回路を形成し、前記行レベル接続部に沿って、前記列出力方向に直交する方向の側部が前記第２のピッチに対応する第４のピッチをもつ前記行ドライバを形成し、配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域を形成し、前記第２の基板における前記列読み出し回路の第３のピッチおよび前記行ドライバの第４のピッチのうちの少なくとも一方を、前記第１の基板における前記画素部の対応する第１のピッチまたは第２のピッチより短くし、前記ピッチ変換用配線領域は、少なくとも、前記画素部より短い第３のピッチもつ前記列読み出し回路の端部と前記列レベル接続部の端部間、または／および、前記画素部より短い第４のピッチもつ前記行ドライバの端部と前記行レベル接続部の端部間に形成する。

本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う複数の画素が行列状に配置された画素部と、前記画素部から画素信号を列出力方向に読み出す読み出し部と、第１の基板と、第２の基板と、を含み、前記読み出し部は、少なくとも、前記画素部の中で指定された行の画素信号を列出力方向へと読み出すように駆動する行ドライバと、前記行ドライバの駆動に応じて読み出された信号に対して所定の信号処理を施す列読み出し回路と、を含み、前記第１の基板と前記第２の基板は、それぞれの基板の、前記列出力方向の少なくとも一方の側部に形成された列レベル接続部、および、前記列出力方向に直交する方向の少なくとも一方の側部に形成された行レベル接続部を通して接続された積層構造を有し、前記第１の基板には、前記画素部が形成され、当該画素部は、前記列出力方向の前記列レベル接続部に沿った側部が第１のピッチをもち、前記列出力方向に直交する方向の前記行レベル接続部に沿った側部が第２のピッチをもち、前記第２の基板には、少なくとも、前記列レベル接続部に沿って、前記列出力方向の側部が前記第１のピッチに対応する第３のピッチをもつ前記列読み出し回路が形成され、前記行レベル接続部に沿って、前記列出力方向に直交する方向の側部が前記第２のピッチに対応する第４のピッチをもつ前記行ドライバが形成され、配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域が形成され、前記第２の基板における前記列読み出し回路の第３のピッチおよび前記行ドライバの第４のピッチのうちの少なくとも一方が、前記第１の基板における前記画素部の対応する第１のピッチまたは第２のピッチより短く、前記ピッチ変換用配線領域は、少なくとも、前記画素部より短い第３のピッチもつ前記列読み出し回路の端部と前記列レベル接続部の端部間、または／および、前記画素部より短い第４のピッチもつ前記行ドライバの端部と前記行レベル接続部の端部間に形成されている。

本発明によれば、画素アレイと同等のサイズでイメージセンサが実現しうる最も小さいチップ投影面積を実現することができる。

本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態に係る固体撮像装置の画素の構成例を示す回路図である。 本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 本発明の第１の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の第１の実施形態に係る斜め配線を含むピッチ変換用配線領域の基本的な構成例を示す図である。 本発明の第１の実施形態に係る斜め配線および折り返し配線を含むピッチ変換配線の構成例を示す図である。 本発明の第１の実施形態に係るローデコーダに関連する斜め配線を含むピッチ変換用配線領域の構成例を示す図である。 本発明の第２の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の第３の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の第４の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の第５の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の第６の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の第７の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。

この固体撮像装置１０は、図１に示すように、撮像部としての画素部（画素アレイ部）２０、行（ロー）ドライバ（Row Driver、垂直走査回路または行走査回路）３０、列（カラム：column)読み出し回路４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば行ドライバ(以下、ロードライバという)３０、列読み出し回路(以下、カラム読み出し回路という)４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
また、本第１の実施形態においては、カラム読み出し回路４０および水平走査回路５０等によりカラム読み出し回路系を形成するカラムシグナルチェイン（Column Signal Chain）８０が構成されている。

本第１の実施形態において、固体撮像装置１０は、後で詳述するように、第１の基板と第２の基板の積層型ＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態の固体撮像装置１０は、第１の基板と第２の基板が、それぞれの基板の、列（カラム）出力方向（垂直信号線の配線方向）の２つの側部の少なくとも一方の側部に形成されたカラム（列）レベル接続部、および、カラム出力方向に直交する方向の少なくとも一方の側部に形成された行（ロー）レベル接続部を通して接続された積層構造を有している。

第１の基板には、画素部２０が形成されている。そして、画素部２０は、カラム出力方向のカラムレベル接続部に沿った側部が第１のピッチをもち、カラム出力方向に直交する方向のローレベル接続部に沿った側部が第２のピッチをもつ。
第２の基板には、カラムレベル接続部に沿って、カラム出力方向の側部が画素部２０の第１のピッチに対応する第３のピッチをもつカラム読み出し回路４０を含むカラムシグナルチェイン（Column Signal Chain）８０が形成され、ローレベル接続部に沿って、カラム出力方向に直交する方向の側部が第２のピッチに対応する第４のピッチをもつロードライバ３０が形成されている。
第２の基板には、配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域が形成されている。

本第１の実施形態においては、第２の基板におけるカラムシグナルチェイン８０の第３のピッチおよびロードライバ３０の第４のピッチの両ピッチが、第１の基板における画素部２０の対応する第１のピッチまたは第２のピッチより短く設定されている。
そして、本第１の実施形態において、ピッチ変換用配線領域は、少なくとも、画素部２０より短い第３のピッチもつカラムシグナルチェイン８０の端部とカラムレベル接続部の端部間、および、画素部２０より短い第４のピッチもつロードライバ３０の端部とローレベル接続部の端部間に形成されている。

以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０の構成および機能、並びに、画素部２０と読み出し部７０の積層構造等について詳述する。

（画素ＰＸＬ並びに画素部２０の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素の構成例を示す回路図である。

画素ＰＸＬは、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオードＰＤを有する。
このフォトダイオードＰＤに対して、転送素子としての転送トランジスタＴＧ−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ−Ｔｒ、および選択素子としての選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。
このように、第１の実施形態に係る画素ＰＸＬは、転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワトランジスタＳＦ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。

フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。

転送トランジスタＴＧ−Ｔｒは、フォトダイオードＰＤとフローティングディフュージョンＦＤの間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ−Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤに転送する。

リセットトランジスタＲＳＴ−Ｔｒは、図２に示すように、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
なお、リセットトランジスタＲＳＴ−Ｔｒは、電源電圧ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤの間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される構成してもよい。
リセットトランジスタＲＳＴ−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。

ソースフォロワ素子としてのソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは，電源線Ｖｄｄと垂直信号線ＬＳＧＮとの間に直列に接続されている。

ソースフォロワトランジスタＳＦ−ＴｒのゲートにはフローディングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬにより制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御信号ＳＥＬがＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ−ＴｒはフローティングディフュージョンＦＤの電荷を電荷量（電位）に応じた電圧信号に変換した列出力の読み出し信号（ＶＳＩＧ１）および読み出しリセット信号（ＶＲＳＴ１）を信号垂直線ＬＳＧＮに出力する。
これらの動作は、たとえば転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素部２０には、画素ＰＸＬがＮ行×Ｍ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＧはそれぞれＮ本、垂直信号線ＬＳＧＮはＭ本ある。
図１においては、各制御線ＳＥＬ、ＲＳＴ、ＴＧを１本の行走査制御線として表している。

ロードライバ（垂直走査回路）３０は、タイミング制御回路６０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素ＰＸＬの駆動を行う。
また、ロードライバ３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤ２１に蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
すなわち、ロードライバ３０は、画素部２０の中でアドレス指定された行の画素信号をカラム出力方向（垂直信号線ＬＳＧＮの配線方向）へと読み出すように画素ＰＸＬの駆動を行う。

カラム読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。

カラム読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）、サンプルホールド（Ｓ／Ｈ）回路等を含んで構成可能である。

このように、カラム読み出し回路４０は、たとえば図３（Ａ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをデジタル信号に変換するＡＤＣ４１を含んで構成されてもよい。
あるいは、読み出し回路４０は、たとえば図３（Ｂ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬを増幅するアンプ（ＡＭＰ）４２が配置されてもよい。
また、読み出し回路４０は、たとえば図３（Ｃ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路４３が配置されてもよい。

水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。

タイミング制御回路６０は、画素部２０、ロードライバ３０、カラム読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。

本第１の実施形態において、読み出し部７０は、画素部２０に対して、順次画素をアクセスして画素信号の読み出しを行単位で行う。

（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。

図４は、本発明の第１の実施形態に係る固体撮像装置１０の積層構造について説明するための図である。

本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第２の基板１２０上に第１の基板１１０が積層された構造を有する。

本第１の実施形態の固体撮像装置１０は、第１の基板１１０において、カラム出力方向（垂直信号線ＬＳＧＮの配線方向、図中の直交座標系のＹ方向）の２つの側部１１１，１１２にカラムレベル接続部２１１，２１２が形成され、カラム出力方向に直交する方向（Ｘ方向）の２つの側部１１３，１１４のうちの一方の側部１１３にローレベル接続部２１３が形成されている。
同様に、第２の基板１２０において、カラム出力方向（Ｙ方向）の２つの側部１２１，１２２にカラムレベル接続部２２１，２２２が形成され、カラム出力方向に直交する方向（Ｘ方向）の２つの側部１２３，１２４のうちの一方の側部１２３にローレベル接続部２２３が形成されている。
そして、本第１の実施形態の固体撮像装置１０は、第１の基板１１０と第２の基板１２０が、それぞれの基板の、対応するカラムレベル接続部２１１，２１２、およびカラムレベル接続部２２１，２２２、並びに、ローレベル接続部２１３およびローレベル接続部２２３を通して、たとえば積層用チップ間ビア（Ｄｉｅ−ｔｏ−Ｄｉｅ Ｖｉａ）やマイクロバンプ等により接続された積層構造を有している。

第１の基板１１０には、図４に示すように、第１の基板１１０の全体にわたって画素部２０の各画素ＰＸＬが配列された画素アレイ２３０が形成されている。

このように、第１の基板１１０には、画素部２０として画素アレイ２３０が矩形状に形成されている。
そして、画素部２０としての画素アレイ２３０は、カラム出力方向（Ｙ方向）のカラムレベル接続部２１１，２１２に沿った側部２３１，２３２が第１のピッチＰＴＣ１をもち、カラム出力方向に直交する方向（Ｘ方向）のローレベル接続部２１３に沿った側部２３３，２３４が第２のピッチＰＴＣ２をもつ四角形状に形成されている。

第２の基板１２０には、カラムレベル接続部２２１，２２２に沿って、カラム出力方向（Ｙ方向）の側部２４１，２４２が画素部２０の第１のピッチＰＴＣ１に対応する第３のピッチＰＴＣ３をもつカラム読み出し回路４０を含むカラムシグナルチェイン（Column Signal Chain）８０−１，８０−２が形成されている。
第２の基板１２０には、ローレベル接続部２２３に沿って、カラム出力方向に直交する方向（Ｘ方向）の側部２５１が画素部２０の第２のピッチＰＴＣ２に対応する第４のピッチＰＴＣ４をもつロードライバ３０が形成されている。
第２の基板１２０には、配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域２６０−１〜２６０−７が形成されている。

そして、本第１の実施形態の第２の基板１２０において、カラムシグナルチェイン８０−１，８０−２の形成領域、ロードライバ３０の形成領域、およびピッチ変換用配線領域２６０−１〜２６０−７の形成領域、を除く、基板の中央部および側部１２４の近傍領域は、カラムシグナルチェイン８０−１，８０−２やロードライバ３０を除く出力回路等の他の周辺回路９０の形成領域として割り当てられている。

本第１の実施形態においては、第２の基板１２０におけるカラムシグナルチェイン８０−１，８０−２の第３のピッチＰＴＣ３が、第１の基板１１０における画素部２０の対応する第１のピッチＰＴＣ１より短く（狭く）設定されている（ＰＴＣ３＜ＰＴＣ１）。
また、第２の基板１２０におけるロードライバ３０の第４のピッチＰＴＣ４が、第１の基板１１０における画素部２０の対応する第２のピッチＰＴＣ２より短く（狭く）設定されている（ＰＴＣ４＜ＰＴＣ２）。

本第１の実施形態において、ピッチ変換用配線領域２６０（−１〜−７）は、カラムシグナルチェイン８０−１，８０−２、ロードライバ３０に使用するメタル配線層と異なる配線層を用いて形成される。
したがって、ピッチ変換用配線領域２６０（−１〜−７）は、カラムシグナルチェイン８０−１，８０−２、ロードライバ３０と、積層方向（Ｚ方向）に重なるように配置することが可能である。

そして、本第１の実施形態において、斜め配線を含むピッチ変換用配線領域２６０−１は、画素部２０の第１のピッチＰＴＣ１より短い第３のピッチＰＴＣ３をもつカラムシグナルチェイン８０−１の端部８０１Ｔとカラムレベル接続部２２１の一端部２２１Ｔ１間に形成されている。
斜め配線を含むピッチ変換用配線領域２６０−２は、画素部２０の第１のピッチＰＴＣ１より短い第３のピッチＰＴＣ３をもつカラムシグナルチェイン８０−１の端部８０２Ｔとカラムレベル接続部２２１の他端部２２１Ｔ２間に形成されている。
ピッチ変換用配線領域２６０−１，２６０−２における斜め配線は、それぞれ、カラムレベル接続部２２１の端部２２１Ｔ１，２２１Ｔ２からカラムシグナルチェイン８０−１の端部８０１Ｔ，８０２Ｔの位置と一致する位置まで施されている。

図５は、本発明の第１の実施形態に係る斜め配線を含むピッチ変換用配線領域の基本的な構成例を示す図である。
図６は、本発明の第１の実施形態に係る斜め配線および折り返し配線を含むピッチ変換配線の構成例を示す図である。

ピッチ変換用配線領域２６０は、図５に示すように、配線ＯＲ間がピッチＯＰＴＣ１をもって形成された第１の配線群２６１、配線ＣＲ間がピッチＯＰＴＣ１より短い（狭い）ピッチＣＰＴＣ１をもって形成された第２の配線群２６２、および第１の配線群２６１の配線ＯＲと第２の配線群２６２の対応する配線ＣＲとを斜め配線ＳＲで接続することによって、ピッチＯＰＴＣ１を、このピッチＯＰＴＣ１より短い（狭い）ピッチＣＰＴＣ１に変換する、または、ピッチＣＰＴＣ１を、このピッチＣＰＴＣ１より長い（広い）ピッチＯＰＴＣ１に変換する斜め配線群２６３を含んで構成されている。

ピッチ変換用配線領域２６０は、たとえばカラムシグナルチェイン８０−１，８０−２に適用する場合、信号の流れは、第１の配線群２６１から斜め配線群２６２に転送され、ここで配線のピッチＯＰＴＣ１がより短い（狭い）ピッチＣＰＴＣ１に変換され、第３の配線群２６３に転送される。

ピッチ変換用配線領域２６０は、たとえばローデコーダ３０に適用する場合、信号の流れは、第３の配線群２６３から斜め配線群２６２に転送され、ここで配線のピッチCＰＴＣ１がより長い（広い）ピッチOＰＴＣ１に変換され、第１の配線群２６１に転送される。

また、本第１の実施形態においては、図６に示すように、ピッチ変換用配線領域２６０で配線間ピッチを変換した位置の後に、折り返し配線ＦＲが形成された折り返し配線群２６４を設けることも可能である。
これにより、ピッチ変換配線でピッチを変換した後に下層配線で折り返し、チップツウチップビア（chip-to-chip via）の近くまで信号を伝送することが可能となる。

これにより、カラムシグナルチェイン８０−１，８０−２の信号の流れる向きを同じにすることが可能となる。
また、カラムシグナルチェイン８０においては、入力端子はカラム出力方向（Ｙ方向）の外側の側部ＯＴＳと内側の側部ＩＮＳのいずれかに配置することが可能であるが、外側の側部ＯＴＳに配置する場合、ピッチ変換用配線領域２６０内でメタル配線層に変えて下層の折り返し配線を行うことで対応可能となる。

また、本第１の実施形態において、斜め配線を含むピッチ変換用配線領域２６０−３は、画素部２０の第１のピッチＰＴＣ１より短い第３のピッチＰＴＣ３をもつカラムシグナルチェイン８０−２の端部８０３Ｔとカラムレベル接続部２２２の一端部２２２Ｔ１間に形成されている。
斜め配線を含むピッチ変換用配線領域２６０−４は、画素部２０の第１のピッチＰＴＣ１より短い第３のピッチＰＴＣ３をもつカラムシグナルチェイン８０−２の端部８０４Ｔとカラムレベル接続部２２２の他端部２２２Ｔ２間に形成されている。
ピッチ変換用配線領域２６０−３，２６０−４における斜め配線は、それぞれ、カラムレベル接続部２２２の端部２２２Ｔ１，２２２Ｔ２からカラムシグナルチェイン８０−２の端部８０３Ｔ，８０４Ｔの位置と一致する位置まで施されている。

図７は、本発明の第１の実施形態に係るローデコーダ３０に関連する斜め配線を含むピッチ変換用配線領域の構成例を示す図である。

本第１の実施形態において、斜め配線を含むピッチ変換用配線領域２６０−５は、画素部２０の第２のピッチＰＴＣ２より短い第４のピッチＰＴＣ４をもつローデコーダ３０の端部３０１Ｔとカラムレベル接続部２２３の一端部２２３Ｔ１間に形成されている。
斜め配線を含むピッチ変換用配線領域２６０−６は、画素部２０の第２のピッチＰＴＣ２より短い第４のピッチＰＴＣ４をもつローデコーダ３０の端部３０２Ｔとカラムレベル接続部２２３の一端部２２３Ｔ２間に形成されている。
ピッチ変換用配線領域２６０−５，２６０−６における斜め配線は、それぞれ、カラムレベル接続部２２３の端部２２３Ｔ１，２２３Ｔ２からローデコーダ３０の端部３０１Ｔ，３０２Ｔの位置と一致する位置まで施されている。

なお、ピッチ変換用配線領域２６０−７は、ロードライバ３０に使用するメタル配線層と異なる配線層を用いて形成され、ロードライバ３０と、積層方向（Ｚ方向）に重なるように配置することが可能である一例として示されている。

以上説明したように、本第１の実施形態の固体撮像装置１０は、第１の基板１１０と第２の基板１２０が、それぞれの基板の、対応するカラムレベル接続部２１１，２１２、およびカラムレベル接続部２２１，２２２、並びに、ローレベル接続部２１３およびローレベル接続部２２３を通して、たとえば積層用チップ間ビア（Ｄｉｅ−ｔｏ−Ｄｉｅ Ｖｉａ）やマイクロバンプ等により接続された積層構造を有している。
第１の基板１１１０には、画素部２０が形成されている。そして、画素部２０は、カラム出力方向のカラムレベル接続部２１１,２１２に沿った側部２３１が第１のピッチＰＴＣ１をもち、カラム出力方向に直交する方向のローレベル接続部２１３に沿った側部２３３が第２のピッチＰＴＣ２をもつ。
第２の基板１２０には、カラムレベル接続部２２１，２２２に沿って、カラム出力方向の側部２４１が画素部２０の第１のピッチＰＴＣ１に対応する第３のピッチＰＴＣ３をもつカラム読み出し回路４０を含むカラムシグナルチェイン８０−１，８０−２が形成され、ローレベル接続部２２３に沿って、カラム出力方向に直交する方向の側部２５１が第２のピッチＰＴＣ２に対応する第４のピッチＰＴＣ４をもつロードライバ３０が形成されている。
第２の基板１２０には、配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域２６０（−１〜−７）が形成されている。
そして、本第１の実施形態においては、第２の基板１２０におけるカラムシグナルチェイン８０の第３のピッチＰＴＣ３およびロードライバ３０の第４のピッチＰＴＣ４の両ピッチが、第１の基板における画素部２０の対応する第１のピッチＰＴＣ１、ＰＴＣ２より短く設定されている。
そして、ピッチ変換用配線領域２６０は、画素部２０より短い第３のピッチＰＴＣ３もつカラムシグナルチェイン８０の端部とカラムレベル接続部２２１，２２２の端部間、および、画素部２０より短い第４のピッチＰＴＣ４もつロードライバ３０の端部とローレベル接続部２２３の端部間に形成されている。
また、カラムシグナルチェイン８０、ロードライバ３０、もしくは両方と、ピッチ変換用配線領域２６０が重ねて配置される。

したがって、本第１の実施形態の固体撮像装置１０によれば、画素アレイと同等のサイズでイメージセンサが実現しうる最も小さいチップ投影面積を実現することができる。
その結果、カメラのさらなる小型化を促進し、ウェアラブル機器などで従来は実装が困難であった製品領域への応用が可能となる利点がある。

より具体的には、従来は画素アレイより広いチップ投影面積が必要であったが、画素アレイと同等のサイズでイメージセンサが実現しうる最も小さいチップ投影面積を実現することが可能となる。
また、数個のカラムシグナルチェイン（Column Signal Chain）の構成であっても、チップ投影面積を増加させずに高速化できる。
また、カラムシグナルチェイン（Column Signal Chain）の信号処理が流れる向きを複数間で同一にできる。
また、第１の基板（CIS Die）の単チャネル化による、製造コストの低下とプロセス技術の特化を実現することができる。

また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。

また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ｎＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。

また、第１の基板（CIS Die）１１０にｎＭＯＳで構成する画素以外のトランジスタを全く実装する必要が無いため、ＣＣＤイメージセンサのように、第１の基板（CIS Die）１１０の単チャネル化を実施することができる。
その結果、製造時に必要となるリソグラフィー用光学マスク枚数を大幅に削減できることにより製造費用を低減と共に、画素特性を向上させることにプロセスを特化することができる効果も得ることができる。

（第２の実施形態）
図８は、本発明の第２の実施形態に係る固体撮像装置１０Ａの積層構造について説明するための図である。

本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第２の実施形態に係る固体撮像装置１０Ａでは、第２の基板１２０の列出力方向（Ｙ方向）の外側の２つの側部１２１と側部１２２との間に、画素部２０の第１のピッチＰＴＣ１より短い第３のピッチＰＴＣ３もつ４つのカラムシグナルチェイン８０−１，８０−２，８０−３，８０−４が形成されている。
そして、ピッチ変換用配線領域２６０において、カラムシグナルチェイン８０−１，８０−２，８０−３，８０−４の入力端子が形成された側部側に配置され、ピッチ変換後の配線が入力端子と接続するように拡張された拡張配線領域２６１を含む。
本第２の実施形態に係る固体撮像装置１０Ａでは、隣接する２つのカラムシグナルチェイン８０−１と８０−２、およびカラムシグナルチェイン８０−３と８０−４が、入力端子が形成された側部側が向き合うように配置され、２つのカラムシグナルチェイン８０−１と８０−２、およびカラムシグナルチェイン８０−３と８０−４により１つの拡張配線領域２６１−１，２６１−２を共有している。

なお、拡張配線領域２６１−１，２６１−２において、２つの２つのカラムシグナルチェイン８０−１と８０−２、およびカラムシグナルチェイン８０−３と８０−４の信号の流れる向きが同じになるように配線されていてもよい。

本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、カラムシグナルチェイン８０を隙間なく配置することで第２の基板（ASIC Die）１２０の面積を有効活用でき、イメージセンサの投影面積（フットプリント）を増加させることなく、つまり画素アレイと同等に保ちながら高速化を実現することが可能となる。

（第３の実施形態）
図９は、本発明の第３の実施形態に係る固体撮像装置１０Ｂの積層構造について説明するための図である。

本第３の実施形態に係る固体撮像装置１０Ｂが、上述した第２の実施形態に係る固体撮像装置１０Ａと異なる点は、次のとおりである。
本第３の実施形態に係る固体撮像装置１０Ｂでは、第２の基板１２０の列出力方向（Ｙ方向）の外側の２つの側部１２１と側部１２２との間に、画素部２０の第１のピッチＰＴＣ１より短い第３のピッチＰＴＣ３もつ６つのカラムシグナルチェイン８０−１，８０−２，８０−３，８０−４，８０−５，８０−６が形成されている。
そして、拡張配線領域２６１−１，２６１−２，２６１−３は、すべてのカラムシグナルチェイン８０−１，８０−２，８０−３，８０−４，８０−５，８０−６の入力端子と接続するように配線されている。
本第３の実施形態に係る固体撮像装置１０Ｂでは、第２の基板１２０において、垂直信号線ＬＳＧＮの配線ピッチを変更したレプリカ信号線ＲＰＬＳＧＮが複数のカラムシグナルチェイン８０−１，８０−２，８０−３，８０−４，８０−５，８０−６の配置領域と重なるように配線され、レプリカ信号線ＰＲＬＳＧＮにより、ピッチ変換後の配線がすべてのカラムシグナルチェイン８０−１，８０−２，８０−３，８０−４，８０−５，８０−６と接続されている。

本第３の実施形態によれば、上述した第２の実施形態の効果と同様の効果を得ることができることはもとより、以下の効果を得ることができる。
カラムシグナルチェイン８０の並列度を向上させることができ、更なる高速化を実現することが可能となる。
また、たとえば正方アスペクト比の画素アレイ２３０に対しても、その直下の領域すべてにおいてカラムシグナルチェイン８０を敷き詰めることができるため、画素アレイの画素フォーマットが異なる場合でも、本イメージセンサの構成は効果がある。

（第４の実施形態）
図１０は、本発明の第４の実施形態に係る固体撮像装置１０Ｃの積層構造について説明するための図である。

本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第４の実施形態に係る固体撮像装置１０Ｃでは、カラムシグナルチェイン８０−１,８０−２のピッチＰＴＣ３は、第１の基板１１０の画素部２０の対応する第１のピッチＰＴＣ１と同じピッチに設定されている。
そして、ロードライバ３０の出力端子が、列出力方向に直交する方向（Ｘ方向）の外側の側部２５１および内側の側部２５２のうち内側の側部２５２側に形成されている。

本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、以下の効果を得ることができる。
カラムシグナルチェインは、画素と同一ピッチで配置するため、ピッチ変換用配線領域（Routing Region）が不要である。
ロードライバ３０は、ピッチ変換用配線領域を用いて、ローレベル接続部２２３と接続続するが、このとき、カラムシグナルチェインの一部とロードライバ３０自身の上層または下層を配線することになるが、新たに追加するメタル層を使用して物理的な干渉を避けることができる。
ロードライバ３０の出力端子を内側の側部２５２に配置することで、配線領域内に折り返し配線を用いずに実現可能である。
そして、これらの構成により、非常に微細ピッチな画素に対してもカラム回路を変更することなく再利用等を促進し、かつ実現不可能な程度までピッチを下げたカラムシグナルチェインの設計が不要となる。
一方、通常ロードライバ３０は各種容量（MIM, POLY容量）等が不要な開ループ動作のデジタル回路であるため、細かな画素ピッチでも設計することが一般的に可能である。

（第５の実施形態）
図１１は、本発明の第５の実施形態に係る固体撮像装置１０Ｄの積層構造について説明するための図である。

本第５の実施形態に係る固体撮像装置１０Ｄが、上述した第４の実施形態に係る固体撮像装置１０Ｃと異なる点は、次のとおりである。
本第５の実施形態に係る固体撮像装置１０Ｄでは、２つのロードライバ３０−１，３０−２が、それぞれ第２の基板１２０の列出力方向に直交する方向（Ｘ方向）の２つの側部１２３，１２４に沿って形成されている。
また、第２の基板１２０の側部１２４にはローレベル接続部２２４が形成され、第１の基板１１０の側部１１４にはローレベル接続部２１４が形成されている。
２つのロードライバ３０−１，３０−２は、同一行をドライブしても良いし、奇数行と偶数行で分けても良い。

本第５の実施形態によれば、上述した第４の実施形態の効果と同様の効果を得ることができる。

（第６の実施形態）
図１２は、本発明の第６の実施形態に係る固体撮像装置１０Ｅの積層構造について説明するための図である。

本第６の実施形態に係る固体撮像装置１０Ｅが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第６の実施形態に係る固体撮像装置１０Ｅでは、２つのロードライバ３０−１，３０−２が、それぞれ第２の基板１２０の列出力方向に直交する方向（Ｘ方向）の２つの側部１２３，１２４に沿って形成されている。
また、第２の基板１２０の側部１２４にはローレベル接続部２２４が形成され、第１の基板１１０の側部１１４にはローレベル接続部２１４が形成されている。
２つのロードライバ３０−１，３０−２は、同一行をドライブしても良いし、奇数行と偶数行で分けても良い。

本第６の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
また、カラムシグナルチェインの回路構成が簡素であり、小型化できる場合に最も有効な形態である。

（第７の実施形態）
図１３は、本発明の第７の実施形態に係る固体撮像装置１０Ｆの積層構造について説明するための図である。

本第７の実施形態に係る固体撮像装置１０Ｆが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第７の実施形態に係る固体撮像装置１０Ｆでは、ロードライバ３０と同じピッチをもつ２つの入出力（Ｉ／Ｏ）ロードライバ９１−１，９１−２が、それぞれ第２の基板１２０の列出力方向に直交する方向（Ｘ方向）の２つの側部１２３，１２４に沿って形成されている。
また、第２の基板１２０の側部１２３，１２４にはＩ／Ｏレベル接続部２２５，２２６が形成され、第１の基板１１０の側部１１３，１１４にはＩ／Ｏレベル接続部２１５，２１６が形成されている。

本第７の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
また、第１の基板（CIS Die）１１０にはＩ／Oパッドが実装されるが、Ｉ／Oパッドは一般的に６０〜１００μm角程度であるため、画素アレイ幅と比較して横幅増加分の影響は少ない。むしろ比較的面積が大きいＩ／Oドライバ（特に高速インターフェースI／O回路）をＩ／Oパッドと重ねることで、チップ横幅の増加分を抑えることができる。

以上説明した固体撮像装置１０，１０Ａ〜１０Ｆは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。

図１４は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。

本電子機器３００は、図１４に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）２２０を有する。
電子機器２００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。

信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。

上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ〜１０Ｆを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

１０，１０Ａ〜１０Ｆ・・・固体撮像装置、１１０・・・第１の基板、１２０・・・第２の基板、２０・・・画素部、ＰＤ・・・フォトダイオード、ＴＧ−Ｔｒ・・・転送トランジスタ、ＲＳＴ−Ｔｒ・・・リセットトランジスタ、ＳＦ−Ｔｒ・・・ソースフォロワトランジスタ、ＦＤ・・・フローティングディフュージョン、ＰＸＬ・・・画素、３０・・・ロードライバ、４０・・・カラム読み出し回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、８０，８０−１，８０−２・・・カラムシグナルチェイン、９０・・・周辺回路、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。

Claims (16)

1. 光電変換を行う複数の画素が行列状に配置された画素部と、
   前記画素部から画素信号を列出力方向に読み出す読み出し部と、
   第１の基板と、
   第２の基板と、を有し、
   前記読み出し部は、少なくとも、
   前記画素部の中で指定された行の画素信号を列出力方向へと読み出すように駆動する行ドライバと、
   前記行ドライバの駆動に応じて読み出された信号に対して所定の信号処理を施す列読み出し回路と、を含み、
   前記第１の基板と前記第２の基板は、それぞれの基板の、前記列出力方向の少なくとも一方の側部に形成された列レベル接続部、および、前記列出力方向に直交する方向の少なくとも一方の側部に形成された行レベル接続部を通して接続された積層構造を有し、
   前記第１の基板には、
   前記画素部が形成され、当該画素部は、前記列出力方向の前記列レベル接続部に沿った側部が第１のピッチをもち、前記列出力方向に直交する方向の前記行レベル接続部に沿った側部が第２のピッチをもち、
   前記第２の基板には、少なくとも、
   前記列レベル接続部に沿って、前記列出力方向の側部が前記第１のピッチに対応する第３のピッチをもつ前記列読み出し回路が形成され、
   前記行レベル接続部に沿って、前記列出力方向に直交する方向の側部が前記第２のピッチに対応する第４のピッチをもつ前記行ドライバが形成され、
   配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域が形成され、
   前記第２の基板における前記列読み出し回路の第３のピッチおよび前記行ドライバの第４のピッチのうちの少なくとも一方が、前記第１の基板における前記画素部の対応する第１のピッチまたは第２のピッチより短く、
   前記ピッチ変換用配線領域は、
   少なくとも、前記画素部より短い第３のピッチもつ前記列読み出し回路の端部と前記列レベル接続部の端部間、または／および、前記画素部より短い第４のピッチもつ前記行ドライバの端部と前記行レベル接続部の端部間に形成されている
   固体撮像装置。
2. 前記ピッチ変換用配線領域において、
   前記斜め配線は、前記列レベル接続部の端部側から前記列読みだし回路の両端位置と一致する位置まで施され、または／および、前記行レベル接続部の端部側から前記行ドライバの両端位置と一致する位置まで施されている
   請求項１記載の固体撮像装置。
3. 前記ピッチ変換用配線領域において、
   ピッチ変換配線により配線間ピッチを変換した後に折り返し配線が形成されている
   請求項１または２記載の固体撮像装置。
4. 前記ピッチ変換用配線領域は、
   前記列読み出し回路、または／および、前記行ドライバと、異なる配線層により重なるように配置されている
   請求項１から３のいずれか一に記載の固体撮像装置。
5. 前記画素部の第１のピッチより短い第３のピッチもつ前記列読み出し回路は、入力端子が、当該列読み出し回路の前記列出力方向の外側の側部および内側の側部のうち一方の側部に形成されている
   請求項１から４のいずれか一に記載の固体撮像装置。
6. 前記列読み出し回路は、入力端子が、当該列読み出し回路の前記列出力方向の外側の側部に形成され、
   前記ピッチ変換用配線領域において、
   前記列読み出し回路の配線層と異なる配線層により配線間ピッチを変換した後に折り返し配線が形成されている
   請求項５記載の固体撮像装置。
7. 前記第２の基板の前記列出力方向の２つの側部の間に、前記画素部の第１のピッチより短い第３のピッチもつ複数の前記列読み出し回路が形成され、
   前記ピッチ変換用配線領域において、前記列読み出し回路の入力端子が形成された側部側に配置され、ピッチ変換後の配線が当該入力端子と接続するように拡張された拡張配線領域を含む
   請求項５記載の固体撮像装置。
8. 隣接する２つの前記列読み出し回路が、入力端子が形成された側部側が向き合うように配置され、当該２つの前記列読み出し回路により１つの前記拡張配線領域を共有している
   請求項７記載の固体撮像装置。
9. 前記拡張配線領域において、２つの前記列読み出し回路の信号の流れる向きが同じになるように配線されている
   請求項８記載の固体撮像装置。
10. 前記拡張配線領域は、すべての前記列読み出し回路の入力端子と接続するように配線されている
    請求項７から９のいずれか一に記載の固体撮像装置。
11. 前記第１の基板において、
    前記画素部から画素信号が前記列出力方向に配線された信号線に読み出され、
    前記第２の基板において、
    前記信号線の配線ピッチを変更したレプリカ信号線が複数の前記列読み出し回路の配置領域と重なるように配線され、前記レプリカ信号線により、ピッチ変換後の配線がすべての前記列読み出し回路と接続されている
    請求項１０記載の固体撮像装置。
12. 前記行ドライバの第４のピッチは、前記第１の基板の前記画素部の対応する第２のピッチより短く、
    前記行ドライバの出力端子が、前記列出力方向に直交する方向の外側の側部および内側の側部のうち内側の側部側に形成されている
    請求項１から１１のいずれか一に記載の固体撮像装置。
13. 前記行ドライバの第４のピッチは、前記第２の基板の前記画素部の対応する第２のピッチより短く、
    ２つの前記行ドライバが、それぞれ前記第２の基板の前記列出力方向に直交する方向の２つの側部に沿って形成されている
    請求項１から１２のいずれか一に記載の固体撮像装置。
14. 前記行ドライバの第４のピッチは、前記第２の基板の前記画素部の対応する第２のピッチより短く、
    前記第２の基板の前記列出力方向に直交する方向の少なくとも一方の側部に沿って前記行ドライバと並列するように入出力ドライバが形成され、
    前記入出力ドライバは、前記第２の基板の前記列出力方向に直交する方向の少なくとも一方の側部に形成された第２の基板側入出力レベル接続部に接続され、当該第２の基板側入出力レベル接続部が、前記第１の基板の前記列出力方向に直交する方向の少なくとも一方の側部に形成された第１の基板側入出力レベル接続部に接続されている
    請求項１から１３のいずれか一に記載の固体撮像装置。
15. 光電変換を行う複数の画素が行列状に配置された画素部と、
    前記画素部から画素信号を列出力方向に読み出す読み出し部と、
    第１の基板と、
    第２の基板と、を有し、
    前記読み出し部は、少なくとも、
    前記画素部の中で指定された行の画素信号を列出力方向へと読み出すように駆動する行ドライバと、
    前記行ドライバの駆動に応じて読み出された信号に対して所定の信号処理を施す列読み出し回路と、を含み、
    前記第１の基板と前記第２の基板は、それぞれの基板の、前記列出力方向の少なくとも一方の側部に形成された列レベル接続部、および、前記列出力方向に直交する方向の少なくとも一方の側部に形成された行レベル接続部を通して接続された積層構造を有する
    固体撮像装置の製造方法であって、
    前記第１の基板には、
    前記列出力方向の前記列レベル接続部に沿った側部が第１のピッチをもち、前記列出力方向に直交する方向の前記行レベル接続部に沿った側部が第２のピッチをもつ、前記画素部を形成し、
    前記第２の基板には、少なくとも、
    前記列レベル接続部に沿って、前記列出力方向の側部が前記第１のピッチに対応する第３のピッチをもつ前記列読み出し回路を形成し、
    前記行レベル接続部に沿って、前記列出力方向に直交する方向の側部が前記第２のピッチに対応する第４のピッチをもつ前記行ドライバを形成し、
    配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域を形成し、
    前記第２の基板における前記列読み出し回路の第３のピッチおよび前記行ドライバの第４のピッチのうちの少なくとも一方を、前記第１の基板における前記画素部の対応する第１のピッチまたは第２のピッチより短くし、
    前記ピッチ変換用配線領域は、
    少なくとも、前記画素部より短い第３のピッチもつ前記列読み出し回路の端部と前記列レベル接続部の端部間、または／および、前記画素部より短い第４のピッチもつ前記行ドライバの端部と前記行レベル接続部の端部間に形成する
    固体撮像装置の製造方法。
16. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    光電変換を行う複数の画素が行列状に配置された画素部と、
    前記画素部から画素信号を列出力方向に読み出す読み出し部と、
    第１の基板と、
    第２の基板と、を含み、
    前記読み出し部は、少なくとも、
    前記画素部の中で指定された行の画素信号を列出力方向へと読み出すように駆動する行ドライバと、
    前記行ドライバの駆動に応じて読み出された信号に対して所定の信号処理を施す列読み出し回路と、を含み、
    前記第１の基板と前記第２の基板は、それぞれの基板の、前記列出力方向の少なくとも一方の側部に形成された列レベル接続部、および、前記列出力方向に直交する方向の少なくとも一方の側部に形成された行レベル接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    前記画素部が形成され、当該画素部は、前記列出力方向の前記列レベル接続部に沿った側部が第１のピッチをもち、前記列出力方向に直交する方向の前記行レベル接続部に沿った側部が第２のピッチをもち、
    前記第２の基板には、少なくとも、
    前記列レベル接続部に沿って、前記列出力方向の側部が前記第１のピッチに対応する第３のピッチをもつ前記列読み出し回路が形成され、
    前記行レベル接続部に沿って、前記列出力方向に直交する方向の側部が前記第２のピッチに対応する第４のピッチをもつ前記行ドライバが形成され、
    配線間のピッチ変換のための斜め配線を含むピッチ変換用配線領域が形成され、
    前記第２の基板における前記列読み出し回路の第３のピッチおよび前記行ドライバの第４のピッチのうちの少なくとも一方が、前記第１の基板における前記画素部の対応する第１のピッチまたは第２のピッチより短く、
    前記ピッチ変換用配線領域は、
    少なくとも、前記画素部より短い第３のピッチもつ前記列読み出し回路の端部と前記列レベル接続部の端部間、または／および、前記画素部より短い第４のピッチもつ前記行ドライバの端部と前記行レベル接続部の端部間に形成されている
    電子機器。

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