JP2018181398A - 強誘電体メモリ及びその制御方法 - Google Patents

Abstract

【課題】強誘電体メモリの信頼性を確保しつつ強誘電体メモリのデータの読み出し精度の低下を防止する。【解決手段】強誘電体メモリ（１）は、複数のワード線（１８）と、複数のビット線（１６、１７）と、複数のメモリセル（１０）と、プレート線（１９）と、センスアンプ（４０）とを有する。複数のメモリセル（１０）は、強誘電体キャパシタ（１２、１４）、及び強誘電体キャパシタ（１２、１４）の第１電極を複数のビット線（１６、１７）に接続するセルトランジスタ（１１、１３）を有する。センスアンプ（４０）は、複数のメモリセル（１０）から読み出されたデータを示す電気量を第１電圧（ＶＩＩ）で増幅する。複数のメモリセル（１０）の何れかに記憶されたデータを読み出すときに、データが読み出されるメモリセル（１０）の第２電極に接続されたプレート線（１９）は、第１電圧（ＶＩＩ）よりも高い第２電圧（ＳＶＩＩ）がパルス状に印加される。【選択図】図１０

Description

本発明は、強誘電体メモリ及びその制御方法に関する。

強誘電体メモリ（Ferroelectric Random Access Memory、ＦＲＡＭ（登録商標）、ＦｅＲＡＭ）では、強誘電体キャパシタを記憶素子として使用しており電源オフ時であっても情報を保持できるため、ＩＣカードの記憶媒体等として使用されている。

強誘電体メモリの構造を改良する種々の技術が知られている。例えば、強誘電体キャパシタに蓄積される電気量がリラクゼーションや分極疲労により減少した場合でもメモリセルデータの読み出しを正確に行うことが可能になる技術が知られている（例えば、特許文献１を参照）。また、強誘電体メモリがデータを保持する時間を長くする技術が知られている（例えば、特許文献２を参照）。また、強誘電体メモリの消費電力を低減すると共に、センス時のビット線間の電圧マージンを増大させる技術が知られている（例えば、特許文献３を参照）。

特開平１１−２３８３８７号公報 特開平８−２７３３７５号公報 特開平１１−２７３３６１号公報

近年の強誘電体メモリの微細化の進展によって、強誘電体キャパシタの面積が減少して蓄電できる電気量が減少することにより強誘電体キャパシタからデータを読み出すときの電位差が小さくなってきている。強誘電体キャパシタからデータを読み出すときの電位差が小さくなると、強誘電体キャパシタからのデータの読み出し精度が低下するおそれがある。また、強誘電体メモリの微細化の進展によって、強誘電体メモリに供給される電源電圧が低下することで、データを読み出すときの電位差だけではなく、データを書き込むときの電圧が低くなる。データを書き込むときの電圧が低くなると、データの書き込み精度が低下するおそれがある。

強誘電体キャパシタに接続されるセルトランジスタのチャネル長の縮小化及びゲート酸化膜の薄膜化、並びに強誘電体キャパシタの薄膜化により、強誘電体メモリのデータの読み出し精度及び書き込み精度の低下が防止される。しかしながら、セルトランジスタのチャネル長の縮小化及びゲート酸化膜の薄膜化は、セルトランジスタの耐圧の低下及び酸化膜経時破壊（Time Dependent Dielectric Breakdown、ＴＤＤＢ）特性の劣化を招くおそれがある。また、強誘電体キャパシタの薄膜化は、強誘電体キャパシタの信頼性が低下するおそれがある。

一実施形態では、強誘電体メモリの信頼性を確保しつつ強誘電体メモリのデータの読み出し精度の低下を防止可能な技術を提供することを目的とする。

１つの実施形態では、強誘電体メモリは、複数のワード線と、複数のビット線と、複数のメモリセルと、プレート線と、センスアンプとを有する。複数のメモリセルは、強誘電体キャパシタ、及びワード線の選択に応じて強誘電体キャパシタの第１電極を複数のビット線に接続するセルトランジスタを有する。プレート線は、強誘電体キャパシタの第２電極に接続される。センスアンプは、複数のメモリセルから読み出されたデータを示す電気量を第１電圧で増幅する。複数のメモリセルの何れかに記憶されたデータを読み出すときに、データが読み出されるメモリセルの第２電極に接続されたプレート線は、第１電圧よりも高い第２電圧がパルス状に印加される。

一実施形態では、強誘電体メモリの信頼性を確保しつつ強誘電体メモリのデータの読み出し精度の低下を防止することができる。

強誘電体メモリに搭載される２Ｔ２Ｃ型の強誘電体メモリセルの回路図である。 （ａ）は読み出し動作時の動作を示すタイミングチャートであり、（ｂ）〜（ｅ）は（ａ）に示す動作における印加電圧と分極量との関係を示す図である。 実施形態に係る強誘電体メモリに関連する強誘電体メモリのブロック図である。 図３に示す強誘電体メモリの回路図である。 図３に示す強誘電体メモリの動作を示すタイミングチャートである。 第１実施形態に係る強誘電体メモリの機能ブロック図である。 （ａ）は図６に示す第１電圧生成回路の一例を示す図であり、（ｂ）は図６に示す第２電圧生成回路の一例を示す図である。 （ａ）は基準電圧ＶＢＧＲ、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰと外部電圧ＶＤＤとの関係の一例を示す図であり、（ｂ）は基準電圧ＶＢＧＲ、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰと外部電圧ＶＤＤとの関係の他の例を示す図である。 図６に示す強誘電体メモリのブロック図である。 図６に示す強誘電体メモリの回路図である。 図６に示す強誘電体メモリの動作を示すタイミングチャートである。 第２実施形態に係る強誘電体メモリのブロック図である。 図１２に示す強誘電体メモリの回路図である。 図１２に示す昇圧回路の回路図である。 図１２に示す強誘電体メモリの動作を示すタイミングチャートである。

以下図面を参照して、本発明に係る強誘電体メモリ及びその制御方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。

（強誘電体メモリセルの動作）
実施形態に係る強誘電体メモリについて説明する前に、図１を参照して強誘電体メモリの動作について説明する。図１は、強誘電体メモリに搭載される２Ｔ２Ｃ型の強誘電体メモリセルの回路図である。

メモリセル１０は、２Ｔ２Ｃ（２トランジスタ２キャパシタ）型の強誘電体メモリセルであり、第１セルトランジスタ１１と、第１強誘電体キャパシタ１２と、第２セルトランジスタ１３と、第２強誘電体キャパシタ１４とを有する。

第１セルトランジスタ１１及び第２セルトランジスタ１３のそれぞれは、ｎ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。第１セルトランジスタ１１のソースは第１ビット線１６に接続され、第１セルトランジスタ１１のゲートはワード線１８に接続され、第１セルトランジスタ１１のドレインは第１強誘電体キャパシタ１２の第１電極に接続される。第２セルトランジスタ１３のソースは第２ビット線１７に接続され、第２セルトランジスタ１３のゲートはワード線１８に接続され、第２セルトランジスタ１３のドレインは第２強誘電体キャパシタ１４の第１電極に接続される。

第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４のそれぞれは、ＩｒＯｘ膜である第１電極と、Ｐｔ膜である第２電極と、第１電極と第２電極との間に配置されるＰＺＴ（ジルコン酸チタン酸鉛）膜である強誘電体とを有する。第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４の第２電極はプレート線１９に接続される。

図２（ａ）は図１に示す強誘電体メモリの読み出し動作時の動作を示すタイミングチャートであり、図２（ｂ）〜２（ｅ）はそれぞれ図２（ａ）に示す動作における印加電圧と分極量との関係を示す図である。図２（ｂ）〜２（ｅ）において、黒丸は第１強誘電体キャパシタ１２の動作を示し、白丸は第２強誘電体キャパシタ１４の動作を示す。また、図２（ｂ）〜２（ｅ）において、横軸は第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４に印加される電圧を示し、縦軸は分極量を示す。図２（ａ）〜２（ｅ）では、第１強誘電体キャパシタ１２には「１」が記憶され、第２強誘電体キャパシタ１４には「０」が記憶される。すなわち、第１強誘電体キャパシタ１２の残留分極は分極反転するＰタームであり、第２強誘電体キャパシタ１４の残留分極は分極反転しないＵタームである。

読み出し動作においては、まず、ワード線信号ＷＬ１を立上り遷移させてワード線１８を選択状態にして、第１セルトランジスタ１１及び第２セルトランジスタ１３をオンする。このとき、第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４には電荷が蓄積されていないので、図２（ａ）の（１）及び図２（ｂ）に示すように、第１ビット線信号ＢＬ１及び第２ビット線信号／ＢＬ１の電位は変化しない。

次いで、図２（ａ）の（２）及び図２（ｃ）に示すように、プレート線信号ＣＰ１を立上り遷移させて電源電圧ＶＤＤに設定する。このとき、第１ビット線信号ＢＬ１及び第２ビット線信号／ＢＬ１は略０Ｖに保たれており、第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４には正電圧が印加される。

第１強誘電体キャパシタ１２にはデータ値「１」が記憶されているので、第１強誘電体キャパシタ１２に印加される電圧は書き込み時と反対極性であるために、分極の反転が起こり、大きな電気量の反転電荷が第１ビット線１６に流れる。一方、第２強誘電体キャパシタ１４にはデータ値「０」が記憶されているので、第２強誘電体キャパシタ１４に印加される電圧は書き込み時と同一の極性であるために、分極の反転は起こらず、比較的小さな電気量の電荷が第２ビット線１７に流れる。第１ビット線１６及び第２ビット線１７に流れる電気量は、不図示のセンスアンプによって電圧に変換され、第１ビット線１６及び第２ビット線１７のそれぞれに印加される電圧の差は、電源電圧ＶＤＤまで増幅される。

次いで、図２（ａ）の（３）及び図２（ｄ）に示すように、プレート線ＣＰ１を０Ｖに設定する。プレート線ＣＰ１を０Ｖに設定すると、第１ビット線信号ＢＬ１の電圧は電源電圧ＶＤＤであるので、第１強誘電体キャパシタ１２には、電源電圧ＶＤＤの反転電圧が印加される。一方、第２ビット線信号／ＢＬ１の電圧は０Ｖであるので、第２強誘電体キャパシタ１４に印加される電圧は０Ｖになる。

そして、図２（ａ）の（４）及び図２（ｅ）に示すように、第１ビット線信号ＢＬ１の電圧を０Ｖに設定すると、第１強誘電体キャパシタ１２に印加される電圧も０Ｖに戻る。

図２を参照して説明した例では、第１ビット線信号ＢＬ１、第２ビット線信号／ＢＬ１及びプレート線信号ＣＰ１が電源電圧ＶＤＤに設定されるが、データ値「１」を示す高電圧には、電源電圧ＶＤＤを降圧回路で降圧した降圧電圧が使用されてもよい。一方、データ値「０」を示す低電圧には０Ｖすなわちグランドレベルの電圧が使用されてもよい。メモリセル１０において、データを読み出すときに十分な電気量の電荷を流すためには第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４にデータを書き込みときに、電荷を蓄積するのに十分な程度の電位が印加されることが好ましい。例えば、メモリセル１０が１８０ｎｍの設計ルールで設計されたるとき、１．８〔Ｖ〕程度の電圧でデータを書き込むことが好ましい。すなわち、第１ビット線信号ＢＬ１、第２ビット線信号／ＢＬ１及びプレート線信号ＣＰ１のそれぞれは、０〔Ｖ〕及び１．８〔Ｖ〕の何れかに設定される。

一方、ワード線信号ＷＬ１は、第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４の両端に十分な電圧を印加するために、第１セルトランジスタ１１及び第２セルトランジスタ１３の動作しきい値電圧よりも大きい電圧に設定されることが好ましい。例えば、ワード線信号ＷＬ１は、３〔Ｖ〕程度の電圧に設定される。

（実施形態に係る強誘電体メモリに関連する強誘電体メモリの構成及び動作）
図３は実施形態に係る強誘電体メモリに関連する強誘電体メモリのブロック図であり、図４は図３に示す強誘電体メモリの回路図である。

強誘電体メモリ９００は、ｎ行ｍ列のアレイ状に配置されたメモリセル１０と、ｎ個のセンスアンプ２０と、ｎ対のプリチャージトランジスタ３１及び３２とを有する。メモリセル１０の構成及び動作は、図１及び２を参照して説明したので、ここでは詳細な説明は省略する。

センスアンプ２０は、第１センストランジスタ２１〜第６センストランジスタ２６を有する。センスアンプ２０は、データ値が「１」であるとき、第１ビット線１６、及び第２ビット線１７の電圧を第１電圧ＶＩＩに昇圧する。また、センスアンプ２０は、データ値が「０」であるとき、第１ビット線１６、及び第２ビット線１７をグランド電圧ＶＳＳに降圧する。例えば、第１ビット線１６のデータ値が「１」であるとき、第１ビット線１６の電圧を第１電圧ＶＩＩに昇圧し、第２ビット線１７のデータ値が「０」であるとき、第２ビット線１７の電圧をグランド電圧ＶＳＳに降圧する。

ｎ対のプリチャージトランジスタ３１及び３２は、ｎ型のＭＯＳＦＥＴであり、ゲートにプリチャージ信号φＰＲｎが入力され、ソースが接地され、ドレインが第１ビット線１６及び第２ビット線１７のそれぞれに接続される。ｎ対のプリチャージトランジスタ３１及び３２は、オンしたときに第１ビット線１６及び第２ビット線１７のそれぞれを接地する。

図５は、強誘電体メモリ９００の動作を示すタイミングチャートである。図５において、波形５０１はチップイネーブル信号ＣＥＢを示し、波形５０２はプリチャージ信号φＰＲｎを示し、波形５０３は第１センスアンプ信号φ／ＳＡを示し、波形５０４は第２センスアンプ信号φＳＡを示す。波形５０５はワード線信号ＷＬ１を示し、波形５０６はプレート線信号ＣＰ１を示し、波形５０７は第１ビット線信号ＢＬ１を示し、波形５０８は第２ビット線信号／ＢＬ１を示す。

図５に示すタイミングチャートでは、第１強誘電体キャパシタ１２に記憶されるデータ値「１」及び第２強誘電体キャパシタ１４に記憶されるデータ値「０」が読み出される。次いで、第１強誘電体キャパシタ１２にデータ値「０」が書き込まれると共に、第２強誘電体キャパシタ１４にデータ値「１」が書き込まれる。

時間ｔ０において、チップイネーブル信号ＣＥＢが立下り遷移することに応じて、強誘電体メモリ９００は、活性化状態になる。次いで、時間ｔ１において、プリチャージ信号φＰＲｎが立下り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが停止される。次いで、時間ｔ２において、ワード線の選択に応じて、ワード線信号ＷＬ１が第１電圧ＶＩＩに昇圧され、時間ｔ３において、ワード線信号ＷＬ１が昇圧電圧ＶＰＰに更に昇圧される。ワード線信号ＷＬ１が昇圧電圧ＶＰＰに更に昇圧されることに応じて、第１セルトランジスタ１１及び第２セルトランジスタ１３はオンする。

次いで、時間ｔ４において、プレート線信号ＣＰ１が第１電圧ＶＩＩに立上り遷移することに応じて、強誘電体メモリ９００は読み出し動作を開始する。データ値「１」を示す第１ビット線信号ＢＬ１は、データ値「０」を示す第２ビット線信号／ＢＬ１よりも高電圧になる。次いで、時間ｔ５において、第１センスアンプ信号φ／ＳＡが立下り遷移すると共に第２センスアンプ信号φＳＡが立上り遷移することに応じて、第１ビット線信号ＢＬ１は第１電圧ＶＩＩに昇圧される。一方、第２ビット線信号／ＢＬ１はグランド電圧ＶＳＳに降圧される。

次いで、時間ｔ６において、チップイネーブル信号ＣＥＢが立上り遷移することに応じて、強誘電体メモリ９００は、活性化状態を終了する。次いで、時間ｔ７において、第１ビット線信号ＢＬ１が立下り遷移すると共に、第２ビット線信号／ＢＬ１が立上り遷移する。第１ビット線信号ＢＬ１が立下がり遷移することで、第１強誘電体キャパシタ１２にデータ値「０」が書き込まれる。次いで、時間ｔ８において、プレート線信号ＣＰ１がグランド電圧ＶＳＳに立下がり遷移することに応じて、第２強誘電体キャパシタ１４にデータ値「１」が書き込まれる。

次いで、時間ｔ９において、第１センスアンプ信号φ／ＳＡが立上り遷移すると共に第２センスアンプ信号φＳＡが立下り遷移することに応じて、第２ビット線信号／ＢＬ１はグランド電圧ＶＳＳに降圧される。次いで、時間ｔ１０において、プリチャージ信号φＰＲｎが立上り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが再開される。そして、時間ｔ１１において、ワード線の選択が終了することに応じて、ワード線信号ＷＬ１が立下り遷移する。

（実施形態に係る強誘電体メモリに関連する強誘電体メモリの課題）
強誘電体メモリ９００では、微細化の進展によって、強誘電体キャパシタの面積が減少して蓄電できる電気量が減少することによりデータを読み出すときの電位差が小さくなり、強誘電体キャパシタからのデータの読み出し精度が低下するおそれがある。また、強誘電体メモリ９００では、強誘電体メモリ９００に供給される電源電圧が低下することで、データを読み出すときの電位差だけではなく、データを書き込むときの電圧が低くなりデータの書き込み精度が低下するおそれがある。

強誘電体メモリ９００において、第１ビット線１６、第２ビット線１７、及びプレート線１９に印加する電圧を高くすることで、読み出し精度及び書き込み精度の低下が防止される。しかしながら、第１ビット線１６、第２ビット線１７、及びプレート線１９に印加する電圧を高くすると、第１、第２セルトランジスタ１１と１３及び第１、第２強誘電体キャパシタ１２と１４のメモリセルの構成素子の信頼性が低下するおそれがある。

（実施形態に係る強誘電体メモリの概要）
実施形態に係る強誘電体メモリは、複数のメモリセルの何れかに記憶されたデータを読み出すときに、センスアンプに印加される第１電圧よりも高い第２電圧がプレート線にパルス状に印加される。実施形態に係る強誘電体メモリは、データを読み出すときにセンスアンプに印加される第１電圧よりも高い第２電圧がプレート線に印加されることで、データの読み出し精度が低下することを防止する。また、実施形態に係る強誘電体メモリは、データを読み出すときに高い第２電圧をプレート線にパルス状に印加することで、高電圧がメモリセルに印加される時間を最小化することで、メモリセルに含まれるセルトランジスタの信頼が低下することを防止する。

（第１実施形態に係る強誘電体メモリの構成及び機能）
図６は、第１実施形態に係る強誘電体メモリの機能ブロック図である。

強誘電体メモリ１は、メモリセルアレイ１００と、ロウデコーダ１０１と、コラムデコーダ１０２と、アドレスラッチ回路１０３と、コントロール回路１０４とを有するＨｉ−ｚ方式により書き込み動作及び読み出し動作するメモリである。強誘電体メモリは、基準電圧生成回路１０５と、第１電圧生成回路１０６と、第２電圧生成回路１０７と、第３電圧生成回路１０８と、マルチプレクサ１０９とを更に有する。コラムデコーダ１０２は、センスアンプ及びライトアンプを含む。

メモリセルアレイ１００は、メモリセル１０がｎ行ｍ列のアレイ状に配置される。ロウデコーダ１０１は、アドレスラッチ回路１０３から入力される行選択信号ＲＳに基づいてメモリセルアレイ１００に配置されるメモリセルの行を選択する。コラムデコーダ１０２は、アドレスラッチ回路１０３から入力される列選択信号ＣＳに基づいてメモリセルアレイ１００に配置されるメモリセルの行を選択すると共に、書き込みデータＤｉｎ及び読み出しデータＤｏｕｔを増幅する。アドレスラッチ回路１０３は、外部から入力されるアドレス信号ＡＤＤをラッチして、ラッチしたアドレス信号ＡＤＤから生成した行選択信号ＲＳをロウデコーダ１０１に出力すると共に、列選択信号ＣＳをコラムデコーダ１０２に出力する。コントロール回路１０４は、チップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢ、アウトプットイネーブル信号ＯＥＢ、下位バイト選択信号ＬＢＢ及び上位バイト選択信号ＵＢＢが入力され、入力される信号に応じてコラムデコーダ１０２を制御する。コントロール回路１０４は、例えば、ロジック回路である。

メモリセルアレイ１００、ロウデコーダ１０１、コラムデコーダ１０２及びアドレスラッチ回路１０３の回路構成は、広く知られているので、ここでは詳細な説明は省略する。

基準電圧生成回路１０５は、例えば、バンドギャップ・リファレンスであり、外部電源ＶＤＤからＶＢＧＲを生成する。第１電圧生成回路１０６は、第１電圧ＶＩＩを外部電源ＶＤＤから、基準電圧生成回路１０５によって生成された基準ＶＢＧＲを用いて一定電圧に降圧する回路である。第２電圧生成回路１０７は、第１電圧ＶＩＩよりも高い第２電圧ＳＶＩＩを基準電位ＶＢＧＲに用いて外部電源ＶＤＤを一定電圧に昇圧するポンピング回路である。第３電圧生成回路１０８は、第２電圧生成回路１０７から入力される第２電圧ＶＩＩを自己ブーストして第３電圧ＶＰＰを生成する。第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰは、外部電源ＶＤＤの動作保障範囲での変動によらず一定となる。

マルチプレクサ１０９は、コントロール回路１０４から入力される制御信号に基づいて、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ、第３電圧ＶＰＰの何れかを選択して電源信号ＳＶＩＩｍとしてロウデコーダ１０１及びコラムデコーダ１０２に出力する。マルチプレクサ１０９は、電圧が同一の電源信号ＳＶＩＩｍをロウデコーダ１０１及びコラムデコーダ１０２に出力してもよく、電圧が異なる電源信号ＳＶＩＩｍをロウデコーダ１０１及びコラムデコーダ１０２に出力してもよい。また、マルチプレクサ１０９は、電圧が異なる複数の電源信号ＳＶＩＩｍをロウデコーダ１０１及びコラムデコーダ１０２のそれぞれに出力してもよい。

図７（ａ）は第１電圧生成回路１０６の一例を示す図であり、図７（ｂ）は第２電圧生成回路１０７の一例を示す図である。

第１電圧生成回路１０６は、第１抵抗素子１６１と、第２抵抗素子１６２と、コンパレータ１６３と、トランジスタ１６４とを有し、外部電圧ＶＤＤを降圧して第１電圧ＶＩＩを生成する。第１電圧ＶＩＩは、第１抵抗素子１６１の抵抗値Ｒ１、第２抵抗素子１６２の抵抗値Ｒ２及び基準電圧ＶＢＧＲから、
ＶＩＩ＝（Ｒ１＋Ｒ２）／Ｒ２×ＶＢＧＲ
で示される。

第２電圧生成回路１０７は、第１抵抗素子１７１と、第２抵抗素子１７２と、コンパレータ１７３と、オシレータ回路１７４と、ポンプ回路１７５とを有し、外部電圧ＶＤＤを昇圧して第２電圧ＳＶＩＩを生成する。第２電圧ＳＶＩＩは、第１抵抗素子１７１の抵抗値Ｒ１´、第２抵抗素子１７２の抵抗値Ｒ２´及び基準電圧ＶＢＧＲから、
ＳＶＩＩ＝（Ｒ１´＋Ｒ２´）／Ｒ２´×ＶＢＧＲ
で示される。

図８（ａ）は、基準電圧ＶＢＧＲ、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰと外部電圧ＶＤＤとの関係の一例を示す図である。図８（ｂ）は、基準電圧ＶＢＧＲ、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰと外部電圧ＶＤＤとの関係の他の例を示す図である。図８（ａ）及び８（ｂ）において、横軸は外部電圧を示し、縦軸は基準電圧ＶＢＧＲ、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰを示す。図８（ａ）に示す図は１８０〔ｎｍ〕の設計ルールで周辺回路が形成される例を示し、図８（ｂ）に示す図は１１０〜１３０〔ｎｍ〕の設計ルールで周辺回路が形成される例を示す。

図８（ａ）に示す例では、外部電圧ＶＤＤが１．８〔Ｖ〕から３．６〔Ｖ〕までの範囲で基準電圧ＶＢＧＲ、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰが一定電圧になり、強誘電体メモリ１の動作が保障される。一方、図８（ｂ）に示す例では、外部電圧ＶＤＤが１．５〔Ｖ〕から３．６〔Ｖ〕までの範囲で基準電圧ＶＢＧＲ、第１電圧ＶＩＩ、第２電圧ＳＶＩＩ及び第３電圧ＶＰＰが一定電圧になり、強誘電体メモリ１の動作が保障される。なお、図８（ｂ）に示す例では、高い信頼性が求められる製品では、外部電圧ＶＤＤが１．８〔Ｖ〕から３．６〔Ｖ〕までの範囲で強誘電体メモリ１の動作が保障される。

図９は強誘電体メモリ１のブロック図であり、図１０は強誘電体メモリ１の回路図である。

メモリセルアレイ１００は、ｎ行ｍ列のアレイ状に配置されたメモリセル１０が配置され、ｎ対のプリチャージトランジスタ３１及び３２と、ｎ個のセンスアンプ４０と、ｎ対のトランスファトランジスタ４１及び４２に接続される。メモリセル１０及びｎ対のプリチャージトランジスタ３１及び３２の構成及び動作は、図１及び４等を参照して既に説明したので、ここでは詳細な説明は省略する。

センスアンプ４０は、第１センストランジスタ２１〜第６センストランジスタ２６を有し、マルチプレクサから入力される電圧信号ＳＶＩＩｍに対応する電圧が電源電圧として供給される。センスアンプ４０は、データ値が「１」であるとき、第１ビット線１６、及び第２ビット線１７の電圧を電圧信号ＳＶＩＩｍに対応する電圧に昇圧する。また、センスアンプ２０は、データ値が「０」であるとき、第１ビット線１６、及び第２ビット線１７をグランド電圧ＶＳＳに降圧する。例えば、第１ビット線１６のデータ値が「１」であるとき、第１ビット線１６の電圧を電圧信号ＳＶＩＩｍに対応する電圧に昇圧し、第２ビット線１７のデータ値が「０」であるとき、第２ビット線１７の電圧をグランド電圧ＶＳＳに降圧する。

ｎ対のトランスファトランジスタ４１及び４２は、ｎ型のＭＯＳＦＥＴであり、ゲートにビットトランスファ信号φＢＴが入力され、ソースがセンスアンプ４０に接続され、ドレインが第１ビット線１６及び第２ビット線１７のそれぞれに接続される。ｎ対のトランスファトランジスタ４１及び４２は、オンしたときに第１ビット線１６及び第２ビット線１７とセンスアンプ４０との間を接続し、オフしたときに第１ビット線１６及び第２ビット線１７とセンスアンプ４０との間の接続を遮断する。

図１１は、強誘電体メモリ１の動作を示すタイミングチャートである。図１１において、波形１１０１はチップイネーブル信号ＣＥＢを示し、波形１１０２はプリチャージ信号φＰＲｎを示し、波形１１０３はビットトランスファ信号φＢＴｎを示す。波形１１０４は第１センスアンプ信号φ／ＳＡを示し、波形１１０５は第２センスアンプ信号φＳＡを示し、波形１１０６はワード線信号ＷＬ１を示す。波形１１０７はプレート線信号ＣＰ１を示し、波形１１０８は第１ビット線信号ＢＬ１を示し、波形１１０９は第２ビット線信号／ＢＬ１を示す。波形１１１０は非選択ビット線信号ＢＬ´及び／ＢＬ´を示し、波形１１１１は第１センスアンプデータ信号ＳＡＤを示し、波形１１１２は第２センスアンプデータ信号ＳＡ／Ｄを示し、波形１１１３は非選択キャパシタ信号ｎを示す。

図１１に示すタイミングチャートでは、第１強誘電体キャパシタ１２に記憶されるデータ値「１」及び第２強誘電体キャパシタ１４に記憶されるデータ値「０」が読み出される。次いで、第１強誘電体キャパシタ１２にデータ値「０」が書き込まれると共に、第２強誘電体キャパシタ１４にデータ値「１」が書き込まれる。

時間ｔ０において、チップイネーブル信号ＣＥＢが立下り遷移することに応じて、強誘電体メモリ１は、活性化状態になる。次いで、時間ｔ１において、プリチャージ信号φＰＲｎが立下り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが停止される。併せて、ビットトランスファ信号φＢＴｎが第２電圧ＳＶＩＩに立上り遷移することに応じて、ｎ対のトランスファトランジスタ４１及び４２のそれぞれがオンして、第１ビット線１６及び第２ビット線１７に印加される電圧がセンスアンプ４０に伝送可能になる。さらに、時間ｔ１において、ビットトランスファ信号φＢＴｎは、第２電圧ＳＶＩＩに昇圧される。しかしながら、トランスファトランジスタ４１及び４２のしきい値電圧が第１電圧ＶＩＩよりも低い場合は、ビットトランスファ信号φＢＴｎは、第１電圧ＶＩＩに維持されてもよい。

次いで、時間ｔ２において、ワード線の選択に応じて、ワード線信号ＷＬ１が第２電圧ＳＶＩＩに昇圧されると、第１セルトランジスタ１１及び第２セルトランジスタ１３はオンする。第１セルトランジスタ１１及び第２セルトランジスタ１３がオンすることで、第１ビット線１６と第１強誘電体キャパシタ１２との間、及び第２ビット線１７と第２強誘電体キャパシタ１４との間が電気的に接続される。

次いで、時間ｔ３において、プレート線信号ＣＰ１が第２電圧ＳＶＩＩに立上り遷移することに応じて、強誘電体メモリ１は読み出し動作を開始する。データ値「１」を示す第１ビット線信号ＢＬ１は、大きな電気量の反転電荷がが流れて、データ値「０」を示す第２ビット線信号／ＢＬ１よりも高電圧になる。

次いで、時間ｔ４において、ビットトランスファ信号φＢＴｎが立下り遷移することに応じて、ｎ対のトランスファトランジスタ４１及び４２がオフして、第１ビット線１６及び第２ビット線１７とセンスアンプ４０との間の電気的な接続が遮断される。

次いで、時間ｔ５において、プリチャージ信号φＰＲｎが立上り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが再開されて、第１ビット線１６及び第２ビット線１７の電圧がグランド電圧になる。第１セルトランジスタ１１及び第２セルトランジスタ１３は、オンしているので、第１ビット線１６及び第２ビット線１７と第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４の第１電極の電圧は、グランド電圧ＶＳＳになる。一方、第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４の第２電極の電圧は、プレート線信号ＣＰ１が第２電圧ＳＶＩＩであるので、第２電圧ＳＶＩＩになる。第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４は、第１電極にグランド電圧ＶＳＳに印加され且つ第２電極に第２電圧ＳＶＩＩが印加されるので、データ値「０」が書き込まれる。

次いで、時間ｔ６において、第１センスアンプ信号φ／ＳＡが立下り遷移すると共に第２センスアンプ信号φＳＡが立上り遷移することに応じて、第１センスアンプデータ信号ＳＡＤは、第１電圧ＶＩＩに昇圧される。一方、第２センスアンプデータ信号ＳＡ／Ｄは、グランド電圧ＶＳＳに降圧される。時間ｔ４において、第１ビット線１６及び第２ビット線１７とセンスアンプ４０との間の電気的な接続が遮断されているので、センスアンプ４０で増幅された電圧は、第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４に印加されることはない。

次いで、時間ｔ７において、プレート線信号ＣＰ１がグランド電圧ＶＳＳに立下り遷移することに応じて、強誘電体メモリ１は読み出し動作を終了する。なお、プレート線信号ＣＰ１に第２電圧ＳＶＩＩが印加される時間ｔ３から時間ｔ７までの期間において、非選択の強誘電体メモリの電圧は、強誘電体のカップリングにより昇圧される。第１強誘電体キャパシタ１２及び第２強誘電体キャパシタ１４の第１電極と第２電極との間に第２電圧ＳＶＩＩが印加される期間は、２０〔ｎｓ〕程度であることが好ましい。すなわち、プリチャージ信号φＰＲｎが立上り遷移する時間ｔ５とプレート線信号ＣＰ１立下り遷移する時間ｔ７との間の期間は、２０〔ｎｓ〕程度であることが好ましい。

次いで、時間ｔ８において、チップイネーブル信号ＣＥＢが立上り遷移することに応じて、強誘電体メモリ１は、活性化状態を終了する。時間ｔ９において、プリチャージ信号φＰＲｎが立下り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが再度停止される。

次いで、時間ｔ１０において、センスアンプ４０の第５センストランジスタ２５のソースに第２電圧ＳＶＩＩが印加させる。また、グランド電位ＶＳＳを示す第１センスアンプデータ信号ＳＡＤが不図示の外部装置から入力されると共に、第２電位ＳＶＩＩを示す第２センスアンプデータ信号ＳＡ／Ｄが不図示の外部装置から入力される。

次いで、時間ｔ１１において、ビットトランスファ信号φＢＴｎは、第３電圧ＶＰＰに昇圧されて、ｎ対のトランスファトランジスタ４１及び４２がオンして、第１ビット線１６及び第２ビット線１７とセンスアンプ４０との間が電気的に接続される。併せて、ワード線信号ＷＬ１は、第３電圧ＶＰＰに昇圧されて、第２セルトランジスタ１３を介して第２強誘電体キャパシタ１４にデータ値「１」が書き込まれる。

次いで、時間ｔ１２において、第１センスアンプ信号φ／ＳＡが立上り遷移すると共に第２センスアンプ信号φＳＡが立下り遷移する。次いで、時間ｔ１３において、プリチャージ信号φＰＲｎが立下り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが再開されて、第１ビット線１６及び第２ビット線１７の電圧がグランド電圧になる。そして、時間ｔ１４において、ワード線の選択が終了することに応じて、ワード線信号ＷＬ１が立下り遷移する。ワード線１８に第３電圧ＶＰＰが印加される時間ｔ１１から時間ｔ１４までの期間は、プレート線１９に第２電圧ＳＶＩＩが印加される期間と同様に２０〔ｎｓ〕程度であることが好ましい。

（第１実施形態に係る強誘電体メモリの作用効果）
強誘電体メモリ１では、メモリセルに記憶されたデータを読み出すときに、データが読み出されるメモリセルの第２電極に接続されたプレート線は、ビット線の信号を増幅する第１電圧よりも高い第２電圧がパルス状に印加される。強誘電体メモリ１は、プレート線にビット線の信号を増幅する第１電圧よりも高い第２電圧をパルス状に印加してメモリセルに記憶されたデータを読み出すことで、強誘電体メモリの信頼性を確保しつつ強誘電体メモリのデータの読み出し精度の低下を防止する。

また、強誘電体メモリ１では、メモリセルにデータを書き込むときに、データが書き込まれるメモリセルは、ビット線の信号を増幅する第１電圧よりも高い第２電圧がパルス状に印加される。強誘電体メモリ１は、ビット線の信号を増幅する第１電圧よりも高い第２電圧をメモリセルにパルス状に印加してメモリセルにデータを書き込むことで、強誘電体メモリの信頼性を確保しつつ強誘電体メモリのデータの書き込み精度の低下を防止する。

また、強誘電体メモリ１では、メモリセルにデータ値「１」を書き込むときに、セルトランジスタ及び強誘電体キャパシタに高電圧が印加される期間は、２０〔ｎｓ〕程度にすることができる。

強誘電体メモリ１は、プレート線に第２電圧に印加してデータを読み書きすることで、強誘電体キャパシタの読み書き動作の動作マージンを大きくできるので、低温時等の強誘電体キャパシタの抗電圧Ｖｃが高いときに読み書き動作の精度が低下することを防止できる。

また、強誘電体メモリ１では、プレート線及びビット線を介して強誘電体キャパシタに高電圧が印加される期間は、一例では２０〔ｎｓ〕であるパルス状の所定の期間である。強誘電体キャパシタに高電圧が印加される期間は、外部電源電圧及び温度によるばらつきは少なく、強誘電体メモリ１の外部に配置される装置の制御タイミングの影響も受けない。強誘電体メモリ１では、強誘電体キャパシタに高電圧が印加される期間が一定であるので、強誘電体キャパシタ及びセルトランジスタのゲート酸化膜に与える電圧ストレスは一定である。

例えば、第２電圧ＳＶＩＩが２〔Ｖ〕であり強誘電体キャパシタの膜厚が５００〔Å〕であるとき、強誘電体キャパシタに印加される電界の電界強度は、従来と同様に０．４〔ＭｅＶ／ｃｍ〕程度になる。また、セルトランジスタに用いられているＭＯＳＦＥＴのゲート酸化膜厚が４０〔Å〕であり、且つワード線信号に印加される第３電圧ＶＰＰが３．０〔Ｖ〕であるとき、ゲート酸化に印加される電界の電界強度は、７．５〔ＭｅＶ／ｃｍ〕程度になる。

７．５〔ＭｅＶ／ｃｍ〕程度の電界強度がデータの書き込みのときにセルトランジスタに印加されるが、第３電圧ＶＰＰがワード線信号に印加される時間は２０〔ｎｓ〕程度に限定されているので、トランジスタの耐圧特性に余裕を持たせることができる。

また、強誘電体メモリ１では、メモリセルに記憶されたデータを読み出した後にトランスファトランジスタをオフし且つプリチャージトランジスタをオンすることで、データが読み出されたメモリセルは、データ値「０」を示すデータが書き込まれる。強誘電体メモリ１は、２Ｔ２Ｃ型のメモリセルにおいてデータを読み出したときに双方の強誘電体キャパシタにデータ値「０」を書き込むことで、強誘電体キャパシタにデータ値「０」を書き込むために第２電圧をプレート線に印加する処理を省略することができる。強誘電体メモリ１は、強誘電体キャパシタにデータ値「０」を書き込むために第２電圧をプレート線に印加する処理を省略することができるので、プレート線に第２電圧を印加する期間を短くすることができる。

図５に示すように、強誘電体メモリ９００では、時間ｔ４から時間ｔ８までの期間に亘ってプレート線に高電圧が印加される。一方、図１１に示すように、強誘電体メモリ１では、時間ｔ３から時間ｔ７までの期間に亘ってプレート線に高電圧が印加される。強誘電体メモリ９００における読み出し・書き込みサイクルの１回あたりの時間が２００〔ｎｓ〕であるとき、時間ｔ４から時間ｔ８までの期間は１００〔ｎｓ〕程度になる。強誘電体メモリ１は、上述のようにプレート線に高電圧が印加できるので、強誘電体メモリ９００に対してプレート線に高電圧を印加する時間を１／５程度にすることができる。強誘電体メモリ１は、強誘電体メモリ９００に対してプレート線に高電圧を印加する時間を１／５程度にすることができるので、メモリセル等リーク電流等の耐圧許容値が１／５程度になり、電圧ストレスの累積時間を５倍程度にすることができる。

（第２実施形態に係る強誘電体メモリの構成及び機能）
図１２は第２実施形態に係る強誘電体メモリのブロック図であり、図１３は図１２に示す強誘電体メモリの回路図である。

第２実施形態に係る強誘電体メモリ２は、ｎ対のトランスファトランジスタ４１及び４２のそれぞれに並列に昇圧回路５１及び５２が配置されることが第１実施形態に係る強誘電体メモリと相違する。また、強誘電体メモリ２は、センスアンプ２０がセンスアンプ４０の代わりに配置されることが第１実施形態に係る強誘電体メモリと相違する。強誘電体メモリ２は、センスアンプ２０、昇圧回路５１及び５２が配置される以外は、第１実施形態に係る強誘電体メモリと同様な構成及び機能を有するので、全体の機能ブロック図を省略する。

図１４は、昇圧回路５１の回路図である。

昇圧回路５１は、第１トランジスタ６１〜第６トランジスタ６６と、インバータ６７とを有し、活性化信号／φＷＡｎがグランド電圧になり第１トランジスタ６１及び第２トランジスタ６２がオンするときに供給電圧ＳＶＩＩｍを第１ビット線１６に供給する。昇圧回路５２は、昇圧回路５１と同様の回路構成を有し、活性化信号／φＷＡｎがグランド電圧になり第１トランジスタ６１及び第２トランジスタ６２がオンするときに第２電圧ＳＶＩＩを第２ビット線１７に供給する。

図１５は、強誘電体メモリ２の動作を示すタイミングチャートである。図１５において、波形１５０１はチップイネーブル信号ＣＥＢを示し、波形１５０２はプリチャージ信号φＰＲｎを示し、波形１５０３はビットトランスファ信号φＢＴｎを示す。波形１５０４は第１センスアンプ信号φ／ＳＡを示し、波形１５０５は第２センスアンプ信号φＳＡを示し、波形１５０６はワード線信号ＷＬ１を示す。波形１５０７はプレート線信号ＣＰ１を示し、波形１５０８は第１ビット線信号ＢＬ１を示し、波形１５０９は第２ビット線信号／ＢＬ１を示し、波形１５１０は活性化信号／φＷＡｎを示す。波形１５１１は非選択ビット線信号ＢＬ´及び／ＢＬ´を示し、波形１５１２は第１センスアンプデータ信号ＳＡＤを示し、波形１５１３は第２センスアンプデータ信号ＳＡ／Ｄを示し、波形１５１４は昇圧電源ＳＶＩＩｍを示し、波形１５１５は非選択キャパシタ信号ｎを示す。

時間ｔ０〜ｔ７の動作は、ｔ１においてビットトランスファ信号φＢＴｎが第２電圧ＳＶＩＩに立上り遷移せずに第１電圧ＶＩＩに維持すること以外は、図１１を参照して説明した強誘電体メモリ１の動作と同様なので、ここでは詳細な説明は省略する。

時間ｔ８において、チップイネーブル信号ＣＥＢが立上り遷移することに応じて、強誘電体メモリ２は、活性化状態を終了する。時間ｔ９において、ビットトランスファ信号φＢＴｎは、第１電圧ＶＩＩに昇圧される。併せて、プリチャージ信号φＰＲｎが立下り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが再度停止される。

次いで、時間ｔ１０において、昇圧回路５２が第２ビット線１７に供給する供給電圧ＳＶＩＩｍを第１電圧ＶＩＩから第２電圧ＳＶＩＩに昇圧する。次いで、時間ｔ１１において、活性化信号／φＷＡｎがグランド電圧になり、昇圧回路５２から第２ビット線１７に第２電圧ＳＶＩＩが供給される。

次いで、時間ｔ１２において、ワード線信号ＷＬ１は、第３電圧ＶＰＰに昇圧されて、第２セルトランジスタ１３を介して第２強誘電体キャパシタ１４にデータ値「１」が書き込まれる。

次いで、時間ｔ１３において、第１センスアンプ信号φ／ＳＡが立上り遷移すると共に第２センスアンプ信号φＳＡが立下り遷移する。次いで、時間ｔ１４において、プリチャージ信号φＰＲｎが立上り遷移することに応じて、第１ビット線１６及び第２ビット線１７のグランド電圧ＶＳＳへのプリチャージが再開されて、第１ビット線１６及び第２ビット線１７の電圧がグランド電圧になる。そして、時間ｔ１５において、ワード線の選択が終了することに応じて、ワード線信号ＷＬ１が立下り遷移する。ワード線１８に第３電圧ＶＰＰが印加される時間ｔ１２から時間ｔ１５までの期間は、プレート線１９に第２電圧ＳＶＩＩが印加される期間と同様に、２０〔ｎｓ〕程度であることが好ましい。

（第２実施形態に係る強誘電体メモリの作用効果）
強誘電体メモリ２では、データ値「１」を書き込むときに、センスアンプ及びトランスファトランジスタを介さずに昇圧回路からビット線に高電圧である第２電圧を供給するため、高耐圧のトランジスタの数を減らすことができる。また、第１電圧よりも高い第２電圧及び第３電圧が供給される素子の数を減らすことで、高電圧が供給される素子への充放電経路が減少することで、消費電力が削減される。

（実施形態に係る強誘電体メモリの変形例）
強誘電体メモリ１及び２は、Ｈｉ−ｚ方式により書き込み動作及び読み出し動作するメモリであるが、実施形態に係る強誘電体メモリは、ビット線GND センス方式（ＢＧＳ方式）等の他の方式により書き込み動作及び読み出し動作するメモリであってもよい。

（実施形態に係る強誘電体メモリの変形例）
また、強誘電体メモリ１及び２は、ビット線は階層化されていないが、実施形態に係る強誘電体メモリは、ビット線は階層化されていてもよい。

１、２ 強誘電体メモリ
１０ メモリセル
１１ 第１セルトランジスタ
１２ 第１強誘電体キャパシタ
１３ 第２セルトランジスタ
１４ 第２強誘電体キャパシタ
１６ 第１ビット線
１７ 第２ビット線
１８ ワード線
１９ プレート線
２０、４０ センスアンプ

Claims (5)

1. 複数のワード線と、
   複数のビット線と、
   強誘電体キャパシタ、及び前記ワード線の選択に応じて前記強誘電体キャパシタの第１電極を前記複数のビット線に接続するセルトランジスタをそれぞれが有する複数のメモリセルと、
   前記強誘電体キャパシタの第２電極に接続されたプレート線と、
   複数のメモリセルのそれぞれから読み出されたデータを示す電気量を第１電圧で増幅するセンスアンプと、を有し、
   前記複数のメモリセルの何れかに記憶されたデータを読み出すときに、データが読み出されるメモリセルの前記第２電極に接続された前記プレート線は、前記第１電圧よりも高い第２電圧がパルス状に印加される、強誘電体メモリ。
2. 前記複数のメモリセルの何れかにデータを書き込むときに、データが書き込まれるメモリセルは、前記セルトランジスタを介して接続された前記ビット線を介して前記第２電圧がパルス状に印加される、請求項１に記載の強誘電体メモリ。
3. オンしたときに前記複数のビット線と前記センスアンプとの間を接続し、オフしたときに前記複数のビット線と前記センスアンプとの間の接続を遮断する複数のトランスファトランジスタと、
   オンしたときに前記複数のビット線のそれぞれを接地する複数のプリチャージトランジスタと、を更に有し、
   前記複数のメモリセルの何れかに記憶されたデータを読み出した後に、前記複数のトランスファトランジスタをオフし且つ前記複数のプリチャージトランジスタをオンすることで、データが読み出されたメモリセルは、データ値「０」を示すデータが書き込まれる、請求項１又は２に記載の強誘電体メモリ。
4. 前記プレート線に前記第２電圧が印加される期間は、前記メモリセルからデータが読み出されてから前記メモリセルにデータ値「０」を示すデータが書き込まれるまでの期間である、請求項３に記載の強誘電体メモリ。
5. 複数のワード線と、
   複数のビット線と、
   強誘電体キャパシタ、及び前記ワード線の選択に応じて前記強誘電体キャパシタの第１電極を前記複数のビット線に接続するセルトランジスタをそれぞれが有する複数のメモリセルと、
   前記強誘電体キャパシタの第２電極に接続されたプレート線と、
   複数のメモリセルのそれぞれから読み出されたデータを示す電気量を第１電圧で増幅するセンスアンプと、を有する強誘電体メモリの制御方法であって、
   データが読み出されるメモリセルの前記第２電極に接続された前記プレート線に、前記第１電圧よりも高い第２電圧をパルス状に印加し、
   前記セルトランジスタをオンして、前記強誘電体キャパシタからデータを示す電気量を前記複数のビット線の何れかを介して前記センスアンプに供給し、
   供給された前記電気量に対応する電圧を前記第１電圧に前記センスアンプによって増幅し、
   前記増幅された前記電圧を出力する、
   ことを含む、強誘電体メモリの制御方法。

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