JP2018181394A - 半導体記憶装置および半導体記憶装置の読み出し方法 - Google Patents

Abstract

【課題】回路規模と消費電流の増大を抑制しつつ、読み出し電圧の余裕度のより大きい半導体記憶装置および半導体記憶装置の読み出し方法を提供すること。
【解決手段】第１のビット線ＧＢＬと、第１のビット線ＧＢＬに第１のスイッチ２６を介して接続された第２のビット線ＢＬと、第２のビット線ＢＬに接続されるとともにデータを格納した記憶部７０からの読み出し電圧を保持する第１の保持部７４、および第１のビット線ＧＢＬに接続されるとともに第１の保持部７４との間の電荷の転送で発生した電圧を保持する第２の保持部７８を含み、第１のビット線ＧＢＬを介し第１の保持部７４と第２の保持部７８との間で電荷を転送させる電荷転送部と、第２の保持部７８に保持された電圧と基準電圧Ｖｒｅｆとを比較する比較部４０と、を含む。
【選択図】図１

Description

本発明は、半導体記憶装置および半導体記憶装置の読み出し方法、特に強誘電体を使用した不揮発性メモリに係る半導体記憶装置および半導体記憶装置の読み出し方法に関する。

強誘電体メモリとは、強誘電体のヒステリシス（履歴効果）による正負の残留分極（自発分極）をデータの「１」と「０」に対応させた不揮発性メモリである。強誘電体メモリについて開示した文献として、例えば特許文献１が知られている。特許文献１に開示されたデータ記憶装置は、特許文献１の図４に示されたように、プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、ビット線を第１電位に設定し、プレート線の電位が第１電位から第２電位へ遷移する期間にビット線の電位が上昇すると、当該期間においてビット線の電位を第１電位に戻す制御回路を有している。特許文献１では、このような構成の強誘電体メモリによれば、メモリセルに蓄積された電荷を確実に読み出すことができるため、信頼性の高い読み出し動作を実現することができるとしている。

特許第４５５００９４号

ところで、半導体記憶装置（メモリ）では単位面積当たりの記憶容量の増大、すなわち集積度の向上が常に課題となっている。強誘電体メモリにおいても例外ではないが、強誘電体メモリの記憶素子である強誘電体キャパシタのサイズを縮小したり、低い電源電圧を用いたり、多数のメモリセルを集積した場合に強誘電体キャパシタから読み出される電荷量が低下し、メモリセルに接続されるセンスアンプでの読み出しマージンが低下するという問題がある。つまり、強誘電体メモリにおいては、小サイズの強誘電体キャパシタ、低電圧、大容量アレイにおいても読み出しマージンを確保することが求められている。

ここで、強誘電体メモリの読み出し回路について説明する。特許文献１の図１には、強誘電体メモリの基本的な構成（以下、「第１の従来技術に係る強誘電体メモリ」）が開示されている。第１の従来技術に係る強誘電体メモリのセルは１個のＮチャネルＭＯＳトランジスタ１４と１個の強誘電体コンデンサ（キャパシタ）ＣＦとにより構成されている。
そして、この強誘電体キャパシタＣＦは、逆向きの分極状態をとることによって、１または０のデジタル情報を不揮発的に保持する。

第１の従来技術に係る強誘電体メモリでは、ワード線（ＷＬ）とプレート線（ＣＰ）によって選択された強誘電体キャパシタＣＦを含むメモリセルのデータをビット線（ＢＬ）に読み出し、読み出されたビット線電圧と参照電位（Ｖｒｅｆ）とをセンスアンプによって比較することでメモリセルに蓄えられた０／１の情報を読み取る。その際、ビット線に読み出される電圧（以下、「ビット線読み出し電圧」）Ｖｂｌの大きさは以下に示す（式１）から求めることができる。

ただし、Ｃｂｌはビット線寄生容量（以下、「ビット線容量」）、Ｃｆは強誘電体キャパシタＣＦの実効的な容量、Ｖｐｌはプレート線電圧である。

すなわち、ビット線読み出し電圧Ｖｂｌは強誘電体キャパシタＣＦの容量Ｃｆとビット線容量Ｃｂｌとの分圧によって決まる。強誘電体キャパシタＣＦの保持データによって強誘電体キャパシタＣＦの容量Ｃｆが変わるためビット線に保持データの０／１に応じた電圧が生じる。ビット線読み出し電圧Ｖｂｌを参照電位Ｖｒｅｆとセンスアンプで比較、増幅することで強誘電体メモリの読み出しが行われる。

（式１）から、プレート線電圧Ｖｐｌが低くなるとビット線に読み出される電圧（ビット線読み出し電圧Ｖｂｌ）が低くなることが分かる。また強誘電体キャパシタＣＦのサイズが小さくなると容量Ｃｆが小さくなるため同様にビット線読み出し電圧Ｖｂｌが低くなる。さらにビット線容量Ｃｂｌが大きくなった場合もビット線読み出し電圧Ｖｂｌが低くなる。強誘電体メモリを低電圧、小型、大容量にしようとすると必然的にプレート線電圧Ｖｐｌを低く、強誘電体キャパシタＣＦのサイズを小さく、ビット線容量Ｃｂｌを大きくすることになるため、ビット線読み出し電圧Ｖｂｌが低くなってしまい、センスアンプでの読み出しマージンが低下するという問題がある。

換言すると、第１の従来技術に係る強誘電体メモリでは、プレート線電圧Ｖｐｌを印加したときに強誘電体キャパシタＣＦにかかる電圧がビット線容量Ｃｂｌと強誘電体キャパシタＣＦの容量Ｃｆの分圧比で決まるため、ビット線容量Ｃｂｌを大きくして強誘電体キャパシタＣＦにかかる電圧を高くしようとするとビット線読み出し電圧Ｖｂｌが低下し、ビット線容量Ｃｂｌを小さくしてビット線読み出し電圧Ｖｂｌを高くしようとすると、強誘電体キャパシタＣＦにかかる電圧が小さくなる。従って強誘電体キャパシタＣＦに十分な電圧を印可しつつビット線にも大きな電圧を出力するためには、最適な強誘電体キャパシタＣＦの容量Ｃｆと、ビット線容量Ｃｂｌとの比が存在するためメモリアレイの設計に制約があった。

一方、上記の特許文献１に開示されたデータ記憶装置（以下、「第２の従来技術に係る強誘電体メモリ」）では、第１の従来技術に係る強誘電体メモリに対し、読み出し動作における改善が図られている。図６は、第２の従来技術に係る強誘電体メモリの電荷転送回路だけを取り出して示した等価回路図である。該等価回路図に示すビット線にはメモリセルが多数接続されているためビット線容量Ｃｂｌは大きい。プレート線ＣＰを立ち上げるとビット線にデータに応じた電荷が生じるため電圧Ｖｂｌが上昇しようとする。ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴ２（以下、「トランジスタＴ２」）のゲートに−Ｖｔｈ（ゲートしきい電圧）を印可し、ドレイン側のキャパシタであるＣ５およびＣ６に負電圧をチャージしておくと、電圧Ｖｂｌが上昇しようとしたときにトランジスタＴ２がオンとなり、ビット線に生じた電荷をＣ５およびＣ６に転送する。これによりビット線はほぼＧＮＤレベルに維持される。このような構成にするためには負電圧発生回路が必要となるが、特許文献１の図４の回路では、トランジスタＴ４、Ｔ５、Ｔ６、Ｔ７によって負電圧発生回路が構成されている。

第２の従来技術に係る強誘電体メモリではビット線がＧＮＤに固定されるため、強誘電体キャパシタＣＦにはプレート線電圧Ｖｐｌが印加され、取り出される電荷量を大きくすることができる。すなわち、第２の従来技術に係る強誘電体メモリは、上記第１の従来技術に係る強誘電体メモリの課題を解決しているといえる。

しかしながら、強誘電体キャパシタＣＦからの電荷はセンスアンプの方向に向かって流れるため、この電荷を電荷転送するにはＰチャネルＭＯＳトランジスタ（トランジスタＴ２）を使うことになる。ＰチャネルＭＯＳトランジスタのソース側をＧＮＤとするために負電圧のゲート電圧発生回路、ドレイン電圧発生回路、ゲート電圧発生回路のスイッチの駆動回路と３つの負電圧発生回路が必要となり、その結果回路面積が大きくなるという問題がある。

一方、電荷転送回路のＰチャネルＭＯＳトランジスタ（トランジスタＴ２）はゲート接地増幅回路と見なすことができる。ゲート接地増幅回路の入力インピーダンスは、トランジスタの相互コンダクタンスをｇｍとして１／ｇｍで表される。ビット線をＧＮＤに固定する能力は入力インピーダンス１／ｇｍで決まるが、ＰチャネルＭＯＳトランジスタのｇｍは一般に小さいため入力インピーダンスが大きくなる。第２の従来技術に係る強誘電体メモリではこのｇｍの低さを補うためにインバータアンプで増幅しているが、これによりさらなる回路規模の増加とインバータアンプによる消費電流増加を招いている。さらに、特許文献１の図４に示された回路では、Ｃ４に−（ＶＤＤ−Ｖｔｈ）まで充電しておいた電荷を−Ｖｔｈまで放電することで−Ｖｔｈを生成しているため、消費電流が大きいという問題もある。以上のように、第２の従来技術に係る強誘電体メモリではメモリセルに蓄積された電荷を確実に読み出すことができるという効果を有するものの、負電圧発生回路を必要とするために回路面積と消費電流の増大が課題となっている。

本発明は、以上のような問題点に鑑み、回路規模と消費電流の増大を抑制しつつ、読み出し電圧の余裕度のより大きい半導体記憶装置および半導体記憶装置の読み出し方法を提供することを目的とする。

本発明に係る半導体記憶装置は、第１のビット線と、前記第１のビット線に第１のスイッチを介して接続された第２のビット線と、前記第２のビット線に接続されるとともにデータを格納した記憶部からの読み出し電圧を保持する第１の保持部、および前記第１のビット線に接続されるとともに前記第１の保持部との間の電荷の転送で発生した電圧を保持する第２の保持部を含み、前記第１のビット線を介し前記第１の保持部と前記第２の保持部との間で電荷を転送させる電荷転送部と、前記第２の保持部に保持された電圧と基準電圧とを比較する比較部と、を含むものである。

一方、本発明に係る半導体記憶装置の読み出し方法は、第１のビット線と、前記第１のビット線に第１のスイッチを介して接続された第２のビット線と、前記第２のビット線に接続されるとともにデータを格納した記憶部からの読み出し電圧を保持する第１の保持部、および前記第１のビット線に接続されるとともに前記第１の保持部との間の電荷の転送で発生した電圧を保持する第２の保持部を含み、前記第１のビット線を介し前記第１の保持部と前記第２の保持部との間で電荷を転送させる電荷転送部と、前記第２の保持部に保持された電圧と基準電圧とを比較する比較部と、を含む半導体記憶装置を用いた半導体記憶装置の読み出し方法であって、前記電荷転送部により、前記第１のスイッチを遮断して前記読み出し電圧を前記第１の保持部に保持させ、前記第１のスイッチを接続して前記第１のビット線の電位を一定に維持させる制御を行いながら前記電荷の転送を行うものである。

本発明によれば、回路規模と消費電流の増大を抑制しつつ、読み出し電圧の余裕度のより大きい半導体記憶装置および半導体記憶装置の読み出し方法を提供することが可能となる。

第１の実施の形態に係る半導体記憶装置の構成の一例を示す回路図である。 第１の実施の形態に係る半導体記憶装置の、（ａ）はサンプル・アンド・ホールド動作を説明する回路図、（ｂ）は電荷転送動作を説明する回路図、（ｃ）はセンスアンプの増幅動作を説明する回路図である。 第１の実施の形態に係る半導体記憶装置のメモリセルの動作を示すタイミングチャートである。 第２の実施の形態に係る半導体記憶装置の構成の一例を示す回路図である。 第２の実施の形態に係る半導体記憶装置の動作を示す図である。 従来技術に係る強誘電体メモリの電荷転送回路の等価回路図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１から図３を参照して、本実施の形態に係る半導体記憶装置および半導体記憶装置の読み出し方法について説明する。本実施の形態に係る半導体記憶装置１０は、図１に示すように、強誘電体キャパシタ７０（容量Ｃｆ）、ＮチャネルＭＯＳ−ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ。以下、「トランジスタ」）１２、１４、１６、１８、ＰチャネルＭＯＳ−ＦＥＴ（以下、「トランジスタ」）２０、２２、スイッチ２４、２６、２８、３６、キャパシタ７２（容量Ｃｂｌ）、７４（容量Ｃｈ）、７６（容量Ｃｇｂｌ）、７８（容量Ｃｂｌｓａ）、８０（容量Ｃｂｌｓａｂ）、基準電源３８、センスアンプ４０を含んで構成されている。複数のメモリセルはグローバルビット線ＧＢＬ、ローカルビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬの各配線によって接続されている。

図１に示すスイッチ３０、３２、３４は各々スイッチ２８に相当するスイッチであり、これらのスイッチによってセンスアンプを共有する、図示を省略する他のメモリブロックが接続され、全体としてメモリセルアレイが構成されている。スイッチ２４、２６、２８、３０、３２、３４、３６の各々はＣＭＯＳスイッチであり、切替信号がハイレベル（以下、「Ｈ」）でオン、ロウレベル（以下、「Ｌ」）でオフとなっている。ここで、キャパシタ７６はグローバルビット線ＧＢＬの寄生容量Ｃｇｂｌを、キャパシタ７２はローカルビット線ＢＬの寄生容量Ｃｂｌを、各々等価的に表している。

グローバルビット線ＧＢＬはメモリアレイ全体を横切るように配置され、グローバルビット線ＧＢＬを複数に分割したローカルビット線ＢＬがグローバルビット線ＧＢＬに並走している。ローカルビット線ＢＬには強誘電体キャパシタ７０と選択用トランジスタであるトランジスタ１２が多数接続されている（図示省略）。ローカルビット線ＢＬとグローバルビット線ＧＢＬはスイッチ２４とスイッチ２６で遮断され、スイッチ２４とスイッチ２６との間にはローカルビット線ＢＬを放電するトランジスタ１４と電荷保持用のキャパシタ７４（容量Ｃｈ）が接続されている。以下、強誘電体キャパシタ７０とトランジスタ１２の組を「メモリセル」という場合がある。

複数のグローバルビット線ＧＢＬがＳＥＬ信号で切り替えられるスイッチ２８、３０、３２、３４を介してノードＮ３（トランジスタ１８のソース、電位Ｖｃｔｓ）に接続されている。ここで、本実施の形態に係る論理レベルは、特に指定のある場合を除き、Ｈは電位ＶＤＤ（電源電位）、ＬはＧＮＤ（グランド）電位（接地電位）となっている。

スイッチ２４、２６、キャパシタ７４によって、サンプル・アンド・ホールド回路が構成されている。すなわち、スイッチ２４をオン、スイッチ２６をオフした状態でメモリセルから読み出された電圧をキャパシタ７４に一時的に保持する。また、スイッチ２４をオフし、スイッチ２６をオンするとキャパシタ７４とキャパシタ７６とが接続されキャパシタ７６からキャパシタ７４の方向に電荷が移動して、ノードＮ２の電位Ｖｇｂｌ（グローバルビット線電位）が下がろうとする。

トランジスタ１８と２０とにより、各々のゲートがＴＧＮ信号とＴＧＰ信号とによって駆動されるトランジスタ対が構成され、トランジスタ１８が電荷転送路を構成している。
ＴＧＮ信号としては、Ｈが電位Ｖｔｇであり、ＬがＧＮＤレベルである信号が入力される。ＴＧＰ信号としては、ＨがＶＤＤレベルであり、ＬがＧＮＤレベルである信号が入力される。ＴＧＮ信号をＨ（電位Ｖｔｇ）に維持したまま、トランジスタ２２のゲート信号であるＰｃｈｇｂ信号をＬにすると、ノードＮ４の電位Ｖｂｌｓａ（センスアンプ入力電位）はＶＤＤレベルに、ノードＮ２の電位ＶｇｂｌはＶｔｇ−Ｖｔｈにプリチャージされる。

一方、Ｐｃｈｇｂ信号をＨにした状態でトランジスタ１８のソース電位である電位Ｖｇｂｌが低下すると、トランジスタ１８がオンしてキャパシタ７８の電荷をノードＮ２に転送してノードＮ２の電位をＶｔｇ−Ｖｔｈの一定電位に保つように働く。その結果ノードＮ２の電位Ｖｇｂｌは一定に保たれるため、キャパシタ７６への充放電が発生せず、キャパシタ７８からキャパシタ７４に向かって電荷が転送される。この時のノードＮ４の電位Ｖｂｌｓａと、基準電源３８の電位Ｖｒｅｆ（センスアンプの基準電位）との差分をセンスアンプ４０によって比較、増幅することによってメモリセルのデータが読み出される。
以上が半導体記憶装置１０の読み出し動作の概略であるが、以下図２および図３を参照して、より詳細に説明する。

図２（ａ）を参照して、半導体記憶装置１０の読み出し動作におけるサンプル・アンド・ホールド動作について説明する。まず、切替信号ＳＷ２によりスイッチ２６がオフの状態で、ローカルビット線ＢＬとグローバルビット線ＧＢＬとが切り離されている。初期状態でスイッチ２４は切替信号ＳＷ１によりオンとなり、トランジスタ１４のゲート入力信号であるＢＬＥＱ信号としてＨが入力され、ローカルビット線ＢＬの電位はＧＮＤレベルになる。ＢＬＥＱ信号をＬにしてからメモリアレイ中のワード線ＷＬ、プレート線ＰＬを選択すると対応する強誘電体キャパシタ７０からデータが読み出される。この際スイッチ２６によりローカルビット線ＢＬがグローバルビット線ＧＢＬから切り離されているため、キャパシタ７２の容量Ｃｂｌは短いローカルビット線ＢＬのみのローカルビット線容量Ｃｂｌとなる。そのため長いグローバルビット線ＧＢＬに読み出す場合と比較して大きなビット線電位が得られる。切替信号ＳＷ１によってスイッチ２４をオフにするとローカルビット線ＢＬに読み出した電位がキャパシタ７４に保持（ホールド）される。このホールド電位をＶｈとする。

次に、図２（ｂ）を参照して、半導体記憶装置１０の読み出し動作における電荷転送動作について説明する。初期状態においてＰｃｈｇｂ＝Ｌ、ＴＧＰ＝ＶＤＤ、ＧＢＬＥＱ＝Ｌにすることで、ノードＮ４の電位ＶｂｌｓａがＶｂｌｓａ＝ＶＤＤ、ノードＮ３の電位ＶｃｔｓがＶｃｔｓ＝Ｖｔｇ−Ｖｔｈにプリチャージされる。外部からのアドレス信号によって決定された読み出し対象のグローバルビット線ＧＢＬに対応するＳＥＬ信号によりスイッチ２８をオンにして、ノードＮ２の電位ＶｇｂｌをＶｇｂｌ＝Ｖｃｔｓ＝Ｖｔｇ−Ｖｔｈにプリチャージする。

上記のサンプル・アンド・ホールド動作の後、スイッチ２４をオフ、スイッチ２６をオンにすると電位Ｖｈと電位Ｖｃｔｓとの電位差によって電荷の移動が発生するが、Ｖｈ＜Ｖｃｔｓ＝ＶｇｂｌとなるようにＶｔｇを設定しておくことにより、キャパシタ７６からキャパシタ７４の方向へ電荷の移動により電位Ｖｃｔｓ＝Ｖｇｂｌが下がろうとする。トランジスタ１８のソース電位がＶｃｔｓであるので電位Ｖｃｔｓが下がるとゲートとソース間の電位差が開き、トランジスタ１８がオンしてキャパシタ７８から電荷が供給されて電位Ｖｃｔｓ＝Ｖｇｂｌが上昇する。再びＶｃｔｓ＝Ｖｇｂｌ＝Ｖｔｇ−Ｖｔｈまで上昇するとトランジスタ１８はオフしてキャパシタ７８からの電荷の供給も停止する。

以上のような負帰還動作により電位Ｖｃｔｓ＝Ｖｇｂｌは一定に保たれるため、グローバルビット線ＧＢＬに寄生するキャパシタ７６の容量Ｃｇｂｌの影響を受けずに、キャパシタ７８からキャパシタ７４へ電荷が転送される。転送される電荷はＣｈ・（Ｖｃｔｓ−Ｖｈ）であるため、ノードＮ４には以下の（式２）で示される電位Ｖｂｌｓａが発生する。
Ｖｂｌｓａ＝ＶＤＤ−Ｃｈ・（Ｖｃｔｓ−Ｖｈ）／Ｃｂｌｓａ ・・・ （式２）
（式２）に示すように、グローバルビット線の寄生容量であるキャパシタ７６（容量Ｃｇｂｌ）の影響を受けずに、ノードＮ１に発生する電位ＶｈをノードＮ４の電位Ｖｂｌｓａに伝達することが可能となる。

次に図２（ｃ）を参照して、半導体記憶装置１０の読み出し動作におけるセンスアンプ増幅動作について説明する。初期状態においてｒｅｆｓｗ信号でスイッチ３６オンにして電位Ｖｂｌｓａｂ（センスアンプ入力電位）＝Ｖｒｅｆにした後、ｒｅｆｓｗ信号でスイッチ３６をオフにしてＶｒｅｆ電位を電位Ｖｂｌｓａｂとしてキャパシタ８０（容量Ｃｂｌｓａｂ）に保持する。一方、上記電荷転送動作によってメモリセルのホールド電位Ｖｈを電位Ｖｂｌｓａとして読み出した後、ＴＧＮ＝ＧＮＤとしてキャパシタ７８（容量Ｃｂｌｓａ）に保持する。次いで、ＳＡｅ信号（センスアンプ活性化信号）をＨにしてセンスアンプ４０を動作させ、電位Ｖｂｌｓａと電位Ｖｂｌｓａｂとの電位差を比較し増幅することでメモリセルのデータがロジック信号レベルで読み出される。

次に図３を参照し、半導体記憶装置１０の読み出し動作について、各信号のタイミングの観点から説明する。図３に示す信号ＳＥＬ、ＢＬＥＱ、ＳＷ１、ＳＷ２、Ｐｃｈｇｂ、ＴＧＮ、ＴＧＰ、ｒｅｆｓｗ、ＳＡｅ、ＧＢＬＥＱの波形の各々は、図１に示す各信号の波形を示している。図３に示す各信号の論理値は、ＴＮＧ以外はＨ＝ＶＤＤ、Ｌ＝ＧＮＤとなっており、ＴＧＮはＨ＝Ｖｔｇ、Ｌ＝ＧＮＤとなっている。なお、以下に示す符号＜Ｘ＞は、図３において同符号で示された位置を表している。

時刻ｔ１にかけてＳＥＬ＝Ｈとし、グローバルビット線ＧＢＬを選択する。このとき、ノードＮ２が電位Ｖｇｂｌ＝Ｖｔｇ−Ｖｔｈまでプリチャージされる（＜1＞)。

時刻ｔ１からｔ２の間においてＢＬＥＱ＝Ｌとしローカルビット線ＢＬのディスチャージを終了させる。

時刻ｔ２において、ワード線ＷＬとプレート線ＰＬを選択して（＜２＞）ノードＮ１にメモリセルのデータを読み出す（ノードＮ１の電位はＶｈ）。

時刻ｔ２からｔ３の間においてＳＷ１信号をＬにし、ノードＮ１の電位Ｖｈ（ホールド電位）を保持する（＜３＞）。Ｐｃｈｇｂ信号をＨにしてプリチャージを終了させる。

時刻ｔ３においてＳＷ２信号をＨとし、キャパシタ７８（容量Ｃｂｌｓａ）の電荷をキャパシタ７４（容量Ｃｈ）に転送する（＜４＞）。

時刻ｔ３からｔ４の間において、ＴＧＮ信号をＬ、ｒｅｆｓｗ信号をＬにし、センスアンプ４０の入力からグローバルビット線ＧＢＬ、基準電源３８（電位Ｖｒｅｆ）を切り離す。

時刻ｔ４においてＳＡｅ信号をＨにしてセンスアンプ４０を動作させ、ノードＮ４の電位Ｖｂｌｓａと参照電位Ｖｒｅｆとの電位差を増幅する。

時刻ｔ５において、ＴＧＮ信号をＨ、ＴＧＰ信号をＬにしてセンスアンプ４０で増幅した信号をグローバルビット線ＧＢＬに入力する。

時刻ｔ５とｔ６の間において、データ「０」を読み出したセルにはデータ「０」が再書き込みされる。

時刻ｔ６において、プレート線ＰＬの電位をＧＮＤに固定する。

時刻ｔ６とｔ７の間において、データ「１」を読み出したセルにはデータ「１」が再書き込みされる。

時刻ｔ７とｔ８の間において、ワード線ＷＬを立ち下げる（＜５＞）。ＴＧＮ信号をＬ、ＴＧＰ信号をＨにしてセンスアンプ４０の入力とグローバルビット線ＧＢＬとを切り離し、ＧＢＬＥＱ信号をＨにして、グローバルビット線ＧＢＬをディスチャージする。また、Ｐｃｈｇｂ信号をＬにしてノードＮ４の電位ＶｂｌｓａをＶＤＤにプリチャージする。

時刻ｔ８においてＳＥＬ信号をＬにしてグローバルビット線ＧＢＬとノードＮ３（電位Ｖｃｔｓ）とを切り離す。

時刻ｔ８とｔ９の間においてＧＢＬＥＱ信号をＬとし、グローバルビット線ＧＢＬのディスチャージを終了させる。

時刻ｔ９においてＴＧＮ信号をＨとし、ノードＮ３を電位（Ｖｔｇ−Ｖｔｈ）にプリチャージする（＜６＞）。

以上詳述したように、本実施の形態に係る半導体記憶装置および半導体記憶装置の読み出し方法によれば、以下の効果を奏することができる。
（１）ビット線ＢＬの寄生容量Ｃｂｌを小さくすることができる。
メモリセルから図２（ａ）に示すサンプル・アンド・ホールド回路の範囲でみると、第１の従来技術に係る強誘電体メモリの読み出し動作と変わらないが、短いローカルビット線ＢＬに分割しているためビット線寄生容量Ｃｂｌが小さくなり、ビット線ＢＬに生じる電圧を大きくすることができる。
（２）グローバルビット線ＧＢＬを長くしても読み出しマージンは変わらない。
ノードＮ４に発生する電位Ｖｂｌｓａが(式２）で与えられるため、グローバルビット線ＧＢＬの寄生容量Ｃｇｂｌの影響を受けずにセンスアンプ４０で読み出すことができる。
（３）回路面積を小さくすることができる。
本実施の形態に係る半導体記憶装置の各回路はロジックレベルの電圧範囲（ＧＮＤからＶＤＤの範囲）内で動作させる回路であるため、第２の従来技術に係る強誘電体メモリのように負電圧発生のために大きな回路面積を必要としない。従って、回路面積の増大を抑制しつつ第２の従来技術に係る強誘電体メモリと同様の効果を実現している。
（４）ビット線間のカップリングノイズの発生が抑制される。
第１の従来技術に係る強誘電体メモリではビット線の電圧を変化させてメモリセルのデータをセンスアンプに伝送するため、隣接するビット線間のカップリングノイズによって読み出しマージンが劣化したり、データが化けるという問題があった。これに対し、本実施の形態に係る半導体記憶装置では、グローバルビット線ＧＢＬの電位を変化させずに伝送する方式のためカップリングノイズの発生が抑制される。

上記（１）、（２）、（４）の効果により、読み出しマージンを大きくすることができる。その結果、強誘電体メモリアレイの低電圧化、小面積化、大容量化を実現することができる。また、（３）の効果により、強誘電体メモリアレイの低電圧化、小面積化、大容量化をより面積の小さな回路で実現することができる。

［第２の実施の形態］
図４および図５を参照して、本実施の形態に係る半導体記憶装置および半導体記憶装置の読み出し方法について説明する。本実施の形態は、図１に示す半導体記憶装置１０の回路におけるＴＧＮ信号の設定回路（以下、「ＴＧＮ設定回路」）を付加し、さらに読み出しマージンを大きくした形態である。従って、図１に示す半導体記憶装置１０の回路図、図３に示すタイミングチャートは共通なので、必要な場合は図１、図３を参照することとし図示を省略する。

図４に示すように、本実施の形態に係る半導体記憶装置１０Ａは、ＴＧＮ設定回路９０およびＴＧＮ設定回路９０に接続された複数の半導体記憶装置１０（図４では、半導体記憶装置１０と同じ回路である半導体記憶装置１０−１のみ示している）を備えている。ＴＧＮ設定回路９０は、オペアンプ５０、トランジスタ５２、ゲート回路５４、５６、５８、抵抗６０（抵抗値Ｒ１）、６２（抵抗値Ｒ２）、６４（抵抗値Ｒ３）を含んで構成されている。ゲート回路５４、５６、５８の各々の出力端子ＴＧＮ０、ＴＧＮ１、ＴＧＮ２はそれぞれ半導体記憶装置１０−１、１０−２（図示省略）、１０−３（図示省略）のトランジスタ１８のゲートに接続されＴＧＮ信号を供給する。すなわち、図４ではゲート回路を介して３つの半導体記憶装置１０が接続された形態を例示しているが、むろんゲート回路を介して接続される半導体記憶装置１０の数はこれに限られず、半導体記憶装置１０Ａの記憶容量等に応じて必要な数だけ接続してよい。

図４に示すＴＧＮｂ０、ＴＧＮｂ１、ＴＧＮｂ２は各々ゲート回路５４、５６、５８の入力信号であり、ＴＧＮｂ０、ＴＧＮｂ１、ＴＧＮｂ２の論理に応じて半導体記憶装置１０のＴＧＮ信号が制御される。例えばＴＧＮｂ０をＬにすると０番目の半導体記憶装置１０−１のＴＧＮ信号としてＶｔｇ電位を供給し、ＴＧＮｂ０をＨにすると、０番目の半導体記憶装置１０−１のＴＧＮ信号をＧＮＤレベルに固定する。

一方、図４に示すように、抵抗６０と６２とによって電源ＶＤＤを分割して生成した電位Ｖｒｅｆｇがオペアンプ５０の非反転端子に入力されている。この際、オペアンプ５０の負帰還動作により抵抗値Ｒ１とＲ２との比で設定された電位Ｖｒｅｆｇと反転端子に入力される電位Ｖｆｂとがほぼ等しくなる。抵抗６４（抵抗値Ｒ３）によってトランジスタ５２に流れる電流が制限されていると、電位Ｖｆｂは（Ｖｔｇ−Ｖｔｈ）とほぼ等しくなるので、
Ｖｒｅｆｇ＝Ｖｔｇ−Ｖｔｈ
すなわち、
Ｖｔｇ＝Ｖｒｅｆｇ＋Ｖｔｈ
が成立する。この際、トランジスタ１８とトランジスタ５２のマッチングがとれていれば（特性がほぼ同じであれば）、
Ｖｃｔｓ＝Ｖｔｇ−Ｖｔｈ＝Ｖｒｅｆｇ＋Ｖｔｈ−Ｖｔｈ＝Ｖｒｅｆｇ
となり、Ｖｃｔｓには抵抗値Ｒ１、Ｒ２の抵抗分圧比で設定された電位Ｖｒｅｆｇと等しい電位が発生する。

図５を参照して、本実施の形態に係る半導体記憶装置１０Ａの読み出しマージンについて説明する。図５（ａ）、（ｂ）は上記実施の形態に係る半導体記憶装置１０のサンプルホールド時の電位Ｖｈの分布と、電荷転送時の電位Ｖｂｌｓａの分布を示しており、図５（ｃ）、（ｄ）は本実施の形態に係る半導体記憶装置１０Ａのサンプルホールド時の電位Ｖｈの分布と、電荷転送時の電位Ｖｂｌｓａの分布を示している。

図５（ａ）に示すように、半導体記憶装置１０では、Ｖｃｔｓ＝Ｖｔｇ−Ｖｔｈがデータ「１」の読み出し時の電位Ｖｈの分布よりも高い電位になるように電位Ｖｔｇを設定している。（式２）が成立しているので、電位Ｖｃｔｓと電位Ｖｈの電位差が大きいデータ「０」がＶｂｌｓａの分布において低電位側に分布している。ここで、読み出しマージン向上のために図５（ｂ）に示すように比率（Ｃｈ／Ｃｂｌｓａ）を大きくしようとすると、電位Ｖｒｅｆを低電位側へシフトする必要がある。換言すると、電位Ｖｒｅｆが比率（Ｃｈ／Ｃｂｌｓａ）に依存するため比率（Ｃｈ／Ｃｂｌｓａ）の値が不正確であると、Ｖｂｌｓａ分布におけるデータ「０」および「１」のどちらかが電位Ｖｒｅｆに接近するため読み出しマージンが低下するという問題がある。

上記の問題を解決するために、図５（ｃ）に示すように、本実施の形態では電位Ｖｃｔｓ＝Ｖｔｇ−ＶｔｈがＶｈ分布におけるデータ「０」と「１」との間に位置するように電位Ｖｔｇを設定する。電位Ｖｔｇをこのように設定すると、データ「１」のＶｈ分布はＶｃｔｓよりも高くなるので、図２（ｂ）に示す電荷転送動作が発生せず、データ「１」読み出し時のＶｂｌｓａ電位はＶＤＤに固定される。一方データ「０」側は、Ｖｃｔｓとの電位差と比率（Ｃｈ／Ｃｂｌｓａ）に比例した電位がＶｂｌｓａに発生する。ここで電位ＶｒｅｆをＶＤＤよりも低い一定電位にすると、電位Ｖｒｅｆとデータ「１」のＶｂｌｓａ分布との差は比率（Ｃｈ／Ｃｂｌｓａ）が変わっても一定であり、安定した読み出しマージンが得られる。このことにより、比率（Ｃｈ／Ｃｂｌｓａ）をある程度大きく設定しておけば、データ「０」のＶｂｌｓａ分布と電位Ｖｒｅｆとの電位差を大きくできるため読み出しマージンを大きくできる。

以上詳述したように、本実施の形態に係る半導体記憶装置および半導体記憶装置の読み出し方法によれば、以下の効果を奏することができる。
（１）参照電位Ｖｒｅｆの電位調整が不要になる。
センスアンプが増幅可能な電位差（ＶＤＤ−Ｖｒｅｆ）を確保すればよいので簡易な回路、例えば（ＶＤＤ−Ｖｔｈ）等の電位発生回路があればよいため、例えば上記実施の形態で必要になる高精度なＶｒｅｆ発生回路が不要になる。
（２）読み出しマージンを大きくすることができる。
比率（Ｃｈ／Ｃｂｌｓａ）を大きくしても電位Ｖｒｅｆの電位調整が不要なので、比率（Ｃｈ／Ｃｂｌｓａ）を大きくしやすい。比率（Ｃｈ／Ｃｂｌｓａ）を大きくすることで読み出しマージンを大きくできるため、仮にセンスアンプ４０のオフセットが大きい場合でも正確な読み出し可能になる。電位Ｖｃｔｓの精度に依存してＶｈ分布とＶｃｔｓの電位差が変化し、その結果読み出しマージンが変化するが、読み出しマージンを増幅しているので、一定程度のＶｃｔｓの誤差はセンスアンプ４０での読み取りに影響を与えない。

１０、１０−１、１０−２、１０−３ 半導体記憶装置
１２、１４、１６、１８、２０、２２ トランジスタ
２４、２６、２８、３０、３２、３４、３６ スイッチ
３８ 基準電源
４０ センスアンプ
５０ オペアンプ
５２ トランジスタ
５４、５６、５８ ゲート回路
６０、６２、６４ 抵抗
７０ 強誘電体キャパシタ
７２、７４、７６、７８、８０ キャパシタ
９０ ＴＧＮ設定回路
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
ＢＬ ローカルビット線
ＧＢＬ グローバルビット線
ＰＬ プレート線
ＷＬ ワード線
Ｖｒｅｆ 参照電位

Claims (8)

1. 第１のビット線と、
   前記第１のビット線に第１のスイッチを介して接続された第２のビット線と、
   前記第２のビット線に接続されるとともにデータを格納した記憶部からの読み出し電圧を保持する第１の保持部、および前記第１のビット線に接続されるとともに前記第１の保持部との間の電荷の転送で発生した電圧を保持する第２の保持部を含み、前記第１のビット線を介し前記第１の保持部と前記第２の保持部との間で電荷を転送させる電荷転送部と、
   前記第２の保持部に保持された電圧と基準電圧とを比較する比較部と、
   を含む半導体記憶装置。
2. 前記電荷転送部は、前記第１のスイッチを遮断して前記読み出し電圧を前記第１の保持部に保持させる
   請求項１に記載の半導体記憶装置。
3. 前記電荷転送部は、前記電荷の転送をする際に前記第１のビット線の電位を一定に維持させる電位制御部を備える
   請求項１または請求項２に記載の半導体記憶装置。
4. 前記電荷転送部は、前記第１の保持部と前記第２の保持部との間に第２のスイッチを備え、前記電荷の転送に先立ち前記第２のスイッチを遮断して前記第２の保持部から前記第１の保持部に向けて電荷が転送されるように前記第２の保持部を予め定められた電圧まで充電させる
   請求項３に記載の半導体記憶装置。
5. 前記第２のスイッチは、予め定められた閾値を有する電界効果トランジスタを備え、
   前記電位制御部は、前記電荷の転送をする際に前記第１のビット線の電位を、前記電界効果トランジスタのゲート電位から前記閾値を減じた目標電位に維持させる
   請求項４に記載の半導体記憶装置。
6. 前記ゲート電位を設定する設定部をさらに含み、
   前記設定部は、前記目標電位が前記データが０の場合の前記読み出し電圧の分布と前記データが１の場合の前記読み出し電圧の分布との間に位置するように前記ゲート電位を設定する
   請求項５に記載の半導体記憶装置。
7. 前記記憶部が強誘電体コンデンサを備えた
   請求項１から請求項６のいずれか１項に記載の半導体記憶装置。
8. 第１のビット線と、前記第１のビット線に第１のスイッチを介して接続された第２のビット線と、前記第２のビット線に接続されるとともにデータを格納した記憶部からの読み出し電圧を保持する第１の保持部、および前記第１のビット線に接続されるとともに前記第１の保持部との間の電荷の転送で発生した電圧を保持する第２の保持部を含み、前記第１のビット線を介し前記第１の保持部と前記第２の保持部との間で電荷を転送させる電荷転送部と、前記第２の保持部に保持された電圧と基準電圧とを比較する比較部と、を含む半導体記憶装置を用いた半導体記憶装置の読み出し方法であって、
   前記電荷転送部により、前記第１のスイッチを遮断して前記読み出し電圧を前記第１の保持部に保持させ、前記第１のスイッチを接続して前記第１のビット線の電位を一定に維持させる制御を行いながら前記電荷の転送を行う
   半導体記憶装置の読み出し方法。