JP2018166146A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】静電チャックから半導体ウェハを分離する際、半導体ウェハの割れを防止する。
【解決手段】半導体装置の製造方法は、静電チャックへの半導体ウェハの吸着開始状態から静電チャックへの半導体ウェハの吸着終了可能状態にわたって、静電チャックの電位を監視する工程を有する。ここで、静電チャックの電位を監視する工程は、静電チャックの電位が、所定範囲内に収まった場合に、半導体ウェハは吸着終了可能状態に達していると判断する工程を含む。
【選択図】図１５

Description

本発明は、半導体装置の製造技術に関し、例えば、静電チャックに半導体ウェハを吸着する工程を有する半導体装置の製造技術に適用して有効な技術に関する。

特開２００３−２８２６９１号公報（特許文献１）には、半導体ウェハの裏面に冷却ガスを流して、その冷却ガスの流量から半導体ウェハの静電チャックへの吸着状況を判定する技術が記載されている。

特開２００３−２８２６９１号公報

例えば、ドライエッチング装置やプラズマＣＶＤ（Chemical Vapor Deposition）装置やスパッタリング装置に代表される半導体製造装置では、静電チャックに半導体ウェハを吸着することにより、半導体ウェハを静電チャックに固定した状態で処理が実施される。そして、処理が終了した後においては、静電チャックから半導体ウェハを分離することになる。このとき、半導体ウェハに電荷が帯電していることがあり、静電チャックから半導体ウェハを分離する前に、半導体ウェハに帯電した電荷を取り除くため、半導体ウェハに対して除電処理を実施することが行なわれている。ところが、現状の技術では、半導体ウェハの除電が終了したか否かを正確に判断することが難しく、除電不良の状態で、静電チャックから無理に半導体ウェハを分離しようとすると、半導体ウェハが割れることがある。したがって、半導体ウェハの割れを防止する観点から、静電チャックから半導体ウェハを分離する際、半導体ウェハが確実に帯電していないことを確認することが望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置の製造方法は、静電チャックへの半導体ウェハの吸着開始状態から静電チャックへの半導体ウェハの吸着終了可能状態にわたって、静電チャックの電位を監視する工程を有する。ここで、静電チャックの電位を監視する工程は、静電チャックの電位が、所定範囲内に収まった場合に、半導体ウェハは吸着終了可能状態に達していると判断する工程を含む。

一実施の形態によれば、半導体ウェハの除電時において、半導体ウェハの帯電状態を測定することができる。

静電チャックに半導体ウェハを吸着する様子を示す図である。 プラズマを使用して、半導体ウェハを除電する様子を示す図である。 静電チャックから半導体ウェハを分離する様子を示す図である。 半導体ウェハの割れが発生する様子を示す図である。 静電チャックと電源との間に電位計を設置した状態で、電源をオンする様子を示す図である。 静電チャックと電源との間に電位計を設置した状態で、電源をオフする様子を示す図である。 静電チャックと電源との間に電位計を設置した状態で、プラズマ除電処理を実施する様子を示す図である。 静電チャックと電源との間に電位計を設置した状態で、プラズマ除電処理を完了した様子を示す図である。 実施の形態１における半導体製造装置の模式的な構成を示す図である。 実施の形態１における半導体製造装置の動作を説明する図である。 図１０に続く半導体製造装置の動作を説明する図である。 図１１に続く半導体製造装置の動作を説明する図である。 図１２に続く半導体製造装置の動作を説明する図である。 図１３に続く半導体製造装置の動作を説明する図である。 電位計で静電チャックの電位をモニタした波形の一例を示す図である。 （ａ）は、時間とモニタ電圧との関係を示す波形であり、（ｂ）は、電源印加電圧（ＨＶ印加電圧）と到達電圧との関係を示すグラフである。 実施の形態１における半導体製造装置と実施の形態１における除電評価装置との接続構成の一例を示す図である。 実施の形態１における除電評価装置のハードウェア構成の一例を示す図である。 実施の形態１における除電評価装置の機能ブロック構成を示す図である。 実施の形態１における除電評価方法の流れを示すフローチャートである。 実施の形態２における除電評価装置の機能ブロック構成を示す図である。 実施の形態２における除電条件の最適化方法の流れを示すフローチャートである。 （ａ）〜（ｃ）は、それぞれ異なる除電条件によって、半導体ウェハの除電処理を実施した場合における電圧波形を示す図である。 変形例における除電評価装置の機能ブロック構成を示す図である。 変形例における除電条件の調整方法の流れを示すフローチャートである。 実施の形態３における半導体製造装置の動作を説明する図である。 図２６に続く半導体製造装置の動作を説明する図である。 図２７に続く半導体製造装置の動作を説明する図である。 図２８に続く半導体製造装置の動作を説明する図である。 「逆電圧除電」が正常に行なわれた場合の静電チャックの電位変化を示す電圧波形である。 実施の形態３における半導体製造装置の動作を説明する図である。 図３１に続く半導体製造装置の動作を説明する図である。 図３２に続く半導体製造装置の動作を説明する図である。 「逆電圧除電」が不良の場合における静電チャックの電位変化を示す電圧波形である。 実施の形態３における除電評価装置の機能ブロック構成を示す図である。 実施の形態３における除電評価方法の流れを示すフローチャートである。 実施の形態４における半導体製造装置の模式的な構成例を示す図である。 実施の形態４において、電位計で静電チャックの第１部位（第１電極）の電位をモニタした波形の一例と、電位計で静電チャックの第２部位（第２電極）の電位をモニタした波形の一例とを合わせて示す図である。 実施の形態５における半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 図４１に続く半導体装置の製造工程を示す断面図である。 図４２に続く半導体装置の製造工程を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜改善の検討＞
例えば、半導体装置の製造工程で使用される半導体製造装置においては、静電気力を利用して静電チャックに半導体ウェハを吸着することにより、半導体ウェハを固定した状態で、半導体ウェハに対して処理を実施することが行なわれる。具体的に、図１は、静電気力によって、静電チャックＥＳＣに半導体ウェハＷＦを吸着する様子を模式的に示す図である。図１に示すように、静電チャックＥＳＣは、電源ＰＳと電気的に接続されており、この電源ＰＳをオンすることによって、静電チャックＥＳＣにプラス電荷が生じる。そして、静電チャックＥＳＣ上に配置されている半導体ウェハＷＦには、マイナス電荷が誘起される。この結果、図１に示すように、静電チャックＥＳＣに生じたプラス電荷と、半導体ウェハＷＦに誘起されたマイナス電荷との間の静電引力によって、半導体ウェハＷＦは、静電チャックＥＳＣに固定されることになる。このように半導体ウェハＷＦを静電チャックＥＳＣに固定した状態で、半導体ウェハＷＦに対して処理が実施される。

その後、半導体製造装置での処理が終了すると、半導体ウェハＷＦを半導体製造装置から搬出するため、静電チャックＥＳＣから半導体ウェハＷＦを分離する必要がある。このため、例えば、図２に示すように、半導体ウェハＷＦの上方にプラズマを発生させて、プラズマに起因するプラス電荷と半導体ウェハＷＦに誘起されているマイナス電荷とを相殺させることにより、半導体ウェハＷＦに帯電したマイナス電荷を除去することが行なわれる。このとき、静電チャックＥＳＣと電気的に接続されている電源ＰＳは、オフされている結果、静電チャックＥＳＣはグランドと接続されるため、半導体ウェハＷＦに帯電されているマイナス電荷が除電されるに伴って、静電チャックＥＳＣからグランドへプラス電荷が流れる。これにより、図３に示すように、半導体ウェハＷＦと静電チャックＥＳＣとの間に働いていた静電引力がなくなり、静電チャックＥＳＣから半導体ウェハＷＦを容易に分離することができる。

ところが、本発明者が新たに検討したところ、現状の技術では、半導体ウェハＷＦの除電が終了したか否かを正確に判断することが難しく、例えば、図４に示すように、除電不良の状態で、静電チャックＥＳＣから無理に半導体ウェハＷＦを分離しようとすると、半導体ウェハＷＦが割れることがあることを本発明者は新たに見出した。このことから、半導体ウェハＷＦの割れを防止して半導体装置の製造歩留りを向上する観点から、静電チャックＥＳＣから半導体ウェハＷＦを分離する際、半導体ウェハＷＦが確実に帯電していないことを確認することが望まれていることになる。

ここで、半導体ウェハＷＦにおける帯電の有無を判断するために、例えば、図５に示すように、静電チャックＥＳＣと電源ＰＳとの間に電位計ＥＭを設置して、この電位計ＥＭによって静電チャックＥＳＣの電位を監視することにより、間接的に半導体ウェハＷＦの帯電状況を把握することが考えられる。ところが、単に、静電チャックＥＳＣと電源ＰＳとの間に電位計ＥＭを設置して静電チャックＥＳＣの電位を監視するだけでは、半導体ウェハＷＦの除電が終了したか否かを正確に判断することが依然として困難である。

以下に、このことについて説明する。まず、図５において、静電チャックＥＳＣと電源ＰＳとの間に電位計ＥＭを設置して、電源ＰＳをオンすると、静電チャックＥＳＣの電位は、電源電位（ＶＤＤ）となり、電位計ＥＭは、電源電位を指し示すことになる。次に、図６に示すように、電源ＰＳをオフすると、静電チャックＥＳＣとグランドが接続されることになるため、電位計ＥＭは、グランド電位（０Ｖ）を指し示すことになる。その後、半導体ウェハＷＦに対して、プラズマ除電処理を実施すると、例えば、図７に示すように、半導体ウェハＷＦに帯電しているマイナス電荷の電荷量は少なくなるが、静電チャックＥＳＣに生じているプラス電荷は、半導体ウェハＷＦから除去されたマイナス電荷に相当する電荷量だけ静電チャックＥＳＣと電気的に接続されているグランドに流れる。この結果、図７に示すように、電位計ＥＭは、依然として、グランド電位（０Ｖ）を指し示すことになる。そして、図８に示すように、半導体ウェハＷＦに帯電したマイナス電荷がすべて除去された状態においても、電位計ＥＭは、グランド電位（０Ｖ）を指している。つまり、単に、静電チャックＥＳＣと電源ＰＳとの間に電位計ＥＭを設置して静電チャックＥＳＣの電位を監視する場合においては、電源ＰＳをオフして半導体ウェハＷＦに帯電したマイナス電荷の除電を開始する状態（図６）と、除電の途中の状態（図７）と、除電終了後の状態（図８）とにわたって、電位計ＥＭは、グランド電位（０Ｖ）を指し示している。したがって、単に、静電チャックＥＳＣと電源ＰＳとの間に電位計ＥＭを設置して静電チャックＥＳＣの電位を監視しても、半導体ウェハＷＦの除電が終了したか否かを正確に判断することが依然として困難であることがわかる。

そこで、本実施の形態１では、静電チャックＥＳＣと電源ＰＳとの間に電位計ＥＭを設置して静電チャックＥＳＣの電位を監視する構成において、半導体ウェハＷＦの除電が終了したか否かを正確に判断することができる工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明する。

＜実施の形態１における半導体製造装置の構成＞
図９は、本実施の形態１における半導体製造装置ＳＡの模式的な構成を示す図である。図９において、本実施の形態１における半導体製造装置ＳＡの主要な構成要素について説明する。図９に示すように、本実施の形態１における半導体製造装置ＳＡは、半導体ウェハＷＦに対して処理を実施する処理室であるチャンバＣＢを有している。そして、このチャンバＣＢには、電源（直流電源）ＰＳと電気的に接続可能な静電チャックＥＳＣを有し、この静電チャックＥＳＣ上に半導体ウェハＷＦが搭載されている。また、静電チャックＥＳＣと電源ＰＳとの間には、静電チャックＥＳＣと電源ＰＳとの導通／非導通を制御するスイッチＳＷが設けられている。さらに、半導体製造装置ＳＡは、外部機器と接続可能な端子ＴＥを有し、この端子ＴＥは、静電チャックＥＳＣと電気的に接続されている。そして、例えば、図９に示すように、端子ＴＥには、電位計ＥＭが接続されており、この電位計ＥＭは、静電チャックＥＳＣの電位を監視することができるように構成されている。

＜半導体製造装置の動作＞
本実施の形態１における半導体製造装置は、上記のように構成されており、以下に、半導体製造装置の動作について説明する。

＜＜静電チャックによる半導体ウェハの吸着動作＞＞
まず、半導体製造装置ＳＡ内に設けられた静電チャックＥＳＣによる半導体ウェハＷＦの吸着動作について、図面を参照しながら説明する。

図１０に示すように、静電チャックＥＳＣ上に半導体ウェハＷＦを搭載した後、スイッチＳＷをオンして、静電チャックＥＳＣと電源ＰＳとを電気的に接続するとともに、電源ＰＳをオンする。これにより、静電チャックＥＳＣには、電源ＰＳから電源電位（ＶＤＤ）が供給されて、静電チャックＥＳＣには、プラス電荷が蓄積される。この結果、静電チャックＥＳＣ上に配置されている半導体ウェハＷＦにおいては、マイナス電荷が誘起されて、半導体ウェハＷＦは帯電することになる。このため、静電チャックＥＳＣと半導体ウェハＷＦとの間には、静電引力が働くことになり、半導体ウェハＷＦは、静電チャックＥＳＣに吸着されて固定されることになる。このとき、電位計ＥＭによって、静電チャックＥＳＣの電位がモニタされる結果、電位計ＥＭは、電源電位（ＶＤＤ）を指し示すことになる。このように、本実施の形態１における半導体製造装置では、電源ＰＳをオンし、かつ、スイッチＳＷを閉じることにより、電源ＰＳと静電チャックＥＳＣとを導通させて、静電チャックＥＳＣに半導体ウェハＷＦを吸着することができる。

＜＜半導体製造装置における処理＞＞
続いて、半導体ウェハＷＦを静電チャックＥＳＣに吸着した後、半導体ウェハＷＦに対して処理を実施する。具体的に、例えば、半導体製造装置ＳＡは、ドライエッチング装置やプラズマＣＶＤ（Chemical Vapor Deposition）装置やスパッタリング装置などから構成され、半導体製造装置ＳＡに種類に応じて様々な処理が実施される。半導体製造装置ＳＡがドライエッチング装置（プラズマエッチング装置）の場合には、静電チャックＥＳＣに吸着された半導体ウェハＷＦに対してドライエッチング処理が実施される。また、半導体製造装置ＳＡがプラズマＣＶＤ装置の場合には、静電チャックＥＳＣに吸着された半導体ウェハＷＦに対して、ＣＶＤ法を使用した膜の形成が行なわれる。一方、半導体製造装置ＳＡがスパッタリング装置の場合には、静電チャックＥＳＣに吸着された半導体ウェハＷＦに対して、スパッタリング法を使用した膜の形成が行なわれる。

＜＜静電チャックからの半導体ウェハの分離動作＞＞
次に、半導体製造装置ＳＡでの処理が終了すると、半導体ウェハＷＦを半導体製造装置ＳＡから搬出するため、静電チャックＥＳＣから半導体ウェハＷＦを分離する。以下に、具体的に説明する。まず、図１１に示すように、半導体ウェハＷＦへの処理を終了した後、電源ＰＳをオフする。このとき、電源ＰＳをオフすると、静電チャックＥＳＣは、グランドと電気的に接続される。この結果、電位計ＥＭは、グランド電位（０Ｖ）を指し示すことになる。その後、図１２に示すように、スイッチＳＷを開放して、電源ＰＳと静電チャックＥＳＣとを非導通にする。つまり、スイッチＳＷを開放することにより、静電チャックＥＳＣは、グランドから電気的に分離されて、フローティング状態となる。このとき、電位計ＥＭは、グランド電位（０Ｖ）を指し示した状態を維持する。

続いて、静電チャックＥＳＣ上に搭載された半導体ウェハＷＦに対して、例えば、プラズマ除電処理に代表される除電処理を実施する。これにより、半導体ウェハＷＦに帯電しているマイナス電荷が除電される。特に、図１３では、半導体ウェハＷＦに帯電したマイナス電荷を除電する途中の状態が模式的に示されている。例えば、半導体ウェハＷＦに帯電しているマイナス電荷が少なくなる一方、静電チャックＥＳＣは、フローティング状態となっているため、プラス電荷は維持される。この結果、相対的に静電チャックＥＳＣの電位が上昇して、電位計ＥＭは、電位Ｖ１（Ｖ１＞０）に変化することになる。そして、図１４に示すように、さらに除電処理を実施すると、半導体ウェハＷＦに帯電しているマイナス電荷が完全に除電される。一方、静電チャックＥＳＣは、フローティング状態となっているため、プラス電荷は維持される。この結果、相対的に静電チャックＥＳＣの電位がさらに上昇して、電位計ＥＭは、電位Ｖ２（Ｖ２＞Ｖ１）に変化することになる。その後は、半導体ウェハＷＦに帯電しているマイナス電荷が存在しないため、電位計ＥＭは、電位Ｖ２を維持したまま一定値を指し示すことになる。このようにして、本実施の形態１では、半導体ウェハＷＦに帯電したマイナス電荷の除電処理が進行するにしたがって、電位計ＥＭの指し示す電位が上昇していった後、半導体ウェハＷＦの除電処理が終了すると、電位計ＥＭの指し示す電位が一定値を取るようになることがわかる。

以上のことから、本実施の形態１では、電位計ＥＭによって、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、静電チャックＥＳＣの電位を監視している。そして、本実施の形態１では、電位計ＥＭによって静電チャックＥＳＣの電位を監視している際、静電チャックＥＳＣの電位が、一定値を取るようになった場合（所定範囲内に収まるようになった場合）に、半導体ウェハＷＦの除電処理が完全に終了して、半導体ウェハＷＦは吸着終了可能状態に達していると判断することができる。これにより、本実施の形態１によれば、除電不良の状態で、静電チャックＥＳＣから無理矢理半導体ウェハＷＦを分離しようとすることを防止することができる。つまり、本実施の形態１によれば、半導体ウェハＷＦの除電が終了したか否かを正確に判断することができる結果、半導体ウェハＷＦの除電処理が完全に終了した後に、静電チャックＥＳＣから半導体ウェハＷＦを分離することができるため、半導体ウェハＷＦの割れを効果的に防止することができる。

＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図９に示すように、静電チャックＥＳＣと電源ＰＳとの間にスイッチＳＷを設ける構成を前提とする。そして、本実施の形態１における特徴点は、例えば、図１１〜図１４に示すように、静電チャックＥＳＣに吸着されている半導体ウェハＷＦに対して除電処理を実施する際、スイッチＳＷを開放して、静電チャックＥＳＣをフローティング状態にしながら、静電チャックＥＳＣの電位をモニタする点にある。これにより、本実施の形態１によれば、半導体ウェハＷＦの除電が終了したか否かを正確に判断できる。

以下に、この点について説明する。例えば、図１０に示すように、半導体ウェハＷＦを静電チャックＥＳＣに吸着している状態では、静電チャックＥＳＣにプラス電荷が誘起されている一方、半導体ウェハＷＦには、マイナス電荷が誘起されている。したがって、静電チャックＥＳＣに誘起されているプラス電荷と、半導体ウェハＷＦに誘起されているマイナス電荷との間に働く静電引力によって、半導体ウェハＷＦを静電チャックＥＳＣに確実に固定することができる。一方、半導体ウェハＷＦに対して処理を実施した後は、静電チャックＥＳＣから半導体ウェハＷＦを分離する必要がある。このことから、静電チャックＥＳＣと半導体ウェハＷＦとの間に生じている静電引力を消滅させるために、半導体ウェハＷＦに誘起されているマイナス電荷を除電する除電処理が実施される。

このとき、本実施の形態１では、例えば、図１２に示すように、静電チャックＥＳＣをグランドから分離してフローティング状態にする。ここで、半導体ウェハＷＦに対して除電処理を実施すると、除電処理が進行するにしたがって、半導体ウェハＷＦに誘起されているマイナス電荷が少なくなる。一方、静電チャックＥＳＣをフローティング状態にしていると、静電チャックＥＳＣに誘起されているプラス電荷は、グランドに逃げることができないため、静電チャックＥＳＣに誘起されているプラス電荷は維持される。このことは、本実施の形態１によれば、除電処理が進行するにしたがって、プラス電荷とマイナス電荷の差が大きくなることを意味し、これは、静電チャックＥＳＣの電位がプラス方向に上昇することを意味する。すなわち、静電チャックＥＳＣをフローティング状態にしながら、半導体ウェハＷＦの除電処理を実施すると、静電チャックＥＳＣの電位が変化するのである。一方、半導体ウェハＷＦに誘起されたマイナス電荷が完全に除電された後は、プラス電荷とマイナス電荷との差は変化しなくなる。このことは、半導体ウェハＷＦの除電処理が終了すると、静電チャックＥＳＣの電位が一定になることを意味している。つまり、半導体ウェハＷＦに対して除電処理を実施している際、静電チャックＥＳＣをフローティング状態にしながら、静電チャックＥＳＣの電位をモニタすると、静電チャックＥＳＣの電位は、プラス方向に変化し、除電処理が終了すると、静電チャックＥＳＣの電位が一定になるという挙動を示すことになる。このことは、静電チャックＥＳＣの電位が一定値になることを検出することによって、半導体ウェハＷＦの除電処理が終了したことを認識できることを意味する。すなわち、本実施の形態１における特徴点によれば、半導体ウェハＷＦの除電が終了したか否かを正確に判断できるのである。この結果、本実施の形態１によれば、除電不良の状態で、静電チャックＥＳＣから無理矢理半導体ウェハＷＦを分離しようとすることを防止することができる。つまり、本実施の形態１における特徴点によれば、半導体ウェハＷＦの除電が終了したか否かを正確に判断することができることから、半導体ウェハＷＦの除電処理が完全に終了した後に、静電チャックＥＳＣから半導体ウェハＷＦを分離することができる。このため、本実施の形態１における特徴点によれば、半導体ウェハＷＦの割れを効果的に防止することができる。

図１５は、電位計ＥＭで静電チャックＥＳＣの電位をモニタした波形の一例を示す図である。図１５において、縦軸は、電位計ＥＭで静電チャックＥＳＣの電位をモニタしたモニタ電圧を示しており、横軸は、時間（秒）を示している。図１５に示すように、「吸着中」の範囲は、電源ＰＳおよびスイッチＳＷをオンして、静電チャックＥＳＣに半導体ウェハＷＦを吸着している状態に対応しており、モニタ電圧は、電源電圧（ＶＤＤ）となる。次に、「自然除電」の範囲は、まず、電源ＰＳをオフし、かつ、スイッチＳＷをオフして、静電チャックＥＳＣがフローティング状態にするとともに、積極的には、除電処理を行なっていない状態に対応する。この場合において、半導体ウェハＷＦに帯電しているマイナス電荷は、自然除電によって、少なからず減少する。この結果、モニタ電圧は、０Ｖから徐々にプラス方向に上昇する。その後、「プラズマ除電」の範囲は、積極的に半導体ウェハＷＦに対してプラズマ除電処理を実施する状態に対応する。この範囲において、まず、傾斜している波形は、プラズマ除電処理によって、半導体ウェハＷＦに帯電しているマイナス電荷が減少している状態に対応しており、その後の平坦な波形は、プラズマ除電処理によって、半導体ウェハＷＦに帯電しているマイナス電荷が完全に除電された状態を示している。そして、モニタ電圧が一定となる到達電圧は、半導体ウェハＷＦに帯電している電荷量に対応する。以下に、このことについて説明する。

図１６（ａ）において、波形（１）は、電源ＰＳの電源電圧を＋１．０ｋＶとして、２分間だけ静電チャックＥＳＣに印加した場合における波形を示しており、波形（２）は、電源ＰＳの電源電圧を＋１．５ｋＶとして、２分間だけ静電チャックＥＳＣに印加した場合における波形を示している。また、波形（３）は、電源ＰＳの電源電圧を＋２．０ｋＶとして、２分間だけ静電チャックＥＳＣに印加した場合における波形を示している。

この図１６（ａ）からわかることは、電源ＰＳの電源電圧を大きくすると、モニタ電圧が一定値となる到達電圧の値が大きくなることである。この点に関し、例えば、静電チャックＥＳＣと半導体ウェハＷＦからなる構成をキャパシタとみなす。この場合、電荷量を「Ｑ」とし、静電容量値を「Ｃ」とし、電圧を「Ｖ」とすると、「Ｑ＝Ｃ×Ｖ」の関係がある。つまり、この関係式に基づくと、電荷量「Ｑ」と電圧「Ｖ」とは、比例関係にあることになる。一方、図１６（ｂ）において、電源ＰＳの電源電圧（ＨＶ印加電圧）（「Ｖ」に相当）と到達電圧との関係をプロットすると、比例関係にあることがわかる。したがって、到達電圧は、電荷量「Ｑ」、すなわち、半導体ウェハＷＦに帯電している帯電量に対応するパラメータであることがわかる。したがって、モニタ電圧が一定（到達電圧）になるということは、帯電量が変化しなくなることを意味していることになる。そして、帯電量が変化しないということは、半導体ウェハＷＦに帯電していたマイナス電荷がすべて除電されて、これ以上、除電できないことを意味し、言い換えれば、プラズマ除電処理が終了したことを意味していることになる。このことから、本実施の形態１において、モニタ電圧が一定になる場合に、除電処理が終了していると判断することは妥当であることが、図１６（ａ）および図１６（ｂ）の結果から裏付けられていることになる。

本実施の形態１における基本思想は、半導体ウェハＷＦの除電処理の途中状態と、半導体ウェハＷＦの除電処理の終了状態とを区別できる構成を採用することにある。なぜなら、半導体ウェハＷＦの除電処理の途中状態と、半導体ウェハＷＦの除電処理の終了状態とを区別できれば、半導体ウェハＷＦの除電処理が終了したか否かを正確に判断することができるからである。そして、本実施の形態１では、上述した基本思想が、静電チャックＥＳＣをフローティング状態にしながら、半導体ウェハＷＦの除電処理を実施するという構成によって具現化されている。なぜなら、この構成によって、静電チャックＥＳＣをフローティング状態にしながら、静電チャックＥＳＣの電位をモニタすると、除電処理の途中状態における静電チャックＥＳＣの電位は、プラス方向に変化し、除電処理の終了状態における静電チャックＥＳＣの電位が一定になるからである。つまり、静電チャックＥＳＣをフローティング状態にしながら、静電チャックＥＳＣの電位をモニタすると、静電チャックＥＳＣの電位によって、除電処理の途中状態と除電処理の終了状態とを区別することが可能となるのである。そして、次の段階として、本実施の形態１では、静電チャックＥＳＣをフローティング状態にしながら、静電チャックＥＳＣの電位をモニタすることにより、除電処理の途中状態と除電処理の終了状態とを区別することをコンピュータによる自動化処理で実現する工夫を施している。

＜コンピュータによる自動化処理＞
以下では、コンピュータによる自動化処理について説明する。本実施の形態１では、静電チャックＥＳＣをフローティング状態にしながら、静電チャックＥＳＣの電位をモニタすることにより、除電処理の途中状態と除電処理の終了状態との区別をコンピュータによる自動化処理で実現する装置を除電評価装置と呼ぶことにする。

図１７は、本実施の形態１における半導体製造装置ＳＡと本実施の形態１における除電評価装置ＤＶＡとの接続構成の一例を示す図である。図１７において、本実施の形態１における半導体製造装置ＳＡは、静電チャックＥＳＣとスイッチＳＷとの間に設けられた端子（外部接続端子）ＴＥを有する。このとき、端子（外部接続端子）ＴＥは、半導体製造装置ＳＡの外部に設けられ、かつ、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、静電チャックＥＳＣの電位を監視する監視部として機能する除電評価装置ＤＶＡと接続されている。なお、本実施の形態１では、例えば、図１７に示すように、半導体製造装置ＳＡの外部に除電評価装置ＤＶＡを設ける構成例について説明したが、本実施の形態１における技術的思想は、これに限らず、除電評価装置ＤＶＡを半導体製造装置ＳＡの内部に組み込んでもよい。すなわち、半導体製造装置ＳＡは、さらに、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、静電チャックＥＳＣの電位を監視する監視部（除電評価装置）を有し、この監視部は、静電チャックＥＳＣとスイッチＳＷとの間に設けるように構成することもできる。

＜＜除電評価装置のハードウェア構成＞＞
以下では、まず、本実施の形態１おける除電評価装置ＤＶＡのハードウェア構成について説明する。図１８は、本実施の形態１における除電評価装置ＤＶＡのハードウェア構成の一例を示す図である。なお、図１８に示す構成は、あくまでも除電評価装置ＤＶＡのハードウェア構成の一例を示すものであり、除電評価装置ＤＶＡのハードウェア構成は、図１８に記載されている構成に限らず、他の構成であってもよい。

図１８において、本実施の形態１における除電評価装置ＤＶＡは、プログラムを実行するＣＰＵ（Central Processing Unit）１を備えている。このＣＰＵ１は、バス１３を介して、例えば、ＲＯＭ（Read Only Memory）２、ＲＡＭ（Random Access Memory）３、および、ハードディスク装置１２と電気的に接続されており、これらのハードウェアデバイスを制御するように構成されている。

また、ＣＰＵ１は、バス１３を介して入力装置や出力装置とも接続されている。入力装置の一例としては、キーボード５、マウス６、通信ボード７、および、スキャナ１１などを挙げることができる。一方、出力装置の一例としては、ディスプレイ４、通信ボード７、および、プリンタ１０などを挙げることができる。さらに、ＣＰＵ１は、例えば、リムーバルディスク装置８やＣＤ／ＤＶＤ−ＲＯＭ装置９と接続されていてもよい。

除電評価装置ＤＶＡは、例えば、ネットワークと接続されていてもよい。例えば、除電評価装置ＤＶＡがネットワークを介して他の外部機器と接続されている場合、除電評価装置ＤＶＡの一部を構成する通信ボード７は、ＬＡＮ（ローカルエリアネットワーク）、ＷＡＮ（ワイドエリアネットワーク）やインターネットに接続されている。

ＲＡＭ３は、揮発性メモリの一例であり、ＲＯＭ２、リムーバルディスク装置８、ＣＤ／ＤＶＤ−ＲＯＭ装置９、ハードディスク装置１２の記録媒体は、不揮発性メモリの一例である。これらの揮発性メモリや不揮発性メモリによって、除電評価装置ＤＶＡの記憶装置が構成される。

ハードディスク装置１２には、例えば、オペレーティングシステム（ＯＳ）１２１、プログラム群１２２、および、ファイル群１２３が記憶されている。プログラム群１２２に含まれるプログラムは、ＣＰＵ１がオペレーティングシステム１２１を利用しながら実行する。また、ＲＡＭ３には、ＣＰＵ１に実行させるオペレーティングシステム１２１のプログラムやアプリケーションプログラムの少なくとも一部が一次的に格納されるとともに、ＣＰＵ１による処理に必要な各種データが格納される。

ＲＯＭ２には、ＢＩＯＳ（Basic Input Output System）プログラムが記憶され、ハードディスク装置１２には、ブートプログラムが記憶されている。除電評価装置ＤＶＡの起動時には、ＲＯＭ２に記憶されているＢＩＯＳプログラムおよびハードディスク装置１２に記憶されているブートプログラムが実行され、ＢＩＯＳプログラムおよびブートプログラムにより、オペレーティングシステム１２１が起動される。

プログラム群１２２には、除電評価装置ＤＶＡの機能を実現するプログラムが記憶されており、このプログラムは、ＣＰＵ１により読み出されて実行される。また、ファイル群１２３には、ＣＰＵ１による処理の結果を示す情報、データ、信号値、変数値やパラメータがファイルの各項目として記憶されている。

ファイルは、ハードディスク装置１２やメモリなどの記録媒体に記憶される。ハードディスク装置１２やメモリなどの記録媒体に記憶された情報、データ、信号値、変数値やパラメータは、ＣＰＵ１によりメインメモリやキャッシュメモリに読み出され、抽出・検索・参照・比較・演算・処理・編集・出力・印刷・表示に代表されるＣＰＵ１の動作に使用される。例えば、上述したＣＰＵ１の動作の間、情報、データ、信号値、変数値やパラメータは、メインメモリ、レジスタ、キャッシュメモリ、バッファメモリなどに一次的に記憶される。

除電評価装置ＤＶＡの機能は、ＲＯＭ２に記憶されたファームウェアで実現されていてもよいし、あるいは、ソフトウェアのみ、素子・デバイス・基板・配線に代表されるハードウェアのみ、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実現されていてもよい。ファームウェアとソフトウェアは、プログラムとして、ハードディスク装置１２、リムーバルディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭなどに代表される記録媒体に記憶される。プログラムは、ＣＰＵ１により読み出されて実行される。すなわち、プログラムは、コンピュータを除電評価装置ＤＶＡとして機能させるものである。

このように、本実施の形態１における除電評価装置ＤＶＡは、処理装置であるＣＰＵ１、記憶装置であるハードディスク装置１２やメモリ、入力装置であるキーボード、マウス、通信ボード、出力装置であるディスプレイ、プリンタ、通信ボードを備えるコンピュータである。そして、除電評価装置ＤＶＡの各機能は、上述した処理装置、記憶装置、入力装置、および、出力装置を利用して実現される。

＜＜除電評価装置の機能構成＞＞
続いて、本実施の形態１における除電評価装置ＤＶＡの機能構成について説明する。

図１９は、本実施の形態１における除電評価装置ＤＶＡの機能ブロック構成を示す図である。図１９において、本実施の形態１における除電評価装置ＤＶＡは、入力部ＩＵと、監視部ＭＵと、判断部ＪＵと、出力部ＯＵと、データ記憶部ＤＵと、を有している。

入力部ＩＵは、静電チャックＥＳＣとスイッチＳＷとの間に接続可能に構成され（例えば、半導体製造装置ＳＡに設けられている端子（外部接続端子）ＴＥと接続可能に構成され）、かつ、静電チャックＥＳＣの電位に対応する電位データを入力するように構成されており、この入力部ＩＵから除電評価装置ＤＶＡに入力された電位データは、データ記憶部ＤＵに記憶される。

ここで、本実施の形態１において、入力部ＩＵに入力する入力データを「静電チャックＥＳＣの電位」とせずに、「電位データ」としているのは、「静電チャックＥＳＣの電位」自体ではなく、「静電チャックＥＳＣの電位」に対応したパラメータであってもよいことを明確に示す意図を含むためである。つまり、「電位データ」には、「静電チャックＥＳＣの電位」自体だけでなく、「静電チャックＥＳＣの電位」に対応付けられた様々な種類のパラメータ（データ）も含まれる。

監視部ＭＵは、データ記憶部ＤＵに記憶されている電位データ（入力部ＩＵに入力された電位データ）をモニタするように構成されている。具体的に、監視部ＭＵは、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、入力部ＩＵから入力した電位データを監視するように構成されている。

判断部ＪＵは、監視部ＭＵで監視されている電位データが、所定範囲内に収まった場合に（思想的には一定値になった場合）に、半導体ウェハＷＦは吸着終了可能状態に達していると判断するように構成されている。具体的な一例として、判断部ＪＵは、ある第１電位データの直前にサンプリングされた第２電位データとの差分（差分データ）を算出して、この差分が予め初期設定された所定範囲内に入っている場合に電位データの値が一定になっていると判断するように構成することができる。

出力部ＯＵは、判断部ＪＵの判断結果を出力するように構成されている。具体的には、半導体ウェハＷＦの除電処理が終了して、半導体ウェハＷＦが吸着終了可能状態（静電チャックＥＳＣからの分離可能状態）に達しているということを示す出力データを半導体製造装置ＳＡに出力するように構成されている。

＜＜除電評価方法＞＞
本実施の形態１における除電評価装置ＤＶＡは、上記のように構成されており、以下に、この除電評価装置ＤＶＡを使用した除電評価方法ついて、図面を参照しながら説明する。図２０は、本実施の形態１における除電評価方法の流れを示すフローチャートである。まず、除電評価装置ＤＶＡは、入力部ＩＵによって、半導体製造装置ＳＡの端子ＴＥから出力された電位データを入力する（Ｓ１０１）。次に、除電評価装置ＤＶＡの監視部ＭＵは、入力部ＩＵによって除電評価装置ＤＶＡに入力した電位データを、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって監視（モニタ）する。具体的に、除電評価装置ＤＶＡの監視部ＭＵに含まれる判断部ＪＵは、例えば、経時的に順次入力された複数の電位データに対して値を比較することにより（Ｓ１０２）、直近の複数の電位データの値が所定範囲内に収まるか否かを判断する（Ｓ１０３）。そして、直近の複数の電位データの値が所定範囲内に収まっていない場合には、未だに半導体ウェハＷＦの除電処理の途中であると判断して、Ｓ１０２に戻って比較処理を繰り返す。一方、直近の複数の電位データの値が所定範囲内に収まった場合には、半導体ウェハＷＦは吸着終了可能状態に達しているとみなして、除電処理が終了したことを示す判断結果データを作成する（Ｓ１０４）。そして、除電評価装置ＤＶＡの出力部ＯＵから判断結果データが出力される（Ｓ１０５）。その後、例えば、半導体製造装置ＳＡにおいては、除電評価装置ＤＶＡの出力部ＯＵから判断結果データを入力すると、静電チャックＥＳＣから半導体ウェハＷＦを分離して、半導体ウェハＷＦを半導体製造装置ＳＡの外部に搬出するという動作を行なうことができる。以上のようにして、本実施の形態１における除電評価方法が実現される。

＜＜除電評価プログラム＞＞
上述した除電評価装置ＤＶＡで実施される除電評価方法は、除電評価処理をコンピュータに実行させる除電処理プログラムにより実現することができる。例えば、図１８に示すコンピュータからなる除電評価装置ＤＶＡにおいて、ハードディスク装置１２に記憶されているプログラム群１２２の１つとして、本実施の形態１における除電評価プログラムを導入することができる。そして、この除電評価プログラムを除電評価装置ＤＶＡであるコンピュータに実行させることにより、本実施の形態１における除電評価方法を実現することができる。

除電評価方法を実現するための各処理をコンピュータに実行させるための除電評価プログラムは、コンピュータで読み取り可能な記録媒体に記録して頒布することができる。このような記録媒体には、例えば、ハードディスクやフレキシブルディスクなどの磁気記憶媒体、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭなどの光学記憶媒体、ＲＯＭやＥＥＰＲＯＭなどの不揮発性メモリに代表されるハードウェアデバイスなどが含まれる。

（実施の形態２）
前記実施の形態１では、除電評価装置ＤＶＡを使用して、半導体ウェハＷＦに対する除電処理の終了状態を正確に把握する例について説明したが、本実施の形態２では、除電評価装置ＤＶＡの他の利用方法について説明する。例えば、静電チャックＥＳＣをフローティング状態にしながら、静電チャックＥＳＣの電位をモニタすると、除電処理の途中状態における静電チャックＥＳＣの電位は、プラス方向に変化し、除電処理の終了状態における静電チャックＥＳＣの電位が一定になる。ここで、前記実施の形態１では、除電評価装置ＤＶＡを使用して、静電チャックＥＳＣの電位が一定になることを検出することにより、除電処理の終了状態を把握する技術的思想について説明した。これに対し、本実施の形態２では、除電評価装置ＤＶＡを使用して、除電処理の途中状態における静電チャックＥＳＣの電位がプラス方向に変化することを検出することにより、除電処理時間の短縮を図ることができる技術的思想について説明する。

＜除電評価装置の機能構成＞
本実施の形態２における除電評価装置ＤＶＡの機能構成について説明する。図２１は、本実施の形態２における除電評価装置ＤＶＡの機能ブロック構成を示す図である。図２１において、本実施の形態２における除電評価装置ＤＶＡは、入力部ＩＵと、監視部ＭＵと、除電時間算出部ＣＵと、除電条件設定部ＳＵと、除電条件最適化部ＯＰＵと、出力部ＯＵと、データ記憶部ＤＵと、を有している。

入力部ＩＵは、静電チャックＥＳＣとスイッチＳＷとの間に接続可能に構成され（例えば、半導体製造装置ＳＡに設けられている端子（外部接続端子）ＴＥと接続可能に構成され）、かつ、静電チャックＥＳＣの電位に対応する電位データを入力するように構成されており、この入力部ＩＵから除電評価装置ＤＶＡに入力された電位データは、データ記憶部ＤＵに記憶される。

監視部ＭＵは、データ記憶部ＤＵに記憶されている電位データ（入力部ＩＵに入力された電位データ）をモニタするように構成されている。具体的に、監視部ＭＵは、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、入力部ＩＵから入力した電位データを監視するように構成されている。

除電時間算出部ＣＵは、静電チャックＥＳＣの電位の変化に基づいて、半導体ウェハＷＦの除電時間を特定するように構成されている。具体的に、除電時間算出部ＣＵは、除電処理の途中状態における静電チャックＥＳＣの電位がプラス方向に変化することを利用して、この変化時間を除電時間とすることにより、除電時間データを作成するに構成されている。そして、除電時間算出部ＣＵで作成された除電時間データは、データ記憶部ＤＵに記憶される。

除電条件設定部ＳＵは、半導体製造装置ＳＡにおける半導体ウェハＷＦの除電処理を実施する除電条件（例えば、プラズマ除電処理の場合は、チャンバ温度やガス圧力やガスの流量など）を示す除電条件データを設定するように構成されている。この除電条件データもデータ記憶部ＤＵに記憶される。

除電条件最適化部ＯＰＵは、除電時間算出部ＣＵで算出された除電時間データに基づいて、除電条件設定部ＳＵで設定した除電条件データを変更して、除電時間データで示される除電時間が最も短くなるように除電条件を最適化するように構成されている。

出力部ＯＵは、除電条件最適化部ＯＰＵで最適化された除電条件データを半導体製造装置ＳＡに出力するように構成されている。

＜除電条件の最適化方法＞
本実施の形態２における除電評価装置ＤＶＡは、上記のように構成されており、以下に、この除電評価装置ＤＶＡを使用した除電条件の最適化方法ついて、図面を参照しながら説明する。図２２は、本実施の形態２における除電条件の最適化方法の流れを示すフローチャートである。まず、除電評価装置ＤＶＡは、除電条件設定部ＳＵによって、除電条件データを設定する（Ｓ２０１）。次に、この除電条件データは、出力部ＯＵによって、半導体製造装置ＳＡに出力され、半導体製造装置ＳＡにおいて、除電条件データに基づいて、半導体ウェハＷＦの除電処理が実施される（Ｓ２０２）。その後、半導体製造装置ＳＡ内の静電チャックＥＳＣの電位を示す電位データが除電評価装置ＤＶＡの入力部ＩＵに入力される（Ｓ２０３）。そして、除電評価装置ＤＶＡの除電時間算出部ＣＵでは、入力された電位データに基づく電位波形から半導体ウェハＷＦの除電時間を示す除電時間データを算出する（Ｓ２０４）。続いて、除電条件最適化部ＯＰＵでは、除電条件設定部ＳＵで設定された除電条件データを変更する（Ｓ２０５）。このとき、変更された除電条件データは、除電評価装置ＤＶＡの出力部から半導体製造装置ＳＡに出力され、半導体製造装置ＳＡにおいては、変更された除電条件データに基づいた除電条件で次の半導体ウェハに対する除電処理が実施される。次に、半導体製造装置ＳＡの静電チャックＥＳＣの電位を示す電位データが、除電評価装置ＤＶＡの入力部ＩＵに入力される（Ｓ２０６）。そして、入力された電位データに基づく電位波形から半導体ウェハＷＦの除電時間を示す除電時間データを算出する（Ｓ２０７）。その後、除電条件データの変更を繰り返す場合には、再びステップＳ２０５に戻って処理を繰り返す。一方、これ以上処理を繰り返さない場合には、除電評価装置ＤＶＡの除電条件最適化部ＯＰＵにおいて、除電条件データの最適化が実施される（Ｓ２０９）。具体的には、複数の除電条件データのそれぞれに対応した除電時間データを比較することにより、最も除電時間の短くなる除電条件に対応した除電条件データを最適な除電条件データとして抽出する。そして、最適な除電条件データが、除電評価装置ＤＶＡの出力部ＯＵから半導体製造装置ＳＡに出力される（Ｓ２１０）。この場合、半導体製造装置ＳＡでは、これ以降、最適な除電条件データに対応した除電条件によって、半導体ウェハの除電処理が実施される。以上のようにして、本実施の形態２における除電条件の最適化方法が実現される。

図２３（ａ）〜（ｃ）は、それぞれ異なる除電条件によって、半導体ウェハＷＦの除電処理を実施した場合の電圧波形を示している。例えば、図２３（ａ）は、除電条件Ａでの電圧波形を示しており、図２３（ｂ）は、除電条件Ｂでの電圧波形を示している。また、図２３（ｃ）は、除電条件Ｃでの電圧波形を示している。このとき、本実施の形態２における除電条件の最適化方法を実施すると、除電条件Ａ〜Ｃのうち、最も除電時間の短い除電条件Ｃが最適な除電条件データとして抽出され、その後の半導体ウェハの除電処理では、除電条件Ｃが使用されることになる。この結果、本実施の形態２によれば、半導体ウェハの除電処理における除電時間の短縮化を図ることができることになり、これによって、半導体製造装置ＳＡにおけるスループットの向上を図ることができることになる。

＜変形例＞
本変形例では、複数の半導体ウェハＷＦを着工することにより得られる静電チャックの複数の電位波形に基づいて、半導体ウェハに帯電した電荷を除去する工程における除電条件を調整する除電評価装置ＤＶＡについて説明する。

＜＜除電評価装置の機能構成＞＞
本変形例における除電評価装置ＤＶＡの機能構成について説明する。図２４は、本変形例における除電評価装置ＤＶＡの機能ブロック構成を示す図である。図２４において、本変形例における除電評価装置ＤＶＡは、入力部ＩＵと、監視部ＭＵと、傾向監視部ＴＵと、除電条件調整部ＡＵと、出力部ＯＵと、データ記憶部ＤＵと、を有している。

入力部ＩＵは、静電チャックＥＳＣとスイッチＳＷとの間に接続可能に構成され（例えば、半導体製造装置ＳＡに設けられている端子（外部接続端子）ＴＥと接続可能に構成され）、かつ、静電チャックＥＳＣの電位に対応する電位データを入力するように構成されており、この入力部ＩＵから除電評価装置ＤＶＡに入力された電位データは、データ記憶部ＤＵに記憶される。

監視部ＭＵは、データ記憶部ＤＵに記憶されている電位データ（入力部ＩＵに入力された電位データ）をモニタするように構成されている。具体的に、監視部ＭＵは、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、入力部ＩＵから入力した電位データを監視するように構成されている。

傾向監視部ＴＵは、複数の半導体ウェハＷＦを着工することにより得られる静電チャックＥＳＣの複数の電位波形から、電位波形の変化の傾向を決定するように構成されている。

除電条件調整部ＡＵは、傾向監視部ＴＵで決定された電位波形の変化の傾向に基づいて、除電条件を示す除電条件データを調整するように構成されている。

出力部ＯＵは、除電条件調整部ＡＵで調整された除電条件データを半導体製造装置ＳＡに出力するように構成されている。

＜＜除電条件の調整方法＞＞
本変形例における除電評価装置ＤＶＡは、上記のように構成されており、以下に、この除電評価装置ＤＶＡを使用した除電条件の調整方法ついて、図面を参照しながら説明する。図２５は、本変形例における除電条件の調整方法の流れを示すフローチャートである。まず、除電評価装置ＤＶＡの入力部ＩＵは、複数の半導体ウェハＷＦを着工する毎に、半導体製造装置ＳＡから静電チャックＥＳＣの電位を示す電位データを入力する（Ｓ３０１）。これにより、除電評価装置ＤＶＡは、複数の電位波形を取得することになる。次に、除電評価装置ＤＶＡの傾向監視部ＴＵは、複数の半導体ウェハＷＦ毎に取得した電位データに基づいて（複数の電位波形に基づいて）、電位波形の変化の傾向を決定する（Ｓ３０２）。例えば、傾向監視部ＴＵは、複数の電位波形から電位波形の経時変化を読み取り、この経時変化から電位波形の変化の傾向を決定することができるように構成されている。続いて、除電評価装置ＤＶＡの除電条件調整部ＡＵは、傾向監視部ＴＵで決定された電位波形の変化の傾向に基づいて、除電条件を示す除電条件データを調整する（Ｓ３０３）。例えば、除電条件調整部ＡＵは、電位波形の経時変化（経時劣化）を抑制するように除電条件データを調整するように構成されている。そして、除電評価装置ＤＶＡの出力部ＯＵは、除電条件調整部ＡＵで調整された除電条件データを半導体製造装置ＳＡに出力する（Ｓ３０４）。この場合、半導体製造装置ＳＡでは、これ以降、調整された除電条件データに対応した除電条件によって、半導体ウェハの除電処理が実施される。これにより、本変形例によれば、電位波形の変化の傾向を監視することによって、半導体ウェハＷＦの割れの予兆を掴むことができ、さらに、電位波形の変化の傾向に基づいて、除電条件データを調整することによって、半導体ウェハＷＦの割れを未然に防止することができる。以上のようにして、本変形例における除電条件の調整方法が実現される。

（実施の形態３）
本実施の形態３では、半導体ウェハＷＦに帯電しているマイナス電荷を除電する方法として、「逆電圧除電方法」を使用する構成に技術的思想を適用する例について説明する。この場合、本実施の形態３における半導体製造装置においては、例えば、図２６に示すように、静電チャックＥＳＣと電気的に接続可能な第１電源ＰＳ１と、電源ＰＳ１と静電チャックＥＳＣとの導通／非導通を切り換える第１スイッチＳＷ１とを備える。さらに、本実施の形態３における半導体製造装置は、静電チャックＥＳＣと電気的に接続可能で、かつ、電源ＰＳ１とは逆極性の第２電源（逆電圧電源）ＰＳ２と、第２電源ＰＳ２と静電チャックＥＳＣとの導通／非導通を切り換える第２スイッチＳＷ２とを備える。

本実施の形態３における半導体製造装置は、上記のように構成されており、以下に、半導体製造装置の動作について説明する。

＜静電チャックによる半導体ウェハの吸着動作＞
まず、半導体製造装置内に設けられた静電チャックＥＳＣによる半導体ウェハＷＦの吸着動作について、図面を参照しながら説明する。

図２６に示すように、静電チャックＥＳＣ上に半導体ウェハＷＦを搭載した後、第１スイッチＳＷ１をオンして、静電チャックＥＳＣと第１電源ＰＳ１とを電気的に接続するとともに、第１電源ＰＳ１をオンする。一方、図２６に示すように、第２スイッチＳＷ２をオフして、静電チャックＥＳＣと第２電源ＰＳ２とを電気的に非接続とするとともに、第２電源ＰＳ２をオフする。これにより、静電チャックＥＳＣには、第１電源ＰＳ１から電源電位（ＶＤＤ）が供給されて、静電チャックＥＳＣには、プラス電荷が蓄積される。この結果、静電チャックＥＳＣ上に配置されている半導体ウェハＷＦにおいては、マイナス電荷が誘起されて、半導体ウェハＷＦは帯電することになる。このため、静電チャックＥＳＣと半導体ウェハＷＦとの間には、静電引力が働くことになり、半導体ウェハＷＦは、静電チャックＥＳＣに吸着されて固定されることになる。このとき、電位計ＥＭによって、静電チャックＥＳＣの電位がモニタされる結果、電位計ＥＭは、電源電位（ＶＤＤ）を指し示すことになる。このように、本実施の形態３における半導体製造装置では、第１電源ＰＳ１をオンし、かつ、第１スイッチＳＷ１を閉じることにより、第１電源ＰＳ１と静電チャックＥＳＣとを導通させて、静電チャックＥＳＣに半導体ウェハＷＦを吸着できる。

＜静電チャックからの半導体ウェハの分離動作＞（除電良好の場合）
次に、静電チャックＥＳＣから半導体ウェハＷＦを分離する動作について説明する。まず、図２７に示すように、半導体ウェハＷＦへの処理を終了した後、第１電源ＰＳ１をオフするとともに、第１スイッチＳＷ１を開放して、第１電源ＰＳ１と静電チャックＥＳＣとを非導通にする。その後、第２電源（逆電圧電源）ＰＳ２をオンし、かつ、第２スイッチＳＷ２を閉じることにより、第２電源（逆電圧電源）ＰＳ２と静電チャックＥＳＣとを導通させて、静電チャックＥＳＣに吸着されている半導体ウェハＷＦの除電を行なう（「逆電圧除電」）。すなわち、図２７に示すように、第２スイッチＳＷ２をオンすることにより、静電チャックＥＳＣと第２電源（逆電圧電源）ＰＳ２とを電気的に接続する。この結果、静電チャックＥＳＣにはマイナス電荷が誘起されるため、半導体ウェハＷＦには、プラス電荷が誘起される。このとき、半導体ウェハＷＦは、既に、吸着動作によって、マイナス電荷が誘起されているため、今回の第２電源（逆電圧電源）ＰＳ２と静電チャックＥＳＣとの電気的な接続に起因するプラス電荷の誘起によって、半導体ウェハＷＦにおいては、マイナス電荷とプラス電荷が相殺される。この結果、半導体ウェハＷＦは除電されることになり、第２電源（逆電圧電源）ＰＳ２と静電チャックＥＳＣとの電気的な接続によって、「逆電圧除電」が行なわれることがわかる。このとき、図２７に示すように、静電チャックＥＳＣ自体は、第２電源（逆電圧電源）ＰＳ２の負極と電気的に接続されることから、静電チャックＥＳＣの電位を計測する電位計ＥＭは、電位（−ＶＤＤ）を示すことになる。つまり、静電チャックＥＳＣの電位は、電位（ＶＤＤ）から電位（−ＶＤＤ）に変化することになる。

その後、図２８に示すように、第２電源（逆電圧電源）ＰＳ２をオフする。この場合、静電チャックＥＳＣは、グランドと電気的に接続されることになるため、マイナス電荷が誘起されている静電チャックＥＳＣには、グランドからプラス電荷が流入することによって、マイナス電荷とプラス電荷が相殺する。この結果、図２８に示すように、静電チャックＥＳＣは帯電しなくなる。なお、静電チャックＥＳＣは、グランドと電気的に接続されているため、電位計ＥＭは、電位（０Ｖ）を指し示すことになる。つまり、静電チャックＥＳＣの電位は、電位（−ＶＤＤ）から電位（０Ｖ）に変化することになる。

次に、図２９に示すように、第２スイッチＳＷ２をオフする（開放する）。これにより、静電チャックＥＳＣはフローティング状態となるが、半導体ウェハＷＦも完全に除電されており、かつ、静電チャックＥＳＣも帯電していないため、電位計ＥＭは、電位（０Ｖ）を指し示した状態を維持する。すなわち、「逆電圧除電」が正常に実施される場合においては、第２スイッチＳＷ２を開放した後、静電チャックＥＳＣの電位は一定となる。

図３０は、「逆電圧除電」が正常に行なわれた場合の静電チャックＥＳＣの電位変化を示す電圧波形である。図３０に示すように、半導体ウェハＷＦの吸着中においては、静電チャックＥＳＣの電位は、電位（ＶＤＤ）であり、その後、「逆電圧除電」を実施すると、静電チャックＥＳＣの電位は、電位（−ＶＤＤ）まで変化する。そして、「逆電圧除電」を終了して、第２スイッチＳＷ２を開放した後、静電チャックＥＳＣの電位は、電位（０Ｖ）を維持することがわかる。この場合、半導体ウェハＷＦの「逆電圧除電」が良好に終了して、半導体ウェハＷＦは吸着終了可能状態（分離可能状態）に達していると判断することができる。これにより、半導体ウェハＷＦの割れを引き起こすことなく、半導体ウェハＷＦを静電チャックＥＳＣから分離することができることになる。

＜静電チャックからの半導体ウェハの分離動作＞（除電不良の場合）
ところが、「逆電圧除電」が不良となる場合の静電チャックＥＳＣの電位の挙動は、上述した「逆電圧除電」が良好となる場合の静電チャックＥＳＣの電位の挙動とは異なるため、以下に、この点について説明する。図３１に示すように、まず、半導体ウェハＷＦへの処理を終了した後、第１電源ＰＳ１をオフするとともに、第１スイッチＳＷ１を開放して、第１電源ＰＳ１と静電チャックＥＳＣとを非導通にする。その後、第２電源（逆電圧電源）ＰＳ２をオンし、かつ、第２スイッチＳＷ２を閉じることにより、第２電源（逆電圧電源）ＰＳ２と静電チャックＥＳＣとを導通させて、静電チャックＥＳＣに吸着されている半導体ウェハＷＦの除電を行なう（「逆電圧除電」）。

このとき、図３１に示すように、例えば、「逆電圧除電」が不良となり、半導体ウェハＷＦに帯電しているマイナス電荷をすべて相殺できる程度のプラス電荷の誘起が不充分であるとする。この場合においても、静電チャックＥＳＣは、第２電源（逆電圧電源）の負極と電気的に接続されていることから、電位計ＥＭは、電位（−ＶＤＤ）を指し示す。

次に、図３２に示すように、第２スイッチＳＷ２をオンしたまま、第２電源（逆電圧電源）ＰＳ２をオフすると、静電チャックＥＳＣは、グランドと電気的に接続される。このことから、電位計ＥＭは、電位（０Ｖ）を指し示す。つまり、静電チャックＥＳＣの電位は、電位（−ＶＤＤ）から電位（０Ｖ）に変化することになる。このとき、図３２に示すように、半導体ウェハＷＦの「逆電圧除電」が不良である結果、半導体ウェハＷＦには、一部のマイナス電荷が残存することになる。このため、グランドと電気的に接続されている静電チャックＥＳＣにおいては、グランドからプラス電荷が流れ込み、静電チャックＥＳＣには、半導体ウェハＷＦに残存するマイナス電荷に対応する電荷量のプラス電荷が誘起されることになる。

続いて、図３３に示すように、第２スイッチＳＷ２を開放する。これにより、静電チャックＥＳＣは、フローティング状態となる。この状態で、半導体ウェハＷＦに帯電しているマイナス電荷の電荷量が変化しなければ、電位計ＥＭは、電位（０Ｖ）を指し示したままであるが、現実には、半導体ウェハＷＦに帯電しているマイナス電荷の一部は、自然除電の影響などによって消失する。一方、静電チャックＥＳＣは、フローティング状態となっているため、静電チャックＥＳＣに帯電しているプラス電荷は変化しない。この結果、例えば、図３３に示すように、半導体ウェハＷＦに残存しているマイナス電荷と、静電チャックＥＳＣに帯電しているプラス電荷とのバランスが崩れて、静電チャックＥＳＣの電位は、相対的にプラス方向にシフトすることになる。すなわち、半導体ウェハＷＦの「逆電圧除電」が不良である場合には、第２スイッチＳＷ２を開放した後において、静電チャックＥＳＣの電位は、電位（０Ｖ）を維持するのではなく、プラス方向に変化することになるのである。例えば、図３３においては、電位計ＥＭが、電位（Ｖ３＞０）を指し示していることが図示されている。

図３４は、「逆電圧除電」が不良の場合における静電チャックＥＳＣの電位変化を示す電圧波形である。図３４に示すように、半導体ウェハＷＦの吸着中においては、静電チャックＥＳＣの電位は、電位（ＶＤＤ）であり、その後、「逆電圧除電」を実施すると、静電チャックＥＳＣの電位は、電位（−ＶＤＤ）まで変化する。そして、「逆電圧除電」を終了して、第２スイッチＳＷ２を開放した後、静電チャックＥＳＣの電位は、電位（０Ｖ）からプラス方向に変化していることがわかる。この場合、半導体ウェハＷＦの「逆電圧除電」が不良であり、半導体ウェハＷＦの帯電が完全に除去されていない結果、半導体ウェハＷＦは吸着終了困難状態（分離困難状態）に達していると判断することができる。この場合半導体ウェハＷＦを静電チャックＥＳＣから分離を中止すれば、半導体ウェハＷＦの割れを未然に防止することができる。

以上のことから、「逆電圧除電」を実施する場合においては、「逆電圧除電」を終了して、第２スイッチＳＷ２を開放した後の静電チャックＥＳＣの電位を監視することにより、「逆電圧除電」が良好に実施されたか否かを判断できることになる。具体的には、図３０に示す電圧波形と図３４に示す電圧波形とを比較するとわかるように、「逆電圧除電」が良好の場合には、第２スイッチＳＷ２を開放した後の静電チャックＥＳＣの電位が電位（０Ｖ）を維持する。これに対し、「逆電圧除電」が不良の場合には、第２スイッチＳＷ２を開放した後の静電チャックＥＳＣの電位が変化する。したがって、第２スイッチＳＷ２を開放した後の静電チャックＥＳＣの電位を監視することによって、「逆電圧除電」が良好に実施されたか否かを判断できることになる。言い換えれば、第２スイッチＳＷ２を開放した後の静電チャックＥＳＣの電位を監視することによって、半導体ウェハＷＦが吸着終了可能状態（分離可能状態）に達しているか否かを正確に判断できるのである。

このように、本実施の形態３においても、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、静電チャックＥＳＣの電位を監視することが有用である。特に、静電チャックＥＳＣの電位を監視する際、第２スイッチＳＷ２を開放した後に静電チャックＥＳＣの電位が変化する場合に、半導体ウェハＷＦは吸着終了困難状態であると判断する構成を採用することによって、「逆電圧除電」の不良に起因する半導体ウェハＷＦの割れを未然に防止することができる。

＜コンピュータによる自動化処理＞
本実施の形態３では、さらに、静電チャックＥＳＣの電位を監視する際、第２スイッチＳＷ２を開放した後に静電チャックＥＳＣの電位が変化する場合に、半導体ウェハＷＦは吸着終了困難状態であると判断するアルゴリズムを導入して、コンピュータである除電評価装置ＤＶＡによる自動化処理を実現しているので、以下では、この点について説明する。

＜＜除電評価装置の機能構成＞＞
まず、本実施の形態３における除電評価装置ＤＶＡの機能構成について説明する。図３５は、本実施の形態３における除電評価装置ＤＶＡの機能ブロック構成を示す図である。図３５において、本実施の形態３における除電評価装置ＤＶＡは、入力部ＩＵと、監視部ＭＵと、除電後変化検出部ＣＨＵと、出力部ＯＵと、データ記憶部ＤＵと、を有している。

入力部ＩＵは、静電チャックＥＳＣと接続可能に構成され（例えば、半導体製造装置ＳＡに設けられている端子（外部接続端子）ＴＥと接続可能に構成され）、かつ、静電チャックＥＳＣの電位に対応する電位データを入力するように構成されており、この入力部ＩＵから除電評価装置ＤＶＡに入力された電位データは、データ記憶部ＤＵに記憶される。

監視部ＭＵは、データ記憶部ＤＵに記憶されている電位データ（入力部ＩＵに入力された電位データ）をモニタするように構成されている。具体的に、監視部ＭＵは、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、入力部ＩＵから入力した電位データを監視するように構成されている。

除電後変化検出部ＣＨＵは、第２スイッチＳＷ２を開放した後において、静電チャックＥＳＣの電位が一定となるか、あるいは、変化するかを検出するように構成されている。さらに、除電後変化検出部ＣＨＵは、静電チャックＥＳＣの電位が一定であることを検出した場合に、半導体ウェハＷＦは吸着終了可能状態に達していると判断する一方、第２スイッチＳＷ２を開放した後において、静電チャックＥＳＣの電位が変化することを検出した場合に、半導体ウェハＷＦは吸着終了可能状態に達していないと判断するように構成されている。

出力部ＯＵは、除電後変化検出部ＣＨＵの判断結果を出力するように構成されている。具体的には、半導体ウェハＷＦが吸着終了可能状態（静電チャックＥＳＣからの分離可能状態）に達しているか否かを示すデータを半導体製造装置に出力するように構成される。

＜＜除電評価方法＞＞
本実施の形態３における除電評価装置ＤＶＡは、上記のように構成されており、以下に、この除電評価装置ＤＶＡを使用した除電評価方法ついて、図面を参照しながら説明する。図３６は、本実施の形態３における除電評価方法の流れを示すフローチャートである。まず、除電評価装置ＤＶＡは、入力部ＩＵによって、半導体製造装置ＳＡの端子ＴＥから出力された電位データを入力する（Ｓ４０１）。次に、除電評価装置ＤＶＡの監視部ＭＵは、入力部ＩＵによって除電評価装置ＤＶＡに入力した電位データを、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって監視（モニタ）する。

そして、除電評価装置ＤＶＡの除電後変化検出部ＣＨＵは、第２スイッチＳＷ２を開放した後において、静電チャックＥＳＣの電位が一定となるか、あるいは、変化するかを検出する（Ｓ４０２）。ここで、除電後変化検出部ＣＨＵは、静電チャックＥＳＣの電位が一定であることを検出した場合には（Ｓ４０３）、半導体ウェハＷＦの「逆電圧除電」は、良好であると判断し（Ｓ４０４）、半導体ウェハＷＦは吸着終了可能状態に達していると判断する（Ｓ４０５）。一方、除電後変化検出部ＣＨＵは、第２スイッチＳＷ２を開放した後において、静電チャックＥＳＣの電位が変化することを検出した場合に（Ｓ４０３）、半導体ウェハＷＦの「逆電圧除電」は、不良であると判断し（Ｓ４０６）、半導体ウェハＷＦは吸着終了困難状態になっていると判断する（Ｓ４０７）。

そして、除電評価装置ＤＶＡの出力部ＯＵから除電後変化検出部ＣＨＵの判断結果が半導体製造装置ＳＡに出力される。その後、例えば、半導体製造装置ＳＡにおいては、除電評価装置ＤＶＡの出力部ＯＵから半導体ウェハＷＦが吸着終了可能状態（静電チャックＥＳＣからの分離可能状態）に達しているか否かを示すデータを入力すると、このデータに基づいて、静電チャックＥＳＣから半導体ウェハＷＦの分離か分離の中止かのいずれかを実施する。これにより、本実施の形態３によれば、除電不良の状態で、静電チャックＥＳＣから無理矢理半導体ウェハＷＦを分離しようとすることを防止することができる。つまり、本実施の形態３によれば、半導体ウェハＷＦの「逆電圧除電」が良好か不良かを正確に判断することができる結果、半導体ウェハＷＦの「逆電圧除電」が良好である場合にだけ、静電チャックＥＳＣから半導体ウェハＷＦを分離することができるため、半導体ウェハＷＦの割れを効果的に防止することができる。以上のようにして、本実施の形態３における除電評価方法が実現される。

（実施の形態４）
本実施の形態４では、いわゆる「双極方式」の静電チャックＥＳＣに技術的思想を適用する例について説明する。図３７は、本実施の形態４における半導体製造装置の模式的な構成例を示す図である。図３７に示すように、本実施の形態４における半導体製造装置は、静電チャックＥＳＣを有し、この静電チャックＥＳＣ上に半導体ウェハＷＦが配置されている。このとき、本実施の形態４における静電チャックＥＳＣは、「双極方式」の静電チャックＥＳＣから構成されている。具体的に、図３７に示すように、本実施の形態４における静電チャックＥＳＣは、第１部位ＦＰに配置される第１電極と、第２部位ＳＰに配置される第２電極とを有する。そして、第１電極は、第１スイッチＳＷ１を介して、電源ＰＳ１と接続されており、かつ、第２電極は、第２スイッチＳＷ２を介して、電源ＰＳ２と接続されている。このとき、電源ＰＳ２と電源ＰＳ１とは逆極性となるように設けられている。

本実施の形態４における半導体製造装置では、まず、電源ＰＳ１をオンし、かつ、第１スイッチＳＷ１を閉じることにより、電源ＰＳ１と静電チャックＥＳＣの第１部位ＦＰ（第１電極）とを導通させる。そして、本実施の形態４における半導体製造装置では、電源ＰＳ２をオンし、かつ、第２スイッチＳＷ２を閉じることにより、電源ＰＳ２と静電チャックＥＳＣの第２部位ＳＰ（第２電極）とを導通させる。これにより、静電チャックＥＳＣに半導体ウェハＷＦが吸着する（図３７参照）。

ここで、電源ＰＳ１と電源ＰＳ２とは、逆極性となるように設けられていることから、半導体ウェハＷＦを静電チャックＥＳＣに吸着する際、静電チャックＥＳＣの第１部位ＦＰ（第１電極）には、プラス電荷が誘起される一方、静電チャックＥＳＣの第２部位ＳＰ（第２電極）には、マイナス電荷が誘起される。この結果、半導体ウェハＷＦにおいては、静電チャックＥＳＣの第１部位ＦＰ（第１電極）に相対する第１領域にマイナス電荷が誘起され、かつ、静電チャックＥＳＣの第２部位ＳＰ（第２電極）に相対する第２領域にプラス電荷が誘起される。これにより、半導体ウェハＷＦは、静電チャックＥＳＣの第１部位ＦＰ（第１電極）と半導体ウェハＷＦの第１領域との間に生じる静電引力と、静電チャックＥＳＣの第２部位ＳＰ（第２電極）と半導体ウェハＷＦの第２領域との間に生じる静電引力とによって、「双極方式」の静電チャックＥＳＣに吸着されることになる。

なお、図３７に示すように、静電チャックＥＳＣの第１部位ＦＰ（第１電極）は、電位計ＥＭ１と電気的に接続され、かつ、静電チャックＥＳＣの第２部位ＳＰ（第２電極）は、電位計ＥＭ２と電気的に接続されている。

続いて、本実施の形態４では、電源ＰＳ１をオフするとともに、電源ＰＳ２もオフする。そして、第１スイッチＳＷ１を開放して、電源ＰＳ１と静電チャックＥＳＣとを非導通にするとともに。第２スイッチＳＷ２を開放して、電源ＰＳ２と静電チャックＥＳＣとを非導通にする。この結果、静電チャックＥＳＣの第１部位ＦＰ（第１電極）は、フローティング状態となるとともに、静電チャックＥＳＣの第２部位ＳＰ（第２電極）も、フローティング状態となる。このとき、本実施の形態４においても、静電チャックＥＳＣへの半導体ウェハＷＦの吸着開始状態から静電チャックＥＳＣへの半導体ウェハＷＦの吸着終了可能状態にわたって、静電チャックＥＳＣの電位が監視される監視工程が実施される。そして、本実施の形態４における監視工程では、静電チャックＥＳＣの第１部位ＦＰ（第１電極）の電位が、所定範囲内に収まり、かつ、静電チャックＥＳＣの第２部位ＳＰ（第２電極）の電位が、所定範囲内に収まった場合に、半導体ウェハＷＦは吸着終了可能状態に達していると判断する判断工程を含むように構成されている。

図３８は、本実施の形態４において、電位計ＥＭ１で静電チャックＥＳＣの第１部位ＦＰ（第１電極）の電位をモニタした波形の一例と、電位計ＥＭ２で静電チャックＥＳＣの第２部位ＳＰ（第２電極）の電位をモニタした波形の一例とを合わせて示す図である。図３８において、電位計ＥＭ１でモニタした波形と電位計ＥＭ２でモニタした波形に基づいて、静電チャックＥＳＣの第１部位ＦＰ（第１電極）の電位が、所定範囲内に収まり、かつ、静電チャックＥＳＣの第２部位ＳＰ（第２電極）の電位が、所定範囲内に収まった場合に、半導体ウェハＷＦは吸着終了可能状態に達していると判断するように構成することができる。すなわち、本実施の形態４における「双極方式」の静電チャックＥＳＣを使用する場合であっても、静電チャックＥＳＣの第１部位ＦＰ（第１電極）の電位と静電チャックＥＳＣの第２部位ＳＰ（第２電極）の電位との両方が、一定値を取るようになった場合に、半導体ウェハＷＦの除電処理が完全に終了して、半導体ウェハＷＦは吸着終了可能状態に達していると判断することができる。

これにより、本実施の形態４においても、前記実施の形態１と同様に、除電不良の状態で、静電チャックＥＳＣから無理矢理半導体ウェハＷＦを分離しようとすることを防止することができる。つまり、本実施の形態４においても、半導体ウェハＷＦの除電が終了したか否かを正確に判断することができる結果、半導体ウェハＷＦの除電処理が完全に終了した後に、静電チャックＥＳＣから半導体ウェハＷＦを分離することができるため、半導体ウェハＷＦの割れを効果的に防止することができる。

（実施の形態５）
前記実施の形態１〜４で説明した技術的思想は、例えば、半導体装置の製造工程の中での絶縁膜をエッチングする工程に適用することが有用である。なぜなら、絶縁膜は、絶縁材料（誘電体材料）から構成されている結果、プラズマエッチング装置（半導体製造装置）を使用したプラズマエッチング工程において、電荷が絶縁膜に帯電しやすく、これによって、静電チャックＥＳＣから半導体ウェハＷＦを分離する際に半導体ウェハＷＦの割れが顕在化しやすくなるからである。

以下では、絶縁膜をエッチングする工程を含む半導体装置の製造工程の一例について説明する。まず、図３９においては、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層（シリコン層）ＳＬとからならＳＯＩ（Silicon On Insulator）基板１Ｓの上方に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＰＬＧが形成されている。そして、図３９に示すように、プラグＰＬＧが形成された層間絶縁膜ＩＬ１にバリア導体膜ＢＣＦを形成する。このバリア導体膜ＢＣＦは、例えば、チタン／窒化チタン膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。

次に、図４０に示すように、バリア導体膜ＢＣＦ上にアルミニウム膜ＡＬＦを形成する。このアルミニウム膜ＡＬＦは、例えば、スパッタリング法を使用することにより形成することができる。そして、図４１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜ＡＬＦおよびバリア導体膜ＢＣＦをパターニングする。これにより、バリア導体膜ＢＣＦとアルミニウム膜ＡＬＦからなる配線ＷＬを形成することができる。

続いて、図４２に示すように、配線ＷＬを覆うように、配線ＷＬを形成した層間絶縁膜ＩＬ１上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。この層間絶縁膜ＩＬ２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。その後、図４３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２にコンタクトホールＣＮＴを形成する。このとき、層間絶縁膜ＩＬ２にコンタクトホールＣＮＴを形成する工程は、絶縁膜（層間絶縁膜）をエッチングする工程に該当し、この絶縁膜をエッチングする工程に、前記実施の形態１〜４で説明した技術的思想を適用することにより、半導体ウェハＷＦの帯電に起因する半導体ウェハＷＦの割れを効果的に防止することができる。

その後の工程は省略するが、例えば、層間絶縁膜ＩＬ２に形成したコンタクトホールＣＮＴに導体膜を埋め込むことによりプラグを形成した後、多層配線を形成する。

以上のように、本実施の形態５における半導体装置の製造工程は、半導体ウェハＷＦ（ＳＯＩ基板１Ｓ）に配線ＷＬを形成する工程と、配線ＷＬを覆うように絶縁膜（層間絶縁膜ＩＬ２）を形成する工程と、配線ＷＬに達するコンタクトホールＣＮＴを絶縁膜（層間絶縁膜ＩＬ２）に形成する工程とを有する。このとき、本実施の形態５では、配線ＷＬに達するコンタクトホールＣＮＴを絶縁膜（層間絶縁膜ＩＬ２）に形成する工程において、前記実施の形態１〜４で説明した技術的思想を適用する。これにより、本実施の形態５における半導体装置の製造工程によれば、半導体ウェハＷＦの帯電に起因する半導体ウェハＷＦの割れを効果的に防止することができる。

さらに、本実施の形態５では、ＳＯＩ基板１Ｓを使用しており、このＳＯＩ基板１Ｓにおいては、埋め込み絶縁層ＢＯＸに電荷が帯電しやすい。このことから、特に、本実施の形態５のように、半導体ウェハＷＦをＳＯＩ基板１Ｓから構成する場合に、前記実施の形態１〜４で説明した技術的思想を適用することが有効である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態は、以下の形態を含む。

（付記１）
半導体ウェハを処理する半導体製造装置と接続可能で、かつ、前記半導体ウェハに帯電した電荷の除去を評価する除電評価装置であって、
前記半導体製造装置は、
前記半導体ウェハを吸着する静電チャックと、
前記静電チャックと電気的に接続可能な電源と、
前記電源と前記静電チャックとの導通／非導通を切り換える第１スイッチと、
を備え、
前記除電評価装置は、
前記静電チャックと前記第１スイッチとの間に接続可能に構成され、かつ、前記静電チャックの電位に対応する電位データを入力する入力部と、
前記静電チャックへの前記半導体ウェハの吸着開始状態から前記静電チャックへの前記半導体ウェハの吸着終了可能状態にわたって、前記入力部から入力した前記電位データを監視する監視部と、
前記監視部で監視されている前記電位データが、所定範囲内に収まった場合に、前記半導体ウェハは吸着終了可能状態に達していると判断する判断部と、
前記判断部の判断結果を出力する出力部と、
を有する、除電評価装置。

（付記２）
半導体ウェハを処理する半導体製造装置と接続された除電評価装置を使用して、前記半導体ウェハに帯電した電荷の除去を評価する除電評価方法であって、
前記半導体製造装置は、
前記半導体ウェハを吸着する静電チャックと、
前記静電チャックと電気的に接続可能な電源と、
前記電源と前記静電チャックとの導通／非導通を切り換える第１スイッチと、
を備え、
前記除電評価方法は、
（ａ）前記静電チャックと前記第１スイッチとの間に接続された除電評価装置に前記静電チャックの電位に対応する電位データを入力する工程、
（ｂ）前記静電チャックへの前記半導体ウェハの吸着開始状態から前記静電チャックへの前記半導体ウェハの吸着終了可能状態にわたって、前記（ａ）工程で入力した前記電位データを監視する工程、
（ｃ）前記（ｂ）工程で監視されている前記電位データが、所定範囲内に収まった場合に、前記半導体ウェハは吸着終了可能状態に達していると判断する工程、
（ｄ）前記（ｃ）工程での判断結果を出力する工程、
を有する、除電評価方法。

（付記３）
半導体ウェハを処理する半導体製造装置と接続可能なコンピュータを使用して、前記半導体ウェハに帯電した電荷の除去を評価する除電評価方法を前記コンピュータに実行させるための除電評価プログラムであって、
前記半導体製造装置は、
前記半導体ウェハを吸着する静電チャックと、
前記静電チャックと電気的に接続可能な電源と、
前記電源と前記静電チャックとの導通／非導通を切り換える第１スイッチと、
を備え、
前記除電評価プログラムは、
（ａ）前記静電チャックと前記第１スイッチとの間に接続された除電評価装置に前記静電チャックの電位に対応する電位データを入力する処理、
（ｂ）前記静電チャックへの前記半導体ウェハの吸着開始状態から前記静電チャックへの前記半導体ウェハの吸着終了可能状態にわたって、前記（ａ）処理で入力した前記電位データを監視する処理、
（ｃ）前記（ｂ）処理で監視されている前記電位データが、所定範囲内に収まった場合に、前記半導体ウェハは吸着終了可能状態に達していると判断する処理、
（ｄ）前記（ｃ）処理での判断結果を出力する処理、
をコンピュータに実行させる、除電評価プログラム。

（付記４）
付記３に記載の除電評価プログラムを記録したコンピュータ読み取り可能な記録媒体。

１Ｓ ＳＯＩ基板
ＢＯＸ 埋め込み絶縁層
ＥＳＣ 静電チャック
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＰＳ 電源
ＰＳ１ 第１電源
ＰＳ２ 第２電源
ＳＡ 半導体製造装置
ＳＬ 半導体層
ＳＵＢ 支持基板
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＴＥ 端子
ＷＦ 半導体ウェハ
ＷＬ 配線

Claims (15)

1. 半導体製造装置を使用して半導体ウェハに対して処理を実施する工程を有し、
   前記半導体製造装置は、
   前記半導体ウェハを吸着する静電チャックと、
   前記静電チャックと電気的に接続可能な電源と、
   前記電源と前記静電チャックとの導通／非導通を切り換える第１スイッチと、
   を備える、半導体装置の製造方法であって、
   （ａ）前記電源をオンし、かつ、前記第１スイッチを閉じることにより、前記電源と前記静電チャックとを導通させて、前記静電チャックに前記半導体ウェハを吸着する工程、
   （ｂ）前記（ａ）工程の後、前記半導体ウェハに対して処理を実施する工程、
   （ｃ）前記（ｂ）工程の後、前記電源をオフする工程、
   （ｄ）前記（ｂ）工程の後、前記第１スイッチを開放して、前記電源と前記静電チャックとを非導通にする工程、
   （ｅ）前記静電チャックへの前記半導体ウェハの吸着開始状態から前記静電チャックへの前記半導体ウェハの吸着終了可能状態にわたって、前記静電チャックの電位を監視する工程、
   を有し、
   前記（ｅ）工程は、前記静電チャックの電位が、所定範囲内に収まった場合に、前記半導体ウェハは吸着終了可能状態に達していると判断する工程を含む、半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記半導体装置の製造方法は、前記（ｄ）工程の後、前記半導体ウェハに帯電した電荷を除去する工程を有する、半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法において、
   前記半導体ウェハに帯電した電荷を除去する工程は、プラズマを使用する、半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において、
   前記（ｅ）工程は、前記静電チャックの電位の変化に基づいて、前記半導体ウェハの除電時間を特定する工程を含む、半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記半導体装置の製造方法は、前記除電時間に基づいて、前記半導体ウェハに帯電した電荷を除去する工程における除電条件を最適化する工程を有する、半導体装置の製造方法。
6. 請求項１に記載の半導体装置の製造方法において、
   前記半導体製造装置は、さらに、
   前記静電チャックと電気的に接続可能で、かつ、前記電源とは逆極性の逆電圧電源と、
   前記逆電圧電源と前記静電チャックとの導通／非導通を切り換える第２スイッチと、
   を備え、
   前記半導体装置の製造方法は、さらに、
   前記（ｃ）工程と前記（ｄ）工程とを実施した後、前記逆電圧電源をオンし、かつ、前記第２スイッチを閉じることにより、前記逆電圧電源と前記静電チャックとを導通させて、前記静電チャックに吸着されている前記半導体ウェハの除電を行なう工程、
   前記半導体ウェハの除電を行なった後、前記第２スイッチを開放して、前記逆電圧電源と前記静電チャックとを非導通にする工程、
   を有し、
   前記（ｅ）工程は、前記第２スイッチを開放した後において、前記静電チャックの電位が一定となった場合に、前記半導体ウェハは吸着終了可能状態に達していると判断する一方、前記第２スイッチを開放した後において、前記静電チャックの電位が変化する場合に、前記半導体ウェハは吸着終了可能状態に達していないと判断する工程を含む、半導体装置の製造方法。
7. 請求項１に記載の半導体装置の製造方法において、
   前記半導体製造装置は、さらに、
   前記静電チャックと電気的に接続可能で、かつ、前記電源とは逆極性の逆電圧電源と、
   前記逆電圧電源と前記静電チャックとの導通／非導通を切り換える第２スイッチと、
   を備え、
   前記（ａ）工程では、前記電源をオンし、かつ、前記第１スイッチを閉じることにより、前記電源と前記静電チャックの第１部位とを導通させ、かつ、前記逆電圧電源をオンし、かつ、前記第２スイッチを閉じることにより、前記逆電圧電源と前記静電チャックの第２部位とを導通させることにより、前記静電チャックに前記半導体ウェハを吸着し、
   前記（ｃ）工程では、さらに、前記逆電圧電源をオフし、
   前記（ｄ）工程では、さらに、前記第２スイッチを開放して、前記逆電圧電源と前記静電チャックとを非導通にし、
   前記（ｅ）工程では、前記静電チャックの前記第１部位の電位が、所定範囲内に収まり、かつ、前記静電チャックの前記第２部位の電位が、所定範囲内に収まった場合に、前記半導体ウェハは吸着終了可能状態に達していると判断する、半導体装置の製造方法。
8. 請求項２に記載の半導体装置の製造方法において、
   複数の前記半導体ウェハのそれぞれにおいて、前記（ａ）工程から前記（ｅ）工程までの工程を実施し、
   前記半導体装置の製造方法は、複数の前記半導体ウェハを着工することにより得られる前記静電チャックの複数の電位波形に基づいて、前記半導体ウェハに帯電した電荷を除去する工程における除電条件を調整する工程を含む、半導体装置の製造方法。
9. 請求項１に記載の半導体装置の製造方法において、
   前記半導体製造装置は、さらに、前記静電チャックへの前記半導体ウェハの吸着開始状態から前記静電チャックへの前記半導体ウェハの吸着終了可能状態にわたって、前記静電チャックの電位を監視する監視部を有し、
   前記監視部は、前記静電チャックと前記第１スイッチとの間に設けられている、半導体装置の製造方法。
10. 請求項１に記載の半導体装置の製造方法において、
    前記半導体製造装置は、さらに、前記静電チャックと前記第１スイッチとの間に設けられた外部接続端子を有し、
    前記外部接続端子は、前記半導体製造装置の外部に設けられ、かつ、前記静電チャックへの前記半導体ウェハの吸着開始状態から前記静電チャックへの前記半導体ウェハの吸着終了可能状態にわたって、前記静電チャックの電位を監視する監視部と接続可能に構成されている、半導体装置の製造方法。
11. 請求項１に記載の半導体装置の製造方法において、
    絶縁膜をエッチングする工程において、前記（ａ）工程から前記（ｅ）工程までの工程が実施される、半導体装置の製造方法。
12. 請求項１に記載の半導体装置の製造方法において、
    前記半導体装置の製造方法は、
    （Ａ１）前記半導体ウェハに配線を形成する工程、
    （Ａ２）前記配線を覆うように絶縁膜を形成する工程、
    （Ａ３）前記配線に達するコンタクトホールを前記絶縁膜に形成する工程、
    を有し、
    前記配線に達するコンタクトホールを前記絶縁膜に形成する工程において、前記（ａ）工程から前記（ｅ）工程までの工程が実施される、半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記（Ａ３）工程は、プラズマエッチング工程である、半導体装置の製造方法。
14. 請求項１に記載の半導体装置の製造方法において、
    前記半導体製造装置は、プラズマエッチング装置である、半導体装置の製造方法。
15. 請求項１に記載の半導体装置の製造方法において、
    前記半導体ウェハは、
    支持基板と、
    前記支持基板上に形成された埋め込み絶縁層と、
    前記埋め込み絶縁層上に形成された半導体層と、
    を有する、半導体装置の製造方法。