JP2018164065A - 複合配線基板 - Google Patents

Abstract

【課題】半導体素子と配線基板との接続工程が簡便であるとともに、搭載された半導体素子間で信号の授受を良好に行うことが可能な複合配線基板を提供すること。【解決手段】第１の搭載部１０Ａに第１の半導体素子接続パッド１３を有するとともに、第２の搭載部１０Ｂに第２の半導体素子接続パッド１４を有する第１の配線基板１０と、第１の配線基板１０の上面に、第１の搭載部１０Ａと第２の搭載部１０Ｂとの間に部分的に跨って埋設されており、第１の半導体素子３０の電極に容量接続される第３の半導体素子接続パッド２３および第２の半導体素子４０の電極に容量接続される第４の半導体素子接続パッド２４を有する第２の配線基板２０と、を具備して成る複合配線基板であって、第３および第４の半導体素子接続パッド２３，２４の上面の高さが第１および第２の半導体素子接続パッド１３，１４の上面の高さより高い。【選択図】図１

Description

本発明は、複数の半導体素子を搭載する第１の配線基板に、それらの複数の半導体素子間を接続するための第２の配線基板を埋設して成る複合配線基板に関するものである。

図３に、第１の半導体素子１５０と第２の半導体素子１６０とを搭載する従来の複合配線基板２００を示す。複合配線基板２００は、第１の配線基板１１０と、第２の配線基板１２０と、第３の配線基板１３０と、第４の配線基板１４０とを備えている。第１の半導体素子１５０は、例えばマイクロプロセッサーである。第２の半導体素子１６０は、例えばメモリである。第１の配線基板１１０は、多層配線基板である。第２の配線基板１２０および第３の配線基板１３０は、インターポーザーである。第４の配線基板１４０は、インターコネクトブリッジである。

第１の半導体素子１５０は、第２の配線基板１２０を介して第１の配線基板１１０に搭載されている。第２の配線基板１２０と第１の配線基板１１０とは、第１の半田バンプ１７１を介して半田接続されている。第１の半導体素子１５０と第２の配線基板１２０とは、第２の半田バンプ１７２を介して半田接続されている。

第２の半導体素子１６０は、第３の配線基板１３０を介して第１の配線基板１１０に搭載されている。第３の配線基板１３０と第１の配線基板１１０とは、第３の半田バンプ１７３を介して半田接続されている。第２の半導体素子１６０と第３の配線基板１３０とは、第４の半田バンプ１７４を介して半田接続されている。

第１の半導体素子１５０と第２の半導体素子１６０とは、第４の配線基板１４０を介して相互接続されている。第１の半導体素子１５０と第４の配線基板１４０とは、第５の半田バンプ１７５を介して半田接続されている。第２の半導体素子１６０と第４の配線基板１４０とは、隙間を介して容量接続されている。

この複合配線基板２００によると、第１のおよび第２の半導体素子１５０、１６０と外部の回路基板との信号の授受は、第２、第３の配線基板１２０、１３０および第１の配線基板１１０を介して行われる。また、第１と第２の半導体素子１５０、１６０間の信号の授受は、第４の配線基板１４０を介して行われる。

しかしながら、この複合配線基板２００においては、第２、第３の配線基板１２０、１３０と第１の配線基板１１０とを、それぞれ第１、第３の半田バンプ１７１、１７３を介して半田接続するとともに、第１の半導体素子１５０と第２の配線基板１２０、第２の半導体素子１６０と第３の配線基板１３０とを、それぞれ第２、第４の半田バンプ１７２、１７４を介して半田接続し、さらに、第４の配線基板１４０と第１の半導体素子１５０とを第５の半田バンプ１７５を介して半田接続している。そのため、第１および第２の半導体素子１５０、１６０と第１〜第４の配線基板１１０〜１４０との間の半田接続の工程が煩雑になる。

さらに、第１の配線基板１１０と第４の配線基板１４０との間には半田バンプ１７１、１７２、１７５を介した３階層の半田接続が存在し、第１の配線基板１１０と第２の半導体素子１６０との間には半田バンプ１７３、１７４を介した２階層の半田接続が存在する。そのため、これらの５つの階層の半田接続の高さばらつきが重畳されて第２の半導体素子１６０と第４の配線基板１４０との間の間隔に大きなばらつきが生じやすい。第２の半
導体素子１６０と第４の配線基板１４０との間の間隔に大きなばらつきがあると、両者間の信号の授受を良好に行うことが困難となる。

米国公開公報２００９／００８９４６６号

本発明は、半導体素子と配線基板との接続工程が簡便であるとともに、搭載された半導体素子間で信号の授受を良好に行うことが可能な複合配線基板を提供することを目的とする。

本発明の複合配線基板は、上面に第１の半導体素子が搭載される第１の搭載部および第２の半導体素子が搭載される第２の搭載部を有し、前記第１の搭載部に前記第１の半導体素子の電極に第１の半田バンプを介して半田接続される複数の第１の半導体素子接続パッドを第１の厚みおよび第１の配列ピッチで有するとともに、前記第２の搭載部に前記第２の半導体素子の電極に第２の半田バンプを介して半田接続される複数の第２の半導体素子接続パッドを前記第１の厚みおよび前記第１の配列ピッチで有する第１の配線基板と、前記第１の配線基板の上面に、前記第１の搭載部と前記第２の搭載部との間に部分的に跨って埋設されており、前記第１の搭載部に前記第１の半導体素子の電極に容量接続される複数の第３の半導体素子接続パッドを前記第１の厚み以下の第２の厚みおよび前記第１の配列ピッチよりも小さな第２の配列ピッチで有するとともに前記第２の搭載部に前記第２の半導体素子の電極に容量接続される複数の第４の半導体素子接続パッドを前記第２の厚みおよび前記第２の配列ピッチで有する第２の配線基板と、を具備して成る複合配線基板であって、前記第２の配線基板の上面は、前記第３および第４の半導体素子接続パッドの上面の高さが前記第１および第２の半導体素子接続パッドの上面の高さよりも高くなるように、前記第１の配線基板の上面から上方に突出していることを特徴とするものである。

本発明の複合配線基板によれば、第１および第２の半導体素子の電極に半田接続される第１および第２の半導体素子接続パッドを有する第１の配線基板の上面に、第１のおよび第２の半導体素子の電極に容量接続される第３および第４の半導体素子接続パッドを有する第２の配線基板が埋設されていることから、第１および第２の半導体素子を第１および第２の配線基板に同時に半田接続により搭載することができる。したがって、半導体素子と配線基板との接続を簡便なものとすることができる。

また、第１の配線基板と第２の配線基板との間には半田接続は存在せず、第１の配線基板と第１および第２の半導体素子との間はそれぞれ１階層の半田接続のみで接続される。したがって、互いに容量接続される第１および第２の半導体素子と第２の配線基板との間にはそれぞれ１階層の半田接続しかないので、第１および第２の半導体素子と第２の配線基板との隙間のばらつきが小さいものとなる。その結果、これらの間の信号の授受を良好に行うことが可能となる。

さらに第３および第４の半導体素子接続パッドの高さが、第１および第２の半導体素子接続パッドの高さよりも高い。したがって、第３および第４の半導体素子接続パッドとこれに容量接続される第１および第２の半導体素子の電極との距離が近くなる。そのため、第３および第４の半導体素子接続パッドとこれに容量接続される第１および第２の半導体素子の電極とを近接させてこれらの間の容量接続を良好なものとすることができる。

図１は、本発明の複合配線基板の一実施形態例を示す概略断面図である。 図２は、図１に示す複合配線基板に半導体素子を搭載した状態を示す概略断面図である。 図３は、従来の複合配線基板の概略断面図である。

次に、本発明の複合配線基板の一実施形態例を図１および図２を参照して説明する。図１に示すように、本例の複合配線基板１００は、第１の配線基板１０と第２の配線基板２０とから成る。第１の配線基板１０は、その上面に第１の半導体素子３０が搭載される第１の搭載部１０Ａと、第２の半導体素子４０が搭載される第２の搭載部１０Ｂとを有している。第２の配線基板２０は、第１の配線基板１０の上面に、第１の搭載部１０Ａと第２の搭載部１０Ｂとの間に部分的に跨って埋設されている。第２の配線基板２０の上面は、第１の配線基板１０の上面から突出している。なお、第１および第２の半導体素子３０，４０は、その一方がＭＰＵ、他方がメモリであり、両者間のデータのやり取りを第２の配線基板２０を介して行い、外部とのデータのやり取りを第１の配線基板１０を介して行うようになっている。

第１の配線基板１０は、有機材料系の絶縁基板１１の内部および表面に配線導体１２が配設されて成る。絶縁基板１１を形成する材料としては、ガラスクロス入りの熱硬化性樹脂や、ガラスクロス無しの熱硬化性樹脂が用いられる。絶縁基板１１は、これらの材料を複数層積層することにより形成されている。また、配線導体１２としては、銅箔や銅めっき等の銅が好適に用いられる。

第１の配線基板１０の第１の搭載部１０Ａには、第１の半導体素子３０の電極に半田接続される第１の半導体素子接続パッド１３が形成されている。第１の配線基板１０の第２の搭載部１０Ｂには、第２の半導体素子４０の電極に半田接続される第２の半導体素子接続パッド１４が形成されている。第１および第２の半導体素子接続パッド１３，１４は直径が７５〜１００μｍで、絶縁基板１１上面からの高さが５〜２５μｍの円板状である。第１および第２の半導体素子接続パッド１３，１４配列ピッチは、１００〜１５０μｍ程度である。これらの半導体素子接続パッド１３，１４は銅めっきから成る。

第１の配線基板１０の下面には、外部の電気回路基板に接続される外部接続パッド１５が形成されている。外部接続パッド１５は、直径が３００〜６５０μｍの円板状である。なお、第１および第２の半導体素子接続パッド１３，１４と外部接続パッド１５とは、所定のもの同士が配線導体１２を介して互いに電気的に接続されている。外部接続パッド１５は、銅めっきから成る。

第２の配線基板２０は、絶縁基板２１の内部および表面に配線導体２２が配設されて成る。絶縁基板２１を形成する材料としては、シリコンやガラス等の無機材料系やガラスクロス入りの熱硬化性樹脂やガラスクロス無しの熱硬化性樹脂、液晶ポリマー等の有機材料系の絶縁材料が用いられる。配線導体２２としては、銅が好適に用いられる。

第２の配線基板２０における第１の搭載部１０Ａには、第１の半導体素子３０の電極に容量接続される第３の半導体素子接続パッド２３が形成されている。第２の配線基板２０における第２の搭載部１０Ｂには、第２の半導体素子４０の電極に容量接続される第４の半導体素子接続パッド２４が形成されている。第３および第４の半導体素子接続パッド２３，２４は、直径が２５〜５０μｍで、厚みが５〜２５μｍの円板状であり、第１および第２の半導体素子接続ポスト２３，２４以下の厚みである。第３および第４の半導体素子
接続パッド２３，２４の配列ピッチは、３０〜７５μｍである。第３の半導体素子接続パッド２３と第４の半導体素子接続パッド２４とは、所定のもの同士が配線導体２２を介して互いに接続されている。これらの第３および第４の半導体素子接続パッド２３，２４は、銅めっきから成る。

さらに、第１の半導体素子接続パッド１３には、第１の半田バンプ５１が溶着されている。第２の半導体素子接続パッド１４には、第２の半田バンプ５２が溶着されている。しかしながら、第３および第４の半導体素子接続パッド２３，２４には、半田バンプは溶着されていない。そして、図２に示すように、第１の半導体素子３０の電極と第１の半導体素子接続パッド１３とを第１および第３の半田バンプ５１を介して半田接続するとともに、第２の半導体素子４０の電極と第２の半導体素子接続パッド１４とを第２の半田バンプ５２を介して半田接続することにより、第１および第２の半導体素子３０，４０が複合配線基板１００に搭載される。また、第３の半導体素子接続パッド２３と第１の配線基板１０の電極、および第４の半導体素子接続パッド２４と第２の半導体素子４０の電極とは、それぞれ対応するもの同士が互いに近接して対向配置される。

このとき、本例の複合配線基板１００においては、第１および第２の半導体素子３０，４０の電極に半田接続される第１および第２の半導体素子接続パッド１３，１４を有する第１の配線基板１０の上面に、第１の半導体素子３０の電極に容量接続される第３の半導体素子接続パッド２３および第２の半導体素子４０の電極に容量接続される第４の半導体素子接続パッド２４を有する第２の配線基板２０が埋設されていることから、第１および第２の半導体素子３０，４０を第１および第２の配線基板１０，２０に同時に半田接続により搭載することができる。したがって、半導体素子３０，４０と配線基板１０，２０との接続を簡便なものとすることができる。

また、第１の配線基板１０と第２の配線基板２０との間には半田接続は存在せず、第１の配線基板１０と第１および第２の半導体素子３０，４０との間はそれぞれ１階層の半田接続のみで接続される。したがって、互いに容量接続される第１および第２の半導体素子３０，４０と第２の配線基板２０との間にはそれぞれ１階層の半田接続しかないので、第１および第２の半導体素子３０，４０と第２の配線基板２０との隙間のばらつきが小さいものとなる。その結果、これらの間の信号の授受を良好に行うことが可能となる。

さらに第３および第４の半導体素子接続パッド２３，２４の上面の高さが、第１および第２の半導体素子接続パッド１３，１４の上面の高さよりも高い。したがって、第３および第４の半導体素子接続パッド２３，２４とこれに容量接続される第１および第２の半導体素子３０，４０の電極との距離が近くなる。そのため、第３および第４の半導体素子接続パッド２３，２４とこれに容量接続される第１および第２の半導体素子３０，４０の電極とを近接させてこれらの間の容量接続を良好なものとすることができる。

かくして、本例の複合配線基板１００によれば、半導体素子３０，４０と配線基板１０，２０との接続工程が簡便であるとともに、搭載された半導体素子３０，４０間で信号の授受を良好に行うことが可能な複合配線基板１００を提供することができる。

１０ 第１の配線基板
１０Ａ 第１の搭載部
１０Ｂ 第２の搭載部
１３ 第１の半導体素子接続パッド
１４ 第２の半導体素子接続パッド
２０ 第２の配線基板
２３ 第３の半導体素子接続パッド
２４ 第４の半導体素子接続パッド
３０ 第１の半導体素子
４０ 第２の半導体素子
１００ 複合配線基板

Claims (1)

1. 上面に第１の半導体素子が搭載される第１の搭載部および第２の半導体素子が搭載される第２の搭載部を有し、前記第１の搭載部に前記第１の半導体素子の電極に第１の半田バンプを介して半田接続される複数の第１の半導体素子接続パッドを第１の厚みおよび第１の配列ピッチで有するとともに、前記第２の搭載部に前記第２の半導体素子の電極に第２の半田バンプを介して半田接続される複数の第２の半導体素子接続パッドを前記第１の厚みおよび前記第１の配列ピッチで有する第１の配線基板と、前記第１の配線基板の上面に、前記第１の搭載部と前記第２の搭載部との間に部分的に跨って埋設されており、前記第１の搭載部に前記第１の半導体素子の電極に容量接続される複数の第３の半導体素子接続パッドを前記第１の厚み以下の第２の厚みおよび前記第１の配列ピッチよりも小さな第２の配列ピッチで有するとともに前記第２の搭載部に前記第２の半導体素子の電極に容量接続される複数の第４の半導体素子接続パッドを前記第２の厚みおよび前記第２の配列ピッチで有する第２の配線基板と、を具備して成る複合配線基板であって、前記第２の配線基板の上面は、前記第３および第４の半導体素子接続パッドの上面の高さが前記第１および第２の半導体素子接続パッドの上面の高さよりも高くなるように、前記第１の配線基板の上面から上方に突出していることを特徴とする複合配線基板。