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JP2018163718A - 記憶装置及びその制御方法 - Google Patents

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都文 鈴木
山本　和彦
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Abstract

【課題】動作の高速化が可能な記憶装置を提供する。【解決手段】第１の方向に伸長する第１の導電層ＷＬ１と、第１の方向に交差する第２の方向に伸長する第２の導電層ＢＬ１と、第１の導電層と第２の導電層との間に設けられ、少なくとも第１の高抵抗状態と第１の低抵抗状態の２つの状態を取り得る第１の抵抗変化層と、第１の導電層及び第２の導電層に印加する電圧を制御する制御回路と、を備える。制御回路は、第１の抵抗変化層が第１の高抵抗状態にある場合、第１の導電層と第２の導電層との間に第１の電圧を第１の時間の間印加し、第１の電圧を印加した後、第１の電圧よりも小さい第２の電圧を第１の時間よりも長い第２の時間の間印加し、第１の抵抗変化層が第１の低抵抗状態にある場合、第１の導電層と第２の導電層との間に第１の電圧を印加し、第１の電圧を印加した後、第１の導電層と第２の導電層との間に第２の電圧よりも小さい第３の電圧を印加する。【選択図】図１

Description

本発明の実施形態は、記憶装置及びその制御方法に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電流を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。抵抗変化型メモリの動作の高速化を実現するためには、短時間でメモリセルのデータを書き換えることが要求される。
特許第４８３８３９９号公報
本発明が解決しようとする課題は、動作の高速化が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、前記第１の方向に交差する第２の方向に伸長する第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、少なくとも第１の高抵抗状態と第１の低抵抗状態の２つの状態を取り得る第１の抵抗変化層と、前記第１の導電層、及び、前記第２の導電層に印加する電圧を制御する制御回路と、を備え、前記制御回路は、前記第１の抵抗変化層が前記第１の高抵抗状態にある場合に、前記第１の導電層と前記第２の導電層との間に第１の電圧を第１の時間の間印加し、前記第１の電圧を印加した後、前記第１の電圧よりも小さい第２の電圧を前記第１の時間よりも長い第２の時間の間印加し、前記第１の抵抗変化層が前記第１の低抵抗状態にある場合に、前記第１の導電層と前記第２の導電層との間に前記第１の電圧を印加し、前記第１の電圧を印加した後、前記第１の導電層と前記第２の導電層との間に前記第２の電圧よりも小さい第３の電圧を印加する機能を有する。
第１の実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図 第１の実施形態の記憶装置のメモリセルの模式断面図。 第１の実施形態の記憶装置の制御方法の説明図。 第１の実施形態の記憶装置の制御方法の説明図。 第１の実施形態の記憶装置の作用及び効果の説明図。 第１の実施形態の記憶装置の作用及び効果の説明図。 第２の実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図 第２の実施形態の記憶装置の制御方法の説明図。 第３の実施形態の記憶装置の制御方法の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
以下、実施形態の記憶装置を、図面を参照して説明する。
（第１の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第３の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第１の導電層と第２の導電層との間に設けられ、少なくとも第１の高抵抗状態と第１の低抵抗状態の２つの状態を取り得る第１の抵抗変化層と、第３の導電層と第２の導電層との間に設けられ、少なくとも第２の高抵抗状態と第２の低抵抗状態の２つの状態を取り得る第２の抵抗変化層と、第１の導電層、第２の導電層、及び、第３の導電層に印加する電圧を制御する制御回路と、を備える。そして、制御回路は第１の抵抗変化層が第１の高抵抗状態にある場合に、第１の導電層と第２の導電層との間に第１の電圧を第１の時間の間印加し、第１の電圧を印加した後、第１の電圧よりも小さい第２の電圧を第１の時間よりも長い第２の時間の間印加し、第１の抵抗変化層が第１の低抵抗状態にある場合に、第１の導電層と第２の導電層との間に第１の電圧を印加し、第１の電圧を印加した後、第１の導電層と第２の導電層との間に第２の電圧よりも小さい第３の電圧を印加する機能を有する。
本実施形態の記憶装置の制御方法は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第３の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第１の導電層と第２の導電層との間に設けられ、少なくとも第１の高抵抗状態と第１の低抵抗状態の２つの状態を取り得る第１の抵抗変化層と、第３の導電層と第２の導電層との間に設けられ、少なくとも第２の高抵抗状態と第２の低抵抗状態の２つの状態を取り得る第２の抵抗変化層と、を備える記憶装置の制御方法である。そして、第１の抵抗変化層が第１の高抵抗状態にある場合に、第１の導電層と第２の導電層との間に第１の電圧を第１の時間の間印加し、第１の電圧を印加した後、第１の電圧よりも小さい第２の電圧を第１の時間よりも長い第２の時間の間印加し、第１の抵抗変化層が第１の低抵抗状態にある場合に、第１の導電層と第２の導電層との間に第１の電圧を印加し、第１の電圧を印加した後、第１の導電層と第２の導電層との間に第２の電圧よりも小さい第３の電圧を印加する。
図１は、本実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図である。図２（ａ）、図２（ｂ）は、本実施形態の記憶装置のメモリセルの模式断面図である。図２（ａ）は、図１のメモリセルアレイ中の、点線の円で示される一個のメモリセルＭＣ１の断面を示す。図２（ｂ）は、図１のメモリセルアレイ中の、点線の円で示される一個のメモリセルＭＣ２の断面を示す。
本実施形態の記憶装置のメモリセルアレイ１００は、第１の方向に伸長する複数のワード線ＷＬ１〜ＷＬ９と、第１の方向に交差する第２の方向に伸長する複数のビット線ＢＬ１〜ＢＬ９を備える。複数のワード線ＷＬ１〜ＷＬ９と、複数のビット線ＢＬ１〜ＢＬ９は、例えば、直交する。
複数のワード線ＷＬ１〜ＷＬ９と、複数のビット線ＢＬ１〜ＢＬ９は、例えば、半導体基板１０１上に絶縁層を介して、設けられる。ビット線ＢＬ１〜ＢＬ９は、例えば、ワード線ＷＬ１〜ＷＬ９の上層に設けられる。
メモリセルアレイ１００の周囲には、周辺回路１０２（制御回路）が設けられる。周辺回路１０２は、例えば、ワード線デコーダ回路１０２ａ、センスアンプ回路１０２ｂ、ビット線デコーダ回路１０２ｃ、ドライバ回路１０２ｄ、中央制御回路１０２ｅを備える。なお、周辺回路１０２は、必ずしも、メモリセルアレイ１００の周囲に配置されなくても構わない。例えば、一部がメモリセルアレイ１００の上部、又は、下部に配置されていても構わない。また、あるいは、全部がメモリセルアレイ１００の上部、又は、下部に配置されていても構わない。
ワード線ＷＬ１〜ＷＬ９と、ビット線ＢＬ１〜ＢＬ９が交差する領域に、複数のメモリセルが設けられる。本実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。本実施形態の記憶装置は、２次元構造である。メモリセルは二端子の抵抗変化素子である。本実施形態の記憶装置は、いわゆる、相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）である。
複数のワード線ＷＬ１〜ＷＬ９は、それぞれ、ワード線デコーダ回路１０２ａに接続される。また、複数のビット線ＢＬ１〜ＢＬ９は、それぞれ、センスアンプ回路１０２ｂ及びビット線デコーダ回路１０２ｃに接続される。ドライバ回路１０２ｄは、ワード線デコーダ回路１０２ａ及びビット線デコーダ回路１０２ｃに接続される。中央制御回路１０２ｅは、ワード線デコーダ回路１０２ａ、ビット線デコーダ回路１０２ｃ、及び、ドライバ回路１０２ｄに接続される。
ワード線デコーダ回路１０２ａ、及び、ビット線デコーダ回路１０２ｃは、例えば、所望のメモリセルを選択し、そのメモリセルのデータの書き換え、そのメモリセルのデータの読み出しなどを実行する機能を備える。データの読み出し時に、メモリセルのデータは、例えば、ワード線ＷＬ１〜ＷＬ９と、ビット線ＢＬ１〜ＢＬ９との間に流れる電流量として読み出される。
センスアンプ回路１０２ｂでは、例えば、ビット線ＢＬ１〜ＢＬ９を流れる電流を増幅する機能を備える。例えば、センスアンプ回路１０２ｂは増幅された電流から、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
ドライバ回路１０２ｄは、ワード線ＷＬ１〜ＷＬ９、及び、ビット線ＢＬ１〜ＢＬ９に印加される電圧を生成する機能を備える。
中央制御回路１０２ｅは、周辺回路１０２の動作を、統合的に制御する機能を備える。例えば、ワード線ＷＬ１〜ＷＬ９、及び、ビット線ＢＬ１〜ＢＬ９に印加する電圧の大きさやタイミングを制御する機能を備える。
ワード線デコーダ回路１０２ａ、センスアンプ回路１０２ｂ、ビット線デコーダ回路１０２ｃ、ドライバ回路１０２ｄ、中央制御回路１０２ｅは、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。半導体デバイスは、例えば、トランジスタ、ダイオード、又は、キャパシタである。
メモリセルＭＣ１は、図２（ａ）に示すように、下部電極１０、上部電極２０、抵抗変化層３０（第１の抵抗変化層）を備える。
下部電極１０は、例えば、ワード線ＷＬ１（第１の導電層）の一部である。下部電極１０は、例えば金属である。下部電極１０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
上部電極２０は、例えば、ビット線ＢＬ１（第２の導電層）の一部である。上部電極２０は、例えば金属である。上部電極２０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
抵抗変化層３０は、下部電極１０と上部電極２０との間に挟まれる。抵抗変化層３０は、ワード線ＷＬ１（第１の導電層）とビット線ＢＬ１（第２の導電層）の間に設けられる。
抵抗変化層３０は、電圧の印加により、少なくとも第１の高抵抗状態と第１の抵抗状態の２つの異なる抵抗状態を取り得る。
抵抗変化層３０は、例えば、カルコゲナイドである。抵抗変化層３０は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドである。抵抗変化層３０は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５合金である。
抵抗変化層３０の膜厚は、例えば、５ｎｍ以上２５ｎｍ以下である。抵抗変化層３０は、例えば、原子層堆積法（ＡＬＤ法）で形成された膜である。
メモリセルＭＣ２は、図２（ｂ）に示すように、下部電極１１、上部電極２１、抵抗変化層３１（第２の抵抗変化層）を備える。
下部電極１１は、例えば、ワード線ＷＬ２の一部である。上部電極２１は、例えば、ビット線ＢＬ１の一部である。
抵抗変化層３１は、下部電極１１と上部電極２１との間に挟まれる。抵抗変化層３１は、ワード線ＷＬ２（第３の導電層）とビット線ＢＬ１（第２の導電層）の間に設けられる。
抵抗変化層３１は、電圧の印加により、少なくとも第２の高抵抗状態と第２の抵抗状態の２つの異なる抵抗状態を取り得る。下部電極１１、上部電極２１、抵抗変化層３１は、それぞれ、下部電極１０、上部電極２０、抵抗変化層３０と同様の材料及び構造が適用される。抵抗変化層３０と抵抗変化層３１は、連続する層であっても構わない。
メモリセルＭＣ１の抵抗変化層３０に電圧を印加することで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣ１は“０”と“１”の１ビットデータを記憶することが可能となる。
高抵抗状態から低抵抗状態への変化をセット動作、低抵抗状態から高抵抗状態への変化をリセット動作と称する。セット動作及びリセット動作により、メモリセルのデータが書き換えられる。
例えば、電圧の印加によるジュール熱を利用して抵抗変化層３０の結晶状態を変化させる。例えば、抵抗変化層３０がアモルファス相の時に高抵抗状態となり、抵抗変化層３０が多結晶相の時に低抵抗状態となる。
例えば、抵抗変化層３０が高抵抗状態の場合、抵抗変化層３０に電圧を印加しジュール熱で加熱した後、徐冷することで抵抗変化層３０が結晶化し、アモルファス相から多結晶相になる。したがって、抵抗変化層３０が低抵抗状態となる。この動作がセット動作である。
一方、例えば、抵抗変化層３０が低抵抗状態の場合、抵抗変化層３０に電圧を印加しジュール熱で加熱した後、急冷することで抵抗変化層３０がアモルファス化し、多結晶相からアモルファス相からになる。したがって、抵抗変化層３０が高抵抗状態となる。この動作がリセット動作である。
セット動作及びリセット動作は、同一極性の電圧の印加で実現可能である。本実施形態の記憶装置は、同一極性の電圧でデータの書き換えが可能なユニポーラデバイスである。
次に、周辺回路１０２の機能及び、周辺回路１０２を用いた制御方法について説明する。
図３（ａ）、図３（ｂ）は、本実施形態の記憶装置の制御方法の説明図である。図３（ａ）はセット動作時の電圧印加方法を示す図である。図３（ｂ）はリセット動作時の電圧印加方法を示す図である。
図３（ａ）、図３（ｂ）では、ワード線ＷＬ１とビット線ＢＬ１とに接続されるメモリセルＭＣ１のセット動作及びリセット動作を例に説明する。
図３（ａ）、図３（ｂ）の横軸は時間、縦軸はワード線ＷＬ１とビット線ＢＬ１との間に印加される電圧を示す。縦軸はワード線ＷＬ１に印加される電圧とビット線ＢＬ１に印加される電圧の差分である。以下、この差分を線間電圧（ｉｎｔｅｒｌｉｎｅ ｖｏｌｔａｇｅ）と称する。
最初に図３（ａ）を用いて、セット動作について説明する。セット動作を始める前には、抵抗変化層３０は高抵抗状態にある。抵抗変化層３０は、高抵抗状態ではアモルファス相である。
時間ｔ１で線間電圧を０Ｖから立ち上げ始め、時間ｔ２で第１の電圧（Ｖ１）とする。時間ｔ３までの第１の時間（ｔａ）の間、第１の電圧（Ｖ１）を印加する。時間ｔ３から時間ｔ４の間の第３の時間（ｔｃ）で線間電圧を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）へと降下させる。その後、時間ｔ５までの第２の時間（ｔｂ）の間、第２の電圧（Ｖ２）を印加する。第２の時間（ｔｂ）は、第１の時間（ｔａ）よりも長い。その後、例えば、線間電圧をゼロまで降下させる。
第１の時間（ｔａ）、すなわち、線間電圧を第１の電圧（Ｖ１）に維持する時間は、例えば、１０ナノ秒以上５０ナノ秒以下である。第２の時間（ｔｂ）、すなわち、線間電圧を第２の電圧（Ｖ２）に維持する時間は、例えば、７０ナノ秒以上５００ナノ秒以下である。第３の時間（ｔｃ）、すなわち、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）への変化時間は、例えば、５ナノ秒以上３０ナノ秒以下である。
第２の時間（ｔｂ）は第１の時間（ｔａ）よりも長い。例えば、第２の時間（ｔｂ）は第３の時間（ｔｃ）よりも長い。例えば、第１の時間（ｔａ）は第３の時間（ｔｃ）よりも短い。
第１の電圧（Ｖ１）は、例えば、１Ｖ以上３Ｖ以下である。第２の電圧（Ｖ２）は、０．３Ｖ以上２Ｖ以下である。例えば、第２の電圧（Ｖ２）の大きさは、第１の電圧（Ｖ１）の大きさの３分の１以上３分の２以下である。
抵抗変化層３０は、初期状態ではアモルファス相である。線間電圧を第１の電圧（Ｖ１）を維持している第１の時間（ｔａ）の間に抵抗変化層３０がジュール熱で加熱される。その後、線間電圧を第２の電圧（Ｖ２）へ下げ、第２の電圧（Ｖ２）に維持している第１の時間（ｔｂ）に抵抗変化層３０が徐冷される。この間に、抵抗変化層３０は結晶化し多結晶相となる。抵抗変化層３０は多結晶相となることで、低抵抗状態となる。
次に図３（ｂ）を用いて、リセット動作について説明する。リセット動作を始める前には、抵抗変化層３０は低抵抗状態にある。抵抗変化層３０は、低抵抗状態では多結晶相である。
時間ｔ１で線間電圧をゼロから立ち上げ始め、時間ｔ２で第１の電圧（Ｖ１）とする。時間ｔ３までの第１の時間（ｔａ）の間、第１の電圧（Ｖ１）を印加する。時間ｔ３から時間ｔ４の間の第４の時間（ｔｄ）で線間電圧を第１の電圧（Ｖ１）から第３の電圧（Ｖ３）へと降下させる。
第３の電圧（Ｖ３）は、第２の電圧（Ｖ２）よりも小さい。第３の電圧（Ｖ３）は、例えば、０Ｖである。
第１の時間（ｔａ）、すなわち、線間電圧を第１の電圧（Ｖ１）に維持する時間は、例えば、１０ナノ秒以上５０ナノ秒以下である。第４の時間（ｔｄ）、すなわち、第１の電圧（Ｖ１）から第３の電圧（Ｖ３）への変化時間は、例えば、５ナノ秒以上３０ナノ秒以下である。
例えば、第１の時間（ｔａ）は第４の時間（ｔｄ）よりも短い。
抵抗変化層３０は、初期状態では多結晶相である。線間電圧を第１の電圧（Ｖ１）を維持している第１の時間（ｔａ）に抵抗変化層３０がジュール熱で加熱される。その後、線間電圧を第３の電圧（Ｖ３）へ下げる第４の時間（ｔｄ）に抵抗変化層３０が急冷される。この間に、抵抗変化層３０はアモルファス化しアモルファス相となる。抵抗変化層３０はアモルファス相となることで高抵抗状態となる。
図４は、本実施形態の記憶装置の制御方法の説明図である。図４は、ビット線ＢＬ１、及び、ワード線ＷＬ１に印加される電圧のタイミングチャートである。
図４は、ワード線ＷＬ１とビット線ＢＬ１との間のメモリセルＭＣ１のセット動作とリセット動作のタイミングチャートである。図４の上から順に、ビット線ＢＬ１に印加される電圧、ワード線ＷＬ１に印加される電圧、ビット線ＢＬ１に流れる電流を示す。
ビット線ＢＬ１に印加される電圧レベルは、ＢＬ高レベル（Ｖｂｌｈ）、ＢＬ中間レベル（Ｖｂｌｉｎｔ）、ＢＬ低レベル（Ｖｂｌｌ）である。電圧レベルの大きさは、Ｖｂｌｈ＞Ｖｂｌｉｎｔ＞Ｖｂｌｌである。
ワード線ＷＬ１に印加される電圧レベルは、ＷＬ高レベル（Ｖｗｌｈ）、ＷＬ中間レベル（Ｖｗｌｉｎｔ）、ＷＬ低レベル（Ｖｗｌｌ）である。電圧レベルの大きさは、Ｖｗｌｈ＞Ｖｗｌｉｎｔ＞Ｖｗｌｌである。
以下、説明を容易にするために、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ高レベル（Ｖｗｌｈ）の大きさは等しいとする。また、ＢＬ低レベル（Ｖｂｌｌ）とＷＬ低レベル（Ｖｗｌｌ）の大きさは等しいとする。ＢＬ低レベル（Ｖｂｌｌ）とＷＬ低レベル（Ｖｗｌｌ）は、例えば、０Ｖである。
セット動作の際には、時間ｔ２から時間ｔ３の間、ＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ１にＷＬ低レベル（Ｖｗｌｌ）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ低レベル（Ｖｗｌｌ）の差分である第１の電圧（Ｖ１）が抵抗変化層３０に印加される。その後、時間ｔ４から時間ｔ５の間、ＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ１にＷＬ中間レベル（Ｖｗｌｉｎｔ）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ中間レベル（Ｖｗｌｉｎｔ）の差分である第２の電圧（Ｖ２）が抵抗変化層３０に印加される。セット動作により、ビット線ＢＬ１に流れる電流は判定電流（Ｉｃｒｉｔ：ｃｒｉｔｉｃａｌ ｃｕｒｒｅｎｔ）以上になる。
リセット動作の際には、時間ｔ６から時間ｔ７の間、ＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ１にＷＬ低レベル（Ｖｗｌｌ）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ低レベル（Ｖｗｌｌ）の差分である第１の電圧（Ｖ１）が抵抗変化層３０に印加される。その後、時間ｔ７から時間ｔ８の間に、ＷＬ１のレベルをＷＬ高レベル（Ｖｗｌｈ）に変化させる。線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ高レベル（Ｖｗｌｈ）の差分である第３の電圧（Ｖ３）が抵抗変化層３０に印加される。ＢＬ高レベル（Ｖｂｌｈ）とＷＬ高レベル（Ｖｗｌｈ）とが等しい場合、第３の電圧（Ｖ３）は０Ｖである。リセット動作により、ビット線ＢＬ１に流れる電流は判定電流（Ｉｃｒｉｔ：ｃｒｉｔｉｃａｌ ｃｕｒｒｅｎｔ）以下になる。
周辺回路１０２は、上記のセット動作、及び、リセット動作を実行する機能を備える。上記のリセット動作は、周辺回路１０２を用いて制御される。
以下、本実施形態の作用及び効果について説明する。
記憶装置の高速化のためには、メモリセルのデータの書き換え動作を高速で実行することが望ましい。すなわち、メモリセルのセット動作とリセット動作を高速で実行することが望ましい。
相変化メモリでは、電圧の印加により抵抗変化層内に発生するジュール熱を用いて結晶状態を変化させる。特に、徐冷による抵抗変化層の結晶化が必要となることから書き換え動作の高速化が困難である。
図５（ａ）、図５（ｂ）は、本実施形態の記憶装置の作用及び効果の説明図である。図５（ａ）、図５（ｂ）は、第１の比較形態の記憶装置の制御方法の説明図である。図５（ａ）はセット動作時の電圧印加方法を示す図である。図５（ｂ）はリセット動作時の電圧印加方法を示す図である。
図５（ａ）、図５（ｂ）では、ワード線とビット線との間に接続されるメモリセルのセット動作及びリセット動作を例に説明する。
第１の比較形態の場合、セット動作とリセット動作を実行する際、時間ｔ２と時間ｔ３の間に印加する線間電圧の大きさを異ならせている。セット動作時の電圧Ｖ１’は、リセット動作時の電圧Ｖ１よりも低い電圧に設定する。
第１の比較形態の場合、線間電圧の大きさの違いのみで、抵抗変化層の結晶状態の変化に違いを生じさせる。このため、セット動作とリセット動作の電圧のマージンが極めて小さくなり、誤書き換えが生じやすい。このためデータのベリファイ動作の頻度を上げる必要が生じ、記憶装置の高速化が困難となる。
図６（ａ）、図６（ｂ）は、本実施形態の記憶装置の作用及び効果の説明図である。図６（ａ）、図６（ｂ）は、第２の比較形態の記憶装置の制御方法の説明図である。図６（ａ）はセット動作時の電圧印加方法を示す図である。図６（ｂ）はリセット動作時の電圧印加方法を示す図である。
図６（ａ）、図６（ｂ）では、ワード線とビット線との間に接続されるメモリセルのセット動作及びリセット動作を例に説明する。
第２の比較形態の場合、セット動作とリセット動作を実行する際、時間ｔ２と時間ｔ３の間に印加する線間電圧の大きさは同じである。第２の比較形態では、立下りの時間、すなわち、時間ｔ３から時間ｔ４までの時間を、セット動作の場合にリセット動作の場合より長く設定している。セット動作の場合の立下り時間を長くすることにより、抵抗変化層を徐冷し、抵抗変化層を結晶化する。
第２の比較形態の場合、立下り時間が短時間となる波形パターンと、長時間となる波形パターンが必要となる。立下り時間の長い波形パターンは、例えば、結合容量の大きなワード線の波形形成回路を追加することで実現する。この場合、追加の波形形成回路の充放電に時間を要することになり、記憶装置の高速化が困難となる。さらに、追加の波形形成回路に起因する容量の影響で、充放電に必要な時間が増加するため、リセット動作の立下り時間（図６（ｂ）中のｔ３−ｔ４の間の時間）が増加し、リセット不良が発生するおそれがある。
本実施形態の記憶装置は、ワード線とビット線との間に印加する線間電圧に第１の電圧（Ｖ１）と第１の電圧（Ｖ１）より低い第２の電圧（Ｖ２）の２つの電圧を用いる。セット動作の際は、第１の電圧（Ｖ１）に続いて第２の電圧（Ｖ２）を印加することで、抵抗変化層を徐冷し、抵抗変化層を結晶化する。一方、リセット動作の際は、第１の電圧（Ｖ１）から、第２の電圧（Ｖ２）を経ずに０Ｖを印加することで抵抗変化層を急冷し、抵抗変化層をアモルファス化する。
本実施形態の記憶装置は、セット動作とリセット動作の電圧のマージンを、第１の比較形態に比べ大きくすることができる。したがって、ベリファイ動作の頻度を下げることができ、記憶装置の高速化が容易となる。
また、本実施形態の記憶装置は、第１の電圧（Ｖ１）の立下りの波形は、セット動作の場合もリセット動作の場合も共通して急峻である。したがって、セット動作時の立下り時間を長くする必要はなく、追加の波形回路を設ける必要もない。よって、波形形成回路の充放電に要する時間も増加せず、記憶装置の高速化が容易となる。
本実施形態において、第１の時間（ｔａ）、すなわち、線間電圧を第１の電圧（Ｖ１）に維持する時間は、１０ナノ秒以上５０ナノ秒以下であることが好ましい。上記範囲を下回ると、十分に抵抗変化層３０を加熱できず誤書き換えが生じるおそれがある。また、上記範囲を上回ると、データの書き換えに要する時間が長くなり、記憶装置の高速化が困難となるおそれがある。
第２の時間（ｔｂ）、すなわち、線間電圧を第２の電圧（Ｖ２）に維持する時間は、例えば、７０ナノ秒以上５００ナノ秒以下であることが好ましい。上記範囲を下回ると、セット動作時に抵抗変化層３０の冷却が早くなりすぎ誤書き換えが生じるおそれがある。また、上記範囲を上回ると、データの書き換えに要する時間が長くなり、記憶装置の高速化が困難となるおそれがある。
第３の時間（ｔｃ）、すなわち、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）への変化時間、及び、第４の時間（ｔｄ）、すなわち、第１の電圧（Ｖ１）から第３の電圧（Ｖ３）への変化時間は、５ナノ秒以上３０ナノ秒以下であることが好ましい。上記範囲を下回る波形形成回路を実現することは困難である。上記範囲を上回ると、リセット動作時に抵抗変化層３０の冷却が遅くなりすぎ誤書き替えが生じるおそれがある。
第１の電圧（Ｖ１）は、１Ｖ以上３Ｖ以下であることが好ましい。上記範囲を下回ると、十分に抵抗変化層３０を加熱できず誤書き換えが生じるおそれがある。また、上記範囲を上回ると、抵抗変化層３０に流れる電流が大きくなりすぎ記憶装置が破壊するおそれがある。また、記憶装置の消費電力が大きくなりすぎるおそれがある。
第２の電圧（Ｖ２）は、０．３Ｖ以上２Ｖ以下であることが好ましい。上記範囲を下回ると、セット動作時に抵抗変化層３０の冷却が早くなりすぎ誤書き換えが生じるおそれがある。上記範囲を上回ると、抵抗変化層３０を徐冷できず誤書き換えが生じるおそれがある。
第２の電圧（Ｖ２）の大きさは、第１の電圧（Ｖ１）の大きさの３分の１以上３分の２以下であることが好ましい。上記範囲を下回ると、セット動作時に抵抗変化層３０の冷却が早くなりすぎ誤書き換えが生じるおそれがある。上記範囲を上回ると、抵抗変化層３０を徐冷できず誤書き換えが生じるおそれがある。
以上、本実施形態によれば、ワード線とビット線との間に印加する線間電圧に第１の電圧（Ｖ１）と第２の電圧（Ｖ２）の２つの電圧を用いることにより、記憶装置の高速化が実現できる。
（第２の実施形態）
本実施形態の記憶装置は、制御回路が、第２の電圧が印加されている間に第２の導電層に流れる電流と、所定の判定電流を比較する機能を備える点で第１の実施形態と異なっている。また、本実施形態の記憶装置は、制御回路が、第２の電圧が印加されている間に第２の導電層に流れる電流と、所定の判定電流を比較し、電流が判定電流よりも小さい場合に、さらに、第１の導電層と第２の導電層との間に第１の電圧を第１の時間の間印加し、第１の導電層と第２の導電層との間に第１の電圧を印加した後、第１の電圧よりも小さく第２の電圧よりも大きい第４の電圧を印加する機能を有する点で第１の実施形態と異なっている。
また、本実施形態の記憶装置の制御方法は、第２の電圧が印加されている間に第２の導電層に流れる電流と、所定の判定電流を比較する機能を備える点で第１の実施形態と異なっている。また、本実施形態の記憶装置の制御方法は、第２の電圧が印加されている間に第２の導電層に流れる電流と、所定の判定電流を比較し、電流が判定電流よりも小さい場合に、さらに、第１の導電層と第２の導電層との間に第１の電圧を第１の時間の間印加し、第１の導電層と第２の導電層との間に第１の電圧を印加した後、第１の電圧よりも小さく第２の電圧よりも大きい第４の電圧を印加する点で第１の実施形態と異なっている。
以下、第１の実施形態と重複する内容については、記述を省略する。
図７は、本実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図である。周辺回路１０２は、ワード線デコーダ回路１０２ａ、センスアンプ回路１０２ｂ、ビット線デコーダ回路１０２ｃ、ドライバ回路１０２ｄ、中央制御回路１０２ｅ、判定回路１０２ｆ、及び、ワード線電圧調整回路１０２ｇを備える。
判定回路１０２ｆ、及び、ワード線電圧調整回路１０２ｇは、例えば、センスアンプ回路１０２ｂとドライバ回路１０２ｄとの間に接続される。
以下、ワード線ＷＬ１とビット線ＢＬ１とに接続されるメモリセルＭＣ１のセット動作及びリセット動作を例に説明する。
判定回路１０２ｆは、ワード線ＷＬ１とビット線ＢＬ１との間に線間電圧として第２の電圧（Ｖ２）が印加されている間に、ビット線ＢＬ１に流れる電流と所定の判定電流（Ｉｃｒｉｔ）を比較する機能を備える。言い換えれば、判定回路１０２ｆは、メモリセルＭＣ１のセット動作中に、メモリセルＭＣ１のデータの極性を判定するベリファイ動作を実行する機能を有する。
ワード線電圧調整回路１０２ｇは、セット動作中のベリファイ動作の結果、ビット線ＢＬ１に流れる電流が判定電流（Ｉｃｒｉｔ）よりも小さい場合に、再書き換えの際の線間電圧を第２の電圧（Ｖ２）よりも大きい第４の電圧（Ｖ４）に変更する機能を備える。
図８は、本実施形態の記憶装置の制御方法の説明図である。図８は、ビット線ＢＬ１、及び、ワード線ＷＬ１に印加される電圧のタイミングチャートである。
図８は、ワード線ＷＬ１とビット線ＢＬ１との間のメモリセルＭＣ１のセット動作のタイミングチャートである。図８の上から順に、ビット線ＢＬ１に印加される電圧、ワード線ＷＬ１に印加される電圧、ビット線ＢＬ１に流れる電流を示す。
セット動作の際には、時間ｔ２から時間ｔ３の間、ＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ１にＷＬ低レベル（Ｖｗｌｌ）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ低レベル（Ｖｗｌｌ）の差分である第１の電圧（Ｖ１）が抵抗変化層３０に印加される。その後、ＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ１に第１のＷＬ中間レベル（Ｖｗｌｉｎｔ１）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）と第１のＷＬ中間レベル（Ｖｗｌｉｎｔ１）の差分である第２の電圧（Ｖ２）が抵抗変化層３０に印加される。
時間ｔ４から時間ｔ５の間（ＦＩＲＳＴ ＳＥＮＳＩＮＧ ＴＩＭＥ）に、ビット線ＢＬ１に流れる電流と判定電流（Ｉｃｒｉｔ）の比較を実行する。ビット線ＢＬ１に流れる電流が判定電流（Ｉｃｒｉｔ）よりも大きかった場合、セット動作は終了する。
ビット線ＢＬ１に流れる電流が判定電流（Ｉｃｒｉｔ）よりも小さかった場合、再度のセット動作を実行する。具体的には、時間ｔ６から時間ｔ７の間、線間電圧として、再度、第１の電圧（Ｖ１）が抵抗変化層３０に印加される。その後、ＷＬ１に第２のＷＬ中間レベル（Ｖｗｌｉｎｔ２）が印加される。線間電圧として、第４の電圧（Ｖ４）が抵抗変化層３０に印加される。
抵抗変化層３０に第１の電圧（Ｖ１）と第４の電圧（Ｖ４）を印加することにより、メモリセルＭＣ１に対する再度のセット動作が実行される。
第２のＷＬ中間レベルは、第１のＷＬ中間レベルよりも低い電圧である。したがって、第４の電圧（Ｖ４）は、第２の電圧（Ｖ２）よりも大きい。なお、第４の電圧（Ｖ４）は第１の電圧（Ｖ１）よりも小さい。
時間ｔ８から時間ｔ９の間（ＳＥＣＯＮＤ ＳＥＮＳＩＮＧ ＴＩＭＥ）に、ビット線ＢＬ１に流れる電流と判定電流（Ｉｃｒｉｔ）の比較を実行する。ビット線ＢＬ１に流れる電流が判定電流（Ｉｃｒｉｔ）よりも大きかった場合、セット動作は終了する。
周辺回路１０２は、上記のセット動作を実行する機能を備える。上記のセット動作は、周辺回路１０２を用いて制御される。
セット動作中のベリファイ動作は、例えば、判定回路１０２ｆを用いて実行される。セット動作中のベリファイ動作に基づく、第２のＷＬ中間レベル（Ｖｗｌｉｎｔ２）の生成は、例えば、ワード線電圧調整回路１０２ｇ、及び、ドライバ回路１０２ｄを用いて実行される。
本実施形態の記憶装置によれば、セット動作の終了を待たずに、並行してベリファイ動作を実行することが可能となる。したがって、ベリファイ動作に要する時間を短縮することができる。よって、記憶装置の高速化が実現できる。
また、再度のセット動作の際に印加する第４の電圧（Ｖ４）は、初回のセット動作の際に印加する第２の電圧（Ｖ２）よりも大きい。初回のセット動作時よりも大きい第４の電圧（Ｖ４）を印加することにより、抵抗変化層３０が低抵抗状態に変化しやすくなる。したがって、メモリセルのベリファイ動作の繰り返し回数が低減し、ベリファイ動作に要する時間が削減される。よって、記憶装置の高速化が実現できる。
なお、再度のセット動作の際に印加する電圧を、初回のセット動作の際に印加する第２の電圧（Ｖ２）と同じ大きさの電圧とする構成も適用可能である。この場合も、セット動作の終了を待たずに、ベリファイ動作を実行することで、記憶装置の高速化が実現できる。
例えば、図７のブロック図において、ドライバ回路１０２ｄ、ワード線デコーダ回路１０２ａ、及び、ビット線デコーダ回路１０２ｃなどの周辺回路１０２から遠い位置にあるメモリセルＭＣ１やメモリセルＭＣ２は、配線抵抗などによる電圧降下が大きくなる。このため、十分な大きさの線間電圧が印加されずセット動作時のデータ書き換えができなくなるおそれがある。
本実施形態によれば、例えば、周辺回路１０２から遠い位置にあるメモリセルＭＣ１やメモリセルＭＣ２のベリファイ動作の結果を、第１の電圧（Ｖ１）印加後の結晶化のために印加する電圧（Ｖ２、Ｖ４など）の大きさにフィードバックすることが可能である。このため、配線抵抗などによる電圧降下の影響も含め、最適なセット動作の電圧条件が適用可能となり、安定したセット動作が実現できる。したがって、メモリセルのベリファイ動作の繰り返し回数が低減し、ベリファイ動作に要する時間が削減される。よって、記憶装置の高速化が実現できる。
以上、本実施形態によれば、第１の実施形態同様、ワード線とビット線との間に印加する線間電圧に第１の電圧（Ｖ１）と第２の電圧（Ｖ２）の２つの電圧を用いることにより、記憶装置の高速化が実現できる。また、セット動作中にベリファイ動作を実行することにより、更に記憶装置の高速化が実現できる。また、セット動作時の印加電圧を最適化することによりセット動作が安定し、更に記憶装置の高速化が実現できる。
（第３の実施形態）
本実施形態の記憶装置は、第１の導電層と第２の導電層との間に第２の電圧が印加されている間に、第３の導電層と第２の導電層との間に第１の電圧を印加する機能を有する点で、第１の実施形態と異なっている。また、本実施形態の記憶装置の制御方法は、第１の導電層と第２の導電層との間に第２の電圧が印加されている間に、第３の導電層と第２の導電層との間に第１の電圧を印加する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
図９は、本実施形態の記憶装置の制御方法の説明図である。図９は、ビット線ＢＬ１、及び、ワード線ＷＬ１に印加される電圧のタイミングチャートである。
図９は、ワード線ＷＬ１（第１の導電層）とビット線ＢＬ１（第２の導電層）との間のメモリセルＭＣ１のセット動作と、ワード線ＷＬ２（第３の導電層）とビット線ＢＬ１（第２の導電層）との間のメモリセルＭＣ２のセット動作のタイミングチャートである。図９の上から順に、ビット線ＢＬ１に印加される電圧、ワード線ＷＬ１に印加される電圧、ワード線ＷＬ２に印加される電圧を示す。
メモリセルＭＣ１のセット動作の際には、時間ｔ２から時間ｔ３の間、ＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ１にＷＬ低レベル（Ｖｗｌｌ）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ低レベル（Ｖｗｌｌ）の差分である第１の電圧（Ｖ１）が抵抗変化層３０に印加される。その後、時間ｔ４から時間ｔ５の間、ＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ１に第１のＷＬ中間レベル（Ｖｗｌｉｎｔ１）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）と第１のＷＬ中間レベル（Ｖｗｌｉｎｔ１）の差分である第２の電圧（Ｖ２）がメモリセルＭＣ１の抵抗変化層３０に印加される。
例えば、時間ｔ４から時間ｔ５の間にメモリセルＭＣ１のベリファイ動作が行われ、書き換え不足と判断された場合、再度のセット動作を実行する。時間ｔ６から時間ｔ７の間に第１の電圧（Ｖ１）が印加され、その後、第２の電圧（Ｖ２）より高い第４の電圧（Ｖ４）が抵抗変化層３０に印加される。
抵抗変化層３０に第４の電圧（Ｖ４）が印加されている時間ｔ８から時間ｔ９の間に、ワード線ＷＬ２とビット線ＢＬ１との間にＢＬ１にＢＬ高レベル（Ｖｂｌｈ）が、ＷＬ２にＷＬ低レベル（Ｖｗｌｌ）が印加される。この間、線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ低レベル（Ｖｗｌｌ）の差分である第１の電圧（Ｖ１）がメモリセルＭＣ２の抵抗変化層３１に印加される。
その後、時間ｔ９から時間ｔ１０の間に、ＷＬ２のレベルをＷＬ高レベル（Ｖｗｌｈ）に変化させる。線間電圧として、ＢＬ高レベル（Ｖｂｌｈ）とＷＬ高レベル（Ｖｗｌｈ）の差分である第３の電圧（Ｖ３）が抵抗変化層３１に印加される。ＢＬ高レベル（Ｖｂｌｈ）とＷＬ高レベル（Ｖｗｌｈ）とが等しい場合、第３の電圧（Ｖ３）は０Ｖである。第１の電圧（Ｖ１）から０Ｖに線間電圧を変化させることにより、メモリセルＭＣ２のリセット動作が実行される。
周辺回路１０２は、上記のセット動作、及び、リセット動作を実行する機能を備える。上記のリセット動作は、周辺回路１０２を用いて制御される。
本実施形態では、メモリセルＭＣ１のセット動作中に、並行してメモリセルＭＣ２のリセット動作を実行することが可能である。したがって、メモリセルＭＣ２のリセット動作に要する時間を短縮することができる。よって、記憶装置の高速化が実現できる。
なお、メモリセルＭＣ２のリセット動作は、必ずしも、メモリセルＭＣ１のベリファイ動作の後のセット動作中に実行しなくても良い。例えば、メモリセルＭＣ１の初回のセット動作中にメモリセルＭＣ２のリセット動作を実行しても構わない。具体的には、例えば、図９において、時間ｔ４から時間ｔ５の間にメモリセルＭＣ２のリセット動作を実行しても構わない。その場合は、抵抗変化層３０に第２の電圧（Ｖ２）が印加されている間に、メモリセルＭＣ２のリセット動作が実行される。
また、メモリセルＭＣ１のセット動作中に、実行されるメモリセルＭＣ２の動作は、セット動作であっても構わない。
以上、本実施形態によれば、第１の実施形態同様、ワード線とビット線との間に印加する線間電圧に第１の電圧（Ｖ１）と第２の電圧（Ｖ２）の２つの電圧を用いることにより、記憶装置の高速化が実現できる。また、メモリセルＭＣ１のセット動作中にメモリセルＭＣ２のリセット動作又はセット動作を実行することにより、更に記憶装置の高速化が実現できる。
第１ないし第３の実施形態では、メモリセルアレイが２次元構造の場合を例に説明したが、メモリセルアレイが３次元構造を備える構成とすることも可能である。３次元構造のメモリセルアレイとすることで、第１ないし第３の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
第１ないし第３の実施形態では、ジュール熱を用いて抵抗変化層の結晶状態を制御する抵抗変化型メモリを例に説明したが、例えば、ジュール熱を用いて抵抗変化層の組成分布を制御する抵抗変化型メモリなど、その他の抵抗変化型メモリに本発明を提供することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３０ 抵抗変化層（第１の抵抗変化層）
３１ 抵抗変化層（第２の抵抗変化層）
１０２ 制御回路
ＢＬ１ ビット線（第２の導電層）
ＷＬ１ ワード線（第１の導電層）
ＷＬ２ ワード線（第３の導電層）

Claims (20)

  1. 第１の方向に伸長する第１の導電層と、
    前記第１の方向に交差する第２の方向に伸長する第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられ、少なくとも第１の高抵抗状態と第１の低抵抗状態の２つの状態を取り得る第１の抵抗変化層と、
    前記第１の導電層、及び、前記第２の導電層に印加する電圧を制御する制御回路と、を備え、
    前記制御回路は、前記第１の抵抗変化層が前記第１の高抵抗状態にある場合に、前記第１の導電層と前記第２の導電層との間に第１の電圧を第１の時間の間印加し、前記第１の電圧を印加した後、前記第１の電圧よりも小さい第２の電圧を前記第１の時間よりも長い第２の時間の間印加し、
    前記第１の抵抗変化層が前記第１の低抵抗状態にある場合に、前記第１の導電層と前記第２の導電層との間に前記第１の電圧を印加し、前記第１の電圧を印加した後、前記第１の導電層と前記第２の導電層との間に前記第２の電圧よりも小さい第３の電圧を印加する機能を有する記憶装置。
  2. 前記第１の電圧から前記第２の電圧への変化時間、及び、前記第１の電圧から前記第３の電圧への変化時間は３０ナノ秒以下である請求項１記載の記憶装置。
  3. 前記第２の時間は７０ナノ秒以上である請求項１記載の記憶装置。
  4. 前記第１の時間は１０ナノ秒以上である請求項１記載の記憶装置。
  5. 前記第２の電圧は前記第１の電圧の大きさの３分の１以上である請求項１記載の記憶装置。
  6. 前記制御回路は、前記第２の電圧が印加されている間に前記第２の導電層に流れる電流と、所定の判定電流を比較する機能を備える請求項１記載の記憶装置。
  7. 前記制御回路は、前記第２の電圧が印加されている間に前記第２の導電層に流れる電流と、所定の判定電流を比較し、前記電流が前記判定電流よりも小さい場合に、更に、前記第１の導電層と前記第２の導電層との間に前記第１の電圧を前記第１の時間の間印加し、前記第１の導電層と前記第２の導電層との間に前記第１の電圧を印加した後、前記第１の電圧よりも小さく前記第２の電圧よりも大きい第４の電圧を印加する機能を有する請求項１記載の記憶装置。
  8. 前記第１の方向に伸長する第３の導電層と、
    前記第３の導電層と前記第２の導電層との間に設けられ、少なくとも第２の高抵抗状態と第２の低抵抗状態の２つの状態を取り得る第２の抵抗変化層と、を更に備え、
    前記制御回路は、前記第３の導電層に印加する電圧を制御し、前記第１の導電層と前記第２の導電層との間に前記第２の電圧が印加されている間に、前記第３の導電層と前記第２の導電層との間に前記第１の電圧を印加する機能を有する請求項１記載の記憶装置。
  9. 前記第１の抵抗変化層は、カルコゲナイドである請求項１記載の記憶装置。
  10. 前記第１の抵抗変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む請求項１記載の記憶装置。
  11. 第１の方向に伸長する第１の導電層と、
    前記第１の方向に交差する第２の方向に伸長する第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられ、少なくとも第１の高抵抗状態と第１の低抵抗状態の２つの状態を取り得る第１の抵抗変化層と、を備える記憶装置の制御方法であって、
    前記第１の抵抗変化層が前記第１の高抵抗状態にある場合に、前記第１の導電層と前記第２の導電層との間に第１の電圧を第１の時間の間印加し、前記第１の電圧を印加した後、前記第１の電圧よりも小さい第２の電圧を前記第１の時間よりも長い第２の時間の間印加し、
    前記第１の抵抗変化層が前記第１の低抵抗状態にある場合に、前記第１の導電層と前記第２の導電層との間に前記第１の電圧を印加し、前記第１の電圧を印加した後、前記第１の導電層と前記第３の導電層との間に前記第２の電圧よりも小さい第３の電圧を印加する記憶装置の制御方法。
  12. 前記第１の電圧から前記第２の電圧への変化時間、及び、前記第１の電圧から前記第３の電圧への変化時間は３０ナノ秒以下である請求項１１記載の記憶装置の制御方法。
  13. 前記第２の時間は７０ナノ秒以上である請求項１１記載の記憶装置の制御方法。
  14. 前記第１の時間は１０ナノ秒以上である請求項１１記載の記憶装置の制御方法。
  15. 前記第２の電圧は前記第１の電圧の大きさの３分の１以上である請求項１１記載の記憶装置の制御方法。
  16. 前記第２の電圧が印加されている間に前記第２の導電層に流れる電流と、所定の判定電流を比較する請求項１１記載の記憶装置の制御方法。
  17. 前記第２の電圧が印加されている間に前記第２の導電層に流れる電流と、所定の判定電流を比較し、前記電流が前記判定電流よりも小さい場合に、更に、前記第１の導電層と前記第２の導電層との間に前記第１の電圧を前記第１の時間の間印加し、前記第１の導電層と前記第２の導電層との間に前記第１の電圧を印加した後、前記第１の電圧よりも小さく前記第２の電圧よりも大きい第４の電圧を印加する請求項１１記載の記憶装置の制御方法。
  18. 前記第１の方向に伸長する第３の導電層と、
    前記第３の導電層と前記第２の導電層との間に設けられ、少なくとも第２の高抵抗状態と第２の低抵抗状態の２つの状態を取り得る第２の抵抗変化層と、を更に備え、
    前記第１の導電層と前記第２の導電層との間に前記第２の電圧が印加されている間に、前記第３の導電層と前記第２の導電層との間に前記第１の電圧を印加する請求項１１記載の記憶装置の制御方法。
  19. 前記第１の抵抗変化層は、カルコゲナイドである請求項１１記載の記憶装置の制御方法。
  20. 前記第１の抵抗変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む請求項１１記載の記憶装置の制御方法。

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