JP2018161014A - 高速パラレルユニット制御方式の直流電源装置 - Google Patents

Abstract

【課題】リミット回路を用いることによって、高速な動作が可能なパラレルユニット制御方式の直流電源装置を提供する。【解決手段】複数の電源ユニットを並列接続して制御するパラレルユニット制御方式の直流電源装置において、各電源ユニットが出力する電流値を平均したユニット電流平均信号と基準電圧を比較して単一の制御信号を出力する１つのエラーアンプと、前記エラーアンプが出力する前記単一の制御信号を各電源ユニットに分岐する接続部分と、各電源ユニットに設けられ、前記分岐された制御信号を、前記各電源ユニットにおけるリミット信号により制限するリミット回路を有する直流電源装置とした。【選択図】図３

Description

本発明は、パラレルユニット制御方式の直流電源装置に関し、より詳細には、リミット回路を用いた高速パラレルユニット制御方式の直流電源装置に関する。

従来、大小種々の電源容量に対応した複数の種類の直流電源装置を一連の製品群として提供するに当たっては、単位ユニットとなる小容量の電源ユニットを要求される電源容量にあわせて必要な数だけ複数、並列接続してパラレルユニット方式の直流電源装置として構成することが行われてきた。

単位ユニットとなる電源ユニットを同一構成の同容量の電源ユニットとすれば、異なる電源容量に対応した多種類の直流電源装置を製品群として提供するのに有利である。（例えば下記、特許文献１参照）。

特開平０６−０７０５４４号公報

しかしながら、従来のこのようなパラレルユニット方式の直流電源装置においては、可変電源、あるいは安定化電源として並列接続された個別の電源ユニットを制御するに当たり、以下のような問題があった。

例えば図１に示すような、従来のパラレルユニット制御方式の直流電源装置は、右端の負荷４に対して並列に接続配置された電源容量の等しい３つの電源ユニット１Ａ，１Ｂ，１Ｃが負荷を分担して構成されている。図示はしないが各電源ユニットは、それぞれ従来周知のスイッチング電源として構成され、平滑回路やトランスのほか、それぞれ図示しないＤＣＤＣコントロールＩＣなどを備えている。また、いずれも図示しない交流ないし直流電源からの電力を受電し、制御基板２からの共通の制御信号に従って、直流電流出力を負荷４に並列に供給する。

制御基板２にはエラーアンプ３が設けられ、ユニット電流平均信号Ｉ_MON-AVEと基準電圧Ｖ_REFを比較して得られた制御信号を分岐して、複数の電源ユニット１Ａ，１Ｂ，１Ｃを制御する構成となっている。

ここで、ユニット電流平均信号Ｉ_MON-AVEとは、各電源ユニットが出力する電流の測定値（出力電流値）Ｉ_MON-A、Ｉ_MON-B、Ｉ_MON-Cの合計を電源ユニット数（この場合３）で割って平均した値を電圧換算した信号である。また、基準電圧Ｖ_REFは、直流電源装置全体として要求される出力電流を供給可能なように、別途の制御ロジックなどにより設定された電圧値である。

しかしながら、この図１の従来のパラレルユニット制御方式の直流電源装置では、各電源ユニットを構成する部品の不可避的なばらつきなどにより、同じ制御信号で制御されていても、各電源ユニットの出力する電流値は必然的にばらついてしまう。

この各電源ユニットの出力のばらつきは、各電源ユニットを構成する複数の部品の特性のばらつきなどが相乗的に働くため、極端な場合は直流電源装置全体としては低負荷の状況であっても、特定の電源ユニットのみに負荷が集中してしまうことがあった。このような場合、負荷が集中した当該特定の電源ユニットのみ発熱が増大しがちとなり、その寿命を短くしてしまうことが起こり、最悪の場合は電源ユニットの故障につながるなど深刻な問題であった。

図２には、従来のこのような問題を解決するための、別の従来方式のパラレルユニット制御方式の直流電源装置をしめす。

図２の従来方式のパラレルユニット制御方式直流電源装置では、簡単のため２つの電源ユニット１Ａ，１Ｂの並列接続の場合を例示する。図２の従来方式の直流電源装置では、電源ユニット間の負荷の偏りを低減するため、それぞれの電源ユニットにエラーアンプを有する制御回路が設けられ、マスター／スレーブの２段式の制御方式となっている。図２の場合、マスターとなる電源ユニットは電源ユニット１Ａの１台であるが、スレーブとなる電源ユニットは、電源ユニット１Ｂと同様の構成で複数設けることも可能である。

この図２の直流電源装置では、マスターとなる電源ユニット１Ａの制御回路２Ａは、図１と同じくユニット電流平均信号Ｉ_MON-AVEと基準電圧Ｖ_REFをエラーアンプ３Ａで比較して得られた制御信号により、マスターの電源ユニット１Ａを制御している。一方、スレーブとなる電源ユニット１Ｂの制御回路２Ｂは、マスターである電源ユニット１Ａの電流出力測定値Ｉ_MON-Aと、電源ユニット１Ｂ自身の電流出力測定値Ｉ_MON-Bをエラーアンプ３Ｂで比較して、別の制御信号を得て電源ユニット１Ｂを制御している。

このような構成によりスレーブとなる電源ユニット１Ｂは、マスターである電源ユニット１Ａの電流出力値Ｉ_MON-Aを基準として制御されるため、常に電源ユニット１Ａと同じ電流を出力するように制御され、両電源ユニットの出力に偏りがなく均等に制御可能となる。

しかしながら、この図２の従来方式のパラレルユニット制御方式の直流電源装置においては、スレーブの電源ユニット１Ｂは、マスターの電源ユニット１Ａの電流出力値を参照する分、制御信号の得られるまでの信号経路がマスターの電源ユニット１Ａよりも長くなる。このため、例えばユニット電流平均信号Ｉ_MON-AVEの変動に対する電源ユニット１Ｂの応答は、電源ユニット１Ａよりも遅くなり、過渡的な負荷配分に偏りが生じる。このような応答特性の改善のために、この従来方式の直流電源装置では各制御回路の位相定数調整などが必要となり、制御回路が複雑化するという問題があった。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、リミット回路を用いることによって、ユニット間の負荷が偏ることなく均等で高速動作が可能なパラレルユニット制御方式の直流電源装置を提供することにある。

本発明は、このような目的を達成するために、以下のような構成を備えることを基本的な特徴とする。

すなわち、複数の電源ユニットを並列接続して制御するパラレルユニット制御方式の直流電源装置において、各電源ユニットが出力する電流値を平均したユニット電流平均信号と基準電圧を比較して単一の制御信号を出力する１つのエラーアンプと、前記エラーアンプが出力する前記単一の制御信号を各電源ユニットに分岐する分岐接続部分と、各電源ユニットに設けられ、前記分岐接続部分で分岐された制御信号を、前記各電源ユニットにおけるリミット信号により制限するリミット回路を有することを特徴とする、パラレルユニット制御方式の直流電源装置である。

以上記載したように、本発明によれば、リミット回路を用いることによって、ユニット間の負荷が偏ることなく高速動作可能なパラレルユニット制御方式の直流電源装置を実現することが可能となる。

従来のパラレルユニット制御方式の直流電源装置を示す構成図である。 別の従来のパラレルユニット制御方式の直流電源装置を示す構成図である。 本発明の実施形態にかかる高速パラレルユニット制御方式の直流電源装置の概要を示す構成図である。 本発明の実施形態にかかる高速パラレルユニット制御方式の直流電源装置の詳細を示す構成図である。 本発明の実施形態におけるリミット回路の詳細を２例、説明する図である。 本発明の実施形態におけるユニット電流平均信号を検出する回路の詳細を示す構成図である。

本発明は、図１の従来例と同様な、並列接続された複数の電源ユニットに対して共通の制御基板に設けられた１つのエラーアンプにより、ユニット電流平均信号と基準電圧を比較して得られた単一の制御信号を各電源ユニットに分配して制御する基本構成を前提とする。

本発明では、遅延を導入することなく高速動作を担保しつつ電源ユニット間の負荷の偏りを防ぐため、共通の１つのエラーアンプから各電源ユニットに分岐された制御信号を、その電源ユニットにおけるリミット信号により制限する（リミットをかける、クランプする）リミット回路を各電源ユニットに設けたことを特徴とする。

このリミット回路におけるリミット信号は、ユニット電流平均信号に所定のオフセットを加えた値と、その電源ユニットにおける出力電流値の差分として生成することができる。このようなリミット回路を各電源ユニット毎に設け、各電源ユニットの制御信号を制限することによって、各電源ユニット間の負荷電流のばらつきを一定の範囲に抑えつつ、高速な制御を実現することが可能となる。

このような構成とすることにより本発明においては、いずれの電源ユニットにおいても、制御信号の生成に遅延を導入することなく制御可能であるため、高速なパラレルユニット制御方式の直流電源装置を実現可能である。

以下、図面を参照しながら本発明の実施形態について説明する。

（本発明の実施形態の概要）
図３は、本発明の実施形態にかかる高速パラレルユニット制御方式の直流電源装置の概要を示す構成図である。この実施形態においては２つの電源ユニット１Ａ，１Ｂの場合を例示するが、電源ユニットは３つ以上設けて良いことはもちろんである。

この図３の実施形態においては、負荷４に対して並列に配置された２つの電源ユニット１Ａ，１Ｂに対して、共通の制御基板２に設けられた１つのエラーアンプ３においてユニット電流平均信号Ｉ_MON-AVEと基準電圧Ｖ_REFを比較して、得られた単一の制御信号を分岐して２つの電源ユニット１Ａ，１Ｂを制御している。

本実施形態におけるユニット電流平均信号Ｉ_MON-AVEを検出する、ユニット電流平均信号検出回路の詳細構成は後述する。

本実施形態では、各電源ユニットへの負荷の均等な分配を実現するため、分岐された制御信号を、その電源ユニットにおけるリミット信号により制限するリミット回路５Ａ、５Ｂが設けられている。このリミット回路の出力部は、各電源ユニットへ分岐された制御信号を各電源ユニットの制御入力へ入力する制御線にそれぞれ接続されている。

図３では詳細は省略するが、エラーアンプ３の出力の単一の制御信号を各電源ユニットの制御入力へ分岐する分岐接続部分（図３のエラーアンプ３の出力の点線で囲んだ部分）は、分岐された制御信号がリミット回路によりクランプされても互いに干渉しないようにする必要があり、信号分離機能を有する接続部分となっている。

リミット回路５Ａ、５Ｂの詳細な構成は後述するが、図３ではリミット回路は、オペアンプ６Ａ、６Ｂと、オペアンプ出力に設けられたダイオード７Ａ、７Ｂとして表現している。

オペアンプ６Ａ、６Ｂは、ユニット電流平均信号Ｉ_MON-AVEに所定のオフセットαを加えた値と、それぞれその電源ユニットにおける出力電流値Ｉ_MON-A、Ｉ_MON-Bの差分としてリミット信号を出力する。

ダイオード７Ａ、７Ｂは、オペアンプ出力と電源ユニットの制御入力の間に設けられ、リミット信号と分岐された制御信号を比較して分岐された制御信号を制限（リミット）する方向性結合素子として機能する。

リミット回路のダイオードは制御信号の正側をクランプするとして、ダイオードのカソード（負極）をオペアンプ出力に接続して表示しているが、信号の極性に応じて逆方向としてもよい。

このような構成によって、ユニット電流平均信号＋任意のオフセットαを制御信号のリミットの基準値とすることで、電流を多く流そうとしている電源ユニットはリミット回路が働き制御信号がクランプされて、所定以上の出力を要求されることはない。

もし、リミットがかかった時点でトータルの出力電流が不足する場合は、クランプされない電源ユニットが出力電流を増加させるため、全体として必要となる電流は維持され、かつ、各電源ユニットの出力はバランスすることになる。

クランプされる側の電源ユニットは、クランプされない他の電源ユニットより任意で設定したオフセットα分は出力電流が多く流れるが、リミット回路は全体の応答時間には影響しないため、システムとしての応答速度は制御基板２のエラーアンプ３のみで決定でき、高速動作が可能となる。

（本発明の実施形態の詳細）
図４には、本発明の実施形態にかかる高速パラレルユニット制御方式の直流電源装置の詳細を示す。

図３では簡単のためリミット回路５Ａ、５Ｂは、ユニット電流平均信号に所定のオフセットαを加えた値と電源ユニットにおける出力電流値の差分をリミット信号として出力するオペアンプ６Ａ、６Ｂと、ダイオード７Ａ、７Ｂで表現していた。

図４の詳細構成に示すように、リミット回路５Ａ、５Ｂのオペアンプ６Ａ、６Ｂは、第１のオペアンプ６Ａ１，６Ｂ１と、第２のオペアンプ６Ａ２，６Ｂ２の２段で構成することができる。

第１のオペアンプ６Ａ１，６Ｂ１は、ユニット電流平均信号（Ｉ_MON-AVE）と、電源ユニットにおける出力電流値（電源ユニット１Ａ側であれば、信号Ｉ_MON-A、１Ｂ側であれば、信号Ｉ_MON-B）の差をとる。第２のオペアンプ６Ａ２，６Ｂ２は、第１のオペアンプ出力を所定のオフセット電圧αと比較して、リミット信号として出力する。

（実施形態の動作の詳細）
図４の実施形態において動作の詳細を説明する。例えば、エラーアンプ３の出力するエラー信号が、同じ制御信号として２つの電源ユニット１Ａ，１Ｂに分岐して配られている場合を考える。

ここで、仮に電源ユニット１Ａからの出力電流が少なく、電源ユニット１Ｂの出力電流が過多となるよう場合を考えると、信号Ｉ_MON-Bによりオペアンプ６Ｂ１，６Ｂ２を介してダイオード７Ｂが導通してリミット回路５Ｂが動作し、電源ユニット１Ｂは設定されたリミット電流値でクランプされる。

電源ユニット１Ｂがクランプされた後、直流電源装置全体として出力電流が不足するようであると、エラーアンプ３のユニット電流平均信号（Ｉ_MON-AVE）が低下するので、エラーアンプ３の出力である制御信号が上昇する。

電源ユニット１Ｂは既にクランプされているので、制御信号が上昇しても電源ユニット１Ｂの出力電流は不変であるが、クランプされていない電源ユニット１Ａは電流を多く流す動作となる。

よって、両電源ユニットはバランスされた電流を出力するように動作し、応答性能を維持しつつ電流バランスを改善する動作となる。

なお、図４においては、信号分離機能を有する分岐接続部分を、エラーアンプ３出力の分岐部分から各リミット回路５Ａ、５Ｂと電源ユニットの制御入力の接続部への間に２つの分離用抵抗Ｒ_A，Ｒ_Bを設けることにより実現している。エラーアンプ出力の単一の制御信号を分岐する分岐接続部分にこのような分離用抵抗を設けることにより、分岐された制御信号の一方がクランプされても分離用抵抗の電圧降下により他方の制御信号はクランプされず、互いに干渉しないように信号を分離することができる。

（リミット回路の詳細）
図５には、リミット回路の詳細構成を２例示す。図５（ａ）に示す構成では、リミット回路のオフセットαの生成部分の詳細を示す。リミット回路のオフセットαは、所定の電圧（例えば１５Ｖ）の抵抗分圧で作った電圧として生成され、これを第２のオペアンプ６Ａ２の正極側入力に印加する構成とすることができる。

また、図５（ｂ）に示すように、リミット回路の第２のオペアンプ６Ａ２は、その出力側から負側入力に抵抗ＲとコンデンサＣの直列回路（時定数回路）で帰還するようにすることもできる。このようにすることにより、閾値（オフセットα）超えを検出してからクランプ動作するまでの時間を、時定数ＣＲで調整可能にできる。

このような時定数機能をリミット回路に設けることによって、リミット回路による制限動作は時定数の分だけ遅れることになるが、その分一時的な出力変動に対する応答速度は向上する。

すなわち、クランプのタイミングを本来の応答に影響のでないほど遅くすることで、過渡的な制御への影響は無く高速動作を確保しつつ、定常的にはリミットを効かせて負荷配分を均等とすることができる。

（ユニット電流平均信号検出回路）
図６には、本発明の実施形態におけるユニット電流平均信号Ｉ_MON-AVEを検出する回路の詳細を示す。

図６に示すように、各電源ユニットの出力側に設けられた電流検出抵抗Ｒ_SA、Ｒ_SBを流れる各電源ユニットの出力電流は、電流検出抵抗の両端に入力が接続された電流検出アンプ８Ａ，８Ｂによって電圧信号として検出されて、各電源ユニットの出力電流の測定値（出力電流値Ｉ_MON-A、Ｉ_MON-B）となる。

検出されたこれらの各電源ユニットの出力電流の測定値は、平均アンプ９によって合計されて、所定の倍率（この場合は２）で割り戻されてユニット電流平均信号（Ｉ_MON-AVE）となり、エラーアンプ３に入力され、所定の基準電圧Ｖ_REFと比較される。

以上、本願発明の技術思想は上記実施形態の構成に限定されるものではなく、前述のように例えば、実施形態の説明では電源ユニットは１Ａ，１Ｂの２つの並列接続としたが、３つ以上にすることも可能であることは明らかである。

このような本願発明の構成により、ユニット間の負荷が偏ることなく高速なパラレルユニット制御方式の直流電源装置を実現することが可能となる。

１Ａ、１Ｂ、１Ｃ 電源ユニット
２、２Ａ、２Ｂ 制御基板（制御回路）
３、３Ａ、３Ｂ エラーアンプ
４ 負荷
５Ａ，５Ｂ リミット回路
６Ａ、６Ｂ、６Ａ１，６Ａ２、６Ｂ１，６Ｂ２ オペアンプ
７Ａ、７Ｂ ダイオード（方向性結合素子）
８Ａ，８Ｂ 電流検出アンプ
９ 平均アンプ
Ｒ_A，Ｒ_B 分離用抵抗
Ｒ_SA、Ｒ_SB 電流検出抵抗
Ｒ、Ｃ 時定数用の抵抗とコンデンサ

Claims (7)

1. 複数の電源ユニットを並列接続して制御するパラレルユニット制御方式の直流電源装置において、
   各電源ユニットが出力する電流値を平均したユニット電流平均信号と基準電圧を比較して単一の制御信号を出力する１つのエラーアンプと、
   前記エラーアンプが出力する前記単一の制御信号を各電源ユニットに分岐する分岐接続部分と、
   各電源ユニットに設けられ、前記分岐接続部分で分岐された制御信号を、前記各電源ユニットにおけるリミット信号により制限するリミット回路を有する
   ことを特徴とするパラレルユニット制御方式の直流電源装置。
2. 請求項１記載の直流電源装置において、前記リミット回路は、
   前記ユニット電流平均信号に所定のオフセットを加えた値と、前記各電源ユニットが出力する電流値の差分として前記リミット信号を出力するオペアンプと、
   前記オペアンプの出力に設けられ、前記リミット信号と前記分岐された制御信号を比較して前記分岐された制御信号を制限する方向性結合素子とからなる
   ことを特徴とするパラレルユニット制御方式の直流電源装置。
3. 請求項２記載の直流電源装置において、前記リミット回路の前記オペアンプは、
   前記ユニット電流平均信号と前記電源ユニットの出力電流値の差を取る第１のオペアンプと、
   前記第１のオペアンプの出力を所定のオフセット電圧と比較して前記リミット信号を出力する第２のオペアンプで構成される
   ことを特徴とするパラレルユニット制御方式の直流電源装置。
4. 請求項３記載の直流電源装置において、前記第２のオペアンプは、
   出力側から負側入力に帰還する時定数回路を有する
   ことを特徴とするパラレルユニット制御方式の直流電源装置。
5. 請求項２から４のいずれか一項に記載の直流電源装置において、
   前記方向性結合素子は、ダイオードで構成される
   ことを特徴とするパラレルユニット制御方式の直流電源装置。
6. 請求項１から５のいずれか一項に記載の直流電源装置において、
   前記分岐接続部分は、前記エラーアンプの出力から各前記リミット回路と電源ユニットの制御入力の接続部への間にそれぞれ設けられた分離用抵抗を有する接続部分である
   ことを特徴とするパラレルユニット制御方式の直流電源装置。
7. 請求項１から６のいずれか一項に記載の直流電源装置において、
   前記ユニット電流平均信号は、各電源ユニットが出力する電流値を電流検出アンプにより電圧信号として検出し、平均アンプにより合計して所定の倍率で割り戻して平均した信号である
   ことを特徴とするパラレルユニット制御方式の直流電源装置。

Images