[go: up one dir, main page]

JP2018160811A - 増幅器 - Google Patents

増幅器 Download PDF

Info

Publication number
JP2018160811A
JP2018160811A JP2017057305A JP2017057305A JP2018160811A JP 2018160811 A JP2018160811 A JP 2018160811A JP 2017057305 A JP2017057305 A JP 2017057305A JP 2017057305 A JP2017057305 A JP 2017057305A JP 2018160811 A JP2018160811 A JP 2018160811A
Authority
JP
Japan
Prior art keywords
transistors
transistor
source
circuit
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017057305A
Other languages
English (en)
Other versions
JP6682470B2 (ja
Inventor
篤史 白根
Atsushi Shirane
篤史 白根
類 伊藤
Rui Ito
類 伊藤
三友　敏也
Toshiya Mitomo
敏也 三友
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2017057305A priority Critical patent/JP6682470B2/ja
Priority to US15/700,521 priority patent/US10084419B1/en
Priority to US16/106,963 priority patent/US10340865B2/en
Publication of JP2018160811A publication Critical patent/JP2018160811A/ja
Application granted granted Critical
Publication of JP6682470B2 publication Critical patent/JP6682470B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/16—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45197—Pl types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements using field-effect transistors [FET]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45352—Indexing scheme relating to differential amplifiers the AAC comprising a combination of a plurality of transistors, e.g. Darlington coupled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
    • H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

【課題】動作点を変化させることなく、また、サイズを大きくすることなく利得の可変範囲を増大させることができる増幅器を提供する。【解決手段】差動対の複数の入力トランジスタＴ１Ｂ１〜Ｔ２Ｂ３と、複数の入力トランジスタの各ソースと基準電位点との間に並列接続されたスイッチ機能を有する複数第１の抵抗回路を有して、入力トランジスタの差動対に対応する第１の抵抗回路同士が入力トランジスタのソースとの接続点において相互に接続された動作点調整回路２１Ｎと、複数の入力トランジスタＴ１Ａ１〜Ｔ２Ａ３の各ソースと基準電位点との間に並列接続されたスイッチ機能を有する第２の抵抗回路を複数有する線形性改善回路２１Ｄと、複数の第１の抵抗回路と複数の第２の抵抗回路とを入力トランジスタの各ソースに接続するか否かを制御する制御信号を発生することで、動作点を制御しながら線形性改善効果を変更する制御回路とを具備する。【選択図】図１

Description

本発明の実施形態は、増幅器に関する。
従来、増幅器の線形性を改善させる手法として、ディジェネレーション技術が採用されることがある。例えば、ソース接地トランジスタを用いた増幅器では、ディジェネレーション抵抗によって線形性を向上させることができる。しかし、ディジェネレーション技術は線形性を改善させると同時に利得を低下させるという性質がある。従って、増幅器の利得の可変範囲を大きくする場合には、非線形歪を低減する度合い（ディジェネレーション量）を調整する必要があることがある。
しかしながら、ディジェネレーション抵抗の抵抗値を変更するとＤＣ動作点が変化することがある。また、ディジェネレーション量を０にすることはできず、増幅器の利得の可変範囲を十分に大きくすることはできない。また、ディジェネレーション抵抗としてトランジスタのオン抵抗を利用する場合には、増幅器の利得の可変範囲を十分に広げるために、大きなトランジスタサイズのトランジスタを設ける必要があり、チップサイズの点及び寄生容量に伴う特性上の点から問題がある。
国際公開第２００９−１４５２８３号公報
実施形態は、動作点を変化させることなく、また、サイズを大きくすることなく利得の可変範囲を増大させることができる増幅器を提供することを目的とする。
実施形態の増幅器は、ドレインが電流源に接続されゲートに入力信号が入力される差動対の複数の入力トランジスタと、前記複数の入力トランジスタの各ソースと基準電位点との間に並列接続されたスイッチ機能を有する第１の抵抗回路であって、前記入力トランジスタの差動対に対応する第１の抵抗回路同士が前記入力トランジスタのソースとの接続点において相互に接続された第１の抵抗回路を複数有する動作点調整回路と、前記複数の入力トランジスタの各ソースと基準電位点との間に並列接続されたスイッチ機能を有する第２の抵抗回路を複数有する線形性改善回路と、前記第１及び第２の抵抗回路のスイッチ機能を制御するための制御信号であって前記複数の前記第１の抵抗回路と複数の前記第２の抵抗回路とを前記入力トランジスタの各ソースに接続するか否かを制御する制御信号を発生することで、動作点を制御しながら線形性改善効果を変更する制御回路とを具備する。
本発明の一実施の形態に係る増幅器を示す回路図。 関連技術に係る増幅器を示す回路図。 関連技術に係る増幅器を示す回路図。 本実施の形態におけるディジェネレーション量の調整手法を説明するための説明図。 図４は制御信号ａ１〜ａ３とディジェネレーション量との関係を示す図表であり、 図５は線形性改善トランジスタ回路２１Ｄの各トランジスタのゲート幅の和（Ｔｒサイズ））と動作点調整トランジスタ回路２１Ｎの各トランジスタのゲート幅の和（Ｔｒサイズ）との関係を示す図表である。 実施の形態の動作を説明するための説明図。 実施の形態の動作を説明するための説明図。 実施の形態の動作を説明するための説明図。 実施の形態におけるディジェネレーション量の変化を示すグラフ。 実施の形態における利得の変化を示すグラフ。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１は本発明の一実施の形態に係る増幅器を示す回路図である。また、図２Ａ及び図２Ｂは関連技術に係る増幅器を示す回路図である。
先ず、図２Ａ及び図２Ｂを参照してディジェネレーション量の可変範囲について説明する。
図２Ａ及び図２Ｂは差動構成の増幅器を示しており、図２Ａは同相入力に対応したものであり、図２Ｂは差動入力に対応したものである。
図２Ａの増幅器は、差動対を構成する入力トランジスタＴ１，Ｔ２により構成される。電源ライン９には、電流源１０，１１が接続されており、トランジスタＴ１のドレインには、電流源１０から電流が供給され、トランジスタＴ２のドレインには、電流源１１から電流が供給される。トランジスタＴ１のソースはトランジスタＴ３のドレイン・ソース路を介して基準電位点に接続される。また、トランジスタＴ２ソースはトランジスタＴ４のドレイン・ソース路を介して基準電位点に接続される。
トランジスタＴ１，Ｔ２のゲートには、同相入力ＩＮ，／（図中はバーで示す）ＩＮが与えられる。トランジスタＴ１のドレインからは逆相出力が出力され、トランジスタＴ２のドレインからは正相出力が出力される。
トランジスタＴ３，Ｔ４は、それぞれトランジスタＴ１，Ｔ２のディジェネレーション抵抗である。図２Ａの回路が同相入力の増幅器として機能する場合には、トランジスタＴ３，Ｔ４は、ディジェネレーション抵抗として機能し、トランジスタＴ３，Ｔ４のオン抵抗に応じてディジェネレーション量が変化して、増幅器の非線形性が改善される。
トランジスタＴ３，Ｔ４に代えて、例えばそれぞれ複数のトランジスタを採用して選択的にオンにすることによってオン抵抗可変のトランジスタ回路を採用した場合には、非線形歪を低減する度合い（ディジェネレーション量）を変化させることができる。しかし、この場合には、オン抵抗の変化に伴い動作点が変化してしまうと共に増幅率も変化する。
しかも、この構成ではオン抵抗を０にすることはできず、増幅率の可変範囲を十分に広げることはできないことがある。また、オン抵抗を十分に小さくするためにトランジスタサイズを大きくする必要があり、チップ面積が増大してしまう。
一方、図２Ｂの増幅器は、差動対を構成する入力トランジスタＴ１，Ｔ２のソース間に、可変抵抗ＶＲを接続したものである。この可変抵抗ＶＲは、図２Ｂの回路が差動入力の増幅器として機能する場合には、ディジェネレーション抵抗として機能し、可変抵抗ＶＲの抵抗値に応じて、増幅器の非線形性が改善される。
しかしながら、可変抵抗ＶＲの抵抗値についても０にすることはできず、増幅率の可変範囲を十分に広げることはできないことがある。
そこで、本実施の形態においては、差動対を構成する入力トランジスタのディジェネレーション抵抗として、複数のトランジスタを切換えることで、ディジェネレーション量を可変にする線形性改善トランジスタ回路を設けると共に、入力トランジスタ間を接続すると共に動作点を一定にするための動作点調整トランジスタ回路を備える。
（ディジェネレーション量の調整手法）
図３は本実施の形態におけるディジェネレーション量の調整手法を説明するための説明図であり、図１の増幅器の概略構成を示すものである。
図３の例は図２Ａ，図２Ｂの入力トランジスタＴ１に対応する２つのトランジスタＴ１Ａ，Ｔ１Ｂを採用し、入力トランジスタＴ２に対応する２つのトランジスタＴ２Ａ，Ｔ２Ｂを採用している。
図３中の各トランジスタ記号に付した矢印は、各トランジスタのトランジスタサイズが可変であることを示している。例えば、各トランジスタを、ドレイン・ソース路を並列接続した複数のトランジスタにより構成し、動作させるトランジスタを適宜変更可能にすることで、実質的にトランジスタサイズ（ゲート幅）を調整可能である。
また、正相入力トランジスタＴ１Ａのソースは、ディジェネレーション抵抗を構成するトランジスタＴ３Ｄのドレイン・ソース路を介して基準電位点に接続され、逆相入力トランジスタＴ２Ａのソースは、ディジェネレーション抵抗を構成するトランジスタＴ４Ｄのドレイン・ソース路を介して基準電位点に接続される。トランジスタＴ３Ｄ，Ｔ４Ｄのトランジスタサイズは可変であり、トランジスタＴ３Ｄ，Ｔ４Ｄのトランジスタサイズが変化することにより、ディジェネレーション量を変化させることができる。
すなわち、トランジスタＴ３Ｄ，Ｔ４Ｄによるトランジスタ回路は、ディジェネレーション量の変化に寄与する線形性改善回路としての線形性改善トランジスタ回路１３Ｄを構成する。
しかし、単にトランジスタＴ３Ｄ，Ｔ４Ｄのトランジスタサイズを変化させた場合には、オン抵抗も変化しＤＣ動作点が変化してしまう。そこで、本実施の形態においては、動作点を一定に維持するために、動作点調整回路としての動作点調整トランジスタ回路１３Ｎが設けられている。
正相入力トランジスタＴ１Ｂのソースは、ディジェネレーションに寄与しないトランジスタＴ１Ｎのドレイン・ソース路を介して基準電位点に接続され、逆相入力トランジスタＴ２Ｂのソースは、ディジェネレーションに寄与しないトランジスタＴ２Ｎのドレイン・ソース路を介して基準電位点に接続される。トランジスタＴ１Ｎ，Ｔ２Ｎのトランジスタサイズは可変である。
また、本実施の形態においては、入力トランジスタＴ１Ａ，Ｔ２Ａのソース間は、配線１２によって接続されている。この配線１２によって図２Ｂの可変抵抗ＶＲの抵抗値が０になったことと等価となり、配線１２によるディジェネレーション量は０となる。従って、図３の回路におけるディジェネレーション量は、差動入力を考慮した場合には、線形性改善トランジスタ回路１３Ｄによって決定される。
本実施の形態では、正相入力トランジスタＴ１Ａ，Ｔ１Ｂの各ゲート幅の和（＝逆相入力トランジスタＴ２Ａ，Ｔ２Ｂの各ゲート幅の和）が一定になるように、また、トランジスタＴ３Ｄ，Ｔ１Ｎの各ゲート幅の和（＝トランジスタＴ４Ｄ，Ｔ２Ｎの各ゲート幅の和）が一定になるように、ゲート幅の調整が行われる。
例えば、トランジスタＴ１Ａ，Ｔ３Ｄのゲート幅（＝トランジスタＴ２Ａ，Ｔ４Ｄのゲート幅）を４段階に制御できるものとする。この場合には、トランジスタＴ１Ｂ，Ｔ１Ｎのゲート幅（＝トランジスタＴ２Ｂ，Ｔ２Ｎのゲート幅）についても同様に４段階に制御できるように構成する。
トランジスタＴ１Ａ，Ｔ３Ｄのゲート幅（＝トランジスタＴ２Ａ，Ｔ４Ｄのゲート幅）を０，１ｋ，２ｋ，３ｋ（ｋは所定値）に制御した場合には、夫々トランジスタＴ１Ｂ，Ｔ１Ｎのゲート幅（＝トランジスタＴ２Ｂ，Ｔ２Ｎのゲート幅）を３ｋ，２ｋ，１ｋ，０に制御する。この場合には、トランジスタＴ３Ｄ，Ｔ１Ｎの和のゲート幅（＝トランジスタＴ４Ｄ，Ｔ２Ｎの和のゲート幅）は、常に３ｋとなり、オン抵抗は一定となる。また、線形性改善トランジスタ回路１３Ｄの各トランジスタのゲート幅の変更によって、ディジェネレーション量の調整も可能である。しかも、線形性改善トランジスタ回路１３Ｄの各トランジスタを全てオフにすることにより、ディジェネレーション量を０とすることができ、増幅器の利得を最大とすることができる。
（具体回路）
図１において、電源ライン９には電流源１０，１１が接続されている。電流源１０，１１は定電流を発生する。電流源１０は図３のトランジスタＴ１Ａに相当する正相入力トランジスタＴ１Ａ１，Ｔ１Ａ２，Ｔ１Ａ３とトランジスタＴ１Ｂに相当するトランジスタＴ１Ｂ１，Ｔ１Ｂ２，Ｔ１Ｂ３のドレインに定電流を供給可能である。また、電流源１１は、図３のトランジスタＴ２Ａに相当する逆相入力トランジスタＴ２Ａ１，Ｔ２Ａ２，Ｔ２Ａ３とトランジスタＴ２Ｂに相当するトランジスタＴ２Ｂ１，Ｔ２Ｂ２，Ｔ２Ｂ３のドレインに定電流を供給可能である。
正相入力トランジスタＴ１Ａ１，Ｔ１Ａ２，Ｔ１Ａ３の各ソースは夫々ディジェネレーション抵抗を構成するトランジスタＴ３Ｄ１，Ｔ３Ｄ２，Ｔ３Ｄ３のドレイン・ソース路を介して基準電位点に接続される。また、逆相入力トランジスタＴ２Ａ１，Ｔ２Ａ２，Ｔ２Ａ３の各ソースは夫々ディジェネレーション抵抗を構成するトランジスタＴ４Ｄ１，Ｔ４Ｄ２，Ｔ４Ｄ３のドレイン・ソース路を介して基準電位点に接続される。これらのトランジスタＴ３Ｄ１，Ｔ３Ｄ２，Ｔ３Ｄ３，Ｔ４Ｄ１，Ｔ４Ｄ２，Ｔ４Ｄ３（以下、代表してトランジスタＴＤともいう）によって線形性改善トランジスタ回路２１Ｄが構成される。
正相入力トランジスタＴ１Ｂ１，Ｔ１Ｂ２，Ｔ１Ｂ３の各ソースは夫々ディジェネレーションに寄与しないトランジスタＴ１Ｎ１，Ｔ１Ｎ２，Ｔ１Ｎ３のドレイン・ソース路を介して基準電位点に接続される。また、逆相入力トランジスタＴ２Ｂ１，Ｔ２Ｂ２，Ｔ２Ｂ３の各ソースは夫々ソースディジェネレーションに寄与しないトランジスタＴ２Ｎ１，Ｔ２Ｎ２，Ｔ２Ｎ３のドレイン・ソース路を介して基準電位点に接続される。これらのトランジスタＴ１Ｎ１，Ｔ１Ｎ２，Ｔ１Ｎ３，Ｔ２Ｎ１，Ｔ２Ｎ２，Ｔ２Ｎ３（以下、代表してトランジスタＴＮともいう）によって動作点調整トランジスタ回路２１Ｎが構成される。
本実施の形態においては、トランジスタＴ１Ｎ１，Ｔ２Ｎ１，Ｔ３Ｄ１，Ｔ４Ｄ１の各ゲート幅は相互に同一であり、トランジスタＴ１Ｎ２，Ｔ２Ｎ２，Ｔ３Ｄ２，Ｔ４Ｄ２の各ゲート幅は相互に同一であり、また、トランジスタＴ１Ｎ３，Ｔ２Ｎ３，Ｔ３Ｄ３，Ｔ４Ｄ３の各ゲート幅は相互に同一である。
また、トランジスタＴ１Ａ１，Ｔ２Ａ１，Ｔ１Ｂ１，Ｔ２Ｂ１のゲート幅は相互に同一であり、トランジスタＴ１Ａ２，Ｔ２Ａ２，Ｔ１Ｂ２，Ｔ２Ｂ２のゲート幅は相互に同一であり、トランジスタＴ１Ａ３，Ｔ２Ａ３，Ｔ１Ｂ３，Ｔ２Ｂ３のゲート幅は相互に同一である。
差動対を構成するトランジスタＴ１Ｂ１，Ｔ２Ｂ１のソース同士は配線Ｌ１によって接続されている。また、トランジスタＴ１Ｂ２，Ｔ２Ｂ２のソース同士は配線Ｌ２によって接続され、トランジスタＴ１Ｂ３，Ｔ２Ｂ３のソース同士は配線Ｌ３によって接続されている。
正相入力トランジスタＴ１Ａ１〜Ｔ１Ａ３，Ｔ１Ｂ１〜Ｔ１Ｂ３のゲートには、コンデンサＣ１を介して正相入力信号ＩＮが入力される。また、逆相入力トランジスタＴ２Ａ１〜Ｔ２Ａ３，Ｔ２Ｂ１〜Ｔ２Ｂ３のゲートには、コンデンサＣ２を介して逆相入力信号／（図中はバーで示す）ＩＮが入力される。
本実施の形態においては、線形性改善トランジスタ回路２１Ｄ及び動作点調整トランジスタ回路２１Ｎを制御するための制御回路３０が設けられている。制御回路３０は制御信号ａ１〜ａ３及び制御信号ａ１〜ａ３の各反転制御信号／（図中はバーで示す）ａ１〜／（図中はバーで示す）ａ３を発生する。
動作点調整トランジスタ回路２１Ｎ中のトランジスタＴ１Ｎ１，Ｔ２Ｎ１のゲートには制御信号ａ１が供給され、線形性改善トランジスタ回路２１Ｄ中のトランジスタＴ３Ｄ１，Ｔ４Ｄ１のゲートには反転制御信号／ａ１が供給される。トランジスタＴ１Ｎ２，Ｔ２Ｎ２のゲートには制御信号ａ２が、トランジスタＴ３Ｄ２，Ｔ４Ｄ２のゲートには反転制御信号／ａ２が供給される。トランジスタＴ１Ｎ３，Ｔ２Ｎ３のゲートには制御信号ａ３が、トランジスタＴ３Ｄ３，Ｔ４Ｄ３のゲートには反転制御信号／ａ３が供給される。
制御信号ａ１〜ａ３はハイレベル（以下、Ｈレベルという）又はローレベル（以下、Ｌレベルという）の信号である。従って、トランジスタＴ１Ｎ１，Ｔ２Ｎ１がオンの場合にはトランジスタＴ３Ｄ１，Ｔ４Ｄ１はオフであり、トランジスタＴ１Ｎ１，Ｔ２Ｎ１がオフの場合にはトランジスタＴ３Ｄ１，Ｔ４Ｄ１はオンである。また、トランジスタＴ１Ｎ２，Ｔ２Ｎ２とトランジスタＴ３Ｄ２，Ｔ４Ｄ２とは、一方がオンで他方がオフとなる。同様に、トランジスタＴ１Ｎ３，Ｔ２Ｎ３とトランジスタＴ３Ｄ３，Ｔ４Ｄ３とは一方がオンで他方がオフとなる。
次に、このように構成された実施の形態の動作について図４乃至図８を参照して説明する。図４は制御信号ａ１〜ａ３とディジェネレーション量との関係を示す図表であり、図５は線形性改善トランジスタ回路２１Ｄの各トランジスタのゲート幅の和（Ｔｒサイズ））と動作点調整トランジスタ回路２１Ｎの各トランジスタのゲート幅の和（Ｔｒサイズ）との関係を示す図表である。また、図６Ａ〜図６Ｃは線形性改善トランジスタ回路２１Ｄの各トランジスタと動作点調整トランジスタ回路２１Ｎの各トランジスタのオン，オフの状態をハッチングの有無により示す説明図である。
図４及び図５は、トランジスタＴ１Ｎ１，Ｔ２Ｎ１，Ｔ３Ｄ１，Ｔ４Ｄ１の各トランジスタ（以下、これらを区別しない場合にはトランジスタＴａ１という）のゲート幅と、トランジスタＴ１Ｎ２，Ｔ２Ｎ２，Ｔ３Ｄ２，Ｔ４Ｄ２の各トランジスタ（以下、これらを区別しない場合にはトランジスタＴａ２という）のゲート幅と、トランジスタＴ１Ｎ３，Ｔ２Ｎ３，Ｔ３Ｄ３，Ｔ４Ｄ３の各トランジスタ（以下、これらを区別しない場合にはトランジスタＴａ３という）のゲート幅の比は、例えば、１：２：４に設定された例を示している。例えば、トランジスタＴａ１，Ｔａ２，Ｔａ３のゲート幅がそれぞれ、１Ｋ，２Ｋ，４Ｋ（Ｋは所定値）であるものとする。
配線Ｌ１，Ｌ２，Ｌ３は、それぞれトランジスタＴ１Ｂ１，Ｔ２Ｂ１のソース相互間、トランジスタＴ１Ｂ２，Ｔ２Ｂ２のソース相互間、又は、トランジスタＴ１Ｂ３，Ｔ２Ｂ３のソース相互間を接続しており、差動入力を考慮した場合、これらの配線Ｌ１〜Ｌ３によるディジェネレーション量は０である。
いま、制御回路３０が図４の最上段に示すようにＨレベル（論理値１）の制御信号ａ１〜ａ３を発生するものとする。この場合には、動作点調整トランジスタ回路２１Ｎの全てのトランジスタＴＮがオンとなる一方、線形性改善トランジスタ回路２１Ｄの全てのトランジスタＴＤはオフである。従って、線形性改善トランジスタ回路２１Ｄの各トランジスタＴＤによるディジェネレーション量は０である。動作点調整トランジスタ回路２１Ｎの各トランジスタＴＮはディジェネレーションに寄与しておらず、増幅器全体のディジェネレーション量は０となる。従って、この場合には、図１の増幅器は最大の利得が得られる。
また、線形性改善トランジスタ回路２１Ｄの全てのトランジスタはオフであるので、これらのトランジスタのゲート幅の和は０と考えてよい。一方、この場合には、動作点調整トランジスタ回路２１Ｎの全てのトランジスタがオンであり、図５の最上段に示すように、これらのトランジスタのゲート幅の和は７Ｋとなる。なお、トランジスタのゲート幅の和は、差動対の一方の各トランジスタについての和を示している。
次に、制御回路３０が図４の２段目に示すようにＬレベル（論理値０）の制御信号ａ１と、Ｈレベル（論理値１）の制御信号ａ２，ａ３を発生するものとする。図６Ａはこの状態を示している。この場合には、図６Ａのハッチングに示すように、線形性改善トランジスタ回路２１ＤのトランジスタＴ３Ｄ１，Ｔ４Ｄ１がオンである。また、トランジスタＴ３Ｄ２，Ｔ４Ｄ２，Ｔ３Ｄ３，Ｔ４Ｄ３はオフである。従って、この場合には、線形性改善トランジスタ回路２１Ｄのゲート幅の和は１Ｋである。一方、動作点調整トランジスタ回路２１ＮのトランジスタＴ１Ｎ１，Ｔ２Ｎ１はオフで、トランジスタＴ１Ｎ２，Ｔ２Ｎ２，Ｔ１Ｎ３，Ｔ２Ｎ３がオンである（図６Ａ参照）。従って、この場合には、動作点調整トランジスタ回路２１Ｎのゲート幅の和は６Ｋである（図５の２段目）。
次に、制御回路３０が図４の３段目に示すようにＨレベル（論理値１）の制御信号ａ１，ａ３と、Ｌレベル（論理値０）の制御信号ａ２を発生するものとする。図６Ｂはこの状態を示している。この場合には、線形性改善トランジスタ回路２１ＤのトランジスタＴ３Ｄ１，Ｔ４Ｄ１，Ｔ３Ｄ３，Ｔ４Ｄ３がオフで、トランジスタＴ３Ｄ２，Ｔ４Ｄ２がオンである。従って、この場合には、線形性改善トランジスタ回路２１Ｄのゲート幅の和は２Ｋである。一方、動作点調整トランジスタ回路２１ＮのトランジスタＴ１Ｎ２，Ｔ２Ｎ２がオフで、トランジスタＴ１Ｎ１，Ｔ２Ｎ１，Ｔ１Ｎ３，Ｔ２Ｎ３がオンである。従って、この場合には、動作点調整トランジスタ回路２１Ｎのゲート幅の和は５Ｋである（図５の３段目）。
次に、制御回路３０が図４の４段目に示すようにＬレベル（論理値０）の制御信号ａ１，ａ２と、Ｈレベル（論理値１）の制御信号ａ３を発生するものとする。図６Ｃはこの状態を示している。この場合には、線形性改善トランジスタ回路２１ＤのトランジスタＴ３Ｄ１，Ｔ４Ｄ１，Ｔ３Ｄ２，Ｔ４Ｄ２がオンで、トランジスタＴ３Ｄ３，Ｔ４Ｄ３がオフである。従って、この場合には、線形性改善トランジスタ回路２１Ｄのゲート幅の和は３Ｋである。一方、動作点調整トランジスタ回路２１ＮのトランジスタＴ１Ｎ１，Ｔ２Ｎ１，Ｔ１Ｎ２，Ｔ２Ｎ２がオフで、トランジスタＴ１Ｎ３，Ｔ２Ｎ３がオンである。従って、この場合には、動作点調整トランジスタ回路２１Ｎのゲート幅の和は４Ｋである（図５の４段目）。
このように制御信号ａ１〜ａ３を変更しても、常に、線形性改善トランジスタ回路２１Ｄの各トランジスタＴＤと動作点調整トランジスタ回路２１Ｎの各トランジスタＴＮとは、図１の図面上縦に並んだトランジスタ同士では一方がオンで他方はオフとなる。従って、オンとなることによって各正相入力トランジスタに接続されるトランジスタのゲート幅の和、各逆相入力トランジスタに接続されるトランジスタのゲート幅の和は、それぞれ常に７Ｋとなり、一定である。従って、図５に示すように、制御信号に拘わらず、動作点は一定のままである。
また、線形性改善トランジスタ回路２１Ｄのゲート幅の和は、制御信号ａ１〜ａ３を変更することによって図５に示すように変化する。これにより、図４に示すように、制御信号ａ１〜ａ３によって、ディジェネレーション量を８段階に変更することができる。しかも、本実施の形態においては、ディジェネレーション量を０にすることも可能である。
なお、トランジスタＴａ１，Ｔａ２，Ｔａ３のゲート幅の比を１：２：４とすることによって、３ビットの制御信号により、ディジェネレーション量を等間隔で８段階に調整可能であるが、ゲート幅の比はこれに限定されるものではない。
図７は横軸に動作点調整トランジスタ回路のゲート幅の和に対応する指標（ＲＥＧ−Ｄｅｇｅｎ）をとり、縦軸に線形性の指標であるＩＩＰ３（入力換算３次インターセプトポイント）をとって、ディジェネレーション量の変化を示すグラフである。また、図８は横軸に動作点調整トランジスタ回路のゲート幅の和に対応する指標（ＲＥＧ−Ｄｅｇｅｎ）をとり、縦軸に増幅器の利得をとって、利得の変化を示すグラフである。
図７に示すように、動作点調整トランジスタ回路２１Ｎのゲート幅の和を小さくして線形性改善トランジスタ回路２１Ｄのゲート幅の和を大きくするほど、線形性が良好になることが分かる。逆に、図８に示すように、動作点調整トランジスタ回路２１Ｎのゲート幅の和を大きくして線形性改善トランジスタ回路２１Ｄのゲート幅の和を小さくするほど、利得が大きくなることが分かる。
このように本実施の形態においては、差動対を構成する入力トランジスタのディジェネレーション抵抗として、複数のトランジスタを切換えることでディジェネレーション量を可変にする線形性改善トランジスタ回路を設ける。そして、入力トランジスタのソース間を接続すると共に、線形性改善トランジスタ回路の各トランジスタと相補的にオンオフして、動作点を一定にするための動作点調整トランジスタ回路を設ける。これにより、動作点を変更することなくディジェネレーション量を変更することができ、ディジェネレーション量の制御時に動作点が変動することを防止することができる。また、線形性改善トランジスタ回路の全トランジスタをオフにすることにより、ディジェネレーション量を０にすることができ、増幅器の利得を最大にすることができる。この場合においても、ゲート幅が大きいトランジスタを用いる必要はなく、装置を小型化することができる。
上記実施の形態においては、ディジェネレーション抵抗として、トランジスタを利用する例を説明したが、抵抗とスイッチ素子による抵抗回路を並列接続し、制御信号によりスイッチ素子をオン，オフ制御することで抵抗値を可変にしたディジェネレーション抵抗を採用してもよい。
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１０，１１…電流源、Ｔ１Ａ１〜Ｔ１Ａ３，Ｔ２Ａ１〜Ｔ２Ａ３，Ｔ１Ｂ１〜Ｔ１Ｂ３，Ｔ２Ｂ１〜Ｔ２Ｂ３，Ｔ３Ｄ１〜Ｔ３Ｄ３，Ｔ４Ｄ１〜Ｔ４ＤＡ３，Ｔ１Ｎ１〜Ｔ１Ｎ３，Ｔ２Ｎ１〜Ｔ２Ｎ３…トランジスタ、Ｃ１，Ｃ２…コンデンサ。

Claims (8)

  1. ドレインが電流源に接続されゲートに入力信号が入力される差動対の複数の入力トランジスタと、
    前記複数の入力トランジスタの各ソースと基準電位点との間に並列接続されたスイッチ機能を有する第１の抵抗回路であって、前記入力トランジスタの差動対に対応する第１の抵抗回路同士が前記入力トランジスタのソースとの接続点において相互に接続された第１の抵抗回路を複数有する動作点調整回路と、
    前記複数の入力トランジスタの各ソースと基準電位点との間に並列接続されたスイッチ機能を有する第２の抵抗回路を複数有する線形性改善回路と、
    前記第１及び第２の抵抗回路のスイッチ機能を制御するための制御信号であって前記複数の前記第１の抵抗回路と複数の前記第２の抵抗回路とを前記入力トランジスタの各ソースに接続するか否かを制御する制御信号を発生することで、動作点を制御しながら線形性改善効果を変更する制御回路と
    を具備する増幅器。
  2. 前記第１の抵抗回路は、ドレインが前記入力トランジスタのソースに接続され、ソースが基準電位点に接続され、ゲートに前記制御信号が供給される第１のトランジスタによって構成され、
    前記第２の抵抗回路は、ドレインが前記入力トランジスタのソースに接続され、ソースが基準電位点に接続され、ゲートに前記制御信号が供給される第２のトランジスタによって構成される
    請求項１に記載の増幅器。
  3. 前記制御回路は、前記制御信号によって前記入力トランジスタのソースに接続されることになった前記第１の抵抗回路の抵抗値の和と前記制御信号によって前記入力トランジスタのソースに接続されることになった前記第２の抵抗回路の抵抗値の和とを一定にするための制御信号を発生する
    請求項１に記載の増幅器。
  4. 前記制御回路は、前記制御信号によって前記入力トランジスタのソースに接続されることになった前記第１のトランジスタのゲート幅の和と前記制御信号によって前記入力トランジスタのソースに接続されることになった前記第２のトランジスタのゲート幅の和とを一定にするための制御信号を発生する
    請求項２に記載の増幅器。
  5. 複数の前記第１の抵抗回路と複数の前記第２の抵抗回路は、相互に抵抗値が同一の抵抗回路を備え、
    前記制御回路は、前記相互に抵抗値が同一の抵抗回路同士を相補的に前記入力トランジスタのソースに接続させるための制御信号を発生する
    請求項１又は３に記載の増幅器。
  6. 複数の前記第１のトランジスタと複数の前記第２のトランジスタは、相互にゲート幅が同一のトランジスタを備え、
    前記制御回路は、前記相互にゲート幅が同一のトランジスタ同士を相補的にオンにする制御信号を発生する
    請求項２又は４に記載の増幅器。
  7. 複数の前記第１の抵抗回路及び複数の前記第２の抵抗回路の各抵抗回路の抵抗値は、所定の比率に設定される
    請求項１，３，５のいずれか１つに記載の増幅器。
  8. 複数の前記第１のトランジスタ及び複数の前記第２のトランジスタの各ゲート幅は、所定の比率に設定される
    請求項２，４，６のいずれか１つに記載の増幅器。
JP2017057305A 2017-03-23 2017-03-23 増幅器 Active JP6682470B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017057305A JP6682470B2 (ja) 2017-03-23 2017-03-23 増幅器
US15/700,521 US10084419B1 (en) 2017-03-23 2017-09-11 Amplifier
US16/106,963 US10340865B2 (en) 2017-03-23 2018-08-21 Amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017057305A JP6682470B2 (ja) 2017-03-23 2017-03-23 増幅器

Publications (2)

Publication Number Publication Date
JP2018160811A true JP2018160811A (ja) 2018-10-11
JP6682470B2 JP6682470B2 (ja) 2020-04-15

Family

ID=63557152

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017057305A Active JP6682470B2 (ja) 2017-03-23 2017-03-23 増幅器

Country Status (2)

Country Link
US (2) US10084419B1 (ja)
JP (1) JP6682470B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021164055A (ja) * 2020-03-31 2021-10-11 ザインエレクトロニクス株式会社 全差動アンプ

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886882B2 (en) * 2019-02-01 2021-01-05 M31 Technology Corporation Load circuit of amplifier and driver circuit for supporting multiple interface standards

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677646A (en) 1995-12-27 1997-10-14 Maxim Integrated Products, Inc. Differential pair amplifier with improved linearity in low-voltage applications
US6670848B2 (en) * 2001-08-15 2003-12-30 Broadcom Corporation Method and system for implementing autonomous automatic gain control in a low noise broadband distribution amplifier
JP3880345B2 (ja) * 2001-08-27 2007-02-14 キヤノン株式会社 差動増幅回路及びそれを用いた固体撮像装置並びに撮像システム
US6838939B2 (en) * 2003-04-29 2005-01-04 Intel Corporation Amplifier apparatus, method, and system
US7944298B2 (en) 2007-12-18 2011-05-17 Qualcomm, Incorporated Low noise and low input capacitance differential MDS LNA
JP5176692B2 (ja) 2008-05-28 2013-04-03 日本電気株式会社 歪補償回路及び歪補償方法
JP2012100224A (ja) 2010-11-05 2012-05-24 Asahi Kasei Electronics Co Ltd 広帯域増幅器
TWI477067B (zh) * 2010-12-24 2015-03-11 Hanergy Technologies Inc 差動放大器及其控制方法
US9306509B2 (en) 2012-07-27 2016-04-05 Xilinx, Inc. Receiver having a wide common mode input range
TWI528709B (zh) * 2013-06-07 2016-04-01 國立中正大學 Transient Operational Amplifier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021164055A (ja) * 2020-03-31 2021-10-11 ザインエレクトロニクス株式会社 全差動アンプ
JP7468889B2 (ja) 2020-03-31 2024-04-16 ザインエレクトロニクス株式会社 全差動アンプ

Also Published As

Publication number Publication date
US10084419B1 (en) 2018-09-25
US20180358940A1 (en) 2018-12-13
US10340865B2 (en) 2019-07-02
US20180278220A1 (en) 2018-09-27
JP6682470B2 (ja) 2020-04-15

Similar Documents

Publication Publication Date Title
JP2008219527A (ja) アナログスイッチ
JP4991785B2 (ja) 半導体集積回路装置
JP2008205560A (ja) 可変利得増幅回路、フィルタ回路、及び半導体装置
JP2008167427A (ja) Ｄ／ａ変換器
JP2004297762A (ja) 同相帰還回路および差動演算増幅回路
US8736370B2 (en) Variable gain amplifier circuit
US7764086B2 (en) Buffer circuit
US7443240B2 (en) AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit
JP6682470B2 (ja) 増幅器
JP4045959B2 (ja) 利得可変電圧・電流変換回路とこれを用いたフィルタ回路
US20110133837A1 (en) Variable gain amplifier
JP2009033230A (ja) 増幅器及びそれを備えた液晶駆動回路
JP6132881B2 (ja) 電圧可変利得増幅回路及び差動入力電圧の増幅方法
JP4907395B2 (ja) 可変利得増幅回路
JPWO2008026528A1 (ja) トランスコンダクタンスアンプ
US6784651B2 (en) Current source assembly controllable in response to a control voltage
JP2016181884A (ja) 電子回路
JP2013048335A (ja) 電圧可変利得増幅回路
JP2007011972A (ja) 直流電源電圧安定化回路
US9847758B2 (en) Low noise amplifier
JP5374650B2 (ja) 出力バッファ回路
JP2008193191A (ja) 増幅回路、ａｇｃ回路、およびｒｆ受信装置
JP4537145B2 (ja) インタフェイス回路及びその構成方法
JP5126221B2 (ja) 増幅回路
JP2010056606A (ja) トランスコンダクタンスアンプ

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170922

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20170925

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191007

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20191007

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200325

R150 Certificate of patent or registration of utility model

Ref document number: 6682470

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150