JP2018160855A

JP2018160855A - 半導体装置

Info

Publication number: JP2018160855A
Application number: JP2017058094A
Authority: JP
Inventors: 弘憲長沢; Hironori Nagasawa
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2017-03-23
Filing date: 2017-03-23
Publication date: 2018-10-11
Also published as: US20180278239A1; US10084432B1

Abstract

【課題】同時に駆動されるＭＯＳトランジスタ間のオン抵抗差を抑えつつ、クロストークも抑えることができる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、入力端子に接続された第１ドレインと、出力端子に接続された第１ソースと、第１ゲート絶縁膜と、第１ゲートを有するＮチャネル型の第１ＭＯＳトランジスタと、入力端子に第１ドレインと並列に接続された第２ドレインと、出力端子に第１ソースと並列に接続された第２ソースと、第１ゲート絶縁膜の面積よりも大きな面積を有する第２ゲート絶縁膜と、第２ゲートを有するＰチャネル型の第２ＭＯＳトランジスタと、制御端子に第１ゲートと並列に接続されたインバータと、インバータと第２ゲートとの間に設けられた遅延回路と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

Ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）およびＰチャネル型のＭＯＳトランジスタを、入力端子と出力端子との間に並列に接続し、これらのＭＯＳトランジスタを同時にオンおよびオフさせるスイッチング回路が知られている。このようなスイッチング回路では、ゲートからドレインおよびソースに信号が漏えいする、いわゆるクロストークが発生し得る。このとき、各ＭＯＳトランジスタのクロストークのタイミングが近づくにつれて、クロストークは互いに打ち消す方向に作用する。

しかし、上記スイッチ回路では、両ＭＯＳトランジスタのオン抵抗差を抑えるために、Ｐチャネル型のＭＯＳトランジスタのゲート絶縁膜の面積は、Ｎチャネル型のＭＯＳトランジスタのゲート絶縁膜の面積よりも大きく設計される。そのため、クロストークを抑制することが困難である。

特開２００１−７６９５号公報

本発明の実施形態は、同時に駆動されるＭＯＳトランジスタ間のオン抵抗差を抑えつつ、クロストークも抑えることができる半導体装置を提供することである。

本実施形態によれば、半導体装置は、入力端子に接続された第１ドレインと、出力端子に接続された第１ソースと、第１ゲート絶縁膜と、第１ゲート絶縁膜を介して第１ドレインおよび第１ソースと絶縁された第１ゲートと、を有するＮチャネル型の第１ＭＯＳトランジスタと、入力端子に第１ドレインと並列に接続された第２ドレインと、出力端子に第１ソースと並列に接続された第２ソースと、第１ゲート絶縁膜の面積よりも大きな面積を有する第２ゲート絶縁膜と、第２ゲート絶縁膜を介して第２ドレインおよび第２ソースと絶縁された第２ゲートと、を有するＰチャネル型の第２ＭＯＳトランジスタと、制御端子に第１ゲートと並列に接続されたインバータと、インバータと第２ゲートとの間に設けられた遅延回路と、を備える。

第１実施形態に係る半導体装置の構成を示す回路図である。（ａ）はＭＯＳトランジスタＱ１の断面構造を示し、（ｂ）はＭＯＳトランジスタＱ２の断面構造を示す。遅延回路の構成を示す回路図である。ＭＯＳトランジスタＱ１およびＭＯＳトランジスタＱ２をモデル化したハイパスフィルタである。（ａ）はＭＯＳトランジスタＱ１の電圧波形を示し、（ｂ）はＭＯＳトランジスタＱ２の電圧波形を示す。遅延回路の他の構成を示す回路図である。第２実施形態に係る半導体装置の構成を示す回路図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の構成を示す回路図である。図１に示す半導体装置１は、Ｎチャネル型のＭＯＳトランジスタＱ１（第１ＭＯＳトランジスタ）と、Ｐチャネル型のＭＯＳトランジスタＱ２（第２ＭＯＳトランジスタ）と、インバータＩＮＶ１〜ＩＮＶ３と、遅延回路１０と、を備える。

図２（ａ）は、ＭＯＳトランジスタＱ１の断面構造を示す。ＭＯＳトランジスタＱ１は、ドレインＤ１（第１ドレイン）と、ソースＳ１（第１ソース）と、ゲート絶縁膜Ｚ１（第１ゲート絶縁膜）と、ゲートＧ１（第１ゲート）と、を有する。ドレインＤ１およびソースＳ１の導電型はＮ型であり、これらは、例えばＰ型のシリコン基板１００に設けられている。また、ドレインＤ１は入力端子Ｔ１に接続され、ソースＳ１は出力端子Ｔ２に接続されている（図１参照）。ゲート絶縁膜Ｚ１は、例えばシリコン酸化膜（ＳｉＯ_２）である。ゲートＧ１は、ゲート絶縁膜Ｚ１を介してドレインＤ１およびソースＳ１と絶縁されている。スイッチング素子Ｑ１は、ドレインＤ１とソースＳ１との間で双方向に電流を流すことができる双方向スイッチである。

図２（ｂ）は、ＭＯＳトランジスタＱ２の断面構造を示す。ＭＯＳトランジスタＱ２は、ドレインＤ２（第２ドレイン）と、ソースＳ２（第２ソース）と、ゲート絶縁膜Ｚ２（第２ゲート絶縁膜）と、ゲートＧ２（第２ゲート）と、を有する。ドレインＤ２およびソースＳ２の導電型はＰ型であり、これらは、例えばＮ型のシリコン基板１０１に設けられている。また、ドレインＤ２は入力端子Ｔ１にドレインＤ１と並列に接続されている。一方、ソースＳ２は、出力端子Ｔ２にソースＳ１と並列に接続されている（図１参照）。スイッチング素子Ｑ２も、ドレインＤ２とソースＳ２との間で双方向に電流を流すことができる双方向スイッチである。

ゲート絶縁膜Ｚ２は、ゲート絶縁膜Ｚ１と同様にシリコン酸化膜である。また、ゲート絶縁膜Ｚ２の面積は、ゲート絶縁膜Ｚ１の面積よりも大きい。ここでいう面積は、換言すると、電圧がゲートＧ１およびゲートＧ２の各々に印加された時にゲート絶縁膜Ｚ１およびゲート絶縁膜Ｚ２の直下に形成されるチャネル面積である。ゲートＧ２は、ゲート絶縁膜Ｚ２を介してドレインＤ２およびソースＳ２と絶縁されている。

図１に戻って、インバータＩＮＶ１の入力は、インバータＩＮＶ２およびＩＮＶ３を介して制御端子３に接続されている。インバータＩＮＶ１の出力は、遅延回路１０を介してゲートＧ２に接続されている。インバータＩＮＶ２およびインバータＩＮＶ３は、制御端子Ｔ３に直列に接続されている。制御端子Ｔ３には、ＭＯＳトランジスタＱ１およびＭＯＳトランジスタＱ２を同時にオンおよびオフさせるための制御信号が入力される。

インバータＩＮＶ２は、制御信号を反転する。インバータＩＮＶ３は、インバータＩＮＶ２の出力信号を反転する。これにより、制御信号が整形される。なお、制御信号の整形が不要な場合、半導体装置１は、インバータＩＮＶ２およびインバータＩＮＶ３を備えていなくてもよい。整形された制御信号は、インバータＩＮＶ１で反転され、遅延回路１０を経由してゲートＧ２に入力される。また、整形された制御信号は、ゲートＧ１にも直接入力される。

図３は、遅延回路１０の構成を示す回路図である。図３に示す遅延回路１０は、抵抗素子Ｒ１およびコンデンサＣ１を有する。抵抗素子Ｒ１は、インバータＩＮＶ１とゲートＧ２との間に設けられている。コンデンサＣ１の一端は、抵抗素子Ｒ１に対してゲートＧ２側に接続され、他端は接地されている。

以下、本実施形態に係る半導体装置１の動作について説明する。ここでは、クロストークを考慮するため、ＭＯＳトランジスタＱ１およびＭＯＳトランジスタＱ２の各々について、ゲートからゲート絶縁膜を介してドレインまたはソースに至る電流経路の等価回路を図４に示すハイパスフィルタとしてモデル化する。

図４に示すハイパスフィルタには、下記の数式（１）で示される信号が入力される。この信号は、図１に示す制御端子Ｔ３に入力される制御信号に相当する。数式（１）において、電位差Ｅは、上記制御信号のハイレベルとローレベルの電位差である。時定数αは、制御信号の時定数である。

ＭＯＳトランジスタＱ１をモデル化したバイパスフィルタに上記制御信号が入力されると、当該バイパスフィルタの出力電圧Ｖｏは、例えば図５（ａ）に示すように電圧波形となる。一方、ＭＯＳトランジスタＱ２をモデル化したバイパスフィルタに上記制御信号が入力されると、当該バイパスフィルタの出力電圧Ｖｏは、例えば図５（ｂ）に示すような電圧波形となる。

上記出力電圧Ｖｏは、下記の数式（２）で示される。この出力電圧Ｖｏは、換言するとクロストーク電圧である。

上記数式（２）を時間ｔで微分すると、下記の数式（３）になる。数式（３）において、容量値Ｃは、図４に示すコンデンサＣ２の容量値である。この容量値Ｃは、ＭＯＳトランジスタＱ１のゲート絶縁膜Ｚ１の容量値Ｃｎ、またはＭＯＳトランジスタＱ２のゲート絶縁膜Ｚ２の容量値Ｃｐに相当する。抵抗値Ｒは、図４に示す抵抗素子Ｒ２の抵抗値である。

数式（３）において、ｄＶｏ/ｄｔ＝０となる時間ｔｐｅａｋに、クロストーク電圧はピーク値Ｖｐｅａｋとなる。時間ｔｐｅａｋは、下記の数式（４）で示される。

クロストーク電圧のピーク値vpeakは、数式（４）を数式（２）に代入すると、下記の数式（５）で示すことができる。

数式（５）において、時定数αがＭＯＳトランジスタＱ１のゲートＧ１に入力される制御信号の時定数である場合、ＭＯＳトランジスタＱ２のゲートＧ２に入力される制御信号の時定数βは、定数ｋ（ｋ＞１）と時定数αとの乗算値になるように設定される。時定数βは、遅延回路１０の時定数に相当する。また、定数ｋ＝Ｃｐ／Ｃｎである。すなわち、定数ｋは、ゲート絶縁膜Ｚ１に対するゲート絶縁膜Ｚ２の容量比である。この定数ｋは、ゲート絶縁膜Ｚ１に対するゲート絶縁膜Ｚ２とのサイズ比に換算できる。

数式（５）によれば、β＝ｋαとなるように時定数βが設定されているので、クロストーク電圧のピーク値Ｖｐｅａｋは、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間で一致する。これは、クロストークが、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間で互いに打消し合うことを意味する。

以上説明した本実施形態では、第２ＭＯＳトランジスタＱ２のゲートＧ２とインバータＩＮＶ１との間に遅延回路１０が設けられている。遅延回路１０の時定数によって、第２ＭＯＳトランジスタＱ２のクロストークがピーク値となるタイミングを、第１ＭＯＳトランジスタＱ１のクロストークがピーク値となるタイミングに近づけることができる。

したがって、オン抵抗差を抑えるためにＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間でゲート絶縁膜の面積が異なっていても、クロストークを抑えることができる。特に、本実施形態では、遅延回路１０の時定数が、制御端子Ｔ３に入力される制御信号の時定数と、ゲート絶縁膜Ｚ１に対するゲート絶縁膜Ｚ２の面積比との乗算値に設定されている。この場合、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間でクロストークのピーク値が、計算上、一致するので、クロストークをより確実に回避することができる。

なお、本実施形態では、遅延回路１０は、図３に示すように、抵抗素子Ｒ１およびコンデンサＣ１を有する。しかし、例えば、図６に示す遅延回路１０ａが遅延回路１０の代わりに設けられていてもよい。遅延回路１０ａでは、偶数個のインバータＩＮＶ４が互いに直列に接続されている。遅延回路１０ａの時定数γは、遅延回路１０の時定数βと同じ値、すなわちγ＝ｋαとなるように設定されることが望ましい。この場合、クロストーク電圧のピーク値Ｖｐｅａｋが、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間で一致するので、クロストークをより確実に回避することができる。

(第２実施形態)
図７は、第２実施形態に係る半導体装置の構成を示す回路図である。図６では、上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

本実施形態に係る半導体装置２は、遅延回路１１（第１遅延回路）および遅延回路１２（第２遅延回路）を備える点で、第１実施形態に係る半導体装置１と異なる。遅延回路１１および遅延回路１２の回路構成は、図３に示す遅延回路１０、または図６に示す遅延回路１０ａと同様である。遅延回路１１および遅延回路１２の回路構成は、同じであることが望ましいが、異なっていてもよい。例えば、遅延回路１１が図３に示すような抵抗素子Ｒ１およびコンデンサＣ１から成るＲＣ回路である場合には、遅延回路１２の回路構成もＲＣ回路であることが望ましい。ただし、遅延回路１１の時定数は遅延回路１２の時定数と異なっているので、抵抗値および容量値といった個々の電気的特性は、遅延回路１１と遅延回路１２との間で異なっている。

遅延回路１１は、ＭＯＳトランジスタＱ１のゲートＧ１と制御端子Ｔ３との間に設けられている。一方、遅延回路１２は、ＭＯＳトランジスタＱ２のゲートＧ２とインバータＩＮＶ１との間に設けられている。

遅延回路１２の時定数βは、遅延回路１１の時定数αよりも大きい。特に、時定数比β／αが、ゲート絶縁膜Ｚ１に対するゲート絶縁膜Ｚ２の容量比Ｃｐ／Ｃｎ、換言すると面積比と等しい場合、上記の数式（５）によれば、クロストーク電圧のピーク値Ｖｐｅａｋは、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間で一致する。

したがって、本実施形態においても、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間におけるオン抵抗差を抑えつつ、クロストークをより確実に回避することができる。

また、本実施形態では、ＭＯＳトランジスタＱ２側に遅延回路１２が設けられているだけでなく、ＭＯＳトランジスタＱ１側にも遅延回路１１が設けられている。そのため、遅延回路１１および遅延回路１２を構成する抵抗素子Ｒ１の抵抗値や、コンデンサＣ１の容量値の調整によって、ＭＯＳトランジスタＱ１のクロストークのピーク値と、ＭＯＳトランジスタＱ２のクロストークのピーク値とを容易に合わせることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１，２半導体装置、１０，１０ａ遅延回路、１１第１遅延回路、１２第２遅延回路、Ｄ１第１ドレイン、Ｓ１第１ソース、Ｇ１第１ゲート、Ｚ１第１ゲート絶縁膜、Ｑ１第１ＭＯＳトランジスタ、Ｄ２第２ドレイン、Ｓ２第２ソース、Ｇ２第２ゲート、Ｚ２第２ゲート絶縁膜、Ｑ２第２ＭＯＳトランジスタ、ＩＮＶ１インバータ、Ｔ１入力端子、Ｔ２出力端子、Ｔ３制御端子

Claims

入力端子に接続された第１ドレインと、出力端子に接続された第１ソースと、第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して第１ドレインおよび前記第１ソースと絶縁された第１ゲートと、を有するＮチャネル型の第１ＭＯＳトランジスタと、
前記入力端子に前記第１ドレインと並列に接続された第２ドレインと、前記出力端子に前記第１ソースと並列に接続された第２ソースと、前記第１ゲート絶縁膜の面積よりも大きな面積を有する第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記第２ドレインおよび前記第２ソースと絶縁された第２ゲートと、を有するＰチャネル型の第２ＭＯＳトランジスタと、
入力が制御端子に接続され、出力が前記第２ゲートに接続されたインバータと、
前記インバータと前記第２ゲートとの間に設けられた遅延回路と、
を備える半導体装置。
前記遅延回路は、
前記インバータと前記第２ゲートとの間に設けられた抵抗素子と、
一端が前記抵抗素子に対して前記第２ゲート側に接続され、他端が接地されたコンデンサと、を有する、請求項１に記載の半導体装置。
前記遅延回路は、互いに直列に接続された偶数個のインバータを有する、請求項１に記載の半導体装置。
前記遅延回路の時定数が、前記制御端子に入力される制御信号の時定数に、前記第１ゲート絶縁膜に対する前記第２ゲート絶縁膜の面積比を乗算した値である、請求項１から３のいずれかに記載の半導体装置。
入力端子に接続された第１ドレインと、出力端子に接続された第１ソースと、第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して第１ドレインおよび前記第１ソースと絶縁された第１ゲートと、を有するＮチャネル型の第１ＭＯＳトランジスタと、
前記入力端子に前記第１ドレインと並列に接続された第２ドレインと、前記出力端子に前記第１ソースと並列に接続された第２ソースと、前記第１ゲート絶縁膜の面積よりも大きな面積を有する第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記第２ドレインおよび前記第２ソースと絶縁された第２ゲートと、を有するＰチャネル型の第２ＭＯＳトランジスタと、
入力が制御端子に接続され、出力が前記第２ゲートに接続されたインバータと、
前記制御端子と前記第１ゲートとの間に設けられた第１遅延回路と、
前記インバータと前記第２ゲートとの間に設けられ、前記第１遅延回路の時定数よりも大きい時定数に設定された第２遅延回路と、
を備える半導体装置。
前記第１遅延回路と前記第２遅延回路の少なくとも一方は、
前記制御端子と前記第１ゲートとの間、または前記インバータと前記第２ゲートとの間に設けられた抵抗素子と、
一端が前記抵抗素子に対して前記第１ゲート側または前記第２ゲート側に接続され、他端が接地されたコンデンサと、を有する、請求項５に記載の半導体装置。
前記第１遅延回路と前記第２遅延回路の少なくとも一方は、互いに直列に接続された偶数個のインバータを有する、請求項５に記載の半導体装置。
前記第１遅延回路に対する前記第２遅延回路の時定数比が、前記第１ゲート絶縁膜に対する前記第２ゲート絶縁膜の面積比と等しい、請求項５から７のいずれかに記載の半導体装置。