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JP2018160494A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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JP2018160494A JP2017055428A JP2017055428A JP2018160494A JP 2018160494 A JP2018160494 A JP 2018160494A JP 2017055428 A JP2017055428 A JP 2017055428A JP 2017055428 A JP2017055428 A JP 2017055428A JP 2018160494 A JP2018160494 A JP 2018160494A
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西田　真
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西田　　真
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Abstract

【課題】製造方法の過程において生じる異物が半導体素子を形成する領域に付着することによる不良の発生を抑制する。【解決手段】一実施形態に係る半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を形成する工程と、表面に、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域とにより挟み込まれる半導体基板の部分とゲート絶縁膜を介在して対向するゲート電極とを有する少なくとも１つの半導体素子を形成する工程と、表面の上に第１膜を形成する工程と、半導体基板を酸性溶液で洗浄する工程とを備える。第１膜は、酸性溶液中において半導体基板を構成する材料とは逆の電位に帯電する材料により構成される。第１膜を形成する工程は、ゲート絶縁膜を形成する工程よりも前に行われる。第１膜は、ソース領域が形成される部分、ドレイン領域が形成される部分及びゲート電極が形成される部分と平面視において重ならない非アクティブ領域内に位置するように形成される。【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来から、特開２０００−１５６３８０号公報（特許文献１）に記載の半導体装置の製造方法が知られている。特許文献１に記載の半導体装置の製造方法は、回路パターンに付着しようとする異物を収めるトラップが設けられたトラップパターンを形成する工程と、洗浄液がトラップに流入するように半導体ウエハを洗浄液で洗浄する工程とを備える。
特許文献１に記載の半導体装置の製造方法によると、回路パターンに付着する異物による回路パターンを構成する構造物の間の電気的なショートを抑制できる。
特開２０００−１５６３８０号公報
特許文献１に記載の半導体装置の製造方法においては、トラップパターンに異物を収めようとすると、トラップパターンが厚くなる。そのため、特許文献１に記載の半導体装置の製造方法においては、トラップパターンを形成した後の工程において、トラップパターンの厚さに起因した段差の影響を考慮しなければならない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態に係る半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を形成する工程と、表面に、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域とにより挟み込まれる半導体基板の部分とゲート絶縁膜を介在して対向するゲート電極とを有する少なくとも１つの半導体素子を形成する工程と、表面の上に第１膜を形成する工程と、半導体基板を酸性溶液で洗浄する工程とを備える。第１膜は、酸性溶液中において半導体基板を構成する材料とは逆の電位に帯電する材料により構成される。第１膜を形成する工程は、ゲート絶縁膜を形成する工程よりも前に行われる。第１膜は、ソース領域が形成される部分、ドレイン領域が形成される部分及びゲート電極が形成される部分と平面視において重ならない非アクティブ領域内に位置するように形成される。
一実施形態に係る半導体装置によると、製造方法の過程において生じる異物が半導体素子を形成する領域に付着することによる不良の発生を抑制することができる。
第１実施形態に係る半導体装置の拡大上面図である。 第１実施形態に係る半導体装置の全体上面図である。 第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 素子分離膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。 第１膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。 洗浄工程終了後における第１実施形態に係る半導体装置の断面図である。 ゲート絶縁膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。 ゲート電極形成工程終了後における第１実施形態に係る半導体装置の断面図である。 第１不純物注入工程終了後における第１実施形態に係る半導体装置の断面図である。 サイドウォールスペーサ形成工程終了後における第１実施形態に係る半導体装置の断面図である。 第２不純物注入工程終了後における第１実施形態に係る半導体装置の断面図である。 プリメタル絶縁膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。 コンタクトプラグ形成工程終了後における第１実施形態に係る半導体装置の断面図である。 第１配線層形成工程終了後における第１実施形態に係る半導体装置の断面図である。 層間絶縁膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。 ビアプラグ形成工程終了後における第１実施形態に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の製造方法を示す工程図である。 第１膜形成工程終了後における第２実施形態に係る半導体装置の断面図である。 素子分離膜形成工程終了後における第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の製造方法を示す工程図である。 第２膜形成工程及びサイドウォールスペーサ形成工程終了後における第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の製造方法を示す工程図である。 第１膜形成工程終了後における第４実施形態に係る半導体装置の断面図である。
以下に、実施形態について、図を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成について説明する。
図１〜図３に示すように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、第１膜ＦＬと、素子分離膜ＩＳＬと、サイドウォールスペーサＳＷＳと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、配線層ＷＬ１と、層間絶縁膜ＩＬＤと、ビアプラグＶＰと、配線層ＷＬ２とを有している。
なお、図１においては、半導体基板ＳＵＢ及びゲート電極ＧＥの構成を明らかにするため、これら以外の構成の図示は省略してある。
半導体基板ＳＵＢは、第１面ＦＳ（表面）と、第２面ＳＳ（裏面）とを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢには、例えば単結晶のシリコン（Ｓｉ）が用いられている。半導体基板ＳＵＢは、不純物拡散領域ＤＲを有している。不純物拡散領域ＤＲは、ソース領域ＳＲと、ドレイン領域ＤＲＡとを有している。ソース領域ＳＲ及びドレイン領域ＤＲＡは、第１面ＦＳに接して配置されている。ソース領域ＳＲは、ドレイン領域ＤＲＡと離間して配置されている。半導体基板ＳＵＢは、ソース領域ＳＲ及びドレイン領域ＤＲＡにより挟み込まれている部分を有している。
ソース領域ＳＲ及びドレイン領域ＤＲＡにおける導電型は、第１の導電型である。ソース部分及びドレイン領域ＤＲＡにより挟み込まれている半導体基板ＳＵＢの部分の導電型は、第２の導電型である。第２の導電型は、第１の導電型の反対の導電型である。例えば第１の導電型がｎ型である場合、第２の導電型はｐ型である。
ソース領域ＳＲは、第１部分ＳＲ１と第２部分ＳＲ２とを有している。ドレイン領域ＤＲＡは、第１部分ＤＲＡ１と第２部分ＤＲＡ２とを有している。第１部分ＳＲ１は、後述するサイドウォールスペーサＳＷＳの下方に配置されている。第１部分ＤＲＡ１は、後述するサイドウォールスペーサＳＷＳの下方に配置されている。
第１部分ＳＲ１は、第２部分ＳＲ２よりも不純物濃度が低い。第１部分ＤＲＡ１は、第２部分ＤＲＡ２よりも不純物濃度が低い。すなわち、第１部分ＳＲ１及び第１部分ＤＲＡ１は、ＬＤＤ（Lightly Doped Diffusion）構造を形成している。
ゲート絶縁膜ＧＯは、半導体基板ＳＵＢの第１面ＦＳ上に配置されている。より具体的には、ゲート絶縁膜ＧＯは、ソース領域ＳＲ及びドレイン領域ＤＲＡにより挟み込まれている第１面ＦＳの部分の上に配置されている。ゲート絶縁膜ＧＯには、例えば二酸化珪素（ＳｉＯ２）が用いられる。
ゲート電極ＧＥには、ゲート絶縁膜ＧＯの上に配置されている。これにより、ゲート電極ＧＥは、ソース領域ＳＲ及びドレイン領域ＤＲＡにより挟み込まれている半導体基板ＳＵＢの部分と絶縁されながら対向している。すなわち、ゲート電極ＧＥは、ソース領域ＳＲ及びドレイン領域ＤＲＡにより挟み込まれている半導体基板ＳＵＢの部分とゲート絶縁膜ＧＯを介在して対向している。ゲート電極ＧＥには、例えば不純物がドープされた多結晶のＳｉが用いられる。
半導体素子ＳＥは、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びゲート電極ＧＥにより構成されている。半導体素子ＳＥの数は、好ましくは複数である。
第１実施形態に係る半導体装置は、素子ブロックＣＢＬを有している。素子ブロックＣＢＬの数は、好ましくは複数である。素子ブロックＣＢＬの各々は、平面視において、互いに離間して配置されている。すなわち、素子ブロックＣＢＬの各々は、平面視において半導体素子ＳＥが設けられていない領域（例えば、素子分離膜ＩＳＬが設けられている領域）に取り囲まれており、かつ当該領域の幅が素子ブロックＣＢＬ内において隣り合って配置されている半導体素子ＳＥの間隔よりも広くなっている。素子ブロックＣＢＬの各々は、複数の半導体素子ＳＥにより構成されている。素子ブロックＣＢＬを構成する各々の半導体素子ＳＥは、相互に電気的に接続され、電気回路として機能する。なお、平面視とは、第１面ＦＳに直交する方向から第１面ＦＳをみる場合をいう。
上記のとおり、素子ブロックＣＢＬは、半導体素子ＳＥが形成されていない領域に取り囲まれている。そのため、各々の素子ブロックＣＢＬの間には、半導体素子ＳＥが形成されていない。また、平面視において最も外側に位置する素子ブロックＣＢＬよりも外側には、半導体素子ＳＥが形成されていない。
第１膜ＦＬは、第１面ＦＳの上に配置されている。第１膜ＦＬが第１面ＦＳの上に配置されている場合には、第１膜ＦＬが第１面ＦＳに接している場合と、第１膜ＦＬ第１面ＦＳに接していない場合の双方が含まれている。すなわち、第１膜ＦＬは、後述する素子分離膜ＩＳＬ上に配置されていてもよい。
第１膜ＦＬは、非アクティブ領域ＮＡＲ内に配置されている。非アクティブ領域ＮＡＲは、平面視において、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びゲート電極ＧＥが形成される部分と重ならない領域である。すなわち、非アクティブ領域ＮＡＲは、平面視において、ソース領域ＳＲ及びドレイン領域ＤＲＡが形成される部分の周囲に位置し、かつゲート電極ＧＥが形成される部分の周囲に位置する領域である。第１膜ＦＬが非アクティブ領域ＮＡＲ内に配置されているとは、第１膜ＦＬが、平面視において、非アクティブ領域ＮＡＲの端よりも内側に位置していることをいう。
非アクティブ領域ＮＡＲは、平面視における各々の素子ブロックＣＢＬの内側に存在している。平面視における各々の素子ブロックＣＢＬの内側に存在している非アクティブ領域ＮＡＲを、以下においては、第１領域ＮＡＲ１という。
上記のとおり、半導体素子ＳＥは、各々の素子ブロックＣＢＬの間において形成されていない。そのため、非アクティブ領域ＮＡＲは、平面視において隣り合っている素子ブロックＣＢＬの間にも存在している。以下においては、平面視において隣り合っている素子ブロックＣＢＬの間に存在する非アクティブ領域ＮＡＲを、第２領域ＮＡＲ２という。
上記のとおり、半導体素子ＳＥは、平面視において最も外側に位置する素子ブロックＣＢＬよりも外側において形成されていない。そのため、非アクティブ領域ＮＡＲは、平面視において最も外側に配置される素子ブロックＣＢＬのさらに外側にも存在している。以下においては、平面視において最も外側に位置する素子ブロックＣＢＬよりも外側に存在する非アクティブ領域ＮＡＲを、第３領域ＮＡＲ３という。
第１膜ＦＬは、第１領域ＮＡＲ１内に位置していてもよい。第１膜ＦＬは、第３領域ＮＡＲ３内に位置していてもよい。要するに、第１膜ＦＬは、第１領域ＮＡＲ１、第２領域ＮＡＲ２及び第３領域ＮＡＲ３のうちの少なくとも１つの内側に位置していればよい。
第１膜ＦＬの厚さは、好ましくは、５０ｎｍ以上２００ｎｍ以下である。第１膜ＦＬの平面視における面積の合計は、好ましくは、１０μｍ２以上である。第１膜ＦＬには、例えば窒化珪素（ＳｉＮ）が用いられる。
第１膜ＦＬは、酸性溶液中において半導体基板ＳＵＢを構成する材料とは逆の電位に帯電する材料により構成されている。すなわち、第１膜ＦＬは、酸性溶液中におけるゼータ電位が、半導体基板ＳＵＢを構成する材料とは逆符号となる材料により構成されている。好ましくは、第１膜ＦＬは、ｐＨの値が４以下の酸性溶液中において半導体基板ＳＵＢを構成する材料とは逆の電位に帯電する材料により構成されている。さらに好ましくは、ｐＨの値が３以下の酸性溶液中において半導体基板ＳＵＢを構成する材料とは逆の電位に帯電する材料により構成されている。
例えば、半導体基板ＳＵＢを構成する材料がＳｉであり、第１膜ＦＬを構成する材料がＳｉＮである場合、ｐＨの値が４以下の酸性溶液中において、半導体基板ＳＵＢを構成する材料が負に帯電し、第１膜ＦＬを構成する材料が正に帯電する。なお、ｐＨの値が４以下となる酸性溶液の例は、硫酸過酸化水素水（ＳＰＭ）である。
素子分離膜ＩＳＬは、第１面ＦＳに配置されている。素子分離膜ＩＳＬは、不純物拡散領域ＤＲが形成される第１面ＦＳの部分（ソース領域ＳＲ及びドレイン領域ＤＲＡが形成される第１面ＦＳの部分）を取り囲んでいる。素子分離膜ＩＳＬは、絶縁体により構成されている。素子分離膜ＩＳＬは、半導体素子ＳＥを絶縁分離している。素子分離膜ＩＳＬは、ＬＯＣＯＳ（Local Oxidation Of Silicon）であってもよい。素子分離膜ＩＳＬは、ＳＴＩ（Shallow Trench Isolation）であってもよい。素子分離膜ＩＳＬには、例えばＳｉＯ２が用いられる。
サイドウォールスペーサＳＷＳは、ゲート絶縁膜ＧＯ上に配置されている。サイドウォールスペーサＳＷＳは、ゲート電極ＧＥの側方に配置されている。サイドウォールスペーサＳＷＳは、ゲート電極ＧＥ側に位置しているソース領域ＳＲ及びドレイン領域ＤＲＡの上に配置されている。サイドウォールスペーサＳＷＳには、例えばＳｉＯ２、ＳｉＮ等が用いられている。
プリメタル絶縁膜ＰＭＤは、半導体基板ＳＵＢの第１面ＦＳ上に配置されている。より具体的には、プリメタル絶縁膜ＰＭＤは、ゲート電極ＧＥ、サイドウォールスペーサＳＷＳ、第１膜ＦＬを覆うように配置されている。プリメタル絶縁膜ＰＭＤには、例えば、ＳｉＯ２が用いられている。
コンタクトプラグＣＰは、プリメタル絶縁膜ＰＭＤ中に配置されている。より具体的には、コンタクトプラグＣＰは、プリメタル絶縁膜ＰＭＤ中に設けられたコンタクトホールＣＨ中に配置されている。コンタクトプラグＣＰは、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びゲート電極ＧＥに電気的に接続されている。コンタクトプラグＣＰには、例えばタングステン（Ｗ）等が用いられる。
配線層ＷＬ１は、プリメタル絶縁膜ＰＭＤ上に配置されている。配線層ＷＬ１は、コンタクトプラグＣＰに電気的に接続されている。配線層ＷＬ１には、例えば、アルミニウム（Ａｌ）、Ａｌ合金、銅（Ｃｕ）、Ｃｕ合金等が用いられる。
層間絶縁膜ＩＬＤは、プリメタル絶縁膜ＰＭＤ上において、配線層ＷＬ１を覆うように配置されている。層間絶縁膜ＩＬＤには、例えばＳｉＯ２等が用いられる。ビアプラグＶＰは、層間絶縁膜ＩＬＤ中に配置されている。より具体的には、ビアプラグＶＰは、層間絶縁膜ＩＬＤ中に設けられたビアホールＶＨ中に配置されている。ビアプラグＶＰは、配線層ＷＬ１に電気的に接続されている。ビアプラグＶＰには、例えばＷ等が用いられる。
配線層ＷＬ２は、層間絶縁膜ＩＬＤ上に配置されている。配線層ＷＬ２は、ビアプラグＶＰに電気的に接続されている。配線層ＷＬ２には、例えばＡｌ、Ａｌ合金、Ｃｕ、Ｃｕ合金等が用いられる。
なお、上記においては、配線層の数が２である場合について説明したが、第１実施形態に係る半導体装置は、配線層ＷＬ２の上にさらに層間絶縁膜及び配線層を積層されるとともに、配線層の間をビアプラグで電敵的に接続することにより、より多層の配線層を有する構造であってもよい。
以下に、第１実施形態に係る半導体装置の製造方法について説明する。
図４に示すように、第１実施形態に係る半導体装置の製造方法は、素子分離膜形成工程Ｓ１と、第１膜形成工程Ｓ２と、洗浄工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、半導体素子形成工程Ｓ５と、プリメタル絶縁膜形成工程Ｓ６と、コンタクトプラグ形成工程Ｓ７と、第１配線層形成工程Ｓ８と、層間絶縁膜形成工程Ｓ９と、ビアプラグ形成工程Ｓ１０と、第２配線層形成工程Ｓ１１とを有している。
図５に示すように、素子分離膜形成工程Ｓ１においては、素子分離膜ＩＳＬが、不純物拡散領域ＤＲが形成される部分を取り囲むように、半導体基板ＳＵＢの第１面ＦＳに形成される。素子分離膜ＩＳＬの形成においては、第１に、半導体基板ＳＵＢの第１面ＦＳ上にマスクが形成される。マスクは、不純物拡散領域ＤＲが形成される部分に位置する第１面ＦＳ上に配置されている。マスクは、例えば、ＳｉＯ２膜と、ＳｉＯ２膜の上に積層されたＳｉＮ膜とにより構成されている。
素子分離膜ＩＳＬの形成においては、第２に、半導体基板ＳＵＢの第１面ＦＳの熱酸化が行われる。マスクが配置されている第１面ＦＳの部分においては、熱酸化が行われないことになる。その結果、マスクが配置されていない第１面ＦＳの部分（すなわち、不純物拡散領域ＤＲが形成される部分を取り囲む第１面ＦＳの部分）にのみ、素子分離膜ＩＳＬが形成される。
図６に示すように、第１膜形成工程Ｓ２においては、非アクティブ領域ＮＡＲ内に位置する第１面ＦＳの上に、第１膜ＦＬが形成される。第１膜形成工程Ｓ２においては、第１に、第１面ＦＳの上に、第１膜ＦＬを構成する材料が、ＣＶＤ（Chemical Vapor Deposition）等により成膜される。
第１膜形成工程Ｓ２においては、第２に、成膜された第１膜ＦＬを構成する材料のパターンニングが行われる。成膜された第１膜ＦＬを構成する材料のパターンニングは、例えばフォトリソグラフィにより行われる。このパターンニングは、非アクティブ領域ＮＡＲ外に位置する第１面ＦＳの上に成膜された第１膜ＦＬを構成する材料を除去し、非アクティブ領域ＮＡＲ内に位置する第１面ＦＳの上に成膜された第１膜ＦＬを構成する材料を残すように行われる。これにより、非アクティブ領域ＮＡＲの上に、第１膜ＦＬが形成される。
図７に示すように、洗浄工程Ｓ３においては、第１膜ＦＬ及び素子分離膜ＩＳＬが形成された半導体基板ＳＵＢの洗浄が行われる。この洗浄は、洗浄液ＣＬが入れられた洗浄槽ＷＴに第１膜ＦＬ及び素子分離膜ＩＳＬが形成された半導体基板ＳＵＢを浸漬することにより行われる。洗浄液ＣＬは、硫酸過酸化水素水等の酸性溶液である。
図８に示すように、ゲート絶縁膜形成工程Ｓ４においては、ゲート絶縁膜ＧＯの形成が行われる。ゲート絶縁膜ＧＯの形成は、第１膜ＦＬ及び素子分離膜ＩＳＬから露出する半導体基板ＳＵＢの第１面ＦＳ（非アクティブ領域ＮＡＲ外に位置する半導体基板ＳＵＢの第１面ＦＳ）を熱酸化することにより行われる。
半導体素子形成工程Ｓ５は、ゲート電極形成工程Ｓ５１と、第１不純物注入工程Ｓ５２と、サイドウォールスペーサ形成工程Ｓ５３と、第２不純物注入工程Ｓ５４とを有している。
図９に示すように、ゲート電極形成工程Ｓ５１においては、ソース領域ＳＲが形成される部分及びドレイン領域ＤＲＡが形成される部分に挟み込まれた半導体基板ＳＵＢの部分の上に形成されたゲート絶縁膜ＧＯの上に、ゲート電極ＧＥが形成される。ゲート電極ＧＥの形成は、ゲート電極ＧＥを構成する材料をＣＶＤ等により成膜するとともに、成膜したゲート電極ＧＥを構成する材料をフォトリソグラフィによりパターニングすることにより行われる。
図１０に示すように、第１不純物注入工程Ｓ５２においては、第１部分ＳＲ１及び第１部分ＤＲＡ１が形成される。第１部分ＳＲ１及び第１部分ＤＲＡ１は、ゲート電極ＧＥ、第１膜ＦＬ及び素子分離膜ＩＳＬをマスクとしてイオン注入を行うことで形成される。
図１１に示すように、サイドウォールスペーサ形成工程Ｓ５３においては、ゲート電極ＧＥの側方に、サイドウォールスペーサＳＷＳが形成される。サイドウォールスペーサＳＷＳの形成においては、第１に、ＣＶＤ等により、ゲート電極ＧＥ、ゲート絶縁膜ＧＯ及び第１膜ＦＬの上に、サイドウォールスペーサＳＷＳを構成する材料が成膜される。第２に、サイドウォールスペーサＳＷＳの形成においては、第２に、成膜されたサイドウォールスペーサＳＷＳを構成する材料に対するＲＩＥ（Reactive Ion Etching）等の異方性エッチングが行われる。この異方性エッチングは、ゲート電極ＧＥの上面が露出するまで行われる。
図１２に示すように、第２不純物注入工程Ｓ５４においては、第２部分ＳＲ２及び第２部分ＤＲＡ２が形成される。第２部分ＳＲ２及び第２部分ＤＲＡ２は、ゲート電極ＧＥ、サイドウォールスペーサＳＷＳ、第１膜ＦＬ及び素子分離膜ＩＳＬをマスクとしてイオン注入を行うことにより形成される。
図１３に示すように、プリメタル絶縁膜形成工程Ｓ６においては、半導体基板ＳＵＢの第１面ＦＳ上に、プリメタル絶縁膜ＰＭＤが形成される。プリメタル絶縁膜ＰＭＤの形成においては、第１に、プリメタル絶縁膜ＰＭＤを構成する材料の成膜が、ＣＶＤ等により行われる。プリメタル絶縁膜ＰＭＤの形成においては、第２に、成膜されたプリメタル絶縁膜ＰＭＤの上面の平坦化が、ＣＭＰ（Chemical Mechanical Polishing）等により行われる。
図１４に示すように、コンタクトプラグ形成工程Ｓ７においては、プリメタル絶縁膜ＰＭＤ中に、コンタクトプラグＣＰが形成される。コンタクトプラグ形成工程Ｓ７においては、第１に、プリメタル絶縁膜ＰＭＤ中にコンタクトホールＣＨが形成される。コンタクトホールＣＨは、例えばＲＩＥ等の異方性エッチングにより形成される。
コンタクトプラグ形成工程Ｓ７においては、第２に、コンタクトホールＣＨ中へ、コンタクトプラグＣＰを構成する材料が充填される。コンタクトホールＣＨ中へのコンタクトプラグＣＰを構成する材料の充填は、例えばＣＶＤ等により行われる。コンタクトプラグ形成工程Ｓ７においては、第３に、コンタクトホールＣＨからはみ出したコンタクトプラグＣＰを構成する材料の除去が行われる。コンタクトホールＣＨからはみ出したコンタクトプラグＣＰを構成する材料の除去は、例えばＣＭＰにより行われる。
図１５に示すように、第１配線層形成工程Ｓ８においては、プリメタル絶縁膜ＰＭＤ上に配線層ＷＬ１が形成される。配線層ＷＬ１は、配線層ＷＬ１を構成する材料をスパッタリング等により成膜するとともに、成膜された配線層ＷＬ１を構成する材料をフォトリソグラフィ等でパターンニングすることにより形成される。
図１６に示すように、層間絶縁膜形成工程Ｓ９においては、プリメタル絶縁膜ＰＭＤ及び配線層ＷＬ１上に、層間絶縁膜ＩＬＤが形成される。層間絶縁膜ＩＬＤは、層間絶縁膜ＩＬＤを構成する材料をＣＶＤ等により形成するとともに、形成された層間絶縁膜ＩＬＤを構成する材料の上面をＣＭＰ等で平坦化することにより形成される。
図１７に示すように、ビアプラグ形成工程Ｓ１０においては、層間絶縁膜ＩＬＤ中に、ビアプラグＶＰが形成される。ビアプラグ形成工程Ｓ１０においては、第１に、層間絶縁膜ＩＬＤ中にビアホールＶＨが形成される。ビアホールＶＨの形成は、例えばＲＩＥ等の異方性エッチングにより行われる。ビアプラグ形成工程Ｓ１０においては、第２に、ビアホールＶＨ中へ、ビアプラグＶＰを構成する材料が充填される。ビアホールＶＨ中へのビアプラグを構成する材料の充填は、例えばＣＶＤ等により行われる。第３に、ビアホールＶＨからはみ出したビアプラグＶＰを構成する材料の除去が行われる。ビアホールＶＨからはみ出したビアプラグＶＰを構成する材料の除去は、例えばＣＭＰにより行われる。
第２配線層形成工程Ｓ１１においては、層間絶縁膜ＩＬＤ上に、配線層ＷＬ２が形成される。配線層ＷＬ２は、配線層ＷＬ２を構成する材料をスパッタリング等により成膜するとともに、成膜された配線層ＷＬ２を構成する材料をフォトリソグラフィ等によりパターンニングすることにより形成される。以上により、図３に示される第１実施形態に係る半導体装置の構造が形成される。
なお、層間絶縁膜形成工程Ｓ９、ビアプラグ形成工程Ｓ１０及び第２配線層形成工程Ｓ１１をさらに繰り返すことにより、より多層の配線層を有する第１実施形態に係る半導体装置が製造される。また、サイドウォールスペーサＳＷＳの下に配置される膜は、ゲート絶縁膜ＧＯのみではなく、第１不純物注入工程Ｓ５２において第１部分ＳＲ１及び第１部分ＤＲＡ１を形成する前に、例えば熱酸化やＣＶＤにより新たに形成した膜であってもよい。
以下に、第１実施形態に係る半導体装置及び半導体装置の製造方法の効果について説明する。
ゲート絶縁膜形成工程Ｓ４を行う際に、異物が半導体素子ＳＥが形成される部分に位置する半導体基板ＳＵＢの第１面ＦＳに付着している場合、半導体素子ＳＥの不良につながるおそれがある。そのため、ゲート絶縁膜形成工程Ｓ４を行う直前には、洗浄工程Ｓ３が行われる。
半導体基板ＳＵＢを洗浄液ＣＬに浸漬することにより、異物は、半導体基板ＳＵＢの表面から洗浄液ＣＬ中へと離脱する。しかしながら、半導体基板ＳＵＢを洗浄液ＣＬから取り出す際に、洗浄液ＣＬへと離脱した異物が、半導体基板ＳＵＢの表面に再度付着することがある。
第１実施形態に係る半導体装置の製造方法においては、ゲート絶縁膜形成工程Ｓ４よりも前に第１膜形成工程Ｓ２が行われている。第１膜ＦＬを構成する材料は、酸性溶液である洗浄液ＣＬ中において、半導体基板ＳＵＢを構成する材料とは逆の電位に帯電する。半導体基板ＳＵＢの表面に付着している異物は、半導体基板ＳＵＢを構成する材料を含有している。そのため、半導体基板ＳＵＢの表面から洗浄液ＣＬ中に離脱した異物は、第１膜ＦＬとの間の静電気的引力により、第１膜ＦＬに吸着される。その結果、半導体基板ＳＵＢを洗浄液ＣＬから取り出す際に、異物が半導体基板ＳＵＢの表面に再度付着しがたい。
上記のとおり、第１膜ＦＬは、その物理的な構造により異物をトラップするものではなく、酸性溶液中における第１膜ＦＬと異物との間の静電気的引力により異物をトラップするものである。そのため、第１膜ＦＬは、厚く形成する必要がない。このように、第１実施形態に係る半導体装置及び半導体装置の製造方法によると、異物をトラップするための構造に起因した段差の発生を抑制しつつ、半導体素子ＳＥの不良の発生を抑制することができる。
第１実施形態に係る半導体装置において、第１膜ＦＬが第１領域ＮＡＲ１内に位置する第１面ＦＳの上に配置されている場合、第１膜ＦＬは、半導体素子ＳＥが形成される部分の近傍に配置されることになる。そのため、この場合には、洗浄液ＣＬ中の異物が、半導体素子ＳＥが形成される部分にさらに再付着しがたく、半導体素子ＳＥの不良の発生をさらに抑制することができる。
第２領域ＮＡＲ２及び第３領域ＮＡＲ３内に位置する第１面ＦＳには、半導体素子ＳＥが形成されない。そのため、第１膜ＦＬの形成に伴って、第２領域ＮＡＲ２及び第３領域ＮＡＲ３内に段差が生じたとしても、その段差が半導体素子ＳＥの形成に与える影響は小さい。そのため、この場合には、第１膜ＦＬの形成に伴う段差の影響をさらに抑制することができる。
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成について説明する。なお、以下においては、第１実施形態に係る半導体装置の構成と異なる点について主に説明し、同様の説明については繰り返さない。
図１８に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、第１膜ＦＬと、素子分離膜ＩＳＬと、サイドウォールスペーサＳＷＳと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、配線層ＷＬ１と、層間絶縁膜ＩＬＤと、ビアプラグＶＰと、配線層ＷＬ２とを有している。
半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。非アクティブ領域ＮＡＲは、第１領域ＮＡＲ１と、第２領域ＮＡＲ２と、第３領域ＮＡＲ３とを有している。
半導体基板ＳＵＢは、不純物拡散領域ＤＲを有している。不純物拡散領域ＤＲは、ソース領域ＳＲと、ドレイン領域ＤＲＡとを有している。ソース領域ＳＲは、第１部分ＳＲ１と第２部分ＳＲ２とを有している。ドレイン領域ＤＲＡは、第１部分ＤＲＡ１と、第２部分ＤＲＡ２とを有している。
ソース領域ＳＲ、ドレイン領域ＤＲＡ、ゲート絶縁膜ＧＯ及びゲート電極ＧＥは、半導体素子ＳＥを構成している。半導体素子ＳＥは、複数設けられている。複数の半導体素子ＳＥは、複数の素子ブロックＣＢＬを構成している。これらの点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
第２実施形態に係る半導体装置は、第１膜ＦＬ及び素子分離膜ＩＳＬの配置において、第１実施形態に係る半導体装置と異なっている。
第１膜ＦＬは、半導体基板ＳＵＢの第１面ＦＳに接して配置されている。より具体的には、第１膜ＦＬは、第２領域ＮＡＲ２及び第３領域ＮＡＲ３内に位置する第１面ＦＳに接して配置されている。素子分離膜ＩＳＬは、第２領域ＮＡＲ２及び第３領域ＮＡＲ３外に位置する第１面ＦＳに配置されている。すなわち、第１膜ＦＬと素子分離膜ＩＳＬとは、平面視において、互いに重なり合わないように配置されている。
以下に、第２実施形態に係る半導体装置の製造方法について説明する。なお、以下においては、第１実施形態に係る半導体装置の製造方法と異なる点について主に説明し、重複する説明は繰り返さない。
図１９に示すように、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様に、素子分離膜形成工程Ｓ１と、第１膜形成工程Ｓ２と、洗浄工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、半導体素子形成工程Ｓ５と、プリメタル絶縁膜形成工程Ｓ６と、コンタクトプラグ形成工程Ｓ７と、第１配線層形成工程Ｓ８と、層間絶縁膜形成工程Ｓ９と、ビアプラグ形成工程Ｓ１０と、第２配線層形成工程Ｓ１１とを有している。
第２実施形態に係る半導体装置の製造方法においては、素子分離膜形成工程Ｓ１及び第１膜形成工程Ｓ２の順序が、第１実施形態に係る半導体装置の製造方法と異なっている。第１膜形成工程Ｓ２は、素子分離膜形成工程Ｓ１よりも前に行われる。
図２０に示すように、第１膜形成工程Ｓ２においては、第２領域ＮＡＲ２及び第３領域ＮＡＲ３内に位置する半導体基板ＳＵＢの第１面ＦＳ上に、第１膜ＦＬが形成される。第１膜ＦＬの形成は、第１面ＦＳ上に第１膜ＦＬを構成する材料をＣＶＤ等により成膜するとともに、成膜された第１膜ＦＬを構成する材料をフォトリソグラフィによりパターンニングすることにより行われる。
図２１に示すように、素子分離膜形成工程Ｓ１においては、半導体基板ＳＵＢの第１面ＦＳ上に素子分離膜ＩＳＬが形成される。素子分離膜ＩＳＬの形成においては、第１に、半導体基板ＳＵＢの第１面ＦＳ上に、マスクの形成が行われる。マスクは、不純物拡散領域ＤＲが形成される部分の第１面ＦＳ上に配置される。素子分離膜ＩＳＬの形成においては、第２に、マスクが配置されていない部分に位置する半導体基板ＳＵＢの第１面ＦＳに対して、熱酸化が行われる。
上記のとおり、第２領域ＮＡＲ２及び第３領域ＮＡＲ３内に位置する第１面ＦＳには、第１膜ＦＬが既に形成されている。そのため、第２領域ＮＡＲ２及び第３領域ＮＡＲ３内に位置する第１面ＦＳが熱酸化されず、第２領域ＮＡＲ２及び第３領域ＮＡＲ３内に位置する第１面ＦＳには、素子分離膜ＩＳＬが形成されない。
半導体装置の製造工程においては、洗浄工程Ｓ３が行われる前にも、他の洗浄工程が行われる場合がある。第２実施形態に係る半導体装置の製造方法においては、第１膜形成工程Ｓ２が素子分離膜形成工程Ｓ１よりも前に行われる。そのため、第１膜ＦＬには、洗浄工程Ｓ３よりも前に行われる他の洗浄工程において発生する異物も吸着させることができる。そのため、第２実施形態に係る半導体装置及び半導体装置の製造方法によると、異物に起因した半導体素子ＳＥの不良の発生をさらに抑制することができる。
（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成について説明する。なお、以下においては、第１実施形態に係る半導体装置の構成と異なる点について主に説明し、同様の説明については繰り返さない。
図２２に示すように、第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、第１膜ＦＬと、素子分離膜ＩＳＬと、サイドウォールスペーサＳＷＳと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、配線層ＷＬ１と、層間絶縁膜ＩＬＤと、ビアプラグＶＰと、配線層ＷＬ２とを有している。
半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。非アクティブ領域ＮＡＲは、第１領域ＮＡＲ１と、第２領域ＮＡＲ２と、第３領域ＮＡＲ３とを有している。
半導体基板ＳＵＢは、不純物拡散領域ＤＲを有している。不純物拡散領域ＤＲは、ソース領域ＳＲと、ドレイン領域ＤＲＡとを有している。ソース領域ＳＲは、第１部分ＳＲ１と第２部分ＳＲ２とを有している。ドレイン領域ＤＲＡは、第１部分ＤＲＡ１と、第２部分ＤＲＡ２とを有している。
ソース領域ＳＲ、ドレイン領域ＤＲＡ、ゲート絶縁膜ＧＯ及びゲート電極ＧＥは、半導体素子ＳＥを構成している。半導体素子ＳＥは、複数設けられている。複数の半導体素子ＳＥは、複数の素子ブロックＣＢＬを構成している。これらの点において、第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
第３実施形態に係る半導体装置は、第２膜ＳＬをさらに有している点において、第１実施形態に係る半導体装置と異なっている。第２膜ＳＬは、第１膜ＦＬの上に配置されている。すなわち、第２膜ＳＬは、非アクティブ領域ＮＡＲ内に配置されている。
第２膜ＳＬは、酸性溶液中において半導体基板ＳＵＢを構成する材料とは逆の電位に帯電する材料により構成されている。第２膜ＳＬは、好ましくは、ｐＨの値が４以下の酸性溶液中において半導体基板ＳＵＢを構成する材料とは逆の電位に帯電する材料により構成されている。第２膜ＳＬは、殊に好ましくは、ｐＨの値が３以下の酸性溶液中において半導体基板ＳＵＢを構成する材料とは逆の電位に帯電する材料により構成されている。
第２膜ＳＬを構成する材料は、第１膜ＦＬを構成する材料と同一であってもよい。第２膜ＳＬを構成する材料は、サイドウォールスペーサＳＷＳを構成する材料と同一である。第２膜ＳＬ及びサイドウォールスペーサＳＷＳには、具体的には、ＳｉＮが用いられる。
以下に、第３実施形態に係る半導体装置の製造方法について説明する。なお、以下においては、第１実施形態に係る半導体装置の製造方法と異なる点について主に説明し、重複する説明は繰り返さない。
図２３に示すように、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様に、素子分離膜形成工程Ｓ１と、第１膜形成工程Ｓ２と、洗浄工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、半導体素子形成工程Ｓ５と、プリメタル絶縁膜形成工程Ｓ６と、コンタクトプラグ形成工程Ｓ７と、第１配線層形成工程Ｓ８と、層間絶縁膜形成工程Ｓ９と、ビアプラグ形成工程Ｓ１０と、第２配線層形成工程Ｓ１１とを有している。
第３実施形態に係る半導体装置の製造方法は、第２膜形成工程Ｓ１２をさらに有している。この点において、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。第２膜形成工程Ｓ１２は、サイドウォールスペーサ形成工程Ｓ５３と同時に行われる。
図２４に示すように、第２膜形成工程Ｓ１２とサイドウォールスペーサ形成工程Ｓ５３においては、第２膜ＳＬとサイドウォールスペーサＳＷＳとが同時に形成される。第２膜ＳＬ及びサイドウォールスペーサＳＷＳの形成においては、第１に、ゲート電極ＧＥ、ゲート絶縁膜ＧＯ及び第１膜ＦＬの上に、第２膜ＳＬ及びサイドウォールスペーサＳＷＳを構成する材料の成膜が、ＣＶＤ等を用いて行われる。第２膜ＳＬ及びサイドウォールスペーサＳＷＳの形成においては、第２に、第２領域ＮＡＲ２及び第３領域ＮＡＲ３の上にフォトレジストＰＲが形成される。
第２膜ＳＬ及びサイドウォールスペーサＳＷＳの形成においては、第３に、成膜された第２膜ＳＬ及びサイドウォールスペーサＳＷＳを構成する材料に対するＲＩＥ等の異方性エッチングが、ゲート電極ＧＥの上面が露出するまで行われる。この際、第２領域ＮＡＲ２及び第３領域ＮＡＲ３の上に成膜された第２膜ＳＬ及びサイドウォールスペーサＳＷＳを構成する材料は、フォトレジストＰＲにより覆われているため、エッチングされずに残存する。以上により、同一材料により構成される第２膜ＳＬ及びサイドウォールスペーサＳＷＳが、同時に形成される。
半導体装置の製造工程においては、ゲート絶縁膜形成工程Ｓ４が行われた後にも、他の洗浄工程が行われる場合がある。ゲート絶縁膜形成工程Ｓ４が行われる際、第１膜ＦＬの表面も熱酸化されている。そのため、第１膜ＦＬは、ゲート絶縁膜形成工程Ｓ４の後においては、洗浄液中に含まれる異物の吸着能を失っている。
しかしながら、第３実施形態に係る半導体装置及び半導体装置の製造方法においては、洗浄液中に含まれる異物の吸着能を有する第２膜ＳＬが、新たに形成される。そのため、第３実施形態に係る半導体装置及び半導体装置の製造方法によると、ゲート絶縁膜形成工程Ｓ４が行われた後に行われる洗浄工程においても、洗浄液中に含まれる異物が再付着することを抑制することができる。
（第４実施形態）
以下に、第４実施形態に係る半導体装置について説明する。なお、以下においては、第１実施形態に係る半導体装置と異なる点について主に説明し、同様の説明については繰り返さない。
図２５に示すように、第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、第１膜ＦＬと、素子分離膜ＩＳＬと、サイドウォールスペーサＳＷＳと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、配線層ＷＬ１と、層間絶縁膜ＩＬＤと、ビアプラグＶＰと、配線層ＷＬ２とを有している。
半導体基板ＳＵＢは、第１面ＦＳと第２面ＳＳとを有している。半導体基板ＳＵＢは、不純物拡散領域ＤＲを有している。不純物拡散領域ＤＲは、ソース領域ＳＲと、ドレイン領域ＤＲＡとを有している。ソース領域ＳＲは、第１部分ＳＲ１と第２部分ＳＲ２とを有している。ドレイン領域ＤＲＡは、第１部分ＤＲＡ１と、第２部分ＤＲＡ２とを有している。
ソース領域ＳＲ、ドレイン領域ＤＲＡ、ゲート絶縁膜ＧＯ及びゲート電極ＧＥは、半導体素子ＳＥを構成している。半導体素子ＳＥは、複数設けられている。複数の半導体素子ＳＥは、複数の素子ブロックＣＢＬを構成している。これらの点において、第４実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
第４実施形態に係る半導体装置においては、第１膜ＦＬは、第２面ＳＳ上に形成されている。この点において、第４実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
図２６に示すように、第４実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様に、素子分離膜形成工程Ｓ１と、第１膜形成工程Ｓ２と、洗浄工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、半導体素子形成工程Ｓ５と、プリメタル絶縁膜形成工程Ｓ６と、コンタクトプラグ形成工程Ｓ７と、第１配線層形成工程Ｓ８と、層間絶縁膜形成工程Ｓ９と、ビアプラグ形成工程Ｓ１０と、第２配線層形成工程Ｓ１１とを有している。
第４実施形態に係る半導体装置の製造方法は、第１膜形成工程Ｓ２が、素子分離膜形成工程Ｓ１よりも前に行われる点において、第１実施形態に係る半導体装置の製造方法と異なっている。
図２７に示すように、第４実施形態に係る半導体装置の製造方法の第１膜形成工程Ｓ２において、第１膜ＦＬは、半導体基板ＳＵＢの第２面ＳＳに形成される。第１膜ＦＬは、例えばＣＶＤ等により第１膜ＦＬを構成する材料を成膜することにより行われる。
半導体基板ＳＵＢの第２面ＳＳ側には、半導体素子ＳＥが形成されない。そのため、第４実施形態に係る半導体装置においては、第１膜ＦＬが、半導体素子ＳＥの形成に影響を及ぼさない。そのため、第４実施形態に係る半導体装置及び半導体装置の製造方法によると、第１膜ＦＬの形成に伴う半導体素子ＳＥの形成への影響を、さらに抑制することができる。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＢＬ 素子ブロック、ＣＨ コンタクトホール、ＣＬ 洗浄液、ＣＰ コンタクトプラグ、ＤＲ 不純物拡散領域、ＤＲＡ ドレイン領域、ＤＲＡ１ 第１部分、ＤＲＡ２ 第２部分、ＦＬ 第１膜、ＦＳ 第１面、ＧＥ ゲート電極、ＧＯ ゲート絶縁膜、ＩＬＤ 層間絶縁膜、ＩＳＬ 素子分離膜、ＮＡＲ 非アクティブ領域、ＮＡＲ１ 第１領域、ＮＡＲ２ 第２領域、ＮＡＲ３ 第３領域、ＰＭＤ プリメタル絶縁膜、ＰＲ フォトレジスト、Ｓ１ 素子分離膜形成工程、Ｓ２ 第１膜形成工程、Ｓ３ 洗浄工程、Ｓ４ ゲート絶縁膜形成工程、Ｓ５ 半導体素子形成工程、Ｓ６ プリメタル絶縁膜形成工程、Ｓ７ コンタクトプラグ形成工程、Ｓ８ 第１配線層形成工程、Ｓ９ 層間絶縁膜形成工程、Ｓ１０ ビアプラグ形成工程、Ｓ１１ 第２配線層形成工程、Ｓ１２ 第２膜形成工程、Ｓ５１ ゲート電極形成工程、Ｓ５２ 第１不純物注入工程、Ｓ５３ サイドウォールスペーサ形成工程、Ｓ５４ 第２不純物注入工程、ＳＥ 半導体素子、ＳＬ 第２膜、ＳＲ ソース領域、ＳＲ１ 第１部分、ＳＲ２ 第２部分、ＳＳ 第２面、ＳＵＢ 半導体基板、ＳＷＳ サイドウォールスペーサ、ＶＨ ビアホール、ＶＰ ビアプラグ、ＷＬ１，ＷＬ２ 配線層、ＷＴ 洗浄槽。

Claims (14)

  1. 半導体基板の表面に、ゲート絶縁膜を形成する工程と、
    前記表面に、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域とにより挟み込まれる前記半導体基板の部分と前記ゲート絶縁膜を介在して対向するゲート電極とを有する少なくとも１つの半導体素子を形成する工程と、
    前記表面の上に第１膜を形成する工程と、
    前記半導体基板を酸性溶液で洗浄する工程とを備え、
    前記第１膜は、前記酸性溶液中において前記半導体基板を構成する材料とは逆の電位に帯電する材料により構成され、
    前記第１膜を形成する工程は、前記ゲート絶縁膜を形成する工程よりも前に行われ、
    前記第１膜は、前記ソース領域が形成される部分、前記ドレイン領域が形成される部分及び前記ゲート電極が形成される部分と平面視において重ならない非アクティブ領域内に位置するように形成される、半導体装置の製造方法。
  2. 前記第１膜は、ｐＨが４以下の前記酸性溶液中において、前記半導体基板を構成する材料とは逆の電位に帯電する材料により構成される、請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板を構成する材料は、シリコンであり、
    前記第１膜を構成する材料は、窒化シリコンである、請求項１に記載の半導体装置の製造方法。
  4. 前記半導体素子を形成する工程において、複数の前記半導体素子が形成され、
    前記複数の半導体素子は、平面視において互いに離間して配置される複数の素子ブロックを構成し、
    前記第１膜は、平面視において前記複数の素子ブロックの各々の内側に位置する前記非アクティブ領域内に配置される、請求項１に記載の半導体装置の製造方法。
  5. 前記半導体素子を形成する工程において、複数の前記半導体素子が形成され、
    前記複数の半導体素子は、平面視において互いに離間して配置される複数の素子ブロックを構成し、
    前記第１膜は、平面視において隣り合う前記素子ブロックの間に位置する前記非アクティブ領域内に配置される、請求項１に記載の半導体装置の製造方法。
  6. 前記半導体素子を形成する工程において、複数の前記半導体素子が形成され、
    前記複数の半導体素子は、平面視において互いに離間して配置される複数の素子ブロックを構成し、
    前記第１膜は、平面視において前記複数の素子ブロックのうちで最も外側に配置される前記素子ブロックよりも外側に位置する前記非アクティブ領域内に配置される、請求項１に記載の半導体装置の製造方法。
  7. 前記半導体素子を絶縁分離する素子分離膜を形成する工程をさらに備え、
    前記第１膜を形成する工程は、前記素子分離膜を形成する工程の前に行われる、請求項１に記載の半導体装置の製造方法。
  8. 前記第１膜の上に、前記酸性溶液中において前記半導体基板を構成する材料とは逆の電位に帯電する材料により構成される第２膜を形成する工程をさらに備え、
    前記半導体素子を形成する工程は、前記ゲート電極の側方に配置されるサイドウォールスペーサを形成する工程を有し、
    前記第２膜及び前記サイドウォールスペーサは、同一材料により構成され、
    前記第２膜を形成する工程は、前記サイドウォールスペーサを形成する工程と同時に行われる、請求項１に記載の半導体装置の製造方法。
  9. 表面を有し、かつ前記表面に接して配置されるソース領域と、前記ソース領域と離間して前記表面に接して配置されるドレイン領域とを有する半導体基板と、
    前記表面において、前記ソース領域及び前記ドレイン領域により挟み込まれた前記半導体基板の部分と絶縁されながら対向するゲート電極と、
    前記ソース領域と、前記ドレイン領域と、前記ゲート電極とにより構成される半導体素子と、
    前記表面の上に配置され、酸性溶液中において前記半導体基板を構成する材料とは逆の電位に帯電する材料により構成される第１膜とを備え、
    前記第１膜は、前記ソース領域、前記ドレイン領域及び前記ゲート電極と平面視において重ならない非アクティブ領域内に位置する、半導体装置。
  10. 前記半導体素子の数は複数であり、
    前記複数の半導体素子は、素子ブロックを構成し、
    前記第１膜は、平面視において前記素子ブロックの内側に位置する前記非アクティブ領域内に位置する、請求項９に記載の半導体装置。
  11. 前記半導体素子の数は複数であり、
    前記複数の半導体素子は、平面視において互いに離間して配置される複数の素子ブロックを構成し、
    前記第１膜は、平面視において隣接する前記複数の素子ブロックの外側に位置する前記非アクティブ領域内に位置する、請求項９に記載の半導体装置。
  12. 前記半導体素子の数は複数であり、
    前記複数の半導体素子は、平面視において互いに離間して配置される複数の素子ブロックを構成し、
    前記第１膜は、平面視において前記複数の素子ブロックの外側に位置する前記非アクティブ領域内に位置する、請求項９に記載の半導体装置。
  13. 前記表面に前記半導体素子を絶縁分離する素子分離膜をさらに備え、
    前記第１膜は、平面視において前記素子分離膜と重ならないように前記表面に接して配置される、請求項９に記載の半導体装置。
  14. 前記第１膜の上に配置され、酸性溶液中において前記半導体基板を構成する材料とは逆の電位に帯電する材料により構成される第２膜と、
    前記ゲート電極の側方に配置されるサイドウォールスペーサをさらに備え、
    前記第２膜及び前記サイドウォールスペーサは、同一材料により構成される、請求項９に記載の半導体装置。
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