JP2018153048A - スイッチングシステム - Google Patents

Abstract

【課題】複数のスイッチング回路を搭載したスイッチングシステムにおいて、電流検出の精度を向上させる。【解決手段】ＰＷＭタイミング生成回路ＰＷＭＴＧａは、コンペア値とカウント値とを用いてＰＷＭ信号のエッジタイミングを生成し、スイッチング回路ＳＷＣａを駆動する。ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、コンペア値とカウント値とを用いて複数相のＰＷＭ信号のエッジタイミングを生成し、スイッチング回路ＳＷＣｂを駆動する。スイッチング回路ＳＷＣａ，ＳＷＣｂの一方は、シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路である。ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂのいずれかは、生成したエッジタイミングを、一方のエッジタイミングと他方のＡＤ変換タイミングとの間隔が所定の基準値以上となるようにシフトする。【選択図】図３

Description

本発明は、スイッチングシステムに関し、例えば、インバータ回路や力率改善回路（ＰＦＣ（Power Factor Correction）回路と略す）等におけるスイッチングタイミングの制御技術に関する。

特許文献１には、複数のインバータ回路により複数のモータを同時に駆動するモータ駆動装置において、複数のインバータ回路のＰＷＭ周期を同一あるいは整数倍に設定し、ＰＷＭのキャリア信号の生成に用いられるタイマに於いて三角波状となるカウント値のピークまたはボトム（すなわち、ＰＷＭ周期の中心）でＡ／Ｄ変換を行う方式が示される。

特許文献２には、インバータ制御装置において、力率改善回路およびインバータ回路の各スイッチングによるノイズが各電流検出に干渉しないように各スイッチング信号および電流検出タイミングの両方またはいずれか一方を補正する手段を設けることが記載されている。

特許文献３には、モータ制御装置において、３相中の２相の相電流がＴ時間以上同時に流れる区間と、当該２相の相電流の少なくとも一方がＴ時間以上単独に流れる区間との組み合わせとなるように、キャリア信号の位相またはデューティの値のいずれかを制御する方式が示される。

特許第４６８２７２７号公報 特開２０１２−８０７４０号公報 特開２０１２−１８２８７４号公報

例えば、インバータ回路やＰＦＣ回路といったスイッチング回路は、通常、電流を検出するためのシャント抵抗を備えている。制御装置は、当該シャント抵抗で検出された電流値をディジタル値に変換し、当該ディジタル値を用いて所定の演算を行うことでスイッチング回路のスイッチングタイミングを制御する。この際に、電流値を検出するサンプリングタイミングでスイッチング回路によるスイッチングノイズが生じると、電流値の検出精度が低下する恐れがある。特に、このようなスイッチング回路を複数搭載したスイッチングシステムでは、複数のスイッチング回路によるスイッチングノイズが様々なタイミングで生じ得るため、高精度で電流値を検出することがより困難となり得る。

こうした中、例えば、特許文献１に示されるように、複数のスイッチング回路のＰＷＭ周期を同一に定め、三角波状のタイマのカウント値のピークまたはボトムにサンプリングタイミングを定める方式が考えられる。当該方式は、複数のスイッチング回路が、共に、３個のシャント抵抗を持つ３シャントインバータ回路等の場合には適用可能であり、スイッチングノイズの影響を低減することができる。しかし、当該方式は、複数のスイッチング回路に、１個のシャント抵抗しか持たない１シャントインバータ回路が含まれるような場合、カウント値のピークまたはボトムでは電流を検出できないため、適用困難となる。

また、例えば、特許文献２に示されるように、スイッチングノイズが各電流検出に干渉しないように各スイッチングタイミングおよびサンプリングタイミングの両方またはいずれか一方を補正する方式が考えられる。当該方式は、有益な方式と考えられるが、実際に補正を実現する際には様々な工夫が必要とされる。特許文献２には、補正に伴う具体的な手順等について、特に記載されていない。

後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によるスイッチングシステムは、第１および第２のＰＷＭタイミング生成回路と、第１および第２のスイッチング回路と、第１および第２のＡＤ変換回路とを有する。第１のＰＷＭタイミング生成回路は、第１のカウント値と、入力された第１のコンペア値とを用いて第１のＰＷＭ信号のエッジタイミングを生成し、第１のスイッチング回路を駆動する。第２のＰＷＭタイミング生成回路は、第１のカウント値と同一である、または所定の関係にある第２のカウント値と、入力された第２のコンペア値とを用いて第２のＰＷＭ信号のエッジタイミングを生成し、第２のスイッチング回路を駆動する。第１および第２のスイッチング回路の一方は、シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路である。第１または第２のＰＷＭタイミング生成回路は、生成したエッジタイミングを、一方のエッジタイミングと、他方のＡＤ変換タイミングとの間隔が所定の基準値以上となるようにシフトする。

前記一実施の形態によれば、複数のスイッチング回路を搭載したスイッチングシステムにおいて、電流検出の精度を向上させることが可能になる。

本発明の実施の形態１によるスイッチングシステムにおいて、全体の構成例を示す概略図である。 図１における１シャントインバータ回路の電流検出のタイミングの一例を示すタイミングチャートである。 図１におけるマイクロコントローラの主要部の構成例を示す概略図である。 図３の制御器が第１のタイミング生成方式を用いてタイミングを生成する際の具体例を示すタイミングチャートである。 図４のタイミング生成方式に基づく図３の制御器の処理内容の一例を示すフロー図である。 図３の制御器が第１のタイミング生成方式を用いてタイミングを生成する際の別の具体例を示すタイミングチャートである。 図３の制御器が第１のタイミング生成方式を用いてタイミングを生成する際の更に別の具体例を示すタイミングチャートである。 図７におけるインタリーブ型のＰＦＣ回路の構成例を示す回路図である。 図４のタイミング生成方式の応用例を示すタイミングチャートである。 本発明の実施の形態２によるスイッチングシステムにおいて、図３の制御器が第２のタイミング生成方式を用いてタイミングを生成する際の具体例を示すタイミングチャートである。 図１０のタイミング生成方式に基づく図３の制御器の処理内容の一例を示すフロー図である。 図３の制御器が第２のタイミング生成方式を用いてタイミングを生成する際の別の具体例を示すタイミングチャートである。 本発明の実施の形態３によるスイッチングシステムにおいて、図３の制御器が第３のタイミング生成方式を用いてタイミングを生成する際の処理内容の一例を示すフロー図である。 図１３における一部の処理内容のより詳細な一例を示すフロー図である。 図１３における一部の処理内容のより詳細な一例を示すフロー図である。 （ａ）および（ｂ）は、図１３の処理内容の具体例を示すタイミングチャートである。 図１３を変形した処理内容の一例を示すフロー図である。 図３の制御器が第３のタイミング生成方式を用いてタイミングを生成する際の別の具体例を示すタイミングチャートである。 図３の制御器が第３のタイミング生成方式を用いてタイミングを生成する際の更に別の具体例を示すタイミングチャートである。 図３の制御器が第３のタイミング生成方式を用いてタイミングを生成する際の更に別の具体例を示すタイミングチャートである。 （ａ）は、本発明の実施の形態４によるスイッチングシステムにおいて、図３のＰＷＭタイミング生成回路の主要部の構成例を示す回路ブロック図であり、（ｂ）は、（ａ）の動作例を示すタイミングチャートである。 本発明の比較例となるスイッチングシステムにおいて、全体の構成例を示す概略図である。 図２２におけるマイクロコントローラの主要部の構成例を示す概略図である。 図２２のスイッチングシステムにおいて、比較例［１］となる電流検出方式の一例を示す概略図である。 図２２のスイッチングシステムにおいて、比較例［２］となる電流検出方式の一例を示すタイミングチャートである。 図２５の電流検出方式の問題点の一例を示すタイミングチャートである。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《スイッチングシステムの全体構成》
図１は、本発明の実施の形態１によるスイッチングシステムにおいて、全体の構成例を示す概略図である。図１のスイッチングシステムは、整流回路ＲＣＴと、複数のスイッチング回路と、マイクロコントローラＭＣＵと、複数の負荷装置ＬＤ１，ＬＤ２とを備える。複数のスイッチング回路のそれぞれは、ＰＷＭ（Pulse Width Modulation）信号によって駆動されるスイッチングトランジスタを含む回路であり、図１の例では、ＰＦＣ回路ＰＦＣやインバータ回路ＩＮＶ＿Ａ，ＩＮＶ＿Ｂに該当する。

整流回路ＲＣＴは、４個の整流ダイオードを備え、入力された交流電位Ｖａｃを全波整流する。ＰＦＣ回路ＰＦＣは、インダクタＬ０、スイッチングトランジスタＴＲ０、シャント抵抗Ｒｓ０、ダイオードＤ０、およびコンデンサＣ０を備え、整流回路ＲＣＴによって全波整流された電位から直流電源電位Ｖｄｃを生成する。スイッチングトランジスタＴＲ０は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等である。

ＰＦＣ回路ＰＦＣは、具体的には、スイッチングトランジスタＴＲ０のスイッチングによって、インダクタＬ０に流れる平均電流（ひいては、整流回路ＲＣＴへ入力される電流）を正弦波状に制御し、併せてコンデンサＣ０の両端に、接地電源電位となるノードＮＤ０の電位を基準として所定レベルの昇圧電源電位（直流電源電位Ｖｄｃ）を生成する。この際に、スイッチングトランジスタＴＲ０の一端（ここではエミッタノード）に結合されるシャント抵抗Ｒｓ０は、インダクタＬ０に流れる電流を検出すると共に電圧に変換することで検出電流信号Ｉｄｅｔ０を生成する。

インバータ回路ＩＮＶ＿Ａ，ＩＮＶ＿Ｂのそれぞれは、スイッチングトランジスタ(例えば、ＩＧＢＴやＭＯＳＦＥＴ等)である複数（ここでは３相分）のハイサイドトランジスタＴＲｈｕ，ＴＲｈｖ，ＴＲｈｗおよびロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗを備える。インバータ回路ＩＮＶ＿Ａを例として、ｕ相のハイサイドトランジスタＴＲｈｕは、直流電源電位Ｖｄｃとｕ相出力ノードＮＤｕとの間に設けられ、ｕ相のロウサイドトランジスタＴＲｌｕは、ｕ相出力ノードＮＤｕと接地電源電位となるノードＮＤ１との間に設けられる。同様に、ｖ相のハイサイドトランジスタＴＲｈｖおよびロウサイドトランジスタＴＲｌｖは、それぞれ、ｖ相出力ノードＮＤｖの直流電源電位Ｖｄｃ側および接地電源電位側に設けられ、ｗ相のハイサイドトランジスタＴＲｈｗおよびロウサイドトランジスタＴＲｌｗは、それぞれ、ｗ相出力ノードＮＤｗの直流電源電位Ｖｄｃ側および接地電源電位側に設けられる。

インバータ回路ＩＮＶ＿Ａは、各スイッチングトランジスタ（ＴＲｈｕ，ＴＲｈｖ，ＴＲｈｗ，ＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗ）のスイッチングによって各相の出力ノード（ＮＤｕ，ＮＤｖ，ＮＤｗ）に３相の交流電位（交流電力）を生成し、当該交流電力で負荷装置ＬＤ１を駆動する。負荷装置ＬＤ１は、例えば、コンプレッサやファン等に搭載される３相モータ等である。同様に、インバータ回路ＩＮＶ＿Ｂも、直流電源電位Ｖｄｃと接地電源電位となるノードＮＤ２との間に設けられる各スイッチングトランジスタのスイッチングによって各相の出力ノードに３相の交流電位（交流電力）を生成し、当該交流電力で３相モータ等の負荷装置ＬＤ２を駆動する。

ここで、インバータ回路ＩＮＶ＿Ａは、さらに、各相の駆動電流を検出するため、３個のシャント抵抗Ｒｓ１ｕ，Ｒｓ１ｖ，Ｒｓ１ｗを備える。シャント抵抗Ｒｓ１ｕ，Ｒｓ１ｖ，Ｒｓ１ｗは、それぞれ、ロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗの一端（ここではエミッタノード）とノードＮＤ１との間に結合される。シャント抵抗Ｒｓ１ｕは、ロウサイドトランジスタＴＲｌｕのオン期間でｕ相の駆動電流を検出すると共に電圧に変換することで検出電流信号Ｉｄｅｔ１ｕを生成する。同様に、シャント抵抗Ｒｓ１ｖ，Ｒｓ１ｗは、それぞれ、ロウサイドトランジスタＴＲｌｖ，ＴＲｌｗのオン期間でｖ相およびｗ相の駆動電流を検出すると共に電圧に変換することで検出電流信号Ｉｄｅｔ１ｖ，Ｉｄｅｔ１ｗを生成する。このように、シャント抵抗が３相で個別に設けられるインバータ回路を、明細書では個別シャント型のインバータ回路または３シャントインバータ回路と呼ぶ。

一方、インバータ回路ＩＮＶ＿Ｂは、インバータ回路ＩＮＶ＿Ａの場合と異なり、各相の駆動電流を検出するため、１個のシャント抵抗Ｒｓ２を備える。シャント抵抗Ｒｓ２は、３相のロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗの共通結合ノード（ここではエミッタノード）とノードＮＤ２との間に結合される。シャント抵抗Ｒｓ２は、詳細は図２で述べるが、ロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗのオン・オフの組合せに基づいて３相の駆動電流をそれぞれ検出すると共に電圧に変換することで検出電流信号Ｉｄｅｔ２を生成する。このように、シャント抵抗が３相で共通に設けられるインバータ回路を、明細書では共通シャント型のインバータ回路または１シャントインバータ回路と呼ぶ。なお、カレントトランス等を用いたインバータ回路も存在するが、特に家電製品などでは、３シャントインバータ回路や１シャントインバータ回路を用いる場合が多い。

マイクロコントローラ（言い換えれば、半導体装置または制御装置）ＭＣＵは、例えば、１個の半導体チップで構成され、接地電源電位ＧＮＤを基準として電源電位ＶＤＤで動作し、各スイッチング回路（ＰＦＣ，ＩＮＶ＿Ａ，ＩＮＶ＿Ｂ）を制御する。マイクロコントローラＭＣＵは、複数のアナログ・ディジタル変換回路（ＡＤ変換回路と略す）ＡＤＣ０〜ＡＤＣ２を備える。ＡＤ変換回路ＡＤＣ０は、ＰＦＣ回路ＰＦＣ内のシャント抵抗Ｒｓ０からの検出電流信号（すなわちアナログ値）Ｉｄｅｔ０をディジタル値に変換する。マイクロコントローラＭＣＵは、このディジタル値を反映してＰＷＭ信号となるゲート制御信号ＧＳを生成し、当該ゲート制御信号ＧＳでＰＦＣ回路ＰＦＣ内のスイッチングトランジスタＴＲ０をスイッチング制御する。

アナログ・ディジタル変換回路ＡＤＣ１（実際には複数個設けられる）は、インバータ回路ＩＮＶ＿Ａ内のシャント抵抗Ｒｓ１ｕ，Ｒｓ１ｖ，Ｒｓ１ｗからの検出電流信号（アナログ値）Ｉｄｅｔ１ｕ，Ｉｄｅｔ１ｖ，Ｉｄｅｔ１ｗをディジタル値に変換する。マイクロコントローラＭＣＵは、このディジタル値を反映してＰＷＭ信号となるゲート制御信号ＵＨ，ＶＨ，ＷＨを生成し、当該ゲート制御信号ＵＨ，ＶＨ，ＷＨでインバータ回路ＩＮＶ＿Ａ内のハイサイドトランジスタＴＲｈｕ，ＴＲｈｖ，ＴＲｈｗをそれぞれスイッチング制御する。また、マイクロコントローラＭＣＵは、当該ゲート制御信号ＵＨ，ＶＨ，ＷＨの相補信号（厳密にはデットタイム等に伴うズレを含む）となるゲート制御信号ＵＬ，ＶＬ，ＷＬを生成し、当該ゲート制御信号ＵＬ，ＶＬ，ＷＬでインバータ回路ＩＮＶ＿Ａ内のロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗをそれぞれスイッチング制御する。

同様に、アナログ・ディジタル変換回路ＡＤＣ２は、インバータ回路ＩＮＶ＿Ｂからの検出電流信号Ｉｄｅｔ２をディジタル値に変換する。マイクロコントローラＭＣＵは、このディジタル値を反映してＰＷＭ信号となるゲート制御信号ＵＨ，ＶＨ，ＷＨ，ＵＬ，ＶＬ，ＷＬを生成し、インバータ回路ＩＮＶ＿Ｂ内の各スイッチングトランジスタをスイッチング制御する。

図２は、図１における１シャントインバータ回路の電流検出のタイミングの一例を示すタイミングチャートである。１シャントインバータ回路ＩＮＶ＿Ｂでは、まず、ロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗの中の１つの相のみがオンの期間で第１の電流値が検出される。図２の例では、ｖ相のゲート制御信号ＶＬの‘Ｈ’レベル（オンレベル）と、ｕ相およびｗ相のゲート制御信号ＵＬ，ＷＬの‘Ｌ’レベル（オフレベル）に伴い、検出電流信号Ｉｄｅｔ２として、ｖ相の電流値Ｉｖが検出される。

次に、ロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗの中の２つの相がオンの期間で第２の電流値が検出される。図２の例では、ｖ相およびｗ相のゲート制御信号ＶＬ，ＷＬの‘Ｈ’レベルと、ｕ相のゲート制御信号ＵＬの‘Ｌ’レベルに伴い、検出電流信号Ｉｄｅｔ２として、ｖ相の電流値Ｉｖとｗ相の電流値Ｉｗの合計値が検出される。ここで、ｖ相の電流値Ｉｖは第１の電流値として既に読み取っているので、第２の電流値から第１の電流値を減算することで、ｗ相の電流値Ｉｗを算出できる。さらに、キルヒホッフの法則から、３相に流れる電流値の和（Ｉｕ＋Ｉｖ＋Ｉｗ）はゼロとなるため、ｕ相の電流値Ｉｕ（＝−Ｉｖ−Ｉｗ）も算出できる。

このようにして、１個のシャント抵抗Ｒｓ２で３相の電流値を検出することができる。なお、仮に、ある２相のデューティ値が同等の場合（例えば、ゲート制御信号ＵＬ，ＷＬで立ち上がりエッジが一致するような場合）、電流値（Ｉｗ＋Ｉｖ）のサンプリングタイミングを確保するため、予め一方の相（例えばゲート制御信号ＵＬ）の両エッジをシフトさせるような処理が行われる。また、ここでは、ゲート制御信号の立ち上がりエッジの部分で電流検出を行ったが、同様にして、立ち下がりエッジの部分で電流検出を行うことも可能である。

ここで、図１において、例えば、整流回路ＲＣＴと、複数のスイッチング回路（ＰＦＣ，ＩＮＶ＿Ａ，ＩＮＶ＿Ｂ）のそれぞれと、マイクロコントローラＭＣＵとは、個別の部品によって構成され、１個のプリント配線基板等または複数のプリント基板に跨って実装される。その結果、接地電源電位である３個のノードＮＤ０，ＮＤ１，ＮＤ２は、厳密には、プリント配線基板の配線や基板間のケーブル等の浮遊インダクタンスＬＳ１，ＬＳ２によって分離され、各ノードの電位は、各スイッチング回路に流れる電流の変化に応じて相対的に変化する。その結果、マイクロコントローラＭＣＵの接地電源電位ＧＮＤを、ノードＮＤ０，ＮＤ１，ＮＤ２のいずれに結合するかによって、シャント抵抗の電圧の見え方が変わってくる。

例えば、ノードＮＤ０をマイクロコントローラＭＣＵの接地電源電位ＧＮＤに結合すると、マイクロコントローラＭＣＵは、ＰＦＣ回路ＰＦＣのシャント抵抗Ｒｓ０に流れる電流値Ｉ０を高精度に検出することができる。しかし、インバータ回路ＩＮＶ＿Ａのシャント抵抗（例えばＲｓ１ｖ）に流れる電流値Ｉ１を検出する場合、接地電源電位ＧＮＤ（ノードＮＤ０）には、電流値Ｉ１の変化によって、“ＬＳ１×ｄ（Ｉ１）／ｄｔ”の電位（言い換えれば、グラウンドノイズ）が重畳する。その結果、マイクロコントローラＭＣＵは、このグラウンドノイズによって、電流値Ｉ１を高精度に検出できない場合がある。同様に、インバータ回路ＩＮＶ＿Ｂのシャント抵抗Ｒｓ２に流れる電流値Ｉ２を検出する場合も、接地電源電位ＧＮＤには、電流値Ｉ２（およびＩ１）の変化によって、“ＬＳ１×ｄ（Ｉ１＋Ｉ２）／ｄｔ＋ＬＳ２×ｄ（Ｉ２）／ｄｔ”のグラウンドノイズが重畳する。その結果、マイクロコントローラＭＣＵは、電流値Ｉ２を高精度に検出できない場合がある。

このように、スイッチング回路を２個以上搭載したスイッチングシステムで、電源電位／接地電源電位を共有するシステムでは、マイクロコントローラＭＣＵの接地電源電位ＧＮＤを結合する配線パターンの位置に応じて、シャント抵抗による電流値の検出精度が低下する恐れがある。特に、数Ａ以上の電流をスイッチングさせるスイッチング回路では、前述したグラウンドノイズも大きくなるため、このような検出精度の低下がより顕著となり得る。このため、図１のようなスイッチングシステムでは、各ノードＮＤ０，ＮＤ１，ＮＤ２の中の少なくとも２個（望ましくは３個）のノードに対して浮遊インダクタンスの影響を低減できるような仕組みが必要とされる。

《スイッチングシステム（比較例）の全体構成および問題点》
図２２は、本発明の比較例となるスイッチングシステムにおいて、全体の構成例を示す概略図である。図２３は、図２２におけるマイクロコントローラの主要部の構成例を示す概略図である。図２２に示すスイッチングシステムは、図１の構成例と比較して、図１の１シャントインバータ回路ＩＮＶ＿Ｂが３シャントインバータ回路ＩＮＶ＿Ａ１に置き換わり、これに応じてマイクロコントローラＭＣＵ’の入出力信号も適宜異なっている。

図２３に示すマイクロコントローラＭＣＵ’は、制御器ＣＴＬＵと、ＡＤ変換回路ＡＤＣとを備える。制御器ＣＴＬＵは、減算回路（誤差検出回路）ＳＢと、電圧指令値算出回路ＶＣＭＤＧと、デューティ算出回路ＤＴＹＧと、ＰＷＭタイミング生成回路ＰＷＭＴＧ’と、ＡＤ変換タイミング生成回路ＡＤＣＴＧとを備える。ＡＤ変換回路ＡＤＣは、インバータ回路ＩＮＶまたはＰＦＣ回路ＰＦＣのシャント抵抗からの検出電流信号（アナログ値）Ｉｄｅｔをディジタル値ＩＤＥＴに変換する。

減算回路ＳＢは、別途算出された電流指令値ＩＣＭＤとディジタル値ＩＤＥＴとの誤差を算出する。電圧指令値算出回路ＶＣＭＤＧは、減算回路ＳＢからの誤差を受けて、ＰＩＤ（Proportional Integral Differential）制御やＰＤ制御等によって、誤差を低減するための電圧指令値を算出する。デューティ算出回路ＤＴＹＧは、当該電圧指令値に応じたデューティ値を算出し、デューティ値に対応するコンペア値を出力する。ＰＷＭタイミング生成回路ＰＷＭＴＧ’は、例えば、デューティ算出回路ＤＴＹＧからのコンペア値と、内部に設けられるカウンタで生成した三角波状のカウント値との比較結果を用いて単数または複数相のＰＷＭ信号のエッジタイミングを生成する。ＰＷＭタイミング生成回路ＰＷＭＴＧ’は、当該生成したエッジタイミングを持つＰＷＭ信号でインバータ回路ＩＮＶまたはＰＦＣ回路ＰＦＣのスイッチングトランジスタを駆動する。ＡＤ変換タイミング生成回路ＡＤＣＴＧは、ＰＷＭタイミング生成回路ＰＷＭＴＧ’によるＰＷＭ信号のエッジタイミングに基づき、ＡＤ変換回路ＡＤＣのＡＤ変換タイミング（サンプリングタイミング）を生成する。

電流指令値ＩＣＭＤは、例えば、インバータ回路ＩＮＶを介して負荷装置ＬＤとなるモータを制御する場合、モータを所定の回転数に設定するためのトルクに対応する値となる。この値は、例えば、モータの回転数の検出結果等に基づきマイクロコントローラＭＣＵ’によって別途算出される。また、電流指令値ＩＣＭＤは、例えば、ＰＦＣ回路ＰＦＣを駆動する場合、正弦波状に変動する値となる。この値は、例えば、図２２のＰＦＣ回路ＰＦＣの入力となる全波整流後の信号や、直流電源電位Ｖｄｃの大きさ等に基づいて、マイクロコントローラＭＣＵ’によって別途算出される。なお、ここでは、一組の制御器ＣＴＬＵおよびＡＤ変換回路ＡＤＣを示したが、実際には、制御対象の数に応じて複数組の制御器ＣＴＬＵおよびＡＤ変換回路ＡＤＣが設けられる。

図２４は、図２２のスイッチングシステムにおいて、比較例［１］となる電流検出方式の一例を示す概略図である。電流検出精度の向上を図るため、図２４に示されるように、各シャント抵抗の両端の電圧を差動増幅する差動アンプ回路ＤＡＭＰを設ける方式が考えられる。また、図２４の例では、マイクロコントローラＭＣＵ’および差動アンプ回路ＤＡＭＰの接地電源電位ＧＮＤは、浮遊インダクタンスＬＳ３を介してノードＮＤ２に結合される。

この場合、例えば、３シャントインバータ回路ＩＮＶ＿Ａ１の電流値Ｉ２に伴い、接地電源電位ＧＮＤを基準として、シャント抵抗Ｒｓ２ｖの一端（ノードＮＤ２）の電位が“ＬＳ３・ｄ（Ｉ２）／ｄｔ”だけ変動した場合、シャント抵抗Ｒｓ２ｖの他端の電位も同じように変動する。これを差動アンプ回路ＤＡＭＰで増幅すると、変動分は同相成分として除去され、シャント抵抗Ｒｓ２ｖの端子間電圧（電流値Ｉ２×シャント抵抗値）だけが増幅されてマイクロコントローラＭＣＵ’のＡＤ変換回路ＡＤＣに出力される。

このように、差動アンプ回路ＤＡＭＰを設けることで、実質的に、ノードＮＤ０，ＮＤ１，ＮＤ３の相対的な電位変動の影響をキャンセルすることができる。ただし、差動アンプ回路ＤＡＭＰは、通常、外付け部品となるため、これに伴う実装面積の増大やコストの増大等が懸念される。さらに、接地電源電位ＧＮＤの変動幅が、差動アンプ回路ＤＡＭＰの線形動作範囲を超えるような場合には、電流検出精度の向上が図れなくなる。

図２５は、図２２のスイッチングシステムにおいて、比較例［２］となる電流検出方式の一例を示すタイミングチャートである。図２５において、２個の３シャントインバータ回路ＩＮＶ＿Ａ，ＩＮＶ＿Ａ１は、ＰＷＭ周期Ｔｐｗｍが同一に設定され、三角波状のカウント値のピーク（すなわち、ＰＷＭ周期Ｔｐｗｍの中心）でＡＤ変換が行われている。すなわち、２個の３シャントインバータ回路ＩＮＶ＿Ａ，ＩＮＶ＿Ａ１で、３相のローサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗが全てオンとなる期間の中心付近のタイミングで、電流検出が行われる。

この場合、電流検出が行われるタイミングの近辺では、ＰＷＭ信号（各ゲート制御信号ＵＬ，ＶＬ，ＷＬ）のエッジが存在しないため、３シャントインバータ回路ＩＮＶ＿Ａ，ＩＮＶ＿Ａ１に流れる電流に大きな変動（ｄＩ／ｄｔ）は生じない。その結果、電流検出が行われるタイミングでは、前述した浮遊インダクタンスに伴うグラウンドノイズを実質的に無視できるため、電流検出を高精度で行うことが可能になる。

図２６は、図２５の電流検出方式の問題点の一例を示すタイミングチャートである。図２５の方式は、３シャントインバータ回路やＰＦＣ回路で構成されるシステムには適用可能であるが、図１に示したような１シャントインバータ回路ＩＮＶ＿Ｂを１以上含むシステムには適用困難となる。１シャントインバータ回路ＩＮＶ＿Ｂを用いると、３シャントインバータ回路を用いる場合と比較して、シャント抵抗を削減できるため、システムの小型化や低コスト化等の点で有益となる。

図２６において、３シャントインバータ回路ＩＮＶ＿Ａと１シャントインバータ回路ＩＮＶ＿Ｂは、同一のＰＷＭ周期Ｔｐｗｍに設定され、３シャントインバータ回路ＩＮＶ＿Ａでは、図２５の場合と同様に、ＰＷＭ周期Ｔｐｗｍの中心付近にサンプリングタイミングが設定される。一方、１シャントインバータ回路ＩＮＶ＿Ｂでは、図２で述べたように、３相のゲート制御信号ＵＬ，ＶＬ，ＷＬにおける各立ち上がりエッジの中間付近にサンプリングタイミングが設定される。図２６の例では、ゲート制御信号ＶＬの立ち上がりエッジとゲート制御信号ＷＬの立ち上がりエッジの中間でｖ相の電流値Ｉｖがサンプリングされ、ゲート制御信号ＷＬの立ち上がりエッジとゲート制御信号ＵＬの立ち上がりエッジの中間でｖ相の電流値Ｉｖとｗ相の電流値Ｉｗの合計電流値がサンプリングされる。

ここで、仮にサンプリングタイミング（例えばＩｖのサンプリングタイミング）と立ち上がりエッジ（例えば、ＶＬの立ち上がりエッジ）との間隔が近すぎる場合、当該エッジに伴う１シャントインバータ回路ＩＮＶ＿Ｂの電流変化によって接地電源電位ＧＮＤにグラウンドノイズが重畳し、電流検出精度が低下する。そこで、電流検出のタイミングは、各エッジの中間付近に設定されることが望ましい。なお、隣接するエッジの間隔が狭く、各エッジの中間付近にサンプリングタイミングを設定しても十分な間隔を確保できないような場合には、所定のＰＷＭ信号のエッジを、デューティを保ちながらシフトすればよい。

このようにして１シャントインバータ回路ＩＮＶ＿Ｂのサンプリングタイミングを設定することで、システムが１個の１シャントインバータ回路ＩＮＶ＿Ｂのみで構成されるような場合には、電流検出を高精度で行うことが可能になる。しかし、システムが更に別のスイッチング回路を備える場合、１シャントインバータ回路ＩＮＶ＿Ｂのサンプリングタイミングにおいて、当該別のスイッチング回路のスイッチングに伴うグラウンドノイズが接地電源電位ＧＮＤに重畳する恐れがある。

例えば、図２６の例では、１シャントインバータ回路ＩＮＶ＿Ｂにおける電流値Ｉｖおよび電流値“Ｉｖ＋Ｉｗ”のサンプリングタイミングで、それぞれ、３シャントインバータ回路ＩＮＶ＿Ａのｗ相およびｕ相がスイッチングしている。このスイッチングに伴うグラウンドノイズにより、マイクロコントローラＭＣＵ’は、電流値Ｉｖおよび電流値“Ｉｖ＋Ｉｗ”を高精度に検出することが困難となり得る。

なお、特許文献２には、ＰＦＣ回路とインバータ回路を同時に動作させながら、ＰＦＣ回路またはインバータ回路の一方のサンプリングタイミングと、他方のスイッチングタイミングとが重複する場合は、サンプリングタイミングまたはスイッチングタイミングの一方をシフトすることが記載されている。ただし、タイミングをどのような判定基準で、どのようにシフトするのかといった具体的な手順は示されていない。特に、ＰＦＣ回路がインタリーブ型の場合には、ＰＷＭ周期内に、サンプリングタイミングとスイッチングタイミングが多く存在することになるため、重複した場合にシフトするという単純な手順だけでは不十分となる恐れがある。

《マイクロコントローラの主要部の概略構成および概略動作》
図３は、図１におけるマイクロコントローラの主要部の構成例を示す概略図である。図３に示すマイクロコントローラＭＣＵは、図２３に示した制御器ＣＴＬＵおよびＡＤ変換回路ＡＤＣの組合せを２組備える。１組目のＡＤ変換回路ＡＤＣａは、負荷装置ＬＤａに電力を供給するスイッチング回路ＳＷＣａ内のシャント抵抗からの検出電流信号ＩｄｅｔＡを、ＡＤ変換タイミング生成回路ＡＤＣＴＧａからのＡＤ変換タイミングに基づいてディジタル値ＩＤＥＴａに変換する。１組目の制御器ＣＴＬＵａは、このディジタル値ＩＤＥＴａを反映したＰＷＭ信号を生成し、スイッチング回路ＳＷＣａ内のスイッチングトランジスタを駆動する。

同様に、２組目のＡＤ変換回路ＡＤＣｂは、負荷装置ＬＤｂに電力を供給するスイッチング回路ＳＷＣｂ内のシャント抵抗からの検出電流信号ＩｄｅｔＢを、ＡＤ変換タイミング生成回路ＡＤＣＴＧｂからのＡＤ変換タイミングに基づいてディジタル値ＩＤＥＴｂに変換する。２組目の制御器ＣＴＬＵｂは、このディジタル値ＩＤＥＴｂを反映したＰＷＭ信号を生成し、スイッチング回路ＳＷＣｂ内のスイッチングトランジスタを駆動する。

ここで、図３では、図２３の場合と異なり、制御器ＣＴＬＵａ内のＰＷＭタイミング生成回路ＰＷＭＴＧａは、内部で生成した三角波状のカウント値とデューティ算出回路ＤＴＹＧａからのコンペア値とに加えて、制御器ＣＴＬＵｂからの情報を用いて単相または複数相のＰＷＭ信号のエッジタイミングを生成する。具体的には、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ＰＷＭタイミング生成回路ＰＷＭＴＧｂからのエッジタイミングまたはＡＤ変換タイミング生成回路ＡＤＣＴＧｂからのＡＤ変換タイミング（サンプリングタイミング）のいずれか一方または両方を用いてエッジタイミングを生成する。ＡＤ変換タイミング生成回路ＡＤＣＴＧａは、このエッジタイミングに基づいて、ＡＤ変換回路ＡＤＣａのＡＤ変換タイミングを生成する。

同様に、制御器ＣＴＬＵｂ内のＰＷＭタイミング生成回路ＰＷＭＴＧｂは、内部で生成した三角波状のカウント値とデューティ算出回路ＤＴＹＧｂからのコンペア値とに加えて、制御器ＣＴＬＵａからの情報を用いて単相または複数相のＰＷＭ信号のエッジタイミングを生成する。具体的には、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、ＰＷＭタイミング生成回路ＰＷＭＴＧａからのエッジタイミングまたはＡＤ変換タイミング生成回路ＡＤＣＴＧａからのＡＤ変換タイミング（サンプリングタイミング）のいずれか一方または両方を用いてエッジタイミングを生成する。ＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、このエッジタイミングに基づいて、ＡＤ変換回路ＡＤＣｂのＡＤ変換タイミングを生成する。

スイッチング回路ＳＷＣａ，ＳＷＣｂのそれぞれは、インバータ回路ＩＮＶまたはＰＦＣ回路ＰＦＣである。ただし、スイッチング回路ＳＷＣａとスイッチング回路ＳＷＣｂの少なくとも一方は、図１の１シャントインバータ回路（共通シャント型のインバータ回路）ＩＮＶ＿Ｂである。また、詳細は後述するが、ＰＷＭタイミング生成回路ＰＷＭＴＧａで用いられる三角波状のカウント値と、ＰＷＭタイミング生成回路ＰＷＭＴＧｂで用いられる三角波状のカウント値は、周波数が同一または整数倍の関係にあり、カウント値が最大値（言い換えればピーク（山））または最小値（言い換えればボトム（谷））となるタイミングが同期している。すなわち、山と山が同期しているか、谷と谷が同期しているか、あるいは山と谷が同期している。また、カウント値の周波数が同一であれば、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂの一方で生成したカウント値を他方で用いてもよい。

《タイミング生成方式［１ａ］》
図４は、図３の制御器が第１のタイミング生成方式を用いてタイミングを生成する際の具体例を示すタイミングチャートである。図５は、図４のタイミング生成方式に基づく図３の制御器の処理内容の一例を示すフロー図である。第１のタイミング生成方式は、図４および図５に示されるように、概略的には、次のような方式となる。まず、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、ＰＷＭ周期毎に、共にＰＷＭ信号のエッジタイミングを生成する。その後、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂの一方は、生成したエッジタイミングを、他方で生成されたエッジタイミングに合わせるようにシフトする。

図４の例では、制御器ＣＴＬＵａは、３シャントインバータ回路ＩＮＶ＿ＡのエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、１シャントインバータ回路ＩＮＶ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成する。この際に、３シャントインバータ回路ＩＮＶ＿Ａにおいて、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、アップダウンカウンタに基づく三角波状のカウント値ＵＰＣＴＮと、入力された各相（３相分）のコンペア値とをそれぞれ比較することで、ゲート制御信号（ＰＷＭ信号）ＵＬ，ＶＬ，ＷＬのエッジタイミングを生成する。このような三角波状のカウント値ＵＰＣＴＮを用いた方式では、各相において、立ち上がりエッジタイミングと立ち下がりエッジタイミングは、ＰＷＭ周期（すなわちカウント値ＵＰＣＴＮの周期）Ｔｐｗｍの中心に対して対称な位置に定められる。そこで、ＡＤ変換タイミング生成回路ＡＤＣＴＧａは、ＰＷＭ周期Ｔｐｗｍの中心（ここでは、三角波の山）付近にＡＤ変換タイミングを定める。

なお、現実的には、ＡＤ変換タイミング生成回路ＡＤＣＴＧａが生成したＡＤ変換タイミングと、ＡＤ変換回路ＡＤＣａが実際にＡＤ変換を実行するタイミングとの間には、遅延等による誤差が生じ得る。また、ＡＤ変換回路ＡＤＣａが実際にＡＤ変換を実行するタイミングは、必ずしもＰＷＭ周期Ｔｐｗｍの中心に一致する必要はなく、中心付近であればよい。このため、ＡＤ変換タイミング生成回路ＡＤＣＴＧａが生成するＡＤ変換タイミングも、中心付近であればよい。

ここで、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、各相のエッジタイミングを生成したのち、仮に、各相における隣接する立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３の間隔が第２の基準値（例えば２μｓ等）未満の場合、第２の基準値以上となるように、対応する相の両エッジタイミング（立ち上がりおよび立ち下がり）をシフトする。すなわち、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、制御対象が３シャントインバータ回路ＩＮＶ＿Ａであるため、本来、このようなシフト処理は不要であるが、１シャントインバータ回路ＩＮＶ＿ＢのＡＤ変換タイミングを鑑みてシフト処理を行う。

一方、１シャントインバータ回路ＩＮＶ＿Ｂにおいて、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、所定のカウント値と、入力された各相のコンペア値とを比較することで、ゲート制御信号（ＰＷＭ信号）ＵＬ，ＶＬ，ＷＬのエッジタイミングを生成する。所定のカウント値は、ＰＷＭタイミング生成回路ＰＷＭＴＧａで用いられるカウント値ＵＰＣＴＮと同一のカウント値ＵＰＣＴＮか、または、これと同一周波数でピーク（山）またはボトム（谷）となるタイミングがカウント値ＵＰＣＴＮと同期する三角波状のカウント値である。例えば、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、ＰＷＭタイミング生成回路ＰＷＭＴＧａで生成されるカウント値ＵＰＣＴＮを共通で用いてもよく、あるいは、別途、カウント値を生成してもよく、場合によっては、ＰＷＭタイミング生成回路ＰＷＭＴＧａとはカウント方向（アップ方向、ダウン方向）が逆のカウント値を生成してもよい。

ここで、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、生成した立ち上がりエッジタイミングＥＧ２１，ＥＧ２２，ＥＧ２３を、ＰＷＭタイミング生成回路ＰＷＭＴＧａで生成された立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３に合わせるようにシフトする。この際に、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、生成した３相の立ち上がりエッジタイミングＥＧ２１，ＥＧ２２，ＥＧ２３を、より広いパルス幅を持つ相が、立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３の中のより早いタイミングに割り当てられるようにシフトする。

図４の例では、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、パルス幅が１番目に広いｗ相の立ち上がりエッジタイミングＥＧ２１を、最も早いエッジタイミングＥＧ１１に合わせるようにΔｔ１だけ早める。また、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、パルス幅が２番目に広いｖ相の立ち上がりエッジタイミングＥＧ２２を、２番目に早いエッジタイミングＥＧ１２に合わせるようにΔｔ２だけ早める。同様に、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、パルス幅が３番目に広いｕ相の立ち上がりエッジタイミングＥＧ２３を、３番目に早いエッジタイミングＥＧ１３に合わせるようにΔｔ３だけ遅らせる。

ＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、エッジタイミングＥＧ２１とエッジタイミングＥＧ２２の中間付近に電流値Ｉｗを検出するＡＤ変換タイミング（サンプリングタイミング）を定め、エッジタイミングＥＧ２２とエッジタイミングＥＧ２３の中間付近に電流値“Ｉｗ＋Ｉｖ”を検出するＡＤ変換タイミングを定める。この際には、前述したように、エッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３における隣接するエッジ間隔が予め第２の基準値（例えば２μｓ等）以上確保されているため、当該各ＡＤ変換タイミングとそれに隣接するエッジタイミングとの間隔も第１の基準値（例えば１μｓ等）以上に確保することができる。なお、第１の基準値は、例えば、エッジタイミングに伴うグラウンドノイズがＡＤ変換に及ぼす影響を無視できる最小間隔であり、第２の基準値は、例えば、その２倍以上の間隔である。

図３の制御器ＣＴＬＵａ，ＣＴＬＵｂは、図４のようなタイミング生成方式に伴い、図５のようなフローを実行する。制御器ＣＴＬＵａ，ＣＴＬＵｂは、例えば、プロセッサによるプログラム処理等を主として実装され、図５のフローも、主に、プログラム処理によって実行される。図５において、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、３シャントインバータ回路ＩＮＶ＿ＡのＰＷＭ信号のエッジタイミングを生成し（ステップＳ１０１）、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、１シャントインバータ回路ＩＮＶ＿ＢのＰＷＭ信号のエッジタイミングを生成する（ステップＳ１０２）。

次いで、３シャントインバータ回路ＩＮＶ＿Ａと１シャントインバータ回路ＩＮＶ＿Ｂの一方（図４の例では３シャントインバータ回路ＩＮＶ＿Ａ）を基準インバータに定めた状態で、基準インバータ側のＰＷＭタイミング生成回路ＰＷＭＴＧａは、ステップＳ１０３の処理を実行する。すなわち、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ステップＳ１０１で生成したＰＷＭ信号の各相間のエッジ間隔が第２の基準値未満の場合には、第２の基準値以上となるように、該当する相の両エッジタイミングをシフトする（ステップＳ１０３）。

続いて、他方のインバータ（図４の例では１シャントインバータ回路ＩＮＶ＿Ｂ）側のＰＷＭタイミング生成回路ＰＷＭＴＧｂは、ステップＳ１０２で生成した３相のＰＷＭ信号の中でパルス幅が１番目に広い相の立ち上がりエッジ（ＥＧ２１）を、基準インバータ側で１番目に早い立ち上がりエッジ（ＥＧ１１）に合わせるようにシフトする（ステップＳ１０４）。また、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、パルス幅が２番目に広い相の立ち上がりエッジ（ＥＧ２２）を、２番目に早い立ち上がりエッジ（ＥＧ１２）に合わせるようにシフトし、３番目に広い相の立ち上がりエッジ（ＥＧ２３）を、３番目に早い立ち上がりエッジ（ＥＧ１３）に合わせるようにシフトする（ステップＳ１０５，Ｓ１０６）。

次いで、３シャントインバータ回路ＩＮＶ＿ＡのＡＤ変換タイミング生成回路ＡＤＣＴＧａは、生成したＰＷＭ信号のいずれかの相のパルスの中心付近にＡＤ変換タイミングを定める（ステップＳ１０７）。また、１シャントインバータ回路ＩＮＶ＿ＢのＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、ＡＤ変換タイミングを、１番目の立ち上がりエッジ（ＥＧ２１）と２番目の立ち上がりエッジ（ＥＧ２２）の中間付近と、２番目の立ち上がりエッジ（ＥＧ２２）と３番目の立ち上がりエッジ（ＥＧ２３）の中間付近にそれぞれ定める（ステップＳ１０８）。

ステップＳ１０７において、図４のようなＰＷＭ周期Ｔｐｗｍでは、ステップＳ１０３の処理は不要であるが、ステップＳ１０３の処理が必要なＰＷＭ周期の場合、ＡＤ変換タイミングは、ＰＷＭ周期の中心でよいとは限らない。ステップＳ１０３の処理では、例えば、２番目に早いエッジタイミング（言い換えればパルス幅が２番目に広い相）を固定した状態で、１番目に早いエッジタイミング（パルス幅が１番目に広い相）を早めたり、３番目に早いエッジタイミング（パルス幅が３番目に広い相）を遅らせることでエッジ間隔が確保される。この場合、ＡＤ変換タイミングは、例えば、パルス幅が３番目に広い相の中心付近に定めればよい。

なお、図４および図５では、立ち上がりエッジタイミングに合わせる方式を例に説明を行ったが、同様にして、立ち下がりエッジタイミングに合わせる方式を用いてもよい。この場合、１シャントインバータ回路ＩＮＶ＿Ｂにおける各相の立ち下がりエッジタイミングは、より広いパルス幅を持つ相が、３シャントインバータ回路ＩＮＶ＿Ａにおける立ち下がりエッジタイミングの中のより遅いタイミングに割り当てられる。そして、１シャントインバータ回路ＩＮＶ＿Ｂにおける各相の立ち下がりエッジタイミングの中間付近にＡＤ変換タイミングが設定される。以降の各実施の形態に関しても、立ち上がりエッジ側に１シャントインバータ回路ＩＮＶ＿ＢのＡＤ変換タイミングを設定する場合を例に説明を行うが、特に言及しない限り、立ち下がりエッジ側に設定する場合に適宜置き換えることが可能である。

図６は、図３の制御器が第１のタイミング生成方式を用いてタイミングを生成する際の別の具体例を示すタイミングチャートである。図６の例では、制御器ＣＴＬＵａは、１シャントインバータ回路ＩＮＶ＿Ｂ１のエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、別の１シャントインバータ回路ＩＮＶ＿Ｂ２のエッジタイミングおよびＡＤ変換タイミングを生成する。この場合も、図４の場合と同様に、合わせられる側のインバータ回路（図５の基準インバータ）で各エッジ間隔を第２の基準値以上に確保しておくことで、当該各ＡＤ変換タイミングとそれに隣接するエッジタイミングとの間隔を第１の基準値以上に確保することができる。

なお、図６の場合のように、制御対象が２個共に１シャントインバータ回路ＩＮＶ＿Ｂ１，ＩＮＶ＿Ｂ２の場合、図５の基準インバータは、いずれの１シャントインバータ回路であってもよい。ただし、図４の場合のように、制御対象が３シャントインバータ回路ＩＮＶ＿Ａと１シャントインバータ回路ＩＮＶ＿Ｂの場合、図５の基準インバータは、３シャントインバータ回路ＩＮＶ＿Ａであることが望ましい。これは、３シャントインバータ回路ＩＮＶ＿Ａのエッジタイミングを大きくシフトさせると、３シャントインバータ回路ＩＮＶ＿ＡのＡＤ変換タイミングを定め難くなるためである。

図７は、図３の制御器が第１のタイミング生成方式を用いてタイミングを生成する際の更に別の具体例を示すタイミングチャートである。図８は、図７におけるインタリーブ型のＰＦＣ回路の構成例を示す回路図である。図７の例では、制御器ＣＴＬＵａは、１シャントインバータ回路ＩＮＶ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、インタリーブ型のＰＦＣ回路ＰＦＣ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成する。

スイッチングシステムでは、図１に示したＰＦＣ回路ＰＦＣの代わりに、リップル電流の低減等を図るため、インタリーブ型のＰＦＣ回路ＰＦＣ＿Ｂが用いられる場合がある。インタリーブ型のＰＦＣ回路ＰＦＣ＿Ｂは、図８に示されるように、図１のインダクタＬ０、ダイオードＤ０、スイッチングトランジスタＴＲ０およびシャント抵抗Ｒｓ０を２組（インダクタＬ０ａ，Ｌ０ｂ、ダイオードＤ０ａ，Ｄ０ｂ、スイッチングトランジスタＴＲ０ａ，ＴＲ０ｂ、シャント抵抗Ｒｓ０ａ，Ｒｓ０ｂ）備える。スイッチングトランジスタＴＲ０ａ，ＴＲ０ｂは、２相のゲート制御信号（ＰＷＭ信号）ＧＳａ，ＧＳｂによって交互に駆動される。

ここで、例えば、ＰＦＣ回路ＰＦＣ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧｂは、図７に示されるように、ＰＷＭタイミング生成回路ＰＷＭＴＧａで用いられる三角波状のカウント値ＵＰＣＴＮの２倍の周波数で、当該カウント値のピーク（山）にボトム（谷）が同期する三角波状のカウント値ＵＰＣＴＮ２を用いて２相のゲート制御信号ＧＳａ，ＧＳｂを生成する。三角波状のカウント値ＵＰＣＴＮ２は、例えば、アップダウンカウンタによって生成される。例えば、ＰＷＭタイミング生成回路ＰＷＭＴＧａで用いられる三角波状のカウント値ＵＰＣＴＮのＰＷＭ周期Ｔｐｗｍ１は、１／（２０ｋＨｚ）であり、ＰＷＭタイミング生成回路ＰＷＭＴＧｂで用いられる三角波状のカウント値ＵＰＣＴＮ２のＰＷＭ周期Ｔｐｗｍ２は、１／（４０ｋＨｚ）である。

ＰＦＣ回路ＰＦＣ＿Ｂ側のＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、２相中の一方の相（ここではゲート制御信号ＧＳａ側）のＡＤ変換タイミングを当該三角波状のカウント値ＵＰＣＴＮ２のピーク（山）となるタイミングを基準に定める。また、ＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、他方の相（ここではゲート制御信号ＧＳｂ側）のＡＤ変換タイミングを当該三角波状のカウント値ＵＰＣＴＮ２のボトム（谷）となるタイミングを基準に定める。

このように、スイッチングシステムがインタリーブ型のＰＦＣ回路ＰＦＣ＿Ｂと１シャントインバータ回路ＩＮＶ＿Ｂとを含む場合、当該ＰＦＣ回路ＰＦＣ＿Ｂを図５の基準インバータとして１シャントインバータ回路ＩＮＶ＿Ｂのエッジタイミングを生成すればよい。ＰＦＣ回路ＰＦＣ＿Ｂでは、ＰＷＭ周期毎にデューティが変化するゲート制御信号ＧＳａ，ＧＳｂが用いられるが、通常、ＡＤ変換タイミングを挟んで隣接するエッジ間隔は、第２の基準値（例えば２μｓ等）以上に保たれる。すなわち、図７において、ゲート制御信号ＧＳｂの立ち下がりエッジタイミングＥＧ２１と立ち上がりエッジタイミングＥＧ２２との間隔や、立ち上がりエッジタイミングＥＧ２２と立ち下がりエッジタイミングＥＧ２３との間隔は、第２の基準値以上に保たれる。ゲート制御信号ＧＳａに関しても同様である。

そこで、１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧａは、図７に示されるように、各相のゲート制御信号（ＰＷＭ信号）ＵＬ，ＶＬ，ＷＬのエッジタイミングを、ゲート制御信号ＧＳａかゲート制御信号ＧＳｂのいずれか一方（図７の例ではＧＳｂ）のエッジタイミングに合わせる。この際に、エッジタイミングは、図４等の場合と同様に、より広い相を持つパルス幅がより早いタイミングに割り当てられる。図７の例では、パルス幅がｖ相、ｗ相、ｕ相の順に広く、その各立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３が、順に、ＰＦＣ回路ＰＦＣ＿ＢのエッジタイミングＥＧ２１，ＥＧ２２，ＥＧ２３に割り当てられる。

《タイミング生成方式［１ｂ］》
図９は、図４のタイミング生成方式の応用例を示すタイミングチャートである。図９には、図４の場合とほぼ同様のタイミングチャートが示される。ただし、図４と異なり、１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧｂは、ＰＷＭ周期Ｔｐｗｍ毎に、３相のＰＷＭ信号における立ち上がりエッジタイミングを、３シャントインバータ回路ＩＮＶ＿Ａにおける立ち上がりエッジタイミングと同一ではなく、予め定めた固定のオフセット値だけズレるように定める。図９の例では、３相のゲート制御信号（ＰＷＭ信号）ＷＬ，ＶＬ，ＵＬにおける各立ち上がりエッジタイミングＥＧ２１，ＥＧ２２，ＥＧ２３は、それぞれ、立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３に対して、例えば、±数μｓのオフセット値Ｔｏｆだけズレるように定められる。

第１のタイミング生成方式を用いると、複数のスイッチング回路が、各エッジタイミングで同時にスイッチングすることになる。この場合、大きなスイッチングノイズを発生し、これに伴い、スイッチングシステム内の各回路に電源ノイズが生じるため、各回路で誤動作が生じる恐れがある。そこで、このスイッチングノイズを低減するため、固定のオフセット値Ｔｏｆに基づくオフセット処理を行うことが有益となる。なお、このようなオフセット処理を行う場合、前述した第１の基準値や第２の基準値は、固定のオフセット値Ｔｏｆに基づくマージンを含んだ値に設定される。

《実施の形態１の主要な効果》
以上、実施の形態１の方式を用いることで、代表的には、複数のスイッチング回路を搭載したスイッチングシステムにおいて、電流検出の精度を向上させることが可能になる。この際には、図２４に示したような差動アンプ回路ＤＡＭＰ等の追加回路は特に必要とされず、また、複数のスイッチング回路は、図２５の場合と異なり、１シャントインバータ回路、３シャントインバータ回路、ＰＦＣ回路のいずれで構成されてもよい。これにより、様々なスイッチング回路の組み合わせに対して安価で精度の良い電流検出が可能になる。

例えば、図７では、１シャントインバータ回路ＩＮＶ＿Ｂを、タイミング関係が複雑となるインタリーブ型のＰＦＣ回路ＰＦＣ＿Ｂに組み合わせたが、図１に示したような単相のＰＦＣ回路ＰＦＣに組み合わせる場合も同様の方式を適用できる。この場合、例えば、ＰＦＣ回路ＰＦＣにおける単相のゲート制御信号ＧＳの立ち上がりエッジに、１シャントインバータ回路ＩＮＶ＿Ｂにおける各相の立ち上がりエッジのいずれかを合わせればよい。

また、例えば、図４の各インバータ回路における３相のＰＷＭ信号の各デューティは、一部例外はあるが、基本的には、ＰＷＭ周期Ｔｐｗｍ毎に３相のデューティの平均値が５０％となるような値に制御される。このような状況では、図４等で述べたように、パルス幅が広い順と、タイミングが早い順とを対応付けることで、例えば、パルス幅が最も広い相（図４のＩＮＶ＿Ｂのｗ相）のＰＷＭ信号（ＷＬ）の立ち下がりエッジタイミングがＰＷＭ周期Ｔｐｗｍから逸脱するような事態が生じ難くなる。また、例えば、図４の３シャントインバータ回路ＩＮＶ＿ＡのＡＤ変換タイミングに、１シャントインバータ回路ＩＮＶ＿Ｂの各相のＰＷＭ信号の立ち下がりエッジタイミングが干渉するような事態も生じ難くなる。

ただし、例えば、図５で述べた基準インバータ側の各相のデューティの差が小さく（例えば、各相全て５０％近辺で）、それに合わせ込む側のインバータ回路における各相のデューティの差が大きい場合（例えば９０％と１０％のデューティが含まれるような場合）には、立ち下がりエッジタイミングがＰＷＭ周期Ｔｐｗｍから逸脱する恐れがある。そこで、例えば、図６のように１シャントインバータ回路の組み合わせを対象とする場合、図５のステップＳ１０３において、ＰＷＭ周期Ｔｐｗｍ毎に、各相のデューティの差が大きい方を基準インバータに定めるような基準インバータの入れ替え処理を行ってもよい。同様の理由で、図８のように、基準インバータをインタリーブ型のＰＦＣ回路とする場合、ＰＷＭ周期Ｔｐｗｍ毎に、ゲート制御信号ＧＳａ，ＧＳｂの一方を適宜選択しながら、当該選択した信号のエッジタイミングに合わせるような処理を行ってもよい。また、ここでは、２個のスイッチング回路を駆動する場合を例としたが、３個以上のスイッチング回路に対しても同様に適用可能である。

（実施の形態２）
《タイミング生成方式［２］》
図１０は、本発明の実施の形態２によるスイッチングシステムにおいて、図３の制御器が第２のタイミング生成方式を用いてタイミングを生成する際の具体例を示すタイミングチャートである。図１１は、図１０のタイミング生成方式に基づく図３の制御器の処理内容の一例を示すフロー図である。第２のタイミング生成方式は、図１０および図１１に示されるように、概略的には、次のような方式となる。まず、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、ＰＷＭ周期毎に、共にＰＷＭ信号のエッジタイミングを生成する。その後、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂの少なくとも一方は、生成した立ち上がりエッジタイミングまたは立ち下がりエッジタイミングの一方を、固定のエッジタイミングに合わせるようにシフトする。当該固定のエッジタイミングは、予め各ＰＷＭ周期の共通タイミングとして、隣接するエッジ間隔が第２の基準値以上となるように定められる。

図１０の例では、制御器ＣＴＬＵａは、３シャントインバータ回路ＩＮＶ＿ＡのエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、１シャントインバータ回路ＩＮＶ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成する。この際に、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂのそれぞれは、まず、図４の場合と同様に、三角波状のカウント値ＵＰＣＴＮと、入力された各相（３相分）のコンペア値とに基づいて、３相のゲート制御信号（ＰＷＭ信号）ＵＬ，ＶＬ，ＷＬのエッジタイミングを生成する。

その後、３シャントインバータ回路ＩＮＶ＿Ａ側のＰＷＭタイミング生成回路ＰＷＭＴＧａは、生成した立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３を、それぞれ、固定のエッジタイミングｔ１，ｔ２，ｔ３に合わせるようにシフトする。この際に、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、生成した３相の立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３を、より広いパルス幅を持つ相が、固定のエッジタイミングｔ１，ｔ２，ｔ３の中のより早いタイミングに割り当てられるようにシフトする。

図１０の例では、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、パルス幅が１番目に広いｖ相の立ち上がりエッジタイミングＥＧ１１を、最も早い固定のエッジタイミングｔ１に合わせるようにΔｔ１だけ遅らせる。また、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、パルス幅が２番目に広いｗ相の立ち上がりエッジタイミングＥＧ１２を、２番目に早い固定のエッジタイミングｔ２に合わせるようにシフトする（この例ではシフト不要）。同様に、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、パルス幅が３番目に広いｕ相の立ち上がりエッジタイミングＥＧ１３を、３番目に早い固定のエッジタイミングｔ３に合わせるようにΔｔ２だけ早める。ＡＤ変換タイミング生成回路ＡＤＣＴＧａは、例えば、最もパルス幅が狭い相のパルスの中心付近にＡＤ変換タイミングを定める。

同様に、１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧｂも、生成した立ち上がりエッジタイミングＥＧ２１，ＥＧ２２，ＥＧ２３を、それぞれ、固定のエッジタイミングｔ１，ｔ２，ｔ３に合わせるようにシフトする。この際に、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、生成した３相の立ち上がりエッジタイミングＥＧ２１，ＥＧ２２，ＥＧ２３を、より広いパルス幅を持つ相が、固定のエッジタイミングｔ１，ｔ２，ｔ３の中のより早いタイミングに割り当てられるように、それぞれ、Δｔ３，Δｔ４，Δｔ５だけシフトする。図１０の例では、１シャントインバータ回路ＩＮＶ＿Ｂにおけるｕ相とｖ相のパルス幅は同一となっており、この場合、適当な順位付けが行われる。

ＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、エッジタイミングＥＧ２１とエッジタイミングＥＧ２２の中間付近に電流値Ｉｗを検出するＡＤ変換タイミング（サンプリングタイミング）を定め、エッジタイミングＥＧ２２とエッジタイミングＥＧ２３の中間付近に電流値“Ｉｗ＋Ｉｖ”を検出するＡＤ変換タイミングを定める。この際には、固定のエッジタイミングｔ１，ｔ２，ｔ３における隣接するエッジ間隔が予め第２の基準値（例えば２μｓ等）以上確保されているため、実施の形態１の場合と同様に、当該各ＡＤ変換タイミングとそれに隣接するエッジタイミングとの間隔も第１の基準値（例えば１μｓ等）以上に確保することができる。なお、図１０の３シャントインバータ回路ＩＮＶ＿Ａを１シャントインバータ回路に置き換えた場合も同様である。

図３の制御器ＣＴＬＵａ，ＣＴＬＵｂは、図１０のようなタイミング生成方式に伴い、図１１のようなフローを実行する。図１１において、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、３シャントインバータ回路ＩＮＶ＿ＡのＰＷＭ信号のエッジタイミングを生成し（ステップＳ２０１）、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、１シャントインバータ回路ＩＮＶ＿ＢのＰＷＭ信号のエッジタイミングを生成する（ステップＳ２０２）。

続いて、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、それぞれ、ステップＳ２０１，Ｓ２０２で生成した３相のＰＷＭ信号の中でパルス幅が１番目に広い相の立ち上がりエッジ（ＥＧ１１，ＥＧ２１）を、第１の固定のエッジタイミングｔ１に合わせるようにシフトする（ステップＳ２０３）。また、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、それぞれ、パルス幅が２番目に広い相の立ち上がりエッジ（ＥＧ１２，ＥＧ２２）を、第２の固定のエッジタイミングｔ２に合わせるようにシフトする（ステップＳ２０４）。同様に、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、それぞれ、パルス幅が３番目に広い相の立ち上がりエッジ（ＥＧ１３，ＥＧ２３）を、第３の固定のエッジタイミングｔ３に合わせるようにシフトする（ステップＳ２０５）。

次いで、３シャントインバータ回路ＩＮＶ＿Ａ側のＡＤ変換タイミング生成回路ＡＤＣＴＧａは、生成したＰＷＭ信号の中でパルス幅が最も狭い相のパルスの中心付近にＡＤ変換タイミングを定める（ステップＳ２０６）。一方、１シャントインバータ回路ＩＮＶ＿Ｂ側のＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、ＡＤ変換タイミングを、第１の固定のエッジタイミングｔ１と第２の固定のエッジタイミングｔ２の中間付近と、第２の固定のエッジタイミングｔ２と第３の固定のエッジタイミングｔ３の中間付近にそれぞれ定める（ステップＳ２０７）。

図１２は、図３の制御器が第２のタイミング生成方式を用いてタイミングを生成する際の別の具体例を示すタイミングチャートである。図１２の例では、制御器ＣＴＬＵａは、１シャントインバータ回路ＩＮＶ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、インタリーブ型のＰＦＣ回路ＰＦＣ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成する。

インタリーブ型のＰＦＣ回路ＰＦＣ＿Ｂでは、図７でも述べたように、２倍の周波数となる三角波状のカウント値ＵＰＣＴＮ２におけるピーク（山）付近およびボトム（谷）付近にＡＤ変換タイミングが定められる。この場合、図１２に示されるように、ＰＦＣ回路ＰＦＣ＿ＢにおけるＡＤ変換タイミングは、１倍の周波数となる三角波状のカウント値ＵＰＣＴＮを基準とすると、例えば、その１周期内の２５％付近のタイミングと、５０％付近のタイミングに定められる。そこで、ここでは、固定のエッジタイミングｔ１，ｔ２，ｔ３は、例えば、当該１周期内の１２．５％付近のタイミングと、３７．５％付近のタイミングと、６２．５％付近のタイミングに定められる。

１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧｂは、生成した３相の立ち上がりエッジタイミングを、より広いパルス幅を持つ相が、固定のエッジタイミングｔ１，ｔ２，ｔ３の中のより早いタイミングに割り当てられるようにシフトする。図１２の例では、ｖ相、ｗ相、ｕ相の立ち上がりエッジタイミングが、それぞれ、１２．５％、３７．５％、６２．５％付近のタイミングに割り当てられる。ＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、当該立ち上がりエッジタイミングに基づき、ＡＤ変換タイミングを、２５％付近と５０％付近のタイミングにそれぞれ定める。

これにより、１シャントインバータ回路ＩＮＶ＿ＢとＰＦＣ回路ＰＦＣ＿Ｂとで、ＡＤ変換タイミングを一致させることができ、結果として、各ＡＤ変換タイミングとそれに隣接するエッジタイミングとの間隔も第１の基準値以上に保つことができる。なお、ここでは、固定のエッジタイミングとして、１２．５％、３７．５％、６２．５％付近のタイミングを用いたが、必ずしもこれに限定されるものではない。すなわち、固定のエッジタイミングは、固定のエッジタイミングにおける隣接するエッジの間にＰＦＣ回路ＰＦＣ＿ＢのＡＤ変換タイミング（サンプリングタイミング）が位置するように定められればよい。

より望ましくは、固定のエッジタイミングは、１シャントインバータ回路ＩＮＶ＿ＢのＡＤ変換タイミングを２５％付近と５０％付近に設定できるタイミングであればよい。すなわち、固定のエッジタイミングをタイミング［１］，［２］，［３］とした場合、タイミング［１］とタイミング［２］の中間は２５％付近に位置し、タイミング［２］とタイミング［３］の中間は５０％付近に位置すればよい。

《実施の形態２の主要な効果》
以上、実施の形態２の方式を用いることでも、実施の形態１の場合と同様の効果が得られる。さらに、実施の形態１の方式と比較して、単に、固定のエッジタイミングに合わせる処理を行えばよいため、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂやＡＤ変換タイミング生成回路ＡＤＣＴＧａ，ＡＤＣＴＧｂの処理負荷を低減できる。すなわち、実施の形態２の方式では、図３に示したような制御器ＣＴＬＵａ，ＣＴＬＵｂの通信は不要となる。

ここで、例えば、図１０において、第１の固定のタイミングｔ１は、採り得る最大デューティを反映して十分に早いタイミングに定められることが望ましい。これによって、ＰＷＭ信号の立ち下がりエッジタイミングがＰＷＭ周期Ｔｐｗｍから逸脱するような事態を防止できる。ただし、その副作用として、例えば、１シャントインバータ回路ＩＮＶ＿Ｂにおいて、パルス幅が最も広い相のデューティが５０％に近くなるようなＰＷＭ周期が生じた場合、当該ＰＷＭ信号の立ち下がりエッジタイミングは、ＰＷＭ周期の中心付近に設定されることになる。このＰＷＭ周期の中心付近には、３シャントインバータ回路ＩＮＶ＿Ｂのデューティによっては、３シャントインバータ回路ＩＮＶ＿ＢのＡＤ変換タイミングが設定されることがある。この場合、ＰＷＭ信号の立ち下がりエッジタイミングとＡＤ変換タイミングとの干渉を避けるような仕組みが別途必要になってくる。

したがって、このような観点では、この第１の固定のタイミングｔ１に相当するタイミングが固定ではなく適宜変動することになる実施の形態１の方式が有益となる。実施の形態１の方式でも、２個のインバータ回路のデューティの状況によっては、ＰＷＭ信号の立ち下がりエッジタイミングとＡＤ変換タイミングとの間隔が近くなる状況が生じる可能性は残るが、このような状況は、実施の形態２の方式と比較してレアケースとなる。なお、実施の形態２の方式は、３個以上のスイッチング回路に対しても同様に適用可能である。また、図９に示したような方式を更に適用することも可能である。

（実施の形態３）
《タイミング生成方式［３ａ］》
図１３は、本発明の実施の形態３によるスイッチングシステムにおいて、図３の制御器が第３のタイミング生成方式を用いてタイミングを生成する際の処理内容の一例を示すフロー図である。図１４および図１５のそれぞれは、図１３における一部の処理内容のより詳細な一例を示すフロー図である。図１６（ａ）および図１６（ｂ）は、図１３の処理内容の具体例を示すタイミングチャートである。

第３のタイミング生成方式は、図１３〜図１６に示されるように、概略的には、次のような方式となる。まず、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、ＰＷＭ周期毎に、共にＰＷＭ信号のエッジタイミングを生成する。その後、少なくとも一方の制御器のＰＷＭタイミング生成回路は、自身で生成したエッジタイミングと他方の制御器におけるＡＤ変換タイミングとの間隔を検証し、第１の基準値未満の場合には、第１の基準値以上となるように自身のエッジタイミングをシフトする。または、少なくとも一方の制御器のＰＷＭタイミング生成回路は、他方の制御器で生成されたエッジタイミングと、自身の制御器で生成したＡＤ変換タイミングとの間隔を検証し、第１の基準値未満の場合には、第１の基準値以上となるように自身のエッジタイミングをシフトする。

図１６（ａ）および図１６（ｂ）の例では、制御器ＣＴＬＵａは、３シャントインバータ回路ＩＮＶ＿ＡのエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、１シャントインバータ回路ＩＮＶ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成する。この場合、図１３において、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、３シャントインバータ回路ＩＮＶ＿ＡのＰＷＭ信号のエッジタイミングを生成し（ステップＳ３０１）、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、１シャントインバータ回路ＩＮＶ＿ＢのＰＷＭ信号のエッジタイミングを生成する（ステップＳ３０２）。

次いで、１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧｂは、ステップＳ３０２で生成したＰＷＭ信号の各相間のエッジ間隔が第２の基準値（例えば２μｓ等）未満の場合には、第２の基準値以上となるように、該当する相の両エッジタイミングをシフトする（ステップＳ３０３）。具体的には、図１４に示されるように、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、３相のＰＷＭ信号の立ち上がりエッジタイミングを早い順に“ＥＧ２１”，“ＥＧ２２”，“ＥＧ２３”として（ステップＳ３０３−１）、“ＥＧ２１”と“ＥＧ２２”との間隔が第２の基準値ΔＴｔｈ２未満かを判定する（ステップＳ３０３−２）。

ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、第２の基準値ΔＴｔｈ２以上の場合、ステップＳ３０３−４の処理へ移行し、第２の基準値ΔＴｔｈ２未満の場合、第２の基準値ΔＴｔｈ２以上となるように、“ＥＧ２１”を、デューティを保った状態で早めたのち（ステップＳ３０３−３）、ステップＳ３０３−４の処理へ移行する。ステップＳ３０３−４において、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、“ＥＧ２２”と“ＥＧ２３”との間隔が第２の基準値ΔＴｔｈ２未満かを判定する。ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、第２の基準値ΔＴｔｈ２以上の場合、図１３のステップＳ３０４の処理へ移行し、第２の基準値ΔＴｔｈ２未満の場合、第２の基準値ΔＴｔｈ２以上となるように“ＥＧ２３”を、デューティを保った状態で遅らせたのち（ステップＳ３０３−５）、図１３のステップＳ３０４の処理へ移行する。

具体例として、図１６（ａ）において、ステップＳ３０２の段階では、１シャントインバータ回路ＩＮＶ＿Ｂのｖ相の立ち上がりエッジタイミングＥＧ２２と、ｕ相の立ち上がりエッジタイミングＥＧ２３との間隔は、第２の基準値ΔＴｔｈ２未満となっている。そこで、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、第２の基準値ΔＴｔｈ２以上となるように、ｕ相の立ち上がりエッジタイミングＥＧ２３（および立ち下がりエッジタイミング）をΔｔ１だけ遅らせる。

図１３のステップＳ３０４において、１シャントインバータ回路ＩＮＶ＿Ｂ側のＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、図１６（ａ）に示されるように、エッジタイミングＥＧ２１とエッジタイミングＥＧ２２の中間付近と、エッジタイミングＥＧ２２とエッジタイミングＥＧ２３の中間付近とに、それぞれＡＤ変換タイミングＡＤ２１，ＡＤ２２を定める。続いて、ステップＳ３０５において、３シャントインバータ回路ＩＮＶ＿Ａ側のＰＷＭタイミング生成回路ＰＷＭＴＧａは、ステップＳ３０１で生成した各相のエッジタイミングと、１シャントインバータ回路ＩＮＶ＿Ｂ側のＡＤ変換タイミングＡＤ２１，ＡＤ２２との間隔を検証する。そして、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、当該間隔が第１の基準値（例えば１μｓ等）未満の場合、第１の基準値以上となるように、自身の該当する相のエッジタイミングをデューティを保った状態でシフトさせる。

または、ステップＳ３０５において、１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧｂは、ステップＳ３０１で生成された３シャントインバータ回路ＩＮＶ＿Ａ側の各相のエッジタイミングと、１シャントインバータ回路ＩＮＶ＿Ｂ側のＡＤ変換タイミングＡＤ２１，ＡＤ２２との間隔を検証する。そして、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、当該間隔が第１の基準値（例えば１μｓ等）未満の場合、第１の基準値以上となるように、自身の該当する相のエッジタイミングをデューティを保った状態でシフトさせる。

ここでは、ステップＳ３０５における２通りの方式の内、前者の３シャントインバータ回路ＩＮＶ＿Ａ側のＰＷＭタイミング生成回路ＰＷＭＴＧａがシフト動作を行う場合を例として、詳細を説明する。図１５に示されるように、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ｉ＝１およびｊ＝１（ステップＳ３０５−１，Ｓ３０５−２）として、ＡＤ変換タイミングＡＤ２ｉ（ＡＤ２１）とエッジタイミングＥＧ１ｊ（ＥＧ１１）との間隔が第１の基準値ΔＴｔｈ１未満かを判定する（ステップＳ３０５−３）。ＰＷＭタイミング生成回路ＰＷＭＴＧａは、第１の基準値ΔＴｔｈ１以上の場合、ステップＳ３０５−７の処理へ移行する。

一方、第１の基準値ΔＴｔｈ１未満の場合、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ＡＤ変換タイミングＡＤ２ｉ（ＡＤ２１）とエッジタイミングＥＧ１ｊ（ＥＧ１１）のどちらが早いかを判定する（ステップＳ３０５−４）。エッジタイミングＥＧ１ｊ（ＥＧ１１）の方が早い場合、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ＡＤ変換タイミングＡＤ２ｉ（ＡＤ２１）との間隔が第１の基準値ΔＴｔｈ１以上となるようにエッジタイミングＥＧ１ｊ（ＥＧ１１）を早めたのち、ステップＳ３０５−７の処理へ移行する（ステップＳ３０５−５）。一方、ＡＤ変換タイミングＡＤ２ｉ（ＡＤ２１）の方が早い場合、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ＡＤ変換タイミングＡＤ２ｉ（ＡＤ２１）との間隔が第１の基準値ΔＴｔｈ１以上となるようにエッジタイミングＥＧ１ｊ（ＥＧ１１）を遅らせたのち、ステップＳ３０５−７の処理へ移行する（ステップＳ３０５−６）。

ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ステップＳ３０５−７において、ｊをインクリメントし、ステップＳ３０５−８において、ｊが３を超えるまで、ステップＳ３０５−３へ戻って同様の処理を繰り返す。その結果、ＡＤ変換タイミングＡＤ２１と、エッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３のそれぞれとの間隔が第１の基準値ΔＴｔｈ１以上となる。ｊが３を超えると、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ステップＳ３０５−９において、ｉをインクリメントし、ステップＳ３０５−１０において、ｉが２を超えるまで、ステップＳ３０５−２へ戻って同様の処理を繰り返す。その結果、ＡＤ変換タイミングＡＤ２２と、エッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３のそれぞれとの間隔が第１の基準値ΔＴｔｈ１以上となる。

具体例として、図１６（ａ）において、ステップＳ３０４の段階では、３シャントインバータ回路ＩＮＶ＿Ａのｗ相の立ち上がりエッジタイミングＥＧ１２と、１シャントインバータ回路ＩＮＶ＿ＢのＡＤ変換タイミングＡＤ２１との間隔が、第１の基準値ΔＴｔｈ１未満となっている。また、３シャントインバータ回路ＩＮＶ＿Ａのｕ相の立ち上がりエッジタイミングＥＧ１３と、１シャントインバータ回路ＩＮＶ＿ＢのＡＤ変換タイミングＡＤ２２との間隔が、第１の基準値ΔＴｔｈ１未満となっている。

そこで、図１６（ｂ）に示されるように、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ステップＳ３０５−５の処理によって、ｗ相の立ち上がりエッジタイミングＥＧ１２とＡＤ変換タイミングＡＤ２１との間隔が第１の基準値ΔＴｔｈ１以上となるように、エッジタイミングＥＧ１２をΔｔ２だけ早める。また、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、ステップＳ３０５−６の処理によって、ｕ相の立ち上がりエッジタイミングＥＧ１３とＡＤ変換タイミングＡＤ２２との間隔が第１の基準値ΔＴｔｈ１以上となるように、エッジタイミングＥＧ１３をΔｔ３だけ遅らせる。

このような処理を経たのち、図１３のステップＳ３０６において、３シャントインバータ回路ＩＮＶ＿Ａ側のＡＤ変換タイミング生成回路ＡＤＣＴＧａは、３シャントインバータ回路ＩＮＶ＿ＡのＡＤ変換タイミングを生成する。当該ＡＤ変換タイミングは、例えば、３シャントインバータ回路ＩＮＶ＿Ａにおける最もパルス幅が狭い相（図１６（ｂ）の例ではｕ相）のパルスの中心付近等に定められる。

ステップＳ３０６に関し、図１６（ｂ）を参照して、実際には、５０μｓ（２０ｋＨｚ）〜１００μｓ（１０ｋＨｚ）といったＰＷＭ周期Ｔｐｗｍに対して、ＡＤ変換タイミングとそれに隣接するエッジとの間隔（すなわちΔＴｔｈ１）は例えば１μｓ以上確保できればよい。これに応じて、１シャントインバータ回路ＩＮＶ＿Ｂ内での隣接するエッジ間隔（すなわちΔＴｔｈ２）も２μｓ以上確保できればよい。このため、各シフト量（Δｔ１〜Δｔ３）も、実際には、５０μｓ〜１００μｓといったＰＷＭ周期Ｔｐｗｍに対して、数μｓ程度の大きさとなる。この場合、３シャントインバータ回路ＩＮＶ＿ＡのＡＤ変換のタイミングは、最もパルス幅が狭い相のパルスの中心等に定めれば、１シャントインバータ回路ＩＮＶ＿Ｂの各エッジタイミングに対して十分なマージンを保てると考えられる。

なお、ステップＳ３０５において、１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭタイミング生成回路ＰＷＭＴＧｂがシフト動作を行う場合、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、例えば、各相間のエッジ間隔を第２の基準値以上に保った状態でシフト動作を行う。また、ＡＤ変換タイミング生成回路ＡＤＣＴＧｂは、このシフト動作に応じて、逐次、ＡＤ変換タイミング（ＡＤ２１，ＡＤ２２）を更新する。

図１７は、図１３を変形した処理内容の一例を示すフロー図である。この例では、図３の制御器ＣＴＬＵａ，ＣＴＬＵｂは、共に、１シャントインバータ回路のエッジタイミングおよびＡＤ変換タイミングを生成する。図１７において、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、それぞれ、１シャントインバータ回路［１］，［２］のＰＷＭ信号のエッジタイミングを生成する（ステップＳ４０１）。次いで、ＰＷＭタイミング生成回路ＰＷＭＴＧａ，ＰＷＭＴＧｂは、それぞれ、図１４の処理と同様にして、生成したＰＷＭ信号の各相間のエッジ間隔が第２の基準値未満の場合には、第２の基準値以上となるように、該当する相の両エッジタイミングをシフトする（ステップＳ４０２）。

続いて、１シャントインバータ回路［１］側のＡＤ変換タイミング生成回路ＡＤＣＴＧａは、図１６（ａ）の場合と同様に、各エッジタイミングの中間付近にＡＤ変換タイミング（ＡＤ１１，ＡＤ１２とする）を定める（ステップＳ４０３）。同様に、１シャントインバータ回路［２］側のＡＤ変換タイミング生成回路ＡＤＣＴＧｂも、各エッジタイミングの中間付近にＡＤ変換タイミング（ＡＤ２１，ＡＤ２２とする）を定める（ステップＳ４０４）。

次いで、１シャントインバータ回路［１］側のＰＷＭタイミング生成回路ＰＷＭＴＧａは、図１５の処理と同様にして、ステップＳ４０１で生成した各相のエッジタイミングと、１シャントインバータ回路［２］側のＡＤ変換タイミング（ＡＤ２１，ＡＤ２２）との間隔を検証する。そして、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、当該間隔が第１の基準値未満の場合、第１の基準値以上となるように、該当する相のエッジタイミングをデューティを保った状態でシフトさせる（ステップＳ４０５）。

ここで、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、シフトを実行しなかった場合には、そのままステップＳ４０８へ移行し、シフトを実行した場合には、ＡＤ変換タイミング生成回路ＡＤＣＴＧａを介してＡＤ変換タイミング（ＡＤ１１，ＡＤ１２）を更新したのち、ステップＳ４０８へ移行する（ステップＳ４０６，Ｓ４０７）。その結果、１シャントインバータ回路［１］側の各エッジタイミングと、１シャントインバータ回路［２］側のＡＤ変換タイミング（ＡＤ２１，ＡＤ２２）との間隔が確保され、１シャントインバータ回路［１］側の各エッジタイミングの中間付近にＡＤ変換タイミング（ＡＤ１１，ＡＤ１２）が設定された状態が構築される。

ステップＳ４０８では、ステップＳ４０５とは逆に、１シャントインバータ回路［２］側のＰＷＭタイミング生成回路ＰＷＭＴＧｂが、ステップＳ４０１で生成した各相のエッジタイミングと、１シャントインバータ回路［１］側のＡＤ変換タイミング（ＡＤ１１，ＡＤ１２）との間隔を検証する。そして、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、当該間隔が第１の基準値未満の場合、第１の基準値以上となるように、該当する相のエッジタイミングをデューティを保った状態でシフトさせる。

ここで、ＰＷＭタイミング生成回路ＰＷＭＴＧｂは、シフトを実行しなかった場合には、処理を終了し、シフトを実行した場合には、ステップＳ４０４へ戻って、ＡＤ変換タイミング生成回路ＡＤＣＴＧｂを介してＡＤ変換タイミング（ＡＤ２１，ＡＤ２２）を更新する（ステップＳ４０９）。その結果、１シャントインバータ回路［２］側の各エッジタイミングと、１シャントインバータ回路［１］側のＡＤ変換タイミング（ＡＤ１１，ＡＤ１２）との間隔が確保され、１シャントインバータ回路［２］側の各エッジタイミングの中間付近にＡＤ変換タイミング（ＡＤ２１，ＡＤ２２）が設定された状態が構築される。そして、１シャントインバータ回路［１］，［２］において、各エッジタイミングの中間付近にＡＤ変換タイミングが設定された状態で、一方のエッジタイミングと他方のＡＤ変換タイミングとの間隔が第１の基準値以上となるまで、ステップＳ４０４〜Ｓ４０９のループ処理が実行される。

なお、ここでは、ステップＳ４０５で１シャントインバータ回路［１］側をシフトさせ、ステップＳ４０８で１シャントインバータ回路［２］側をシフトさせたが、図１３の場合と同様に、ステップＳ４０５で１シャントインバータ回路［２］側をシフトさせ、ステップＳ４０８で１シャントインバータ回路［１］側をシフトさせてもよい。この場合、ステップＳ４０３，Ｓ４０４，Ｓ４０７で生成されるＡＤ変換タイミングの対象が、１シャントインバータ回路［１］と１シャントインバータ回路［２］とで入れ替えられる。

《タイミング生成方式［３ｂ］》
図１８は、図３の制御器が第３のタイミング生成方式を用いてタイミングを生成する際の別の具体例を示すタイミングチャートである。図１８の例では、制御器ＣＴＬＵａは、３シャントインバータ回路ＩＮＶ＿ＡのエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、インタリーブ型のＰＦＣ回路ＰＦＣ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成する。

３シャントインバータ回路ＩＮＶ＿ＡとＰＦＣ回路ＰＦＣ＿Ｂとの組み合わせの場合、３シャントインバータ回路ＩＮＶ＿Ａ側のＰＷＭタイミング生成回路ＰＷＭＴＧａは、生成したエッジタイミングを、ＰＦＣ回路ＰＦＣ＿Ｂ側のＡＤ変換タイミングとの間隔が第１の基準値ΔＴｔｈ１以上となるように適宜シフトすればよい。図１８の例では、ＰＷＭタイミング生成回路ＰＷＭＴＧａが最初にエッジタイミングを生成した段階で、そのｗ相の立ち上がりエッジタイミングと、ＰＦＣ回路ＰＦＣ＿Ｂのゲート制御信号ＧＳａ側のＡＤ変換タイミング（ＩＯａ）との間隔が第１の基準値ΔＴｔｈ１未満となっている。

そこで、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、少なくとも、当該ｗ相の両エッジタイミングをシフトさせる。この例では、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、各相とＡＤ変換タイミングとのタイミング関係を保つため、ｗ相をシフトさせた分だけｕ相およびｖ相もシフトさせている。このような組み合わせの場合、ゲート制御信号ＧＳａ側のＡＤ変換タイミング（ＩＯａ）と３シャントインバータ回路ＩＮＶ＿Ａの各エッジタイミングとの間隔のみが問題となる。したがって、ＰＷＭタイミング生成回路ＰＷＭＴＧａは、例えば、予め、各立ち上がりエッジタイミングを、エッジ間隔が第２の基準値（例えば２μｓ）以上となるように定めておけば、３相全体を単純にシフトさせることでＡＤ変換タイミング（ＩＯａ）との間隔を第１の基準値（例えば１μｓ）以上に確保することができる。

《タイミング生成方式［３ｃ］》
図１９および図２０は、図３の制御器が第３のタイミング生成方式を用いてタイミングを生成する際の更に別の具体例を示すタイミングチャートである。図１９および図２０の例では、制御器ＣＴＬＵａは、１シャントインバータ回路ＩＮＶ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成し、制御器ＣＴＬＵｂは、インタリーブ型のＰＦＣ回路ＰＦＣ＿ＢのエッジタイミングおよびＡＤ変換タイミングを生成する。

まず、図１９および図２０のステップＳ５０１，Ｓ６０１に示されるように、制御器ＣＴＬＵａは、１シャントインバータ回路ＩＮＶ＿Ｂにおける各立ち上がりエッジタイミングＥＧ１１，ＥＧ１２，ＥＧ１３と、ＡＤ変換タイミングＡＤ１１，ＡＤ１２とを生成する。エッジタイミングＥＧ１１とエッジタイミングＥＧ１２との間隔は、第２の基準値（例えば２μｓ）以上であり、ＡＤ変換タイミングＡＤ１１はその中間付近に設定される。同様に、エッジタイミングＥＧ１２とエッジタイミングＥＧ１３との間隔は、第２の基準値以上であり、ＡＤ変換タイミングＡＤ１２はその中間付近に設定される。

次いで、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ１１が、ＰＦＣ回路ＰＦＣ＿Ｂにおける隣接するエッジタイミング間の期間ＴＡ〜ＴＥの中で、どの期間に含まれるかを判定する。図１９のステップＳ５０１の例では、ＡＤ変換タイミングＡＤ１１は、期間ＴＣに含まれる。ここで仮に期間ＴＣが第２の基準値未満の場合、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ１１が期間ＴＣに隣接する期間に含まれるように、３相のエッジタイミングをシフトさせる。この例では、期間ＴＣは、第２の基準値以上の期間である。

この場合、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ１１と、期間ＴＣの両端となるエッジタイミングＥＧ２１，ＥＧ２２との間隔が第１の基準値以上となるように対応する相と、それよりも遅い相の両エッジタイミングをシフトさせる。さらに、期間ＴＣがＰＦＣ回路ＰＦＣ＿ＢのＡＤ変換タイミングＡＤ２１を含む期間である場合、制御器ＣＴＬＵａは、加えて、ＡＤ変換タイミングＡＤ２１と、ＡＤ変換タイミングＡＤ１１を定めるエッジタイミングＥＧ１１，ＥＧ１２との間隔が第１の基準値以上となるように対応する相と、それよりも遅い相の両エッジタイミングをシフトさせる。

図１９のステップＳ５０１の例では、ＡＤ変換タイミングＡＤ２１とエッジタイミングＥＧ１２との間隔が第１の基準値未満となっている。この場合、制御器ＣＴＬＵａは、ステップＳ５０２に示されるように、第１の基準値以上となるように、エッジタイミングＥＧ１２に対応するｗ相の両エッジタイミングと、それよりも遅いｕ相の両エッジタイミングとをシフトさせる。制御器ＣＴＬＵａは、このシフト後の状態に基づき、ＡＤ変換タイミングＡＤ１１，ＡＤ１２を更新する。

続いて、ＡＤ変換タイミングＡＤ１１の場合と同様に、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ１２が、期間ＴＡ〜ＴＥの中で、どの期間に含まれるかを判定する。図１９のステップＳ５０２の例では、ＡＤ変換タイミングＡＤ１２は、期間ＴＣに含まれる。この場合、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ１２と、期間ＴＣの両端となるエッジタイミングＥＧ２１，ＥＧ２２との間隔が第１の基準値以上となるように対応する相の両エッジタイミングをシフトさせる。加えて、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ２１と、ＡＤ変換タイミングＡＤ１２を定めるエッジタイミングＥＧ１２，ＥＧ１３との間隔が第１の基準値以上となるように対応する相の両エッジタイミングをシフトさせる。図１９のステップＳ５０３の例では、シフトは不要となっている。

また、図２０のステップＳ６０２の例では、図１９のステップＳ５０２の場合と同様に、ＡＤ変換タイミングＡＤ１１は、期間ＴＣに含まれており、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ２１との間隔を保つため、ｗ相およびｕ相の両エッジタイミングをシフトさせている。その結果、図２０のステップＳ６０２の例では、図１９のステップＳ５０２の場合と異なり、ＡＤ変換タイミングＡＤ１２は、期間ＴＤに含まれる。

ここで、仮に期間ＴＤが第２の基準値未満である場合、制御器ＣＴＬＵａは、ＡＤ変換タイミングＡＤ１２が期間ＴＤに隣接する期間に含まれるように、２相のエッジタイミングを遅らせる側にシフトさせる。この例では、期間ＴＤは、第２の基準値以上の期間である。この場合、制御器ＣＴＬＵａは、ステップＳ６０３に示されるように、ＡＤ変換タイミングＡＤ１２と、期間ＴＤの両端となるエッジタイミングＥＧ２２，ＥＧ２３との間隔が第１の基準値以上となるように対応する相と、それよりも遅い相の両エッジタイミングをシフトさせる。

図２０のステップＳ６０２，Ｓ６０３の例では、ＡＤ変換タイミングＡＤ１２とエッジタイミングＥＧ２２との間隔が第１の基準値未満となっている。この場合、制御器ＣＴＬＵａは、第１の基準値以上となるように、ＡＤ変換タイミングＡＤ１２に対応するｗ相およびｕ相の両エッジタイミングをシフトさせる。制御器ＣＴＬＵａは、このシフト後の状態に基づき、ＡＤ変換タイミングＡＤ１１，ＡＤ１２を更新する。

なお、図１９のステップＳ５０２の場合のように、ＡＤ変換タイミングＡＤ２１を含む期間ＴＣ内に２個のＡＤ変換タイミングＡＤ１１，ＡＤ１２を含ませる場合、実際には、期間ＴＣの長さは、第２の基準値では足りない場合がある。すなわち、例えば、期間ＴＣの長さが、図１９のステップＳ５０２と図２０のステップＳ６０２の中間程度の長さの場合、ＡＤ変換タイミングＡＤ１２を期間ＴＣ内に定めることが困難となり得る。そこで、このような場合には、例えば、ＡＤ変換タイミングＡＤ１２を定める早い側のエッジタイミングＥＧ１２と、期間ＴＣの遅い側のエッジタイミングＥＧ２２との間隔が第２の基準値以上かを判定し、第２の基準値未満の場合には、隣接する期間ＴＤにシフトするような処理を行えばよい。

なお、ここでは、１シャントインバータ回路ＩＮＶ＿Ｂを、インターリーブ型のＰＦＣ回路ＰＦＣ＿Ｂに組み合わせたが、図１のような単相のＰＦＣ回路ＰＦＣに組み合わせることも可能である。この場合、例えば、１シャントインバータ回路ＩＮＶ＿Ｂ側のＰＷＭ信号生成回路が、図１３のステップＳ３０５の場合と同様に、自身側のＡＤ変換タイミングと、ＰＦＣ回路ＰＦＣ側のエッジタイミングとの間隔が第１の基準値以上となるように、自身のエッジタイミングをシフトさせればよい。

《実施の形態３の主要な効果》
以上、実施の形態３の方式を用いることでも、実施の形態１の場合と同様の効果が得られる。また、実施の形態１，２の方式と比較して、演算処理に伴う処理負荷は増大するものの、様々なスイッチング回路の組み合わせに対してより柔軟に対応することが可能になる。特に、図４に示したような３シャントインバータ回路ＩＮＶ＿Ａと１シャントインバータ回路ＩＮＶ＿Ｂの組み合わせの場合、前述したように、３シャントインバータ回路ＩＮＶ＿Ａを基準インバータとして合わせ込みを行うことが望まれる。しかし、この場合、例えば、１シャントインバータ回路ＩＮＶ＿Ｂ側でパルス幅が非常に広い相が生じた場合、その立ち下がりエッジタイミングがＰＷＭ周期Ｔｐｗｍから逸脱する可能性がある。実施の形態３の方式を用いると、図１６（ａ）および図１６（ｂ）から判るように、このような事態は極めて生じ難い。

すなわち、実施の形態３の方式では、実施の形態１，２の方式のように、合わせ込みに伴いエッジタイミングを大きくシフトさせる方式ではなく、ＰＷＭ周期Ｔｐｗｍの中心に対して対称に生成された元々のエッジタイミングを基準として、不都合なエッジタイミングのみを不都合が生じないレベルまでシフトさせる方式である。このため、各エッジタイミングの元々のエッジタイミングからのシフト量を小さくすることができる。その結果、実施の形態１，２の方式と比較して、ＰＷＭ信号の立ち下がりエッジがＰＷＭ周期Ｔｐｗｍからはみ出るような事態や、ＡＤ変換タイミングとＰＷＭ信号の立ち下がりエッジとが干渉するような事態を、更に生じ難くすることができる。

（実施の形態４）
《ＰＷＭタイミング生成回路の主要部の詳細》
図２１（ａ）は、本発明の実施の形態４によるスイッチングシステムにおいて、図３のＰＷＭタイミング生成回路の主要部の構成例を示す回路ブロック図であり、図２１（ｂ）は、図２１（ａ）の動作例を示すタイミングチャートである。図２１（ａ）に示すＰＷＭタイミング生成回路ＰＷＭＴＧは、アップダウンカウンタ回路ＵＤＣＵＮＴと、減算回路ＳＢｐと、加算回路ＡＤＤｐと、選択回路ＳＥＬと、比較回路ＣＭＰと、シフト値算出回路ＳＦＣＡＬとを備える。アップダウンカウンタ回路ＵＤＣＵＮＴは、図２１（ｂ）に示されるように、そのカウント値ＵＰＣＴＮによって三角波状のカウント値を生成する。

シフト値算出回路ＳＦＣＡＬは、実施の形態１〜３で述べた各シフト量に基づくシフト値“Ｙ”を算出する。減算回路ＳＢｐは、図３のデューティ算出回路（例えばＤＴＹＧａ）からのコンペア値“Ｘ”からシフト値“Ｙ”を減算する。加算回路ＡＤＤｐは、コンペア値“Ｘ”にシフト値“Ｙ”を加算する。選択回路ＳＥＬは、アップダウンカウンタ回路ＵＤＣＵＮＴの動作がカウントアップ動作（ＵＰ）かカウントダウン動作（ＤＮ）かに応じて、減算回路ＳＢｐからのコンペア値“Ａ”か加算回路ＡＤＤｐからのコンペア値“Ｂ”の一方を選択して出力する。比較回路ＣＭＰは、アップダウンカウンタ回路ＵＤＣＵＮＴのカウント値ＵＤＣＴＮと選択回路ＳＥＬからのコンペア値とを比較することでＰＷＭ信号ＰＷＭＳＧを出力する。なお、コンペア値“Ｘ”，“Ａ”，“Ｂ”およびシフト値“Ｙ”は、実際には、例えば、レジスタ等によって保持される。

図２１（ｂ）の例では、選択回路ＳＥＬは、カウントアップ動作（ＵＰ）の際に、減算回路ＳＢｐからのコンペア値“Ａ”を選択し、カウントダウン動作（ＤＮ）の際に、加算回路ＡＤＤｐからのコンペア値“Ｂ”を選択している。その結果、図２１（ｂ）に示されるように、コンペア値“Ｘ”に基づくＰＷＭ信号ＰＷＭＳＧｎと同じパルス幅（デューティ値）を持ち、“Ｙ×Ｔｃｋ”（Ｔｃｋは、アップダウンカウンタ回路ＵＤＣＵＮＴのクロック周期）だけシフトしたＰＷＭ信号ＰＷＭＳＧｓを生成可能になる。

前述したように、各実施の形態では、様々なシフト処理が行われる。比較例となるＰＷＭタイミング生成回路は、例えば、減算回路ＳＢｐや加算回路ＡＤＤｐを備えていない。この場合、シフト処理が生じる度にプログラム処理等によってコンペア値“Ａ”およびコンペア値“Ｂ”を算出し、対応するレジスタに格納する処理が必要とされる。図２１（ａ）の構成例を用いると、このようなコンペア値“Ａ”，“Ｂ”の算出処理や、レジスタへの格納処理がハードウェアによって自動的に行われるため、プログラム処理等の処理負荷を低減することが可能になる。

さらに、比較例では、ＰＷＭタイミング生成回路に対して、カウントアップ時とカウントダウン時で異なるコンペア値を入力する必要があるため、ＰＷＭ周期Ｔｐｗｍ毎に、カウント値ＵＰＣＴＮのピーク（山）とボトム（谷）のタイミングで２回の割り込みを行う必要がある。一方、図２１（ａ）の構成を用いると、ＰＷＭタイミング生成回路に対して、カウントアップ時とカウントダウン時で同一のコンペア値を入力すればよいため、ＰＷＭ周期Ｔｐｗｍ毎に、１回の割り込みを行えばよい。これにより、割り込み処理に伴う処理負荷を低減できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

例えば、図３では、２個（またはそれ以上）の制御器ＣＴＬＵａ，ＣＴＬＵｂは、１個のマイクロコントローラＭＣＵに搭載されたが、場合によっては、複数のマイクロコントローラに個別に搭載されてもよい。ただし、前述した実施の形態の方式では、三角波を同期させ、制御器ＣＴＬＵａ，ＣＴＬＵｂ間で通信を行う必要があるため、処理の高速化や簡素化を図るため、制御器ＣＴＬＵａ，ＣＴＬＵｂは、１個のマイクロコントローラＭＣＵに搭載されることが望ましい。この場合、マイクロコントローラＭＣＵは、２個のインバータ回路を制御する場合には、６個以上のＰＷＭ信号出力端子と、２個以上のＡＤ変換入力端子とを備え、１個のインバータ回路とＰＦＣ回路を制御する場合には、４個以上のＰＷＭ信号の出力端子、２個以上のＡＤ変換入力端子とを備える。

また、ここでは、三角波状のカウント値を用いてＰＷＭ信号を生成したが、必ずしも、三角波状に限らず、例えば、鋸波状のカウント値等を用いた場合であっても同様に適用可能である。さらに、ここでは、ＰＦＣ回路として、単相型または２相のインタリーブ型を用いたが、場合によって、４相等のインタリーブ型に対しても同様に適用可能である。

《付記》
（１）第１のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第１のスイッチング回路と、第２のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第２のスイッチング回路とを制御する半導体装置であって、
第１のカウント値と、入力された第１のコンペア値とを用いて第１のＰＷＭ信号のエッジタイミングを生成する第１のＰＷＭタイミング生成回路と、
前記第１のカウント値と同一のカウント値であるか、または、前記第１のカウント値と周波数が同一または整数倍の関係にあり、カウント値が最大値または最小値となるタイミングが前記第１のカウント値と同期しているカウント値である第２のカウント値とを用いて複数相の第２のＰＷＭ信号のエッジタイミングを生成する第２のＰＷＭタイミング生成回路と、
前記第１のスイッチング回路の前記シャント抵抗で検出されたアナログ値をサンプリングタイミングとなる第１のＡＤ変換タイミングに基づきディジタル値に変換する第１のＡＤ変換回路と、
前記第１のＰＷＭ信号のエッジタイミングに基づき前記第１のＡＤ変換タイミングを生成する第１のＡＤ変換タイミング生成回路と、
前記第２のスイッチング回路の前記シャント抵抗で検出されたアナログ値をサンプリングタイミングとなる第２のＡＤ変換タイミングに基づきディジタル値に変換する第２のＡＤ変換回路と、
前記第２のＰＷＭ信号のエッジタイミングに基づき前記第２のＡＤ変換タイミングを生成する第２のＡＤ変換タイミング生成回路と、
を有し、
前記第１のＰＷＭタイミング生成回路または前記第２のＰＷＭタイミング生成回路は、生成したエッジタイミングを、一方のエッジタイミングと、他方のＡＤ変換タイミングとの間隔が所定の基準値以上となるようにシフトする。

（１−１）前記（１）において、
前記第１のスイッチング回路と前記第２のスイッチング回路の一方は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
前記第１のＰＷＭタイミング生成回路は、前記第１のＰＷＭ信号のエッジタイミングと前記第２のＡＤ変換タイミングとの間隔を検証するか、または、前記第１のＡＤ変換タイミングと前記第２のＰＷＭ信号のエッジタイミングとの間隔を検証し、当該間隔が第１の基準値未満の場合には、前記第１の基準値以上となるように前記第１のＰＷＭ信号のエッジタイミングをシフトする。

（１−２）前記（１）において、
前記第１のスイッチング回路と前記第２のスイッチング回路の一方は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
前記第２のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、前記第２のＰＷＭ信号のエッジタイミングを生成したのち、立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、前記第１のＰＷＭタイミング生成回路で生成された前記第１のＰＷＭ信号のエッジタイミングに合わせるようにシフトする。

（１−３）前記（１）において、
前記第１のスイッチング回路は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
前記第１のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、前記複数相の前記第１のＰＷＭ信号のエッジタイミングを生成したのち、前記複数相の前記第１のＰＷＭ信号における立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、固定のエッジタイミングに合わせるようにシフトし、
前記固定のエッジタイミングは、予め各ＰＷＭ周期の共通タイミングとして、隣接するエッジ間隔が第２の基準値以上となるように定められる。

（２）第１のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第１のスイッチング回路と、第２のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第２のスイッチング回路とを有するスイッチングシステムのタイミング生成方法であって、
前記第１のスイッチング回路と前記第２のスイッチング回路の一方は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
前記タイミング生成方法は、
第１のカウント値と、入力された第１のコンペア値とを用いて前記第１のＰＷＭ信号のエッジタイミングを生成する第１のステップと、
前記第１のカウント値と同一のカウント値であるか、または、前記第１のカウント値と周波数が同一または整数倍の関係にあり、カウント値が最大値または最小値となるタイミングが前記第１のカウント値と同期しているカウント値である第２のカウント値とを用いて前記第２のＰＷＭ信号のエッジタイミングを生成する第２のステップと、
前記第１のスイッチング回路の前記シャント抵抗で検出されたアナログ値をディジタル値に変換する際のサンプリングタイミングとなる第１のＡＤ変換タイミングを生成する第３のステップと、
前記第２のスイッチング回路の前記シャント抵抗で検出されたアナログ値をディジタル値に変換する際のサンプリングタイミングとなる第２のＡＤ変換タイミングを生成する第４のステップと、
前記第１のステップで生成された前記第１のＰＷＭ信号のエッジタイミングと前記第４のステップで生成された前記第２のＡＤ変換タイミングとの間隔を検証するか、または前記第３のステップで生成された前記第１のＡＤ変換タイミングと前記第２のステップで生成された前記第２のＰＷＭ信号のエッジタイミングとの間隔を検証し、当該間隔が第１の基準値未満の場合には、前記第１の基準値以上となるように前記第１のＰＷＭ信号のエッジタイミングをシフトする第５のステップと、
を有する。

（２−１）前記（２）において、
前記タイミング生成方法は、さらに
前記第２のＰＷＭ信号のエッジタイミングと前記第１のＡＤ変換タイミングとの間隔を検証するか、または前記第２のＡＤ変換タイミングと前記第１のＰＷＭ信号のエッジタイミングとの間隔を検証し、当該間隔が前記第１の基準値未満の場合には、前記第１の基準値以上となるように前記第２のＰＷＭ信号のエッジタイミングをシフトする第６のステップと、
を有する。

（２−２）前記（２）において、
前記第１のスイッチング回路は、前記シャント抵抗が複数相で個別に設けられる個別シャント型のインバータ回路であり、
前記第２のスイッチング回路は、前記共通シャント型のインバータ回路であり、
前記第２のステップは、さらに、複数相の前記第２のＰＷＭ信号における立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、隣接するエッジ間隔が前記第１の基準値よりも大きい第２の基準値以上となるように生成し、
前記第４のステップは、前記第２のステップによって生成された前記第１方向のエッジタイミングを受けて、隣接するエッジの間に前記第２のＡＤ変換タイミングを定める。

（３）第１のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第１のスイッチング回路と、第２のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第２のスイッチング回路とを有するスイッチングシステムのタイミング生成方法であって、
前記第１のスイッチング回路と前記第２のスイッチング回路の一方は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
前記タイミング生成方法は、
第１のカウント値と、入力された第１のコンペア値とを用いて前記第１のＰＷＭ信号のエッジタイミングを生成する第１のステップと、
前記第１のカウント値と周波数が同一または整数倍の関係にあり、カウント値が最大値または最小値になるタイミングが前記第１のカウント値と同期している第２のカウント値と、入力された第２のコンペア値とを用いて前記第２のＰＷＭ信号のエッジタイミングを生成する第２のステップと、
ＰＷＭ周期毎に、前記第２のステップで生成された前記第２のＰＷＭ信号のエッジタイミングにおける立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、前記第１のステップで生成された前記第１のＰＷＭ信号のエッジタイミングに合わせるようにシフトする第３のステップと、
を有する。

（３−１）前記（３）において、
前記第１のステップは、さらに、ＰＷＭ周期毎に、複数相の前記第１のＰＷＭ信号における前記第１方向のエッジタイミングを生成したのち、隣接するエッジ間隔が第２の基準値未満の場合には、前記第２の基準値以上となるように対応する相のエッジタイミングをシフトし、
前記第３のステップは、ＰＷＭ周期毎に、複数相の前記第２のＰＷＭ信号における前記第１方向のエッジタイミングを、前記第１のステップによるシフト後の前記第１方向のエッジタイミングに合わせるようにシフトする。

（３−２）前記（３−１）において、
前記第３のステップは、生成した前記複数相の前記第２のＰＷＭ信号における前記第１方向のエッジタイミングを、より広いパルス幅を持つ相が、前記第１のステップによるシフト後の前記第１方向のエッジタイミングの中のより早いタイミングまたはより遅いタイミングに割り当てられるようにシフトし、
前記より早いタイミングか前記より遅いタイミングは、前記第１方向が前記立ち上がり方向か前記立ち下がり方向かに基づいて定められる。

（４）第１のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第１のスイッチング回路と、第２のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第２のスイッチング回路とを有するスイッチングシステムのタイミング生成方法であって、
前記第１のスイッチング回路は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
前記タイミング生成方法は、
第１のカウント値と、入力された第１のコンペア値とを用いて前記第１のＰＷＭ信号のエッジタイミングを生成する第１のステップと、
前記第１のカウント値と周波数が同一または整数倍の関係にあり、カウント値が最大値または最小値になるタイミングが前記第１のカウント値と同期している第２のカウント値と、入力された第２のコンペア値とを用いて前記第２のＰＷＭ信号のエッジタイミングを生成する第２のステップと、
ＰＷＭ周期毎に、前記第１のステップで生成された複数相の前記第１のＰＷＭ信号のエッジタイミングにおける立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、固定のエッジタイミングに合わせるようにシフトする第３のステップと、
を有し、
前記固定のエッジタイミングは、予め各ＰＷＭ周期の共通タイミングとして、隣接するエッジ間隔が第２の基準値以上となるように定められる。

（４−１）前記（４）において、
前記第３のステップは、生成した前記複数相の前記第１のＰＷＭ信号における前記第１方向のエッジタイミングを、より広いパルス幅を持つ相が、前記固定のエッジタイミングの中のより早いタイミングまたはより遅いタイミングに割り当てられるようにシフトし、
前記より早いタイミングか前記より遅いタイミングは、前記第１方向が前記立ち上がり方向か前記立ち下がり方向かに基づいて定められる。

（４−２）前記（４）において、
前記タイミング生成方法は、さらに、ＰＷＭ周期毎に、前記第２のステップで生成された前記第２のＰＷＭ信号のエッジタイミングにおける前記第１方向のエッジタイミングを、前記固定のエッジタイミングに合わせるようにシフトする第４のステップを有する。

ＡＤＣ ＡＤ変換回路
ＡＤＣＴＧ ＡＤ変換タイミング生成回路
ＡＤＤ 加算回路
ＣＭＰ 比較回路
ＣＴＬＵ 制御器
ＥＧ エッジタイミング
ＩＮＶ インバータ回路
ＩＮＶ＿Ａ ３シャントインバータ回路
ＩＮＶ＿Ｂ １シャントインバータ回路
ＭＣＵ マイクロコントローラ
ＰＦＣ ＰＦＣ回路
ＰＦＣ＿Ｂ インタリーブ型のＰＦＣ回路
ＰＷＭＳＧ ＰＷＭ信号
ＰＷＭＴＧ ＰＷＭタイミング生成回路
Ｒｓ シャント抵抗
ＳＢ 減算回路
ＳＥＬ 選択回路
ＳＷＣ スイッチング回路
ＴＲ スイッチングトランジスタ
Ｔｐｗｍ ＰＷＭ周期
ＵＤＣＵＮＴ アップダウンカウンタ回路
ＵＬ，ＶＬ，ＷＬ，ＧＳ ゲート制御信号（ＰＷＭ信号）
ＵＰＣＴＮ カウント値（三角波）
ΔＴｔｈ１ 第１の基準値
ΔＴｔｈ２ 第２の基準値

Claims (20)

1. 第１のカウント値と、入力された第１のコンペア値とを用いて第１のＰＷＭ（Pulse Width Modulation）信号のエッジタイミングを生成する第１のＰＷＭタイミング生成回路と、
   前記第１のカウント値と同一のカウント値であるか、または、前記第１のカウント値と周波数が同一または整数倍の関係にあり、カウント値が最大値または最小値となるタイミングが前記第１のカウント値と同期しているカウント値である第２のカウント値と、入力された第２のコンペア値とを用いて第２のＰＷＭ信号のエッジタイミングを生成する第２のＰＷＭタイミング生成回路と、
   前記第１のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第１のスイッチング回路と、
   前記第２のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第２のスイッチング回路と、
   前記第１のスイッチング回路の前記シャント抵抗で検出されたアナログ値をサンプリングタイミングとなる第１のＡＤ変換タイミングでディジタル値に変換する第１のＡＤ変換回路と、
   前記第１のＰＷＭ信号のエッジタイミングに基づき前記第１のＡＤ変換タイミングを生成する第１のＡＤ変換タイミング生成回路と、
   前記第２のスイッチング回路の前記シャント抵抗で検出されたアナログ値をサンプリングタイミングとなる第２のＡＤ変換タイミングでディジタル値に変換する第２のＡＤ変換回路と、
   前記第２のＰＷＭ信号のエッジタイミングに基づき前記第２のＡＤ変換タイミングを生成する第２のＡＤ変換タイミング生成回路と、
   を有するスイッチングシステムであって、
   前記第１のスイッチング回路と前記第２のスイッチング回路の一方は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
   前記第１のＰＷＭタイミング生成回路は、前記第１のＰＷＭ信号のエッジタイミングと前記第２のＡＤ変換タイミングとの間隔を検証するか、または、前記第１のＡＤ変換タイミングと前記第２のＰＷＭ信号のエッジタイミングとの間隔を検証し、当該間隔が第１の基準値未満の場合には、前記第１の基準値以上となるように前記第１のＰＷＭ信号のエッジタイミングをシフトする、
   スイッチングシステム。
2. 請求項１記載のスイッチングシステムにおいて、
   前記第２のＰＷＭタイミング生成回路は、前記第２のＰＷＭ信号のエッジタイミングを生成したのち、当該エッジタイミングと前記第１のＡＤ変換タイミングとの間隔を検証するか、または、前記第２のＡＤ変換タイミングと前記第１のＰＷＭ信号のエッジタイミングとの間隔を検証し、当該間隔が前記第１の基準値未満の場合には、前記第１の基準値以上となるように前記第２のＰＷＭ信号のエッジタイミングをシフトする、
   スイッチングシステム。
3. 請求項１記載のスイッチングシステムにおいて、
   前記第１のスイッチング回路は、前記共通シャント型のインバータ回路であり、
   前記第２のスイッチング回路は、ＰＦＣ（Power Factor Correction）回路であり、
   前記第２のＡＤ変換タイミング生成回路は、前記第２のＡＤ変換タイミングを前記第２のカウント値が最大値または最小値となるタイミングを基準に定める、
   スイッチングシステム。
4. 請求項１記載のスイッチングシステムにおいて、
   前記第１のスイッチング回路は、前記シャント抵抗が複数相で個別に設けられる個別シャント型のインバータ回路であり、
   前記第２のスイッチング回路は、前記共通シャント型のインバータ回路であり、
   前記第２のＰＷＭタイミング生成回路は、複数相の前記第２のＰＷＭ信号における立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、隣接するエッジ間隔が前記第１の基準値よりも大きい第２の基準値以上となるように生成し、
   前記第２のＡＤ変換タイミング生成回路は、前記第２のＰＷＭタイミング生成回路によって生成された前記第１方向のエッジタイミングを受けて、隣接するエッジの間に前記第２のＡＤ変換タイミングを定める、
   スイッチングシステム。
5. 請求項１記載のスイッチングシステムにおいて、
   前記第１のＰＷＭタイミング生成回路は、
   前記第１のカウント値を生成するアップダウンカウンタ回路と、
   前記第１のコンペア値から前記エッジタイミングのシフト量に基づくシフト値を減算する減算回路と、
   前記第１のカウント値に前記シフト値を加算する加算回路と、
   前記アップダウンカウンタ回路の動作がカウントアップ動作かカウントダウン動作かに応じて、前記減算回路からのコンペア値か前記加算回路からのコンペア値の一方を選択して出力する選択回路と、
   前記第１のカウント値と前記選択回路からのコンペア値とを比較する比較回路と、
   を有する、
   スイッチングシステム。
6. 請求項１記載のスイッチングシステムにおいて、
   前記第１のＰＷＭタイミング生成回路、前記第２のＰＷＭタイミング生成回路、前記第１のＡＤ変換回路、前記第２のＡＤ変換回路、前記第１のＡＤ変換タイミング生成回路および前記第２のＡＤ変換タイミング生成回路は、同一の半導体チップに形成される、
   スイッチングシステム。
7. 第１のカウント値と、入力された第１のコンペア値とを用いて第１のＰＷＭ（Pulse Width Modulation）信号のエッジタイミングを生成する第１のＰＷＭタイミング生成回路と、
   前記第１のカウント値と同一のカウント値であるか、または、前記第１のカウント値と周波数が同一または整数倍の関係にあり、カウント値が最大値または最小値となるタイミングが前記第１のカウント値と同期しているカウント値である第２のカウント値と、入力された第２のコンペア値とを用いて第２のＰＷＭ信号のエッジタイミングを生成する第２のＰＷＭタイミング生成回路と、
   前記第１のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第１のスイッチング回路と、
   前記第２のＰＷＭ信号によって駆動されるスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第２のスイッチング回路と、
   前記第１のスイッチング回路の前記シャント抵抗で検出されたアナログ値をディジタル値に変換する第１のＡＤ変換回路と、
   前記第２のスイッチング回路の前記シャント抵抗で検出されたアナログ値をディジタル値に変換する第２のＡＤ変換回路と、
   を有するスイッチングシステムであって、
   前記第１のスイッチング回路と前記第２のスイッチング回路の一方は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
   前記第２のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、前記第２のＰＷＭ信号のエッジタイミングを生成したのち、立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、前記第１のＰＷＭタイミング生成回路で生成された前記第１のＰＷＭ信号のエッジタイミングに合わせるようにシフトする、
   スイッチングシステム。
8. 請求項７記載のスイッチングシステムにおいて、
   前記第１のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、複数相の前記第１のＰＷＭ信号における前記第１方向のエッジタイミングを生成したのち、隣接するエッジ間隔が第２の基準値未満の場合には、前記第２の基準値以上となるように対応する相のエッジタイミングをシフトし、
   前記第２のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、前記第２のＰＷＭ信号における前記第１方向のエッジタイミングを、前記第１のＰＷＭタイミング生成回路によるシフト後の前記第１方向のエッジタイミングに合わせるようにシフトする、
   スイッチングシステム。
9. 請求項８記載のスイッチングシステムにおいて、
   前記第２のＰＷＭタイミング生成回路は、生成した複数相の前記第２のＰＷＭ信号における前記第１方向のエッジタイミングを、より広いパルス幅を持つ相が、前記第１のＰＷＭタイミング生成回路によるシフト後の前記第１方向のエッジタイミングの中のより早いタイミングまたはより遅いタイミングに割り当てられるようにシフトし、
   前記より早いタイミングか前記より遅いタイミングかは、前記第１方向が前記立ち上がり方向か前記立ち下がり方向かに基づいて定められる、
   スイッチングシステム。
10. 請求項８記載のスイッチングシステムにおいて、
    前記第１のスイッチング回路は、前記共通シャント型のインバータ回路、または、前記シャント抵抗が前記複数相で個別に設けられる個別シャント型のインバータ回路であり、
    前記第２のスイッチング回路は、前記共通シャント型のインバータ回路である、
    スイッチングシステム。
11. 請求項７記載のスイッチングシステムにおいて、
    前記第１のスイッチング回路は、ＰＦＣ（Power Factor Correction）回路であり、
    前記第２のスイッチング回路は、前記共通シャント型のインバータ回路である、
    スイッチングシステム。
12. 請求項７記載のスイッチングシステムにおいて、
    前記第２のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、前記第２のＰＷＭ信号における前記第１方向のエッジタイミングを、前記第１のＰＷＭ信号のエッジタイミングと同一ではなく、予め定めた固定のオフセット値だけズレるように定める、
    スイッチングシステム。
13. 請求項７記載のスイッチングシステムにおいて、
    前記第２のＰＷＭタイミング生成回路は、
    前記第２のカウント値を生成するアップダウンカウンタ回路と、
    前記第２のコンペア値から前記エッジタイミングのシフト量に基づくシフト値を減算する減算回路と、
    前記第２のカウント値に前記シフト値を加算する加算回路と、
    前記アップダウンカウンタ回路の動作がカウントアップ動作かカウントダウン動作かに応じて、前記減算回路からのコンペア値か前記加算回路からのコンペア値の一方を選択して出力する選択回路と、
    前記第２のカウント値と前記選択回路からのコンペア値とを比較する比較回路と、
    を有する、
    スイッチングシステム。
14. 請求項７記載のスイッチングシステムにおいて、
    前記第１のＰＷＭタイミング生成回路、前記第２のＰＷＭタイミング生成回路、前記第１のＡＤ変換回路および前記第２のＡＤ変換回路は、同一の半導体チップに形成される、
    スイッチングシステム。
15. 第１のカウント値と、入力された第１のコンペア値とを用いて第１のＰＷＭ（Pulse Width Modulation）信号のエッジタイミングを生成する第１のＰＷＭタイミング生成回路と、
    前記第１のカウント値と同一のカウント値であるか、または、前記第１のカウント値と周波数が同一または整数倍の関係にあり、カウント値が最大値または最小値となるタイミングが前記第１のカウント値と同期しているカウント値である第２のカウント値と、入力された第２のコンペア値とを用いて第２のＰＷＭ信号のエッジタイミングを生成する第２のＰＷＭタイミング生成回路と、
    前記第１のＰＷＭ信号によって駆動される複数のスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第１のスイッチング回路と、
    前記第２のＰＷＭ信号によって駆動される複数のスイッチングトランジスタと、当該スイッチングトランジスタに流れる電流を検出するシャント抵抗とを含む第２のスイッチング回路と、
    前記第１のスイッチング回路の前記シャント抵抗で検出されたアナログ値をディジタル値に変換する第１のＡＤ変換回路と、
    前記第２のスイッチング回路の前記シャント抵抗で検出されたアナログ値をディジタル値に変換する第２のＡＤ変換回路と、
    を有するスイッチングシステムであって、
    前記第１のスイッチング回路は、前記シャント抵抗が複数相で共通に設けられる共通シャント型のインバータ回路であり、
    前記第１のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、複数相の前記第１のＰＷＭ信号のエッジタイミングを生成したのち、前記複数相の前記第１のＰＷＭ信号における立ち上がり方向または立ち下がり方向の一方となる第１方向のエッジタイミングを、固定のエッジタイミングに合わせるようにシフトし、
    前記固定のエッジタイミングは、予め各ＰＷＭ周期の共通タイミングとして、隣接するエッジ間隔が第２の基準値以上となるように定められる、
    スイッチングシステム。
16. 請求項１５記載のスイッチングシステムにおいて、
    前記第１のＰＷＭタイミング生成回路は、前記複数相の前記第１のＰＷＭ信号における前記第１方向のエッジタイミングを、より広いパルス幅を持つ相が、前記固定のエッジタイミングの中のより早いタイミングまたはより遅いタイミングに割り当てられるようにシフトし、
    前記より早いタイミングか前記より遅いタイミングかは、前記第１方向が前記立ち上がり方向か前記立ち下がり方向かに基づいて定められる、
    スイッチングシステム。
17. 請求項１５記載のスイッチングシステムにおいて、
    前記第２のＰＷＭタイミング生成回路は、ＰＷＭ周期毎に、前記第２のＰＷＭ信号のエッジタイミングを生成したのち、前記第２のＰＷＭ信号における前記第１方向のエッジタイミングを、前記固定のエッジタイミングに合わせるようにシフトする、
    スイッチングシステム。
18. 請求項１７記載のスイッチングシステムにおいて、
    前記第２のスイッチング回路は、前記共通シャント型のインバータ回路、または、前記シャント抵抗が前記複数相で個別に設けられる個別シャント型のインバータ回路である、
    スイッチングシステム。
19. 請求項１５記載のスイッチングシステムにおいて、
    前記第２のスイッチング回路は、ＰＦＣ（Power Factor Correction）回路であり、
    前記第２のＡＤ変換回路のサンプリングタイミングは、前記第２のカウント値が最大値または最小値になるタイミングを基準に定められ、
    前記固定のエッジタイミングは、前記固定のエッジタイミングにおける隣接するエッジの間に前記第２のＡＤ変換回路のサンプリングタイミングが位置するように定められる、
    スイッチングシステム。
20. 請求項１５記載のスイッチングシステムにおいて、
    前記第１のＰＷＭタイミング生成回路は、
    前記第１のカウント値を生成するアップダウンカウンタ回路と、
    前記第１のコンペア値から前記エッジタイミングのシフト量に基づくシフト値を減算する減算回路と、
    前記第１のカウント値に前記シフト値を加算する加算回路と、
    前記アップダウンカウンタ回路の動作がカウントアップ動作かカウントダウン動作かに応じて、前記減算回路からのコンペア値か前記加算回路からのコンペア値の一方を選択して出力する選択回路と、
    前記第１のカウント値と前記選択回路からのコンペア値とを比較する比較回路と、
    を有する、
    スイッチングシステム。

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