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JP2018152522A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2018152522A JP2017049245A JP2017049245A JP2018152522A JP 2018152522 A JP2018152522 A JP 2018152522A JP 2017049245 A JP2017049245 A JP 2017049245A JP 2017049245 A JP2017049245 A JP 2017049245A JP 2018152522 A JP2018152522 A JP 2018152522A
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Abstract

【課題】トレンチゲートとトレンチコンタクトを適用し、高耐圧／低オン抵抗を実現しつつ、アバランシェ耐量を高めることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１と、第１導電型のｎ型ドリフト層５０と、第２導電型の第１半導体層７と、を備える。また、半導体装置は、第１半導体層７の表面からｎ型ドリフト層５０に達するトレンチ５１と、トレンチ５１の内部にゲート絶縁膜５を介して設けられたゲート電極６と、を有する主電流が流れる活性領域２０を有する。また、半導体装置は、ゲート電極６と接続されたゲート金属１７が接触するゲートコンタクトＣを有する、活性領域２０の周囲を囲む終端領域３０を備える。終端領域３０は、第１半導体層７と接続し、ゲートコンタクトＣの底部まで延在する第２導電型の第１半導体領域１２を有する。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
一般に、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）には、オン抵抗と耐圧との間にトレードオフの関係がある。例えば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ-型ドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。この高抵抗のｎ-型ドリフト層の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果につながるものの、逆にｐ型ベース領域とｎ-型ドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭く、シリコン（Ｓｉ）の臨界電界強度に早く達するため、耐圧が低下してしまう。
逆に耐圧の高い半導体装置では、ｎ-型ドリフト層が厚くなるため、必然的にオン抵抗が大きくなり、損失が増すことになる。このようにオン抵抗と耐圧との間にトレードオフ関係がある。この問題に対する解決策として、スーパージャンクション構造（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造：ＳＪ構造）を有するＳＪ−ＭＯＳＦＥＴがある。ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ構造（ＳＪ構造）で構成し、オフ状態の時は空乏化して耐圧を負担するようにしている。
通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型でなく、縦型層状のｎ型のドリフト領域と縦型層状のｐ型の仕切り領域を交互に繰り返し接合した並列ｐｎ構造（ＳＪ構造）となっている点である。並列ｐｎ構造の不純物濃度が高くてもオフ状態で、並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
このＳＪ−ＭＯＳＦＥＴで高耐圧／低オン抵抗を実現するためには微細化が必要となる。微細化を達成する上で、トレンチゲートとトレンチコンタクトの適用が有効である（例えば、特許文献１参照）。トレンチゲートはシリコンに形成した溝の中にゲートを構成する方法で、トレンチ側壁をチャネルとするため、微細化が可能になる。また、トレンチコンタクトはシリコンに形成した溝の中にコンタクト領域を形成する方法で、トレンチ側壁でソースとコンタクトし、トレンチ底でｐ+型層とコンタクトすることで微細化が可能になる。
図１０は、従来のＳＪ−ＭＯＳＦＥＴの構造を示す断面図である。図１０に示すように、ＳＪ−ＭＯＳＦＥＴは、高不純物濃度のｎ+型ドレイン層１にｎ型ドリフト層５０を成長させたウエハを材料とする。ＳＪ−ＭＯＳＦＥＴは、活性部２０と、活性部２０の周囲を囲む終端構造部（エッジ部）３０を備える。ここで、終端構造部３０は、後述するゲート配線１５が設けられた領域で、活性部２０は、終端構造部３０の内側の領域である。活性部２０では、このウエハ表面からｎ型ドリフト層５０を貫きｎ+型ドレイン層１に到達しないｐ型カラム領域３が設けられている。ｎ型ドリフト層５０のうちｐ型カラム領域３が設けられない領域が、ｎ型カラム領域２となる。図１０では、ｐ型カラム領域３はｎ+型ドレイン層１に到達しないが、ｎ+型ドレイン層１に到達してもよい。
ｎ型カラム領域２およびｐ型カラム領域３の表面にｐ型ベース層７が設けられる。ｐ型ベース層７のおもて面側には、トレンチゲートＡおよびトレンチコンタクトＢが設けられている。トレンチゲートＡの側壁に沿ってゲート絶縁膜５が設けられ、ゲート絶縁膜５の内側にゲート電極６が設けられている。トレンチゲートＡの底は、ｎ型カラム領域２と接している。また、ｐ型ベース層７の内部に、ｎ型ソース領域８およびｐ+型コンタクト領域１０が設けられている。ｐ+型コンタクト領域１０は、トレンチコンタクトＢの底に設けられている。トレンチコンタクトＢの側壁でｎ型ソース領域８と接し、トレンチコンタクトＢの底でｐ+型コンタクト領域１０と接するソース電極１１が設けられ、ソース電極１１とゲート電極６は層間絶縁膜９により絶縁されている。また、ｎ+型ドレイン層１の裏面にドレイン電極４が設けられている。
また、耐圧を保持する終端構造部３０には、ｐ型リサーフ（ＲＥＳＵＲＦ）領域１２が設けられている（例えば、特許文献１参照）。ｐ型リサーフ領域１２により、最外周のｎ型カラム領域２とｐ型カラム領域３上に設けられたｐ型ウェル領域１３端部にかかる電解集中を緩和して、終端構造部３０の耐圧を上げることができる。また、トレンチゲートＡに埋め込まれたゲート電極６のポリシリコン（Ｐｏｌｙ−Ｓｉ）は、トレンチゲートＡ終端から引き出されゲート配線１５と接続し、終端構造部３０でゲートメタル１７とゲートコンタクトＣにおいて接する。ゲートメタル１７およびゲート配線１５とｎ型ドリフト層５０とは、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１６により絶縁されている。
例えば、第１導電型の第１の半導体層と第２導電型の第２の半導体層とが、交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置の終端領域２において、Ｐ＋型ガードリング層２１に接し、素子領域１に対し反対側に広がるように、表面にＰ型リサーフ層２２が形成される構造がある（例えば、特許文献２参照）。
特開２００７−１４９７３６号公報 特開２００９−４６８８号公報
ここで、図１１、１２は、従来のＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。図１１に示すように、ゲートコンタクトＣとトレンチコンタクトＢとに対応する部分に開口部を有するレジスト１８にプラズマ１９を照射する。これにより、従来のＳＪ−ＭＯＳＦＥＴでは、終端構造部３０のゲートコンタクトＣと、活性部２０のトレンチコンタクトＢを同時に形成している。
この際、次のような問題が発生する。活性部２０のシリコン（ｐ型ベース層７）がエッチングされる際、終端構造部３０ではゲート配線１５のポリシリコンがエッチングされる。ただし、シリコンに比べ、ポリシリコンのエッチングレートは速いため、活性部２０のトレンチコンタクトＢ形成前に、終端構造部３０のポリシリコンは完全にエッチングされ、下地のＬＯＣＯＳ酸化膜１６がプラズマ１９にさらされる。これにより、活性部２０のトレンチコンタクトＢが所望の深さに達するまで、終端構造部３０のＬＯＣＯＳ酸化膜１６がプラズマ１９にさらされる。このため、図１２に示すように、プラズマ１９により、ＬＯＣＯＳ酸化膜１６も削られてしまうため、ゲートコンタクトＣの下のＬＯＣＯＳ酸化膜１６が薄くなってしまう。例えば、ＬＯＣＯＳ酸化膜１６をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：走査型電子顕微鏡）で観察するとゲートコンタクトＣの下はへこんで薄くなっている。また、プラズマ１９のダメージにより、ＬＯＣＯＳ酸化膜１６の膜質（絶縁性）が低下してしまう。
このように、活性部２０にトレンチコンタクトＢを形成するときに、ゲートコンタクトＣの下のＬＯＣＯＳ酸化膜１６が薄くなり、かつ、膜質（絶縁性）が低下する。この場合、図１０で示すように、ｐ型リサーフ領域１２の端部でアバランシェ降伏が起きたときに、アバランシェ降伏で発生した電流がゲートコンタクトＣの下の低膜質のＬＯＣＯＳ酸化膜１６へ流れ込み、素子が破壊される問題が生じる。
この発明は、上述した従来技術による問題点を解消するため、トレンチゲートとトレンチコンタクトを適用し、高耐圧／低オン抵抗を実現しつつ、アバランシェ耐量を高めることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の第１主面上に第１導電型のドリフト層が設けられる。前記ドリフト層の表面層に第２導電型の第１半導体層が設けられる。前記第１半導体層の表面から前記ドリフト層に達するトレンチと、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、を有する主電流が流れる活性領域が設けられる。前記ゲート電極と接続されたゲート金属が接触するゲートコンタクトを有する、前記活性領域の周囲を囲む終端領域が設けられる。前記終端領域は、前記第１半導体層と接続し、前記ゲートコンタクトの底部まで延在する第２導電型の第１半導体領域を有する。
また、この発明にかかる半導体装置は、上述した発明において、前記終端領域において、前記第１半導体領域と前記ゲート金属との間に絶縁膜が設けられ、前記ゲートコンタクトの前記底部の下部の前記絶縁膜の膜厚は、前記ゲートコンタクトが設けられない領域における前記絶縁膜の膜厚より薄いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートコンタクトの前記底部の下部の前記絶縁膜の膜厚は、前記ゲートコンタクトが設けられない領域における前記絶縁膜の膜厚より３〜１５％薄いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートコンタクトの前記底部の下部の前記第１半導体領域の膜厚は、１．４μｍ以上２．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートコンタクトが設けられた領域における前記第１半導体領域の不純物濃度は、５×１０16／ｃｍ3以上１×１０17／ｃｍ3以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートコンタクトの前記終端構造部側の側面と前記第１半導体領域の前記終端構造部側の端部との間の距離は３．５μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト層には第１導電型の第１カラムと第２導電型の第２カラムが前記第１主面上に前記第１主面に平行な方向に繰り返し交互に配置されていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。第１導電型の半導体基板と、前記半導体基板の第１主面上に配置された第１導電型のドリフト層と、前記ドリフト層のおもて面に設けられた主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を備える半導体装置の製造方法であり、まず、前記終端領域の前記ドリフト層の表面層に第２導電型の第１半導体領域を形成するイオン注入を行う第１工程を行う。次に、前記第１工程後に前記終端領域の第１半導体領域と前記終端領域の前記ドリフト層の表面にＬＯＣＯＳ酸化膜を形成する第２工程を行う。次に、前記活性領域の前記ドリフト層の表面から前記第１主面に垂直な方向にトレンチを形成する第３工程を行う。次に、前記第３工程後に前記ドリフト層の上面全体にゲート絶縁膜を形成する第４工程を行う。次に、前記第４工程後にゲート絶縁膜の上面全体にポリシリコンを堆積する第５工程を行う。次に、前記第５工程後に前記トレンチ内のゲート電極と前記終端領域のゲート配線を形成する第６工程を行う。次に、前記第６工程後に前記活性領域の前記ドリフト層の表面層に第２導電型のウェル領域を形成する第７工程を行う。次に、前記第１半導体層の表面層に第１導電型のソース領域を形成する第８工程を行う。次に、前記第８工程後に前記ドリフト層の上面全体に層間絶縁膜を形成する第９工程を行う。次に、前記層間絶縁膜の一部を除去して前記ゲート電極と接続された前記ゲート配線がゲート金属と接するゲートコンタクトを形成する第１０工程を行う。前記第１工程では、前記第１半導体領域を前記ゲートコンタクトが設けられた領域まで延在させる。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１０工程では、前記活性領域に設けられたトレンチコンタクトを前記ゲートコンタクトと同時に形成することを特徴とする。
上述した発明によれば、ｐ型リサーフ領域（第２導電型の第２半導体領域）は、ゲートコンタクトが設けられて領域まで延設され、ゲートコンタクトの下を覆っている。これにより、アバランシェ降伏で発生した電流を、ｐ型リサーフ領域からｐ型ウェル領域を介して、直ちにソース電極に排出できる。このため、トレンチゲートとトレンチコンタクトを有する半導体装置において、高いアバランシェ耐量を得ることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレンチゲートとトレンチコンタクトを適用し、高耐圧／低オン抵抗を実現しつつ、アバランシェ耐量を高めることができるという効果を奏する。
実施の形態にかかるＳＪ−ＭＯＳＦＥＴの構造を示す断面図である。 実施の形態にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。 実施の形態にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。 実施の形態にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。 実施の形態にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その４）。 実施の形態にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その５）。 実施の形態にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その６）。 実施の形態にかかるＭＯＳＦＥＴの構造を示す断面図である。 実施の形態にかかるＩＧＢＴの構造を示す断面図である。 従来のＳＪ−ＭＯＳＦＥＴの構造を示す断面図である。 従来のＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。 従来のＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
本発明にかかる半導体装置について、ＳＪ−ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかるＳＪ−ＭＯＳＦＥＴの構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示すＳＪ−ＭＯＳＦＥＴは、シリコンからなる半導体基体（シリコン基体：半導体チップ）のおもて面（ｐ型ベース層７側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ−ＭＯＳＦＥＴである。このＳＪ−ＭＯＳＦＥＴは、活性部２０と、活性部２０の周囲を囲む終端構造部３０と、を備える。活性部２０は、オン状態のときに電流が流れる領域である。終端構造部３０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
シリコン基体は、ｎ+型ドレイン層（第１導電型の半導体基板）１となるｎ+型半導体基板のおもて面上にｎ型ドリフト層５０を成長させ、ｎ型ドリフト層５０内にスーパージャンクション構造（ＳＪ構造）を有するｎ型カラム領域２とｐ型カラム領域３とが交互に設けられている。ＭＯＳゲートは、ｐ型ベース層（第２導電型の第１半導体層）７と、ｎ型ソース領域８、ｐ+型コンタクト領域１０、トレンチゲートＡ、トレンチコンタクトＢ、ゲート絶縁膜５およびゲート電極６で構成される。また、ｎ+型ドレイン層１の裏面にはドレイン電極４が設けられている。
活性部２０には、ＳＪ構造が設けられている。ＳＪ構造は、ｎ型カラム領域２とｐ型カラム領域３とが交互に繰り返し接合されてできている。ｐ型カラム領域３は、ｎ型ドリフト層５０の表面からｎ+型ドレイン層１の表面に達しないように設けられている。ｎ型カラム領域２とｐ型カラム領域３の平面形状は、例えば、ストライプ状、六方格子状または正方状である。なお、ｐ型カラム領域３は、ｎ+型ドレイン層１の表面に達してもよい。
また、活性部２０には、ｎ型カラム領域２に達するトレンチ５１が設けられ、ゲート絶縁膜５を介してポリシリコンからなるゲート電極６がトレンチ５１に埋め込まれる。これにより、トレンチゲートＡが設けられる。また、ｐ型カラム領域３の上（ソース電極１１側）にｐ型ベース層７が設けられ、ｐ型ベース層７の表面には、ｎ型ソース領域８が設けられている。ゲート電極６上に、ソース電極１１と絶縁するための層間絶縁膜９が設けられる。層間絶縁膜９を貫いて、ｐ型ベース層７の表面に、トレンチ５２が設けられ、トレンチ５２の底で、ｐ+型コンタクト領域１０とソース電極１１とが接続され、トレンチ５２の側壁でｎ型ソース領域８とソース電極１１とが接続される。これにより、トレンチコンタクトＢが設けられる。
また、外周の終端構造部３０には、ｐ型カラム領域３と接続するｐ型ウェル領域１３が設けられ、その外側には、ｐ型ウェル領域１３と接続するｐ型リサーフ領域（第２導電型の第１半導体領域）１２が設けられている。ｐ型リサーフ領域１２は、ｐ型カラム領域３よりも不純物濃度が高くなっている。ｐ型リサーフ領域１２とｐ型ウェル領域１３の上に、絶縁膜１４が設けられ、絶縁膜１４を介して、ゲート配線１５が設けられている。このゲート配線１５が活性部２０に設けられたトレンチ５１に埋め込まれたゲート電極６に接続されている。ゲート配線１５の上に層間絶縁膜９が設けられている。
また、絶縁膜１４の外側には、ＬＯＣＯＳ酸化膜１６が設けられ、ゲート配線１５はＬＯＣＯＳ酸化膜１６の上まで延設されている。外周の終端構造部３０には、層間絶縁膜９およびゲート配線１５を貫通するトレンチ５３が設けられ、トレンチ５３の内部にはゲートメタル１７が埋め込まれている。これにより、ゲート配線１５がゲートメタル１７に接続されるゲートコンタクトＣが設けられる。ゲート配線１５は、ゲートメタル１７を介して、ゲートパッド（不図示）に接続されている。ゲートメタルは、アルミニウム、またはアルミニウムを含む金属であることが望ましい。
また、ＬＯＣＯＳ酸化膜１６は、後述するように、プラズマエッチングにより、トレンチ５３の底部の部分（図１のＸで示す部分）が薄くなっている。つまり、ゲートコンタクトＣの底部（トレンチ５３の底部）の下の部分は、ゲートコンタクトＣが設けられていない部分より膜厚が薄くなっている。例えば、ゲートコンタクトＣの底部（トレンチ５３の底部）の下の部分の膜厚は、ゲートコンタクトＣが設けられていない部分の膜厚（ＬＯＣＯＳ酸化膜１６の膜厚）より３〜１５％薄くなっている。また、例えば、ＬＯＣＯＳ酸化膜１６の膜厚は０．３５μｍであり、ゲートコンタクトＣの底部（トレンチ５３の底部）の下の部分の膜厚は、０．３μｍ以上０．３４μｍ以下である。
さらに、ＬＯＣＯＳ酸化膜１６は、プラズマエッチングによりダメージを受けているため、膜質（絶縁性）が低下して抵抗が低くなっている。これは、プラズマエッチングにより、ＬＯＣＯＳ酸化膜１６に電子、イオン等が入り込み、本来の準位と別の箇所に準位ができ、これを経由して電流が流れるためである。
また、ｐ型リサーフ領域１２がｐ型ウェル領域１３と接続し、ゲートコンタクトＣが設けられた領域まで延設され、ゲートコンタクトＣの底部を覆っている。ｐ型リサーフ領域１２の終端構造部３０側の端部とゲートコンタクトＣの終端構造部３０側の側面（トレンチ５３の終端構造部３０側の側面）との間の距離Ｙ（図１のＹで示す部分）は、少なくとも３．５μｍ以上離れているとよい。ここで、ｐ型リサーフ領域１２は、ｐ型リサーフ領域１２の表面に近いほど不純物濃度が高くしてもよい。表面に近いほど抵抗を低くして、アバランシェ降伏で発生した電流を流れやすくするためである。また、ｐ型リサーフ領域１２の不純物濃度、膜厚は、ＳＪ−ＭＯＳＦＥＴの耐圧によって変わる。例えば、ＳＪ−ＭＯＳＦＥＴの耐圧が１００〜１５０Ｖであるならば、不純物濃度、膜厚はそれぞれ、５×１０16／ｃｍ3以上１×１０17／ｃｍ3以下、１．４μｍ以上２．０μｍ以下であることが好ましい。なお、トレンチコンタクトＢおよびゲートコンタクトＣの平面形状は、ストライプ状としてもよく、ドット状としてもよい。
このように、ゲートコンタクトＣの底部をｐ型リサーフ領域１２が覆っているため、アバランシェ耐量の発生するポイントがゲートコンタクトＣの底部から外側の離れた位置（図１のＺで示す部分）に移動する。さらに、ダメージによりＬＯＣＯＳ酸化膜１６の抵抗は低くなっているが、ｐ型領域はより抵抗が低いため、アバランシェ降伏で発生した電流は、ｐ型領域であるｐ型リサーフ領域１２からｐ型ウェル領域１３を介して、直ちにソース電極１１に排出される（図１の矢印４０参照）。このように、アバランシェ降伏で発生した電流がゲートコンタクトＣの下の膜厚が薄くなっているＬＯＣＯＳ酸化膜１６に流れ込むことがないため、素子が破壊されることを防止できる。このため、本実施の形態のＳＪ−ＭＯＳＦＥＴは高いアバランシェ耐量を得ることができる。
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２〜７は、実施の形態にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。まず、シリコンからなりｎ+型ドレイン層１となるｎ+型半導体基板を用意する。次に、ｎ+型ドレイン層１のおもて面上に、エピタキシャル成長とイオン注入を繰り返し行い、ｎ型カラム領域２とｐ型カラム領域３からなるＳＪ構造を形成する。ここまでの状態が図２に記載される。なお、ｎ型カラム領域２およびｐ型カラム領域３が設けられない領域が、ｎ型ドリフト層５０となる。また、ＳＪ構造は、ｎ+型ドレイン層１のおもて面上にｎ型ドリフト層５０をエピタキシャル成長で形成し、ｎ型ドリフト層５０の上面からｐ型カラム領域３を形成する位置にトレンチを形成してｐ型カラム領域３を形成する半導体層をトレンチの内部に埋め込んでもよい。
次に、フォトリソグラフィおよびエッチングによりマスクを形成してｐ型不純物のイオン注入を行い、ｎ型ドリフト層５０の終端構造部３０側の表面層にｐ型リサーフ領域１２を形成する。ｐ型リサーフ領域１２は、活性部２０の最外周のｐ型カラム領域３からゲートコンタクトＣが形成される領域にまで形成され、ｐ型カラム領域３に達しない深さで形成される。ここまでの状態が図３に記載される。
次に、ウェットＯ2（酸素）酸化やパイロジェニック酸化などの水蒸気を含む雰囲気下で、高温・長時間の熱処理を行い、熱酸化してＬＯＣＯＳ酸化膜１６を終端構造部３０に形成する。このときの熱処理により、ｐ型リサーフ領域１２が広がり、ｐ型カラム領域３と接続する。ＬＯＣＯＳ酸化膜１６は、終端構造部３０のｐ型リサーフ領域１２とｎ型ドリフト層５０の表面に設けられる。ここまでの状態が図４に記載される。
次に、活性部２０にトレンチゲートＡを形成する。ｎ型ドリフト層５０のおもて面上からｎ型カラム領域２に達するトレンチ５１を形成する。トレンチ形成時のマスクには酸化膜を用いる。次に、ｎ型ドリフト層５０のおもて面およびトレンチ５１の内壁に沿ってゲート絶縁膜５を形成する。次に、トレンチ５１に埋め込むように例えばポリシリコンを堆積し、活性部２０の部分をエッチングすることで、トレンチ５１の内部にゲート電極６となるポリシリコンを残してトレンチゲートＡを設け、終端構造部３０にゲート配線１５となるポリシリコンを残す。その際、トレンチ５１に埋め込まれたポリシリコンは、エッチバックを行いｎ型ドリフト層の表面より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでｎ型ドリフト層の表面より外側に突出していてもよい。ここまでの状態が図５に示されている。
次に、ｎ型ドリフト層５０のおもて面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｎ型ドリフト層５０の表面層に、ｐ型ベース層７を形成する。次に、イオン注入用マスクを除去する。
次に、ｐ型ベース層７の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｎ型不純物のイオン注入を行い、ｐ型ベース層７の表面層に、ｎ型ソース領域８を形成する。次に、イオン注入用マスクを除去する。ここまでの状態が図６に示されている。
次に、ｎ型ドリフト層５０のおもて面上の全面に層間絶縁膜９を形成する。層間絶縁膜９は、例えば、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）で形成する。次に、層間絶縁膜９の平担化を行うためにリフロー処理を行う。層間絶縁膜９は、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成してもよい。
次に、活性部２０におけるｐ型ベース層７に達するトレンチコンタクトＢと、終端構造部３０におけるＬＯＣＯＳ酸化膜１６に達するゲートコンタクトＣを同時に形成する。トレンチコンタクトＢを形成するトレンチ５２とゲートコンタクトＣを形成するトレンチ５３を同時に形成することで、工数を削減することができる。トレンチ形成時のマスクには酸化膜を用いる。例えば、ゲートコンタクトＣとトレンチコンタクトＢとに対応する部分に開口部を有するマスク（不図示）にプラズマを照射することで、ゲートコンタクトＣを形成する位置にトレンチ５２とトレンチコンタクトＢを形成する位置にトレンチ５３を同時に形成する。この際、トレンチ５３の底部（ゲートコンタクトＣの底部の下）のＬＯＣＯＳ酸化膜１６は、プラズマエッチングによりダメージを受けているため、膜質（絶縁性）が低下して薄くなる。なお、エッチングは、異方性であればプラズマエッチング以外のドライエッチングで行ってもかまわない。
次に、トレンチ５２の底に、ｐ型不純物のイオン注入を行い、ｐ型ベース層７の内部に、ｐ型ベース層７より不純物濃度の高いｐ+型コンタクト領域１０を形成する。次に、イオン注入された領域に対して、活性化アニールを施す。例えば、活性化アニールは１７００℃で行う。これにより、ｎ型ソース領域８、ｐ+型コンタクト領域１０、ｐ型リサーフ領域１２およびｐ型ウェル領域１３にイオン注入された不純物が活性化される。ここまでの状態が図７に示されている。
次に、層間絶縁膜９を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してパターニングし、ｎ型ソース領域８、ｐ+型コンタクト領域１０およびゲート配線１５を露出させる。次に、ｎ型ソース領域８およびｐ+型コンタクト領域１０に接するように、ソース電極１１を形成する。ソース電極１１は、バリアメタルを覆うように形成されてもよいし、トレンチ５２内にのみ残してもよい。なお、ソース電極１１のニッケルシリサイドのカバレッジが悪化することを防止するため、タングステン（Ｗ）プラグを用いることができる。次に、ゲート配線１５に接するようにゲートメタル１７を形成する。なお、トレンチ５３内にもバリアメタルやタングステン（Ｗ）プラグを用いてもよい。
次に、トレンチ５２を埋め込むようにソースパッド（不図示）を形成する。ソースパッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型ドレイン層１の裏面には、ドレイン電極４のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極４を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すＳＪ−ＭＯＳＦＥＴが完成する。
また、以上の説明では、ＳＪ−ＭＯＳＦＥＴを例に説明してきたが、トレンチコンタクトとゲートコンタクトとを有するＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に本発明を適用することも可能である。図８は、実施の形態にかかるＭＯＳＦＥＴの構造を示す断面図である。図８において、符号２１、２２は、それぞれｎ+型半導体基板、ｎ-型ドリフト層である。他の構造は、図１のＳＪ−ＭＯＳＦＥＴと同様であるため省略する。図９は実施の形態にかかるＩＧＢＴの構造を示す断面図である。図９において、符号２３〜２６は、それぞれｐ型コレクタ層、ｎ型エミッタ領域、エミッタ電極、コレクタ電極である。他の構造は、図１のＳＪ−ＭＯＳＦＥＴと同様であるため省略する。
以上、説明したように、実施の形態によれば、ｐ型リサーフ領域は、ゲートコンタクトが設けられた領域まで延設され、ゲートコンタクトの下を覆っている。これにより、アバランシェ降伏で発生した電流を、ｐ型リサーフ領域からｐ型ウェル領域を介して、直ちにソース電極に排出できる。このため、トレンチゲートとトレンチコンタクトを有する半導体装置において、高いアバランシェ耐量を得ることができる。
以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、トレンチ構造を有する高耐圧半導体装置に適している。
１ ｎ+型ドレイン層
２ ｎ型カラム領域
３ ｐ型カラム領域
４ ドレイン電極
５ ゲート絶縁膜
６ ゲート電極
７ ｐ型ベース層
８ ｎ型ソース領域
９ 層間絶縁膜
１０ ｐ+型コンタクト領域
１１ ソース電極
１２ ｐ型リサーフ領域
１３ ｐ型ウェル領域
１４ 絶縁膜
１５ ゲート配線
１６ ＬＯＣＯＳ酸化膜
１７ ゲートメタル
１８ レジスト
１９ プラズマ
２０ 活性部
２１ ｎ+型半導体基板
２２ ｎ-型ドリフト層
２３ ｐ型コレクタ層
２４ ｎ型エミッタ領域
２５ エミッタ電極
２６ コレクタ電極
３０ 終端構造部
４０ 矢印
５０ ｎ型ドリフト層
５１，５２，５３ トレンチ
Ａ トレンチゲート
Ｂ トレンチコンタクト
Ｃ ゲートコンタクト

Claims (9)

  1. 第１導電型の半導体基板と、
    前記半導体基板の第１主面上に設けられた第１導電型のドリフト層と、
    前記ドリフト層の表面層に設けられた第２導電型の第１半導体層と、を備え、
    前記第１半導体層の表面から前記ドリフト層に達するトレンチと、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、を有する主電流が流れる活性領域と、
    前記ゲート電極と接続されたゲート金属が接触するゲートコンタクトを有する、前記活性領域の周囲を囲む終端領域と、を備え、
    前記終端領域は、前記第１半導体層と接続し、前記ゲートコンタクトの底部まで延在する第２導電型の第１半導体領域を有することを特徴とする半導体装置。
  2. 前記終端領域において、前記第１半導体領域と前記ゲート金属との間に絶縁膜が設けられ、
    前記ゲートコンタクトの前記底部の下部の前記絶縁膜の膜厚は、前記ゲートコンタクトが設けられない領域における前記絶縁膜の膜厚より薄いことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲートコンタクトの前記底部の下部の前記絶縁膜の膜厚は、前記ゲートコンタクトが設けられない領域における前記絶縁膜の膜厚より３〜１５％薄いことを特徴とする請求項２に記載の半導体装置。
  4. 前記ゲートコンタクトの前記底部の下部の前記第１半導体領域の膜厚は、１．４μｍ以上２．０μｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記ゲートコンタクトが設けられた領域における前記第１半導体領域の不純物濃度は、５×１０16／ｃｍ3以上１×１０17／ｃｍ3以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記ゲートコンタクトの前記終端構造部側の側面と前記第１半導体領域の前記終端構造部側の端部との間の距離は３．５μｍ以上であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記ドリフト層には第１導電型の第１カラムと第２導電型の第２カラムが前記第１主面上に前記第１主面に平行な方向に繰り返し交互に配置されていることを特徴とする請求項１に記載の半導体装置。
  8. 第１導電型の半導体基板と、前記半導体基板の第１主面上に配置された第１導電型のドリフト層と、前記ドリフト層のおもて面に設けられた主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を備える半導体装置の製造方法であって、
    前記終端領域の前記ドリフト層の表面層に第２導電型の第１半導体領域を形成するイオン注入を行う第１工程と、
    前記第１工程後に前記終端領域の第１半導体領域と前記終端領域の前記ドリフト層の表面にＬＯＣＯＳ酸化膜を形成する第２工程と、
    前記活性領域の前記ドリフト層の表面から前記第１主面に垂直な方向にトレンチを形成する第３工程と、
    前記第３工程後に前記ドリフト層の上面全体にゲート絶縁膜を形成する第４工程と、
    前記第４工程後にゲート絶縁膜の上面全体にポリシリコンを堆積する第５工程と、
    前記第５工程後に前記トレンチ内のゲート電極と前記終端領域のゲート配線を形成する第６工程と、
    前記第６工程後に前記活性領域の前記ドリフト層の表面層に第２導電型のウェル領域を形成する第７工程と、
    前記第１半導体層の表面層に第１導電型のソース領域を形成する第８工程と、
    前記第８工程後に前記ドリフト層の上面全体に層間絶縁膜を形成する第９工程と、
    前記層間絶縁膜の一部を除去して前記ゲート電極と接続された前記ゲート配線がゲート金属と接するゲートコンタクトを形成する第１０工程と、を有し、
    前記第１工程では、前記第１半導体領域を前記ゲートコンタクトが設けられる領域まで延在させることを特徴とする半導体装置の製造方法。
  9. 前記第１０工程では、前記活性領域に設けられたトレンチコンタクトを前記ゲートコンタクトと同時に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
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